JP2022107694A - 符号化方法および装置 - Google Patents

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Abstract

【課題】本出願は、符号化方法および装置を提供する。【解決手段】方法は、第1のビットシーケンスを取得するために、CRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するステップであって、第1のビットシーケンスがLのCRCビットとAの情報ビットとを含む、ステップと、第1のビットシーケンスに対してポーラ符号化を実行するステップとを含む。改善されたCRC多項式に基づいて、FAR要件を満たす符号化が実施される。【選択図】図３

Description

本出願は、通信技術の分野に関し、詳細には、符号化方法および装置に関する。
通信システムにおいて、チャネル符号化は通常、データ送信の信頼性を改善し、通信の品質を保証するために実行される。現在、5Gモバイル通信システムは、3つの主要なアプリケーションシナリオ、すなわち、拡張モバイルブロードバンド(Enhanced Mobile Broad Band、eMBB)と、URLLCと、大規模マシンタイプ通信(Massive Machine-Type Communications、mMTC)とを含み、データ通信に対して新しい要件が提唱され、ポーラ(polar)符号は、チャネル容量に「到達した」ことが厳密に証明され得、5G通信システムおよび将来の通信システムに適用可能であり得る第1のチャネル符号化方法である。
本出願は、符号化方法および装置を提供する。
第1の態様によれば、本出願は、
送信端によって、第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するステップであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、ステップと、
第1のビットシーケンスに対してポーラ符号化を実行するステップと
を含む符号化方法を提供する。
この符号化方法を使用することによって、通信が正常に実行されることを保証するために、FAR要件が満たされ得る。
可能な設計において、CRC多項式は、シフトレジスタを使用することによって実装される。
可能な設計において、第1のビットシーケンス内のLのCRCビットは、Aの符号化されるべき情報ビットの後に配置される。
可能な設計において、送信端は、第1のポーラ符号化ビットシーケンスを送信する。
可能な設計において、符号化方法は、ハードウェアを使用することによって実装されてもよく、例えば、回路または1つもしくは複数の集積回路を使用することによって実装されてもよい。符号化方法は、代替的には、ソフトウェアを使用することによって実装されてもよい。例えば、1つまたは複数のプロセッサは、メモリ内に記憶された命令を読み取ることによって符号化方法を実行する。1つまたは複数のプロセッサは、チップ内に統合されてもよく、または、複数のチップ内に分散されてもよい。符号化方法は、代替的には、ハードウェアを使用することによって部分的に実装され、ソフトウェアを使用することによって部分的に実装されてもよい。例えば、プロセッサは、メモリ内に記憶された命令を読み取ることによって、「第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットをCRC符号化することを実行する」ステップを実行し、「第1のビットシーケンスに対してポーラ符号化を実行する」ステップは、論理回路またはアクセラレータを使用することによって実装される。確かに、特定の実装形態中、当業者は、代替的に、前述の方法の組合せを使用してもよい。
可能な設計において、送信端は、基地局または端末である。
第2の態様によれば、本出願は、
第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するように構成された第1の符号化モジュールであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、第1の符号化モジュールと、
第1のビットシーケンスに対してポーラ符号化を実行するように構成された第2の符号化モジュールと
を含む符号化装置を提供する。
可能な設計において、CRC多項式は、シフトレジスタを使用することによって実装される。
可能な設計において、第1のビットシーケンス内のLのCRCビットは、Aの符号化されるべき情報ビットの後に配置される。
可能な設計において、装置は、第1のポーラ符号化ビットシーケンスを送信するように構成された送信モジュールをさらに含む。
可能な設計において、装置は、基地局または端末である。
第3の態様によれば、本出願は、プロセッサを含む符号化装置を提供する。プロセッサは、
第1のビットシーケンスを取得するために、巡回冗長検査(CRC)多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、第1のビットシーケンスが、LのCRCビットとAの情報ビットとを含み、LおよびAが正の整数であり、L=6であり、CRC多項式が、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである、実行することと、
第1のビットシーケンスに対してポーラ符号化を実行することとを行うように構成される。
可能な設計において、符号化装置は、メモリをさらに含み、メモリは、プログラム命令を記憶するように構成される。
可能な設計において、CRC多項式は、シフトレジスタを使用することによって実装される。
可能な設計において、第1のビットシーケンス内のLのCRCビットは、Aの符号化されるべき情報ビットの後に配置される。
可能な設計において、装置は、基地局または端末である。
メモリは、プロセッサの内部またはプロセッサの外部にあってもよい。プロセッサは、端末または基地局内に統合されてもよい。
プロセッサは、回路、1つもしくは複数の集積回路、または1つもしくは複数の専用チップであってもよい。プロセッサは、代替的には、汎用チップであってもよく、符号化方法を実装するために使用されるプログラム命令がプロセッサにロードされると、前述の符号化機能が実装されてもよい。プロセッサは、代替的には、回路、集積回路、専用チップ、および汎用チップの1つまたは複数の組合せであってもよい。
第4の態様によれば、本出願は、
符号化されるべきビットシーケンスを取得するように構成された入力インターフェースと、
符号化ビットを取得するために、取得された符号化されるべきビットシーケンスに基づいて、請求項1から4のいずれか一項に記載の方法を実行するように構成された論理回路と、
符号化ビットを出力するように構成された出力インターフェースと
を含む符号化装置を提供する。
可能な設計において、装置は、基地局または端末である。
第5の態様によれば、本出願は、第3の態様および第3の態様の可能な設計において提供される符号化装置と、トランシーバとを含む通信デバイスを提供し、
トランシーバは、符号化装置によって符号化されたビットを送信するように構成される。
可能な設計において、通信デバイスは、基地局または端末である。
第6の態様によれば、本出願は、可読記憶媒体とコンピュータプログラムとを含む可読記憶媒体を提供する。コンピュータプログラムは、第1の態様および第1の態様の可能な設計において提供される符号化方法を実装するために使用される。
第7の態様によれば、本出願は、プログラム製品を提供する。プログラム製品は、コンピュータプログラムを含む。コンピュータプログラムは、可読記憶媒体内に記憶される。符号化装置の少なくとも1つのプロセッサは、可読記憶媒体からコンピュータプログラムを読み取ってもよく、符号化装置が第1の態様および第1の態様の可能な設計における符号化方法を実行するように、少なくとも1つのプロセッサは、コンピュータプログラムを実行する。
本出願において提供されるCRC多項式が使用された後、通信が正常に実行されることを保証するために、システムのFAR要件が満たされ得る。
本出願の実施形態に適用される通信システムの概略アーキテクチャ図である。 本出願の実施形態に適用される通信システムの概略アーキテクチャ図である。 通信システムの概略フローチャートである。 本出願による符号化方法の一実施形態のフローチャートである。 CRC符号化方式の概略図である。 本出願の一実施形態による符号化装置の第1の概略構造図である。 本出願の一実施形態による符号化装置の第2の概略構造図である。 本出願の一実施形態による符号化装置の第3の概略構造図である。 本出願の一実施形態による復号装置の第1の概略構造図である。 本出願の一実施形態による復号装置の第2の概略構造図である。 本出願の一実施形態による復号装置の第3の概略構造図である。 本出願の一実施形態によるネットワークデバイスおよび端末の概略構造図である。
ポーラ符号は、線形ブロックコードである。ポーラ符号の生成行列は、GNである。ポーラ符号の符号化プロセスは、
Figure 2022107694000002
である。
Figure 2022107694000003
は、長さがN(すなわち、符号長)のバイナリ行ベクトルである。
Figure 2022107694000004
であり、ここで、
Figure 2022107694000005
であり、
Figure 2022107694000006
は、log2N行列F2のクロネッカ(Kronecker)積として定義される。
Figure 2022107694000007
は、符号化ビット(符号語とも呼ばれる)であり、ここで、符号化ビットは、
Figure 2022107694000008
が生成行列GNによって乗算された後に取得され、乗算プロセスは、符号化プロセスである。ポーラ符号の符号化プロセスにおいて、
Figure 2022107694000009
のうちのいくつかのビットは、情報を搬送するために使用され、情報ビットと呼ばれ、情報ビットのインデックスのセットは、Aとしてマークされ、
Figure 2022107694000010
の他のビットは、受信端および送信端が事前に同意し、凍結ビットと呼ばれる固定値に設定され、凍結ビットのインデックスのセットは、Aの相補セットACを使用することによって表される。凍結ビットは通常、0に設定される。受信端および送信端が事前に同意している限り、凍結ビットシーケンスは、任意に設定されてもよい。
システムの符号化性能をさらに改善するために、チェック能力を有する外部符号、例えば、巡回冗長検査(英語: Cyclic Redundancy Check、CRC)符号がポーラと連結されてもよい。連続的キャンセルリスト(Serial Cancellation List)復号などの復号方法が使用される場合、システムのチャネル符号化性能を改善するために、復号が終了した後の巡回冗長検査に基づいて、通常、生き残り経路に対して選択が実行される。ポーラ符号が制御チャネルに使用される場合、通常の技術的指標であるブロック誤り率(block error rate、BLER)に加えて、誤警報率(false alarm rate、略してFAR)指標がさらに満たされる必要がある。例えば、CRCビットの量がLである場合、連続的キャンセルリスト復号などの復号方法が使用され、復号が終了した後、巡回冗長検査が使用され、生き残り経路のうちのTの経路が検査され、通常、FARが(2^(-L+log2(T)))未満である必要がある。値Tに対する選択は、巡回冗長検査多項式および長さに依存せず、復号の実装形態の複雑さ、復号性能などに依存することに留意すべきである。したがって、FAR要件に従ってCRC検査とポーラ符号とを連結する適切な方法をどのように見つけるかが検討される必要がある。本出願は、システム要件を満たし、通信が正常に実行されることを保証するために、Lの値に基づいて適切なCRC多項式を決定することに重点を置いている。
本出願の実施形態は、ワイヤレス通信システムに適用されてもよい。本出願の実施形態において言及されるワイヤレス通信システムは、限定はしないが、ロングタームエボリューション(Long Term Evolution、LTE)システムと、次世代5Gモバイル通信システムの3つの主なアプリケーションシナリオ、すなわち、拡張モバイルブロードバンド(Enhanced Mobile Broad Band、eMBB)と、URLLCと、大規模マシンタイプ通信(Massive Machine-Type Communications、mMTC)とを含むことに留意すべきである。代替的には、ワイヤレス通信システムは、デバイス間(Device to Device、D2D)通信システム、別の通信システム、将来の通信システムなどであってもよい。
本出願に関連する通信装置は、通信デバイスにおいて構成されてもよく、通信デバイスは、主にネットワークデバイスまたは端末デバイスを含む。本出願における送信端がネットワークデバイスである場合、受信端は、端末デバイスであり、または、本出願における送信端が端末デバイスである場合、受信端は、ネットワークデバイスである。
本出願の一実施形態において、図1(a)に示すように、通信システム100は、ネットワークデバイス110と端末112とを含む。ワイヤレス通信システム100がコアネットワークを含む場合、ネットワークデバイス110は、コアネットワークにさらに接続されてもよい。ネットワークデバイス101は、インターネット(internet)、プライベートIPネットワーク、または別のデータネットワークなどのIPネットワーク200とさらに通信してもよい。ネットワークデバイスは、カバレッジ内の端末にサービスを提供する。例えば、図1(a)を参照し、ネットワークデバイス110は、ネットワークデバイス110のカバレッジ内の1つまたは複数の端末にワイヤレスアクセスを提供する。加えて、ネットワークデバイス110およびネットワークデバイス120などのネットワークデバイスのカバレッジ内に重複領域が存在してもよい。ネットワークデバイスは、さらに互いに通信してもよい。例えば、ネットワークデバイス110は、ネットワークデバイス120と通信してもよい。
ネットワークデバイス110または端末112が情報またはデータを送信するとき、本出願の実施形態において説明される符号化方法が使用されてもよい。したがって、説明の便宜上、本明細書のこの実施形態において、通信システム100は、図1(b)に示すように、送信端101と受信端102とを含むシステムに単純化されている。送信端101は、ネットワークデバイス110であってもよく、受信端102は、端末112であり、または、送信端101は、端末112であり、受信端102は、ネットワークデバイス110である。ネットワークデバイス110は、端末デバイスと通信するように構成されたデバイスであってもよい。例えば、ネットワークデバイス110は、LTEシステムにおける進化型NodeB(Evolved Node B、eNB、またはeNodeB)、5Gネットワークにおけるネットワーク側デバイス、別のネットワークにおける端末と通信するネットワーク側デバイス、または将来のネットワークにおけるネットワーク側デバイスであってもよい。代替的には、ネットワークデバイスは、中継局、アクセスポイント、車載デバイスなどであってもよい。デバイス間(Device to Device、D2D)通信システムにおいて、ネットワークデバイスは、基地局の役割を果たす端末であってもよい。端末は、様々なハンドヘルドデバイス、車載デバイス、ウェアラブルデバイス、またはワイヤレス通信機能を有するコンピューティングデバイス、またはワイヤレスモデムに接続された別の処理デバイス、および、様々な形態のユーザ機器(user equipment、UE)、移動局(mobile station、MS)などを含んでもよい。
本出願に関連する符号化プロセスは、大まかに、符号化されるべき情報に対してCRC検査を実行すること、必要ならば、CRC検査されたビットシーケンスに対するインタリーブなどの動作を実行することと、および、次いで、ポーラ符号化を実行することである。加えて、限定はしないが、レートマッチング、変調、デジタル-アナログ変換、および周波数変換を含むもののうちの1つまたは複数が、ターゲット符号長Mに基づいて、ポーラ符号化後に取得される符号化ビットに対してさらに実行されてもよい。
図2は、通信システムの概略フローチャートである。図2に示すように、送信端において、信号源は、信号源符号化、チャネル符号化、レートマッチング(オプションのステップ)、および変調を順次受け、次いで送信される。受信端において、信号源は、復調、レートデマッチング(オプションのステップ)、チャネル復号、および信号源復号を順次受け、信号シンクに出力される。本出願の実施形態は、チャネル符号化およびチャネル復号(簡単に、チャネル符号化および復号と呼ばれる)に主に関連し、特定の例を使用することによって以下に説明される。CRC検査と連結されたポーラ符号は、本出願の実施形態におけるチャネル符号化および復号のために使用されてもよい。
本出願は、FAR要件を満たすために、符号化方法および装置を提供する。本出願に関連する方法および装置は、制御チャネルとデータチャネルの両方に適用可能であり、アップリンクとダウンリンクの両方に適用可能である。本出願において提供される符号化方法および装置について、添付図面を参照して以下に詳細に説明する。
図3は、本出願による符号化方法の一実施形態のフローチャートである。図3に示すように、本実施形態は、送信端において実行され、本実施形態の方法は、以下のステップを含んでもよい。
S101。送信端は、第1のビットシーケンスを取得するために、CRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行し、ここで、第1のビットシーケンスは、LのCRCビットとAの情報ビットとを含み、LおよびAは、正の整数である。Lは通常、CRC長とも呼ばれる。
FAR要件を考慮して、L=6の場合、CRC多項式は、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである。
選択された多項式に基づいてCRC符号化を実行する特定のプロセスは、現在の一般的なCRC符号化と同じである。
具体的には、Aの符号化されるべき情報ビットを受信した後、送信端は、第1のビットシーケンスを取得するために、CRC多項式に基づいてLのCRCビットを追加する。
Aの符号化されるべき情報ビットは、送信されるべき情報ビットを昇順もしくは降順にソートすることによって取得されてもよく、または、情報ビットに対して他の処理を実行することによって取得されてもよい。これは、本明細書では限定されない。
CRC符号化の実装形態は、シフトレジスタの形態である。例えば、図4は、シフトレジスタ(簡単にレジスタと呼ばれる)の形態においてCRC符号化を実装する一般的に使用される方法を示す。レジスタのフィードバックタップは、CRC多項式D^4+D^2+1によって決定され、レジスタの内容は、プリセット値に初期化される。符号化中、符号化されるべき情報ビットは、ビットごとに横からレジスタにシフトされ、レジスタ状態が変化するように、フィードバックタップおよび対応するレジスタ状態に対してビット排他的OR演算が実行される。すべての符号化されるべきビットがレジスタにシフトされた後、量がCRC長のビットの量に等しいビット0がレジスタにシフトされ、次いで、レジスタ状態が読み取られ、レジスタ状態は、CRCビットとして使用され、CRC符号化の符号語として使用される。第1のビットシーケンス内のLのCRCビットは、Aの符号化されるべき情報ビットの後に配置されてもよく、Aの符号化されるべき情報ビットの前に配置されてもよく、または、受信端および送信端が同意する任意の位置に配置されてもよい。
S102。送信端は、第2のビットシーケンスを取得するために、第1のビットシーケンスをインタリーブする。
インタリーブステップにおいて、第1のビットシーケンス内のいくつかのビットがインタリーブされてもよく、または、第1のビットシーケンス内のすべてのビットがインタリーブされてもよい。このステップは、オプションのステップであることに留意すべきである。このステップは、情報ビットおよび/またはCRC検査ビットの位置が調整される必要がある場合にのみ必要であり、情報ビットおよび/またはCRC検査ビットの位置が調整される必要がない場合、このステップは、実際の符号化プロセスにおいて省略されてもよく、この場合、ステップS103における第2のビットシーケンスは、第1のビットシーケンスである。具体的なインタリーブ方式は、本出願の内容ではなく、詳細について説明しない。
S103。送信端は、第3のビットシーケンスを取得するために、第2のビットシーケンスに対してポーラ符号化を実行する。ステップS102が省略される場合、このステップは、送信端は、第3のビットシーケンスを取得するために、第1のビットシーケンスに対してポーラ符号化を実行する、である。
送信端によって第2のビットシーケンスに対してポーラ符号化を実行するための符号化方法として、既存のポーラ符号化方法が使用されてもよい。詳細について、本明細書では説明しない。
S104(図には示さず)。送信端は、限定はしないが、第3のビットシーケンスに対するレートマッチング、変調、アナログ-デジタル変換、および周波数変換を含むいくつかのまたはすべてのステップを実行し、次いで、第3のビットシーケンスを送信する。
ステップS104におけるレートマッチングステップは、オプションであることに留意すべきである。符号化符号長がターゲット符号の符号長と同じである場合、レートマッチングは、不要である。本発明のこの実施形態は、ステップS104を強調しない。したがって、詳細について本明細書では説明しない。例えば、可能な実装形態において、当業者は、従来技術における慣行を参照してもよい。
本実施形態において提供される符号化方法に基づいて、送信端は、第1のビットシーケンスを取得するために、本出願において提供されるCRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行し、次いで、第1のビットシーケンスに対してインタリーブ(必要ならば)およびポーラ符号化を実行する。したがって、CRCが連結された後、使用されるポーラ符号化方式は、FAR要件を満たすことができる。
復号されるべき情報ビットを受信した後、受信端(デコーダ側)も、同じCRC多項式に基づいてCRC検査を実行する必要があることに留意すべきである。詳細について、本明細書では説明しない。
本出願のこの実施形態において、デコーダ端における復号動作は、大まかに、復号されるべきシーケンスを受信すること、および、CRC多項式に基づいて、取得された復号されるべきシーケンスに対してポーラ復号を実行することである。
図3に示す符号化方法のものと同じ発明の着想に基づいて、図5に示すように、本発明の一実施形態は、装置700をさらに提供する。符号化装置700は、図3に示す符号化方法を実行するように構成される。図3に示す符号化方法のいくつかのまたはすべてのステップは、ハードウェアを使用することによって、またはソフトウェアを使用することによって実行されてもよい。図3に示す符号化方法のいくつかのまたはすべてのステップがハードウェアを使用することによって実行される場合、符号化装置700は、符号化されるべきビットシーケンスを取得するように構成された入力インターフェース701と、図3に示す符号化方法を実行するように構成された論理回路702であって、詳細については前述の方法の実施形態における説明を参照し、詳細についてはここで再び説明しない、論理回路702と、符号化ビットシーケンスを出力するように構成された出力インターフェース703とを含む。
オプションで、特定の実装形態中、符号化装置700は、チップまたは集積回路であってもよい。
オプションで、前述の実施形態の符号化方法いくつかのまたはすべてのステップがソフトウェアを使用することによって実行される場合、図6に示すように、符号化装置800は、プログラムを記憶するように構成されたメモリ801と、メモリ801内に記憶されたプログラムを実行するように構成されたプロセッサ802とを含む。プログラムが実行されると、符号化装置800は、図3における実施形態において提供される符号化方法を実行する。
オプションで、メモリ801は、物理的に独立したユニットであってもよく、または、プロセッサ802と一緒に統合されてもよい。
オプションで、図3における実施形態の符号化方法のいくつかのまたはすべてのステップがソフトウェアを使用することによって実行される場合、符号化装置800は、プロセッサ802のみを含んでもよい。プログラムを記憶するように構成されたメモリ801は、符号化装置800の外部に位置し、プロセッサ802は、回路または配線を使用することによってメモリ801に接続され、メモリ801内に記憶されたプログラムを読み出して実行するように構成される。
プロセッサ802は、中央処理装置(central processing unit、CPU)、ネットワークプロセッサ(network processor、NP)、またはCPUとNPとの組合せであってもよい。
プロセッサ802は、ハードウェアチップをさらに含んでもよい。ハードウェアチップは、特定用途向け集積回路(application-specific integrated circuit、ASIC)、プログラマブル論理デバイス(programmable logic device、PLD)、またはそれらの組合せであってもよい。PLDは、複雑なプログラマブル論理デバイス(complex programmable logic device、CPLD)、フィールドプログラマブルゲートアレイ(field-programmable gate array、FPGA)、汎用アレイロジック(generic array logic、GAL)、またはそれらの任意の組合せであってもよい。
メモリ801は、揮発性メモリ(volatile memory)、例えば、ランダムアクセスメモリ(random-access memory、RAM)を含んでもよい。代替的には、メモリ801は、不揮発性メモリ(non-volatile memory)、例えば、フラッシュメモリ(flash memory)、ハードディスクドライブ(hard disk drive、HDD)、またはソリッドステートドライブ(solid-state drive、SSD)を含んでもよい。代替的には、メモリ801は、前述のタイプのメモリの組合せを含んでもよい。
図3に示す符号化方法のものと同じ発明の着想に基づいて、図7に示すように、本発明の一実施形態は、符号化装置の一実施形態の概略構造図をさらに提供する。装置は、第1の符号化モジュール901と、インタリーブモジュール902と、第2の符号化モジュール903とを含んでもよい。第1の符号化モジュール901は、第1のビットシーケンスを取得するために、CRC多項式に基づいて、Aの符号化されるべき情報ビットに対して巡回冗長検査CRC符号化を実行するように構成され、ここで、第1のビットシーケンスは、LのCRCビットとAの情報ビットとを含み、LおよびAは、正の整数であり、L=6であり、CRC多項式は、以下の多項式、すなわち、
D^6+D^5+1、
D^6+D^5+D^4+D^3+1、
D^6+D^4+D^3+D+1、
D^6+D^3+D^2+D+1、
D^6+D^5+D^2+1、
D^6+D^5+D^4+D^2+1、
D^6+D^3+D^2+1、
D^6+D^5+D^3+D^2+1、
D^6+D^5+D^4+D^3+D^2+1、
D^6+D^5+D^4+D^3+D+1、または
D^6+D^4+D^2+D+1
のうちのいずれか1つである。
通常、CRC符号化のために使用されるCRC多項式は、シフトレジスタを使用することによって実装される。第1のビットシーケンス内のLのCRCビットは、Aの符号化されるべき情報ビットの後に配置されてもよく、Aの符号化されるべき情報ビットの前に配置されてもよく、または、受信端および送信端が同意する任意の位置に配置されてもよい。インタリーブモジュール902は、オプションのモジュールであり、第2のビットシーケンスを取得するために、第1のビットシーケンスに対してインタリーブ動作を実行するように構成される。このモジュールは、情報ビットおよび/またはCRC検査ビットの位置が分散型CRCなどの方法で調整される必要がある場合にのみ必要である。情報ビットおよび/またはCRC検査ビットの位置が調整される必要がない場合、このモジュールは、実際の符号化プロセスにおいて省略されてもよく、この場合、第2のビットシーケンスは、第1のビットシーケンスである。第2の符号化モジュール903は、第2のビットシーケンスに対してポーラ符号化を実行するように構成され、インタリーブモジュール902が存在しない場合、第2の符号化モジュール903は、第1のビットシーケンスに対してポーラ符号化を実行するように構成される。
レートマッチングモジュール、変調モジュール、および送信モジュールなどのモジュールは、図7において描かれていないことに留意すべきである。送信モジュールは、符号化シーケンスを送信するように構成され、確実に、符号化シーケンスが送信される前に、レートマッチング(必要な場合)および変調等の動作がさらに実行される必要がある。
前述の実施形態において提供される復号方法と同じ発明の着想に基づいて、図8に示すように、本出願の一実施形態は、復号装置1000をさらに提供する。復号装置1000は、本出願の実施形態において提供される復号方法を実行するように構成されてもよく、復号装置1000は、
復号されるべきビットシーケンスを取得するように構成された取得モジュール1001と、
復号方法に従って、復号されるべきビットシーケンスに対して復号動作を実行するように構成された復号モジュール1002であって、復号方法が、CRC多項式とポーラ符号化方法とに基づいて決定される、復号モジュール1002と
を含む。
前述の実施形態において提供される復号方法と同じ発明の着想に基づいて、図9に示すように、本出願の一実施形態は、復号装置1100をさらに提供する。復号装置1100は、前述の復号方法を実行するように構成される。前述の復号方法のいくつかのまたはすべてのステップは、ハードウェアを使用することによって、またはソフトウェアを使用することによって実行されてもよい。前述の復号方法のいくつかのまたはすべてのステップがハードウェアを使用することによって実行される場合、復号装置1100は、復号されるべきビットシーケンスを取得するように構成された入力インターフェース1101と、前述の復号方法を実行するように構成された論理回路1102と、復号されたシーケンスを出力するように構成された出力インターフェース1103とを含む。
オプションで、特定の実装形態中、復号装置1100は、チップまたは集積回路であってもよい。
オプションで、前述の実施形態の復号方法のいくつかのまたはすべてのステップがソフトウェアを使用することによって実行される場合、図10に示すように、復号装置1200は、プログラムを記憶するように構成されたメモリ1201と、メモリ1201内に記憶されたプログラムを実行するように構成されたプロセッサ1202とを含む。プログラムが実行されると、復号装置1200は、前述の実施形態において提供される復号方法を実行する。
オプションで、メモリ1201は、物理的に独立したユニットであってもよく、または、プロセッサ1202と一緒に統合されてもよい。
オプションで、前述の実施形態の復号方法のいくつかのまたはすべてのステップがソフトウェアを使用することによって実行される場合、復号装置1200は、プロセッサ1202のみを含んでもよい。プログラムを記憶するように構成されたメモリ1201は、復号装置1200の外部に位置し、プロセッサ1202は、回路または配線を使用することによってメモリ1201に接続され、メモリ1201内に記憶されたプログラムを読み出して実行するように構成される。
プロセッサ1202は、中央処理装置(central processing unit、CPU)、ネットワークプロセッサ(network processor、NP)、またはCPUとNPとの組合せであってもよい。
プロセッサ1202は、ハードウェアチップをさらに含んでもよい。ハードウェアチップは、特定用途向け集積回路(application-specific integrated circuit、ASIC)、プログラマブル論理デバイス(programmable logic device、PLD)、またはそれらの組合せであってもよい。PLDは、複雑なプログラマブル論理デバイス(complex programmable logic device、CPLD)、フィールドプログラマブルゲートアレイ(field-programmable gate array、FPGA)、汎用アレイロジック(generic array logic、GAL)、またはそれらの任意の組合せであってもよい。
メモリ1201は、揮発性メモリ(volatile memory)、例えば、ランダムアクセスメモリ(random-access memory、RAM)を含んでもよい。代替的には、メモリ1201は、不揮発性メモリ(non-volatile memory)、例えば、フラッシュメモリ(flash memory)、ハードディスクドライブ(hard disk drive、HDD)、またはソリッドステートドライブ(solid-state drive、SSD)を含んでもよい。代替的には、メモリ1201は、前述のタイプのメモリの組合せを含んでもよい。
本出願の一実施形態は、ネットワークデバイスをさらに提供する。図11を参照し、前述の符号化装置および/または復号装置は、ネットワークデバイス110内にインストールされてもよい。前述の符号化装置および復号装置に加えて、ネットワークデバイス110は、トランシーバ1302をさらに含んでもよい。符号化装置によって符号化されたビットシーケンスは、その後の変更または処理を受け、次いで、トランシーバ1302によって端末112に送信され、または、トランシーバ1302は、端末112から情報もしくはデータを受信するようにさらに構成される。情報またはデータは、一連の処理を受け、復号されるべきシーケンスに変換され、復号されるべきシーケンスは、復号されたシーケンスを取得するために復号装置によって処理される。ネットワークデバイス110は、別のネットワークデバイスと通信するように構成されたネットワークインターフェース1304をさらに含んでもよい。
同様に、前述の符号化装置および/または復号装置は、端末112において構成されてもよい。前述の符号化装置および/または復号装置に加えて、端末112は、トランシーバ1312をさらに含んでもよい。符号化装置によって符号化されたビットシーケンスは、その後の変更または処理(限定はしないが、レートマッチング、変調、デジタル-アナログ変換、および周波数変換のうちのいくつかまたはすべてを含む)を受け、次いで、トランシーバ1312によってネットワークデバイス110に送信され、または、トランシーバ1312は、ネットワークデバイス110から情報もしくはデータを受信するようにさらに構成される。情報またはデータは、一連の処理(限定はしないが、周波数変換、アナログ-デジタル変換、復調、およびレートデマッチングのうちのいくつかまたはすべてを含む)を受け、復号されるべきシーケンスに変換され、復号されるべきシーケンスは、復号されたシーケンスを取得するために、復号装置によって処理される。端末112は、ユーザによって入力された情報を受信するように構成されたユーザ入力/出力インターフェース1314をさらに含んでもよい。ネットワークデバイス110に送信される必要がある情報は、エンコーダによって処理され、次いで、トランシーバ1312によってネットワークデバイス110に送信される必要がある。後続の処理を受けた後、デコーダによって復号されたデータが、入力/出力インターフェース1314を使用することによってユーザに提示されてもよい。
本出願の一実施形態は、コンピュータプログラムを記憶するコンピュータ記憶媒体をさらに提供する。コンピュータプログラムは、図3および前述の実施形態に示す符号化方法と、前述の実施形態において提供される復号方法とを実行するために使用される。
本出願の一実施形態は、図5から図7における符号化装置のいずれか1つと、図8から図10における復号装置のいずれか1つとを含むポーラ符号化装置をさらに提供する。
本出願の一実施形態は、命令を含むコンピュータプログラム製品をさらに提供する。命令がコンピュータ上で実行されると、コンピュータは、図3に示す符号化方法と前述の実施形態において提供される復号方法とを実行する。
当業者は、本出願の実施形態が方法、システム、またはコンピュータプログラム製品として提供されてもよいことを理解すべきである。したがって、本出願は、ハードウェアのみの実施形態、ソフトウェアのみの実施形態、またはソフトウェアとハードウェアの組合せを有する実施形態の形態を使用してもよい。さらに、本出願は、コンピュータ使用可能プログラムコードを含む1つまたは複数のコンピュータ使用可能記憶媒体(限定はしないが、ディスクメモリ、CD-ROM、および光学メモリを含む)において実装されるコンピュータプログラム製品の形態を使用してもよい。
本出願について、本出願の実施形態による方法、デバイス(システム)、およびコンピュータプログラム製品のフローチャートおよび/またはブロック図を参照して説明する。フローチャートおよび/またはブロック図内の各プロセスおよび/または各ブロック、ならびにフローチャートおよび/またはブロック図内のプロセスおよび/またはブロックの組合せを実装するために、コンピュータプログラム命令が使用されてもよいことを理解すべきである。コンピュータ、または任意の他のプログラム可能なデータ処理デバイスのプロセッサによって実行される命令が、フローチャート内の1つもしくは複数のプロセスおよび/またはブロック図内の1つもしくは複数のブロックにおける特定の機能を実装するための装置を生成するように、これらのコンピュータプログラム命令は、機械を生成するために、汎用コンピュータ、専用コンピュータ、埋め込みプロセッサ、または任意の他のプログラム可能なデータ処理デバイスのプロセッサに提供されてもよい。
コンピュータ可読メモリ内に記憶された命令が命令装置を含むアーティファクトを生成するように、これらのコンピュータプログラム命令は、特定の方法において機能するようにコンピュータまたは任意の他のプログラム可能なデータ処理デバイスに指示することができるコンピュータ可読メモリ内に記憶されてもよい。命令装置は、フローチャート内の1つもしくは複数のプロセスおよび/またはブロック図内の1つもしくは複数のブロックにおける特定の機能を実装する。
一連の動作およびステップがコンピュータまたは別のプログラム可能なデバイス上で実行され、それによってコンピュータ実装処理を生成するように、これらのコンピュータプログラム命令は、コンピュータまたは別のプログラム可能なデータ処理デバイスにロードされてもよい。したがって、コンピュータまたは別のプログラム可能なデバイス上で実行される命令は、フローチャート内の1つもしくは複数のプロセスおよび/またはブロック図内の1つもしくは複数のブロックにおける特定の機能を実装するためのステップを提供する。
本出願のいくつかの好ましい実施形態について説明したが、当業者は、当業者が基本的な発明概念を学習すると、これらの実施形態に変更および修正を行うことができる。したがって、以下の特許請求の範囲は、好ましい実施形態と、本出願の範囲内に入るすべての変更および修正とをカバーするものと解釈されることを意図している。
明らかに、当業者は、本出願の実施形態の要旨および範囲から逸脱することなく本出願の実施形態に様々な修正および変形を行うことができる。本出願は、以下の特許請求の範囲およびそれらの同等の技術によって定義される保護の範囲内に入る限り、これらの修正および変形をカバーすることを意図している。
100 通信システム、ワイヤレス通信システム
110 ネットワークデバイス
112 端末
120 ネットワークデバイス
200 IPネットワーク
700 装置、符号化装置
701 入力インターフェース
702 論理回路
703 出力インターフェース
800 符号化装置
801 メモリ
802 プロセッサ
901 第1の符号化モジュール
902 インタリーブモジュール
903 第2の符号化モジュール
1000 復号装置
1001 取得モジュール
1002 復号モジュール
1100 復号装置
1101 入力インターフェース
1102 論理回路
1103 出力インターフェース
1200 復号装置
1201 メモリ
1202 プロセッサ
1302 トランシーバ
1304 ネットワークインターフェース
1312 トランシーバ
1314 ユーザ入力/出力インターフェース、入力/出力インターフェース

Claims (41)

  1. 送信端によって、CRC符号化ビットシーケンスを取得するために、巡回冗長検査CRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するステップであって、前記CRC符号化ビットシーケンスが、LのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、ステップと、
    前記送信端によって、ポーラ符号化ビットシーケンスを取得するために、前記CRC符号化ビットシーケンスに対してポーラ符号化を実行するステップと
    を備える符号化方法。
  2. 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項1に記載の方法。
  3. 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項1または2に記載の方法。
  4. 前記方法が、
    前記送信端によって、前記ポーラ符号化ビットシーケンスを送信するステップをさらに備える、請求項1から3のいずれか一項に記載の方法。
  5. 前記ポーラ符号化ビットシーケンスを送信する前に、前記送信端が、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行する、請求項4に記載の方法。
  6. 前記送信端が基地局または端末である、請求項1から5のいずれか一項に記載の方法。
  7. CRC符号化ビットシーケンスを取得するために、巡回冗長検査CRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行するように構成された第1の符号化モジュールであって、前記CRC符号化ビットシーケンスが、LのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、第1の符号化モジュールと、
    ポーラ符号化ビットシーケンスを取得するために、前記CRC符号化ビットシーケンスに対してポーラ符号化を実行するように構成された第2の符号化モジュールと
    を備える符号化装置。
  8. 前記装置がシフトレジスタをさらに備え、前記CRC多項式が、前記シフトレジスタを使用することによって実装される、請求項7に記載の装置。
  9. 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項7または8に記載の装置。
  10. 前記装置が、前記ポーラ符号化ビットシーケンスを送信するように構成された送信モジュールをさらに備える、請求項7から9のいずれか一項に記載の装置。
  11. 前記ポーラ符号化ビットシーケンスを送信する前に、前記装置が、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行する、請求項10に記載の装置。
  12. 前記装置が基地局または端末である、請求項7から11のいずれか一項に記載の装置。
  13. プロセッサを備える符号化装置であって、前記プロセッサが、
    CRC符号化ビットシーケンスを取得するために、巡回冗長検査CRC多項式に基づいて、Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、前記CRC符号化ビットシーケンスが、LのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、実行することと、
    ポーラ符号化ビットシーケンスを取得するために前記CRC符号化ビットシーケンスに対してポーラ符号化を実行することとを行うように構成される、符号化装置。
  14. 前記符号化装置がメモリをさらに備え、前記メモリがプログラム命令を記憶するように構成される、請求項13に記載の装置。
  15. 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項13または14に記載の装置。
  16. 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項13から15のいずれか一項に記載の装置。
  17. 前記装置が、前記ポーラ符号化ビットシーケンスを送信するように構成されたトランシーバをさらに備える、請求項13から16のいずれか一項に記載の装置。
  18. 前記トランシーバが前記ポーラ符号化ビットシーケンスを送信する前に、前記プロセッサが、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行するようにさらに構成される、請求項17に記載の装置。
  19. 前記装置が基地局または端末である、請求項13から18のいずれか一項に記載の装置。
  20. Aの符号化されるべき情報ビットを取得するように構成された入力インターフェースと、
    CRC符号化ビットシーケンスを取得するために、巡回冗長検査CRC多項式に基づいて、前記Aの符号化されるべき情報ビットに対してCRC符号化を実行することであって、前記CRC符号化ビットシーケンスが、LのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、実行することと、ポーラ符号化ビットシーケンスを取得するために前記CRC符号化ビットシーケンスに対してポーラ符号化を実行することとを行うように構成された論理回路と、
    前記ポーラ符号化ビットシーケンスを出力するように構成された出力インターフェースと
    を備える符号化装置。
  21. 前記CRC多項式がシフトレジスタを使用することによって実装される、請求項20に記載の装置。
  22. 前記CRC符号化ビットシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項20または21に記載の装置。
  23. 前記論理回路が、前記出力インターフェースが前記ポーラ符号化ビットシーケンスを出力する前に、ターゲット符号長に基づいて、前記ポーラ符号化ビットシーケンスに対してレートマッチングを実行するようにさらに構成される、請求項20に記載の装置。
  24. コンピュータ可読記憶媒体であって、前記記憶媒体がコンピュータプログラムを記憶するように構成され、送信端として使用される通信デバイスによって実行されると、前記コンピュータプログラムが請求項1から5のいずれか一項に記載の方法を実行するために使用される、コンピュータ可読記憶媒体。
  25. コンピュータプログラム製品であって、送信端として使用される通信デバイスによって実行されると、前記コンピュータプログラムが請求項1から5のいずれか一項に記載の方法を実行するために使用される、コンピュータプログラム製品。
  26. 受信端によって、復号されるべきシーケンスを受信するステップと、
    前記受信端によって、ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するステップであって、前記ポーラ復号されたビットシーケンスがLのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、ステップと、
    前記受信端によって、前記ポーラ復号されたビットシーケンスを出力するステップと
    を備える復号方法。
  27. 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項26に記載の方法。
  28. 前記受信端が前記復号されるべきシーケンスを受信する前に、前記受信端が、送信端から情報またはデータを受信し、前記復号されるべきシーケンスを取得するために、前記送信端からの前記情報またはデータに対してレートデマッチングを実行するようにさらに構成される、請求項26または27に記載の方法。
  29. 前記受信端が基地局または端末である、請求項26から28のいずれか一項に記載の方法。
  30. 復号されるべきビットシーケンスを取得するように構成された取得モジュールであって、前記復号されるべきビットシーケンスがLのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6である、取得モジュールと、
    ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するように構成された復号モジュールであって、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、復号モジュールと
    を備える復号装置。
  31. 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項30に記載の装置。
  32. 前記装置が基地局または端末である、請求項30または31に記載の装置。
  33. プロセッサを備える復号装置であって、前記プロセッサが、
    復号されるべきビットシーケンスを取得することであって、前記復号されるべきビットシーケンスがLのCRCビットとAの情報ビットとを備え、L=6である、取得することと、
    ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行することであって、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、実行することと
    を行うように構成される、復号装置。
  34. 前記復号装置がメモリをさらに備え、前記メモリがプログラム命令を記憶するように構成される、請求項33に記載の装置。
  35. 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項33または34に記載の装置。
  36. 前記プロセッサが、前記復号されるべきビットシーケンスを受信する前に、前記プロセッサが、送信端から情報またはデータを受信し、前記復号されるべきシーケンスを取得するために、前記送信端からの前記情報またはデータに対してレートデマッチングを実行するようにさらに構成される、請求項33から35のいずれか一項に記載の装置。
  37. 前記装置が基地局または端末である、請求項33から36のいずれか一項に記載の装置。
  38. 復号されるべきシーケンスを取得するように構成された入力インターフェースと、
    ポーラ復号されたビットシーケンスを取得するために、CRC多項式に基づいて、前記復号されるべきシーケンスに対してポーラ復号を実行するように構成された論理回路であって、前記ポーラ復号されたビットシーケンスがLのCRCビットとAの情報ビットとを備え、LおよびAが正の整数であり、L=6であり、前記CRC多項式が、以下の多項式、すなわち、
    D^6+D^5+1、
    D^6+D^5+D^4+D^3+1、
    D^6+D^4+D^3+D+1、
    D^6+D^3+D^2+D+1、
    D^6+D^5+D^2+1、
    D^6+D^5+D^4+D^2+1、
    D^6+D^3+D^2+1、
    D^6+D^5+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D^2+1、
    D^6+D^5+D^4+D^3+D+1、または
    D^6+D^4+D^2+D+1
    のうちのいずれか1つである、論理回路と、
    前記ポーラ復号されたビットシーケンスを出力するように構成された出力インターフェースと
    を備える復号装置。
  39. 前記復号されるべきシーケンス内の前記LのCRCビットが、前記Aの符号化されるべき情報ビットの後に配置される、請求項38に記載の装置。
  40. コンピュータ可読記憶媒体であって、前記記憶媒体がコンピュータプログラムを記憶するように構成され、受信端として使用される通信デバイスによって実行されると、前記コンピュータプログラムが請求項26から28のいずれか一項に記載の方法を実行するために使用される、コンピュータ可読記憶媒体。
  41. コンピュータプログラム製品であって、前記コンピュータプログラム製品がコンピュータプログラムを備え、受信端として使用される通信デバイスによって実行されると、前記コンピュータプログラムが請求項26から28のいずれか一項に記載の方法を実行するために使用される、コンピュータプログラム製品。
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