JP7361062B2 - 増幅回路 - Google Patents
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Description
本発明の第1の実施の形態に係る増幅回路について図1~図3を参照して説明する。
本実施の形態に係る増幅回路10の動作を、図2を参照して説明する。
本発明の第2の実施の形態に係る増幅回路について図5を参照して説明する。
本実施の形態に係る増幅回路20は、図4に示すように、複数(N個)の入力と出力に対して、1個の電圧初期値検出回路202と、1個のフレーム検出回路201と、複数(N個)の信号中点検出部203_1~203_Nと、複数(N個)のバイアス加算部204_1~204_Nと、複数(N個)の分離素子205_1~205_Nと、増幅部206_1~206_Nとを備える。電圧初期値検出回路202と信号中点検出部203_1~203_Nの構成および電圧初期値検出回路202とフレーム検出回路201との接続形態は、第1の実施の形態と同様である。
第1の実施の形態と同様に、電圧初期値検出回路202は、データ信号の入力にかかわらず電圧初期値VLを出力する。そこで、本実施の形態に係る増幅回路20によれば、データ信号の入力にかかわらず電圧初期値VLが、複数の信号中点検出部203_1~203_Nの中点電圧演算部に出力される。
本発明の第3の実施の形態に係る増幅回路について図5~図6を参照して説明する。本実施の形態に係る増幅回路は、第2の実施の形態に係る増幅回路と比較して、信号中点検出部の前段の構成が異なる。その他の構成は、第2の実施の形態と同様である。
本実施の形態に係る増幅回路30は、図6に示すように、複数(N個)の入力と出力に対して、1個のチャンネル(ch)間補間電圧初期値(VL)検出回路301と、複数(N個)の信号中点検出部303_1~303_Nと、複数(N個)のバイアス加算部304_1~304_Nと、複数(N個)の分離素子305_1~305_Nと、複数(N個)の増幅部206_1~206_Nとを備える。信号中点検出部303_1~303_Nの構成は、第1の実施の形態と同様である。
初めに、ch間補間VL検出回路301の動作を説明する。電圧源の電圧V1はあらかじめ入力信号の低電圧VLと高電圧VHの間でVL<V1<VHとなるように設定されているものとする。
次に、本発明の第4の実施の形態に係る増幅回路について図7~図8を参照して説明する。
本実施の形態に係る増幅回路40は、図7に示すように、複数(N個)の入力と出力に対して、1個のチャンネル(ch)間補間VL検出回路401と、1個のチャンネル(ch)間補間VH検出回路402と、1個の差分平均中点電圧演算部403と複数(N個)のフレーム検出回路404_1~404_Nと複数(N個)のスイッチ(SW)素子405_1~405_Nと複数(N個)のバイアス加算部406_1~406_Nと、複数(N個)の分離素子407_1~407_Nと、複数(N個)の増幅部408_1~408_Nとを備える。
初めに、ch間補間VH検出回路402の動作を説明する。電圧源の電圧V1はあらかじめ入力信号の低電圧VLと高電圧VHの間でVL<V1<VHとなるように設定されているものとする。
101 フレーム検出回路
102 電圧初期値検出回路
1021 信号遅延回路
1022 サンプルホールド回路
103 信号中点検出部
1031 低域通過フィルタ
1032 中点電圧演算部
104 バイアス加算部
105 分離素子
106 増幅部
111 入力端子
112 出力端子
Claims (8)
- 前段の増幅回路から入力されるベースバンド信号を増幅する増幅回路であって、
入力端子に接続される分離素子と、
前記分離素子と出力端子との間に接続される増幅部と、
前記分離素子と並列に接続される信号中点検出部と、
前記信号中点検出部と直列に接続されるバイアス加算部と、
フレーム検出回路と接続される電圧初期値検出回路と
を備え、
前記電圧初期値検出回路が、前記フレーム検出回路の信号により、前記ベースバンド信号の電圧初期値を保持して、前記信号中点検出部に出力し、
前記信号中点検出部が、前記ベースバンド信号と前記電圧初期値とから中点電圧を検出して前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加え、
前記増幅部が前記ベースバンド信号を増幅することを特徴とする増幅回路。 - 前記フレーム検出回路に、前記増幅部の出力が入力されることを特徴とする請求項1に記載の増幅回路。
- 前記電圧初期値検出回路が、
前記入力端子と接続する信号遅延回路と、
前記信号遅延回路と接続するサンプルホールド回路とを備え、
前記信号中点検出部が、
前記入力端子と接続する低域通過フィルタと、
前記低域通過フィルタと接続する中点電圧演算部とを備え、
前記サンプルホールド回路が、前記フレーム検出回路の信号により、前記信号遅延回路から入力される前記ベースバンド信号の電圧初期値を保持し、前記電圧初期値を前記中点電圧演算部に出力し、
前記中点電圧演算部が、前記低域通過フィルタの出力と前記サンプルホールド回路の出力との差分を前記バイアス加算部に出力することを特徴とする請求項1又は請求項2に記載の増幅回路。 - 前記分離素子を複数備え、
前記信号中点検出部を複数備え、
前記バイアス加算部を複数備え、
前記増幅部を複数備え、
前記複数の分離素子それぞれと並列に、前記複数の信号中点検出部がそれぞれ接続され、
前記電圧初期値検出回路が、前記複数の信号中点検出部それぞれに出力し、
前記複数の信号中点検出部それぞれが、前記複数のバイアス加算部それぞれに出力することを特徴とする請求項1から請求項3のいずれか一項に記載の増幅回路。 - 複数の前段の増幅回路から入力される複数のベースバンド信号を増幅する増幅回路であって、
複数の入力端子それぞれに接続される複数の分離素子と、
前記複数の分離素子と複数の出力端子それぞれの間に接続される複数の増幅部と、
前記複数の分離素子それぞれと並列に接続される複数の信号中点検出部と、
前記複数の信号中点検出部それぞれと直列に接続される複数のバイアス加算部と、
チャンネル間補間VL検出回路と
を備え、
前記チャンネル間補間VL検出回路が、前記複数のベースバンド信号のうち低電圧信号を検出して、前記複数の信号中点検出部それぞれに出力し、
前記信号中点検出部が、前記ベースバンド信号と前記低電圧信号とから中点電圧を検出して前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加え、
前記増幅部が前記ベースバンド信号を増幅することを特徴とする増幅回路。 - 複数の送信回路の前段に接続され、複数のベースバンド信号が入力される接続回路であって、
複数の入力端子と複数の出力端子の間にそれぞれ接続される複数の分離素子と、
前記複数の分離素子と複数の出力端子それぞれの間に接続される複数の増幅部と、
前記複数の分離素子それぞれと並列に接続される複数のフレーム検出回路と、
前記複数のフレーム検出回路それぞれと直列に接続される複数のスイッチ素子と、
前記複数のスイッチ素子それぞれと直列に接続される複数のバイアス加算部と、
チャンネル間補間VL検出回路の出力とチャンネル間補間VH検出回路の出力とが入力される差分平均中点電圧演算部と
を備え、
前記チャンネル間補間VL検出回路が、複数のベースバンド信号のうち低電圧の信号の入力を検出して、前記低電圧の信号を前記差分平均中点電圧演算部に出力し、
前記チャンネル間補間VH検出回路が、複数のベースバンド信号のうち高電圧の信号の入力を検出して、前記高電圧の信号を前記差分平均中点電圧演算部に出力し、
前記差分平均中点電圧演算部が、前記チャンネル間補間VL検出回路の出力と前記チャンネル間補間VH検出回路の出力とから中点電圧を前記スイッチ素子に出力し、
前記スイッチ素子が、前記フレーム検出回路からの入力により、前記中点電圧を前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加え、
前記増幅部が前記ベースバンド信号を増幅することを特徴とする増幅回路。 - 前記チャンネル間補間VH検出回路が、複数のダイオード回路と、抵抗と、電圧源を備え、
前記複数のダイオード回路それぞれの一端に、前記複数のベースバンド信号それぞれが入力し、
前記複数のダイオード回路それぞれの他端に、前記抵抗を介して、前記電圧源が接続され、
前記ダイオード回路が、前記一端から前記他端への方向が順方向となるように接続されることを特徴とする請求項6に記載の増幅回路。 - 前記チャンネル間補間VL検出回路が、複数のダイオード回路と、抵抗と、電圧源を備え、
前記複数のダイオード回路それぞれの一端に、前記複数のベースバンド信号それぞれが入力し、
前記複数のダイオード回路それぞれの他端に、前記抵抗を介して、前記電圧源が接続され、
前記ダイオード回路が、前記他端から前記一端への方向が順方向となるように接続されることを特徴とする請求項5から請求項7のいずれか一項に記載の増幅回路。
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