JP7350704B2

JP7350704B2 - 劣化検出装置及び劣化検出方法

Info

Publication number: JP7350704B2
Application number: JP2020157657A
Authority: JP
Inventors: 秀明間島
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-18
Filing date: 2020-09-18
Publication date: 2023-09-26
Anticipated expiration: 2040-09-18
Also published as: US20220091176A1; CN114200277A; JP2022051269A

Description

本実施形態は、劣化検出装置及び劣化検出方法に関する。

従来、出力トランジスタとしてＧａＮ（窒化ガリューム）トランジスタを用いた電源回路の技術が開示されている。ＧａＮトランジスタで構成されるスイッチング素子は高耐圧で低損失である為、高電圧を出力する電源回路への適用に好適する。ＧａＮトランジスタがオン状態の際にＧａＮトランジスタに蓄積される電荷（以降、ドレイン電荷と言う）とオン抵抗との相関についての研究が行われている。電源回路の消費電力を軽減する為には、オン抵抗の小さい出力トランジスタを使用することが望ましい。出力トランジスタのオン抵抗の増加は、出力トランジスタが劣化したことを示す指標となる。出力トランジスタの劣化状態を容易に検出することが出来る劣化検出装置及び劣化検出方法が望まれる。

特開２０１１－２２０７６７号公報特開２０１７－５９７４号公報

T. Sugiyama et al.、 "Evaluation methodology for current collapse phenomenon of GaN HEMTs、"2018 IEEE International Reliability Physics Symposium (IRPS)、 Burlingame、 CA、 2018、 pp.

一つの実施形態は、出力トランジスタの劣化状態を容易に検出することが出来る劣化検出装置及び劣化検出方法を提供することを目的とする。

一つの実施形態によれば、劣化検出装置は、電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、前記出力トランジスタのオン／オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流を所定の期間積分し、前記積分された値と所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路と、を具備する。

図１は、第１の実施形態の劣化検出装置を示す図。図２は、劣化検出方法について説明する為の図。図３は、劣化検出方法を示すフローチャート。図４は、第２の実施形態の劣化検出装置の構成を示す図。

以下に添付図面を参照して、実施形態にかかる劣化検出装置及び劣化検出方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の劣化検出装置の構成を示す図である。本実施形態は、電源電圧が印加される電源供給端１１と出力端３０との間に、主電流路であるソース・ドレイン路が接続された出力トランジスタＱ１を有する。電源供給端１１には、ＤＣ入力電圧が印加される。出力トランジスタは、例えば、ＧａＮを材料とするＮチャネル型のＧａＮトランジスタである。ＧａＮを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＧａＮで構成される。

出力端３０と接地との間に、主電流路であるソース・ドレイン路が接続された出力トランジスタＱ２を有する。出力トランジスタＱ２は、例えば、Ｎチャネル型のＧａＮトランジスタで有る。

本実施形態は、出力トランジスタＱ１、Ｑ２のオン／オフを制御する駆動信号を供給する駆動回路１０を有する。駆動回路１０は、出力トランジスタＱ１、Ｑ２が同時にオンすることにより、電源供給端１１と接地間に貫通電流が生じない様に、所謂、デッドタイムを設けて出力トランジスタＱ１、Ｑ２に駆動信号を供給する。駆動信号を供給するタイミングの情報は、駆動回路１０から演算処理回路２０に供給される。

インダクタＬの一端が出力端３０に接続される。インダクタＬの他端は、出力コンデンサＣの一端に接続されると共に、出力端子４０に接続される。出力コンデンサＣの他端は、接地される。出力トランジスタＱ１、Ｑ２を相補的にオン／オフさせることで出力端３０からインダクタ電流Ｉ_ＬがインダクタＬに流れ、出力端子４０から所定のＤＣ出力電圧Ｖｏｕｔを出力するＤＣ／ＤＣコンバータが構成される。

出力トランジスタＱ１のソースと出力端３０との間には、電流センサ１７が設けられる。電流センサ１７から信号は、アイソレータ１３に供給される。アイソレータ１３は、入力側と出力側が電気的に絶縁された構成を有する。アイソレータ１３は、例えば、誘導性、あるいは、容量性の構成を有する。アイソレータ１３からの出力信号は、ＡＤ変換回路１４に供給される。ＡＤ変換回路１４は、アイソレータ１３からの出力信号をデジタル値に変換して、演算処理回路２０に供給する。演算処理回路２０は、例えば、ＣＰＵ（ＣｅｎｔａｒｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）で構成する。

出力トランジスタＱ２のソースと接地との間には、電流センサ１８が設けられる。電流センサ１８から信号は、アイソレータ１５に供給される。アイソレータ１５は、アイソレータ１３と同様の構成を有する。アイソレータ１５からの出力信号は、ＡＤ変換回路１６に供給される。ＡＤ変換回路１６は、アイソレータ１５からの出力信号をデジタル値に変換して、演算処理回路２０に供給する。

演算処理回路２０は、出力トランジスタＱ１がオン状態からオフ状態になった時に出力トランジスタＱ１がオフの状態で出力する出力電流Ｉ_ｄ１を所定の期間積分する。演算処理回路２０は、出力電流Ｉ_ｄ１の積分値と所定のしきい値を比較して、その比較結果に応じて出力トランジスタＱ１の劣化状態を示す検出信号Ｄｅｔを出力する。例えば、出力電流Ｉ_ｄ１の積分値がしきい値より小さい場合に、劣化が生じていることを示すＨレベルの検出信号Ｄｅｔを出力する。同様に、演算処理回路２０は、出力トランジスタＱ２がオン状態からオフ状態になった時に出力トランジスタＱ２がオフの状態で出力する出力電流Ｉ_ｄ２を所定の期間積分する。演算処理回路２０は、出力電流Ｉ_ｄ２の積分値と所定のしきい値を比較して、その比較結果に応じて出力トランジスタＱ２の劣化状態を示す検出信号Ｄｅｔを出力する。便宜的に、夫々の出力トランジスタＱ１、Ｑ２がオンの時のドレイン電流をＩ_Ｄ１、Ｉ_Ｄ２で示す。

演算処理回路２０が出力トランジスタＱ１の出力電流Ｉ_ｄ１を積算する期間は、例えば、駆動回路１０が出力トランジスタＱ１をオンからオフに移行させる駆動信号を出力トランジスタＱ１に供給したタイミングから、出力トランジスタＱ１をオフからオンに移行させる駆動信号を出力トランジスタＱ１に供給するタイミングまでの期間である。

同様に、演算処理回路２０が出力トランジスタＱ２の出力電流Ｉ_ｄ２を積算する期間は、例えば、駆動回路１０が出力トランジスタＱ２をオンからオフに移行させる駆動信号を出力トランジスタＱ２に供給したタイミングから、出力トランジスタＱ２をオフからオンに移行させる駆動信号を出力トランジスタＱ２に供給するタイミングまでの期間である。

ＧａＮトランジスタのオン抵抗は、ドレイン電荷と相間関係を有することが研究により知られている。従って、出力トランジスタＱ１、Ｑ２としてＧａＮトランジスタを用いた場合には、出力トランジスタＱ１、Ｑ２がオン状態からオフ状態に移行した時に出力電流として放出されるドレイン電荷を検出することによって出力トランジスタＱ１、Ｑ２のオン抵抗の状態を検出することが出来る。

例えば、出力トランジスタＱ１、Ｑ２の初期のドレイン電荷の情報に基づいてしきい値を設定し、駆動中の出力トランジスタＱ１、Ｑ２の出力電流Ｉ_ｄ１、Ｉ_ｄ２の積分値をしきい値と比較することで、出力トランジスタＱ１、Ｑ２のオン抵抗の状態を検出することが出来る。出力トランジスタＱ１、Ｑ２のオン抵抗が大きくなると電力消費が増大する。従って、出力トランジスタＱ１、Ｑ２のオン抵抗の情報は、劣化状態を示す指標とすることが出来る。

第１の実施形態によれば、出力トランジスタＱ１、Ｑ２がオン状態からオフ状態に移行した後の出力トランジスタＱ１、Ｑ２の出力電流Ｉ_ｄ１、Ｉ_ｄ２を所定の期間積分して、その積分値と所定のしきい値を比較する演算処理回路２０を有する。演算処理回路２０は、比較結果に応じて検出信号Ｄｅｔを出力する。検出信号Ｄｅｔは、出力トランジスタＱ１、Ｑ２のオン抵抗の状態を示す。従って、検出信号Ｄｅｔにより出力トランジスタＱ１、Ｑ２のオン抵抗が増加し、劣化が生じたことを把握することが出来る。出力トランジスタＱ１、Ｑ２がＤＣ／ＤＣコンバータの出力トランジスタを構成する場合には、出力トランジスタＱ１、Ｑ２のオン抵抗の増加によりＤＣ／ＤＣコンバータの電力消費が増大していることを検出することが出来る。

図２は、出力トランジスタの劣化検出の方法について説明する為の図である。横軸はドレイン電荷Ｑｏｓｓを示す。縦軸は、ＧａＮトランジスタのオン抵抗の比（＝検出時のオン抵抗／初期のオン抵抗）を示す。ＧａＮトランジスタのオン抵抗とドレイン電荷は、実線１００で示す様に、ドレイン電荷が大きい時にはオン抵抗が小さく、ドレイン電荷が小さくなるとオン抵抗が大きくなる。従って、例えば、出力トランジスタの初期のドレイン電荷に基づいてしきい値ＱＴＨを設定し、ドレイン電荷がしきい値ＱＴＨ以上の場合には、出力トランジスタに劣化が無い状態と判定し、しきい値ＱＴＨよりも小さくなった場合には、出力トランジスタに劣化が有ると判定することが出来る。出力トランジスタのドレイン電荷は、出力トランジスタがオン状態からオフ状態に移行した後に、出力トランジスタから出力される出力電流を積分することにより検出することが出来る。

図３は、出力トランジスタの劣化検出方法を示すフローチャートである。既述した第１の実施形態において実施される。出力トランジスタＱ１の劣化状態を検出する場合について説明する。駆動回路１０からの駆動信号によって出力トランジスタＱ１をオンにする（Ｓ１０）。次に、駆動回路１０からの駆動信号によって出力トランジスタＱ１をオフにする（Ｓ１１）。

出力トランジスタＱ１がオフの状態で出力する出力電流Ｉ_ｄ１の積分を開始する（Ｓ１２）。出力トランジスタＱ１がオン／オフするタイミングは、駆動回路１０から演算処理回路２０に供給される情報により検知する。出力トランジスタＱ１もしくはＱ２をオンにした場合（Ｓ１３：Ｙｅｓ）には、出力トランジスタＱ１の出力電流Ｉ_ｄ１の積分を終了する（Ｓ１４）。出力トランジスタＱ１がオフの間（Ｓ１３：Ｎｏ）は、出力トランジスタＱ１の出力電流Ｉ_ｄ１の積分を継続する。

出力電流Ｉ_ｄ１の積分を終了した後、出力電流Ｉ_ｄ１の積分値を所定のしきい値と比較する（Ｓ１５）。出力電流Ｉ_ｄ１の積分値が、しきい値以上（Ｓ１５：Ｙｅｓ）の場合には、出力トランジスタＱ１の劣化無しと判定する（Ｓ１６）。出力電流Ｉ_ｄ１の積分値が、しきい値よりも小さい場合（Ｓ１５：Ｎｏ）には、出力トランジスタＱ１に劣化有りと判定する（Ｓ１７）。

出力トランジスタＱ１がオン状態からオフ状態になった時に、オフ状態で出力される出力電流Ｉ_ｄ１を積分することにより、出力トランジスタＱ１のドレイン電荷を検出することが出来る。出力トランジスタＱ１のドレイン電荷を検出することにより、出力トランジスタＱ１のオン抵抗の状態を検出して、劣化状態を容易に検出することが出来る。

出力トランジスタＱ２についても、同様に、出力トランジスタＱ２が、オン状態からオフ状態に移行した後、出力トランジスタＱ２が出力する出力電流Ｉ_ｄ２を積分して、その積分値としきい値を比較することにより、出力トランジスタＱ２のオン抵抗の状態を検出して、劣化状態を容易に検出することが出来る。出力トランジスタＱ２の劣化状態を検出する場合は、図３に示すフローチャートにおいて、出力トランジスタＱ１を出力トランジスタＱ２に置き換え、出力電流Ｉ_ｄ１を出力トランジスタＱ２の出力電流Ｉ_ｄ２に置き換えたフローで示すことが出来る。

（第２の実施形態）
図４は、第２の実施形態の劣化検出装置の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態は、出力トランジスタＱ１の主電流路であるソース・ドレイン路に直列に接続されたソース・ドレイン路を有する出力トランジスタＱ１１を有する。出力トランジスタＱ１１は、例えば、Ｓｉで構成されるＳｉトランジスタである。

駆動回路１０は、出力トランジスタＱ１、Ｑ１１のゲートに、駆動信号を供給する。駆動回路１０からの駆動信号によって出力トランジスタＱ１、Ｑ１１のオン／オフが制御される。出力トランジスタＱ１がＧａＮトランジスタの場合、負電圧の駆動信号により出力トランジスタＱ１をオフさせる。本実施形態においては、出力トランジスタＱ１１は、常時、オン状態に制御される。

本実施形態は、出力トランジスタＱ１１のソースとドレインに入力端が接続された電圧／電流変換回路１７０を有する。電圧／電流変換回路１７０は、例えば、Ｇｍセルと呼ばれるＯＴＡ（ＯｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅＡｍｐｌｉｆｅｒ）で構成される。電圧／電流変換回路１７０は、出力トランジスタＱ１１のソース・ドレイン間に生じた電圧を電流に変換する。例えば、電圧／電流変換回路１７０の利得をｇｍとし、出力トランジスタＱ１１のソース・ドレイン間の電圧をＶ_ＤＳとすると、ｇｍ×Ｖ_ＤＳの電流が、電圧／電流変換回路１７０から出力される。出力トランジスタＱ１の出力電流Ｉ_ｄ１が出力トランジスタＱ１１に供給され、その出力電流Ｉ_ｄ１によって出力トランジスタＱ１１のソース・ドレイン間に生じた電圧が電圧／電流変換回路１７０によって電流に変換される。従って、電圧／電流変換回路１７０は、出力トランジスタＱ１の出力電流Ｉ_ｄ１に応じた電流を出力する。

電圧／電流変換回路１７０の出力電流は、演算増幅器１７１の反転入力端（－）に供給される。演算増幅器１７１の非反転入力端（＋）は接地される。演算増幅器１７１の出力端と反転入力端（－）の間には、コンデンサ１７２が接続される。演算増幅器１７１とコンデンサ１７２は、積分回路を構成する。従って、演算増幅器１７１の反転入力端（－）に供給された電流は、演算増幅器１７１とコンデンサ１７２によって構成される積分回路によって積分され、コンデンサ１７２に蓄積される。

演算増幅器１７１とコンデンサ１７２によって構成される積分回路は、コンデンサ１７２の両端間に接続されるスイッチ１７３がオープン（すなわち、オフ）の状態の間、電圧／電流変換回路１７０から供給された電流を積分する。スイッチ１７３がショート（すなわち、オン）されると、コンデンサ１７２に蓄積された電荷は、リセットされる。スイッチ１７３のオン／オフは、駆動回路１０から供給される制御信号ＳＷ１によって制御される。出力トランジスタＱ２をオンさせることで、出力トランジスタＱ１の出力電流Ｉ_ｄ１は出力トランジスタＱ１１に供給される。駆動回路１０は、出力トランジスタＱ２をオンさせる駆動信号を出力トランジスタＱ２に供給する時にスイッチ１７３をオープンにする制御信号ＳＷ１をスイッチ１７３に供給する。演算増幅器１７１の出力信号は、判定回路２１に供給される。

本実施形態は、出力トランジスタＱ２の主電流路であるソース・ドレイン路に直列に接続されたソース・ドレイン路を有する出力トランジスタＱ１２を有する。出力トランジスタＱ１２は、例えば、Ｓｉで構成されるＳｉトランジスタである。

駆動回路１０は、出力トランジスタＱ２、Ｑ１２のゲートに、駆動信号を供給する。駆動回路１２からの駆動信号によって出力トランジスタＱ２、Ｑ１２のオン／オフが制御される。出力トランジスタＱ２がＧａＮトランジスタの場合、負電圧の駆動信号により出力トランジスタＱ２をオフさせる。本実施形態においては、出力トランジスタＱ１２は、常時、オン状態に制御される。

本実施形態は、出力トランジスタＱ１２のソースとドレインに入力端が接続された電圧／電流変換回路１８０を有する。電圧／電流変換回路１８０の構成は、電圧／電流変換回路１７０と同様である。電圧／電流変換回路１８０は、出力トランジスタＱ１２のソース・ドレイン間に生じた電圧を電流に変換する。出力トランジスタＱ２の出力電流Ｉ_ｄ２が出力トランジスタＱ１２に供給され、その出力電流Ｉ_ｄ２によって出力トランジスタＱ１２のソース・ドレイン間に生じた電圧が電圧／電流変換回路１８０によって電流に変換される。従って、電圧／電流変換回路１８０は、出力トランジスタＱ２の出力電流Ｉ_ｄ２に応じた電流を出力する。

電圧／電流変換回路１８０の出力電流は、演算増幅器１８１の反転入力端（－）に供給される。演算増幅器１８１の非反転入力端（＋）は接地される。演算増幅器１８１の出力端と反転入力端（－）の間には、コンデンサ１８２が接続される。演算増幅器１８１とコンデンサ１８２は、積分回路を構成する。従って、演算増幅器１８１の反転入力端（－）に供給された電流は、演算増幅器１８１とコンデンサ１８２によって構成される積分回路によって積分され、コンデンサ１８２に蓄積される。

演算増幅器１８１とコンデンサ１８２よって構成される積分回路は、コンデンサ１８２の両端間に接続されるスイッチ１８３がオープンの状態の間、電圧／電流変換回路１８０から供給された電流を積分する。スイッチ１８３がショートされると、コンデンサ１８２に蓄積された電荷は、リセットされる。

スイッチ１８３のオン／オフは、駆動回路１０から供給される制御信号ＳＷ２によって制御される。駆動回路１０は、出力トランジスタＱ１をオンさせる駆動信号を出力トランジスタＱ１に供給する時にスイッチ１８３をオープンにする制御信号ＳＷ２をスイッチ１８３に供給する。演算増幅器１８１の出力信号は、判定回路２１に供給される。

判定回路２１は、演算増幅器１７１、１８１から供給された出力信号を所定のしきい値と比較する。しきい値は、例えば、既述した初期のドレイン電荷に基づいて設定したしきい値ＱＴＨである。判定回路２１は、演算増幅器１７１、１８１から供給される出力信号の値が、しきい値ＱＴＨ以上の場合には、出力トランジスタＱ１、Ｑ２に劣化が無い状態と判定し、しきい値ＱＴＨよりも小さい場合には、出力トランジスタＱ１、Ｑ２に劣化が有ると判定する。

本実施形態によれば、出力トランジスタＱ１、Ｑ２が、夫々、オン状態からオフ状態に移行した状態で出力する出力電流Ｉ_ｄ１、Ｉ_ｄ２が、演算増幅器１７１、１８１とコンデンサ１７２、１８２で構成される積分回路によって積分される。そして、その積分値としきい値ＱＴＨとが判定回路２１において比較され、その比較結果に応じて出力トランジスタＱ１、Ｑ２の劣化状態が判定される。出力トランジスタＱ１、Ｑ２がオン状態からオフ状態に移行した時の出力電流Ｉ_ｄ１、Ｉ_ｄ２を積分することによって、ドレイン電荷を検出することが出来る。ドレイン電荷は、出力トランジスタＱ１、Ｑ２のオン抵抗と相間関係を有する。従って、出力トランジスタＱ１、Ｑ２のドレイン電荷を検出することによりオン抵抗の状態を把握し、出力トランジスタＱ１、Ｑ２の劣化状態を容易に検出することが出来る。

Ｓｉで形成される出力トランジスタＱ１１、Ｑ１２のソース・ドレイン間電圧は、ＧａＮトランジスタに比べて低い電圧となる。従って、出力トランジスタＱ１１、Ｑ１２のソース・ドレイン間の電圧を検出する構成とすることにより、電圧／電流変換回路１７０、１８０を、耐圧が比較的に低い簡素化した構成とすることが出来る。

演算増幅器１７１、１８１は、完全差動型の演算増幅器で構成しても良い。完全差動型の演算増幅器（図示せず）の反転、非反転入力端と非反転、反転出力端間にコンデンサを夫々接続する構成によって積分回路を構成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０駆動回路、２０演算処理回路、２１判定回路、Ｑ１、Ｑ２、Ｑ１１、Ｑ１２出力トランジスタ。

Claims

電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、
前記出力トランジスタのオン／オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、
前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流を所定の期間積分し、前記積分された値と所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路と、
を具備することを特徴とする劣化検出装置。
前記出力トランジスタは、ＧａＮトランジスタであることを特徴とする請求項１に記載の劣化検出装置。
電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、
前記出力トランジスタのオン／オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、
前記出力トランジスタに直列に接続されたソース及びドレインを有し、前記出力トランジスタの出力電流が供給される第２の出力トランジスタと、
前記第２の出力トランジスタのソースドレイン間電圧を電流に変換する電圧／電流変換回路と、
前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流に応じて前記電圧／電流変換回路から出力される電流を積分する積分回路と、
前記積分回路で積分された値と所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する判定回路、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する判定回路と、
を具備することを特徴とする劣化検出装置。
電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタをオン状態からオフ状態に移行させるステップと、
前記出力トランジスタがオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流を所定の期間積分するステップと、
前記積分された値と所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタを劣化無しと判定し、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタが劣化有りと判定する、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しと判定し、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りと判定するステップと、
を具備する劣化検出方法。
前記出力トランジスタは、ＧａＮトランジスタであることを特徴とする請求項４に記載の劣化検出方法。