JP7303672B2 - 駆動回路 - Google Patents

Description

本発明の実施形態は、駆動回路に関する。

パワーMOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）は、熱暴走等が発生しづらく、一般的にはバイポーラトランジスタ等に比べて並列接続が容易である。そのため、大電流で使用をする場合、通電電流能力を向上するために並列接続で使用されることが多い。しかしながら、パワーデバイスを構成するトランジスタは、ウエハプロセス、製造のばらつき等に起因した個体差によりしきい値電圧Vthには所定の幅が存在する。

並列に接続されたトランジスタのうち、一方のしきい値Vthが他方のしきい値Vthよりも十分に低くなる場合、ターンオンのタイミングでVthの低いトランジスタに発生するドレイン電流が大きくなり、デバイスの最大定格電流を超える可能性がある。すなわち、Vthのバラつきによる電流のアンバランスが発生し、場合によってはパワーデバイスがオーバーストレスにより破壊される蓋然性がある。

国際公開第２０１８／１９８２１１号

一実施形態は、並列接続されるパワーMOSFETのドレイン電流のアンバランスを抑制する駆動回路を提供する。

一実施形態によれば、駆動回路は、電圧印加回路と、電流検知回路と、制御回路と、を備える。電圧印加回路は、トランジスタの駆動端子に接続し、入力信号の電圧を制御して前記駆動端子に印加する。電流検知回路は、前記トランジスタの出力端子と接続し、前記トランジスタから出力される電流が所定電流以上の大きさとなったことを検知する。制御回路は、前記電流検知回路と接続され、前記電流検知回路が前記所定電流以上の電流を検知したタイミングにおける前記駆動端子と前記出力端子との間の電圧が出力されるように、前記入力信号の電圧に基づいて前記電圧印加回路を制御する。

一実施形態に係る駆動回路の使用例。 一実施形態に係る駆動回路の回路図。 一実施形態に係る駆動回路の出力のタイミングチャート。 一実施形態に係る駆動回路の回路図。 一実施形態に係る駆動回路の処理を示すフローチャート。

以下、図面を参照して実施形態について説明する。以下の図において、基準となる電圧Ｖｄｄ、Ｖｓｓが示されているが、これらの電圧が印加される経路は、明示的に示されている経路の他、回路素子の必要となる箇所に適切に与えられる。例えば、図２において、各コンパレータ等には、必要に応じてＶｄｄ、Ｖｓｓが接続される。また、以下の説明において同じタイミングという言葉が使用されているが、これは、全く同一の瞬間、という厳密な意味ではなく、スイッチング素子として影響のない程度の幅を持ったタイミングを意味する。

図１は、実施形態に係る駆動回路１０を備える電子回路の一例を示す。電子回路１は、例えば、パワーMOSFET ＱＡ、ＱＢ（以下、単にFETと記載する。）を並列に接続した負荷Lに対するスイッチ回路である。駆動回路１０Ａ、１０Ｂはそれぞれ、これらのFET ＱＡ、ＱＢの駆動をするための回路である。それぞれの駆動回路１０は、FET ＱＡ、ＱＢの駆動するタイミングをそろえるべく、それぞれのスイッチ素子のゲート（駆動端子）に印加する電圧を制御する。

例えば、FET ＱＡのしきい値電圧がFET ＱＢのしきい値電圧よりも低いと、これらのFETのゲート（駆動端子）に同じ立ち上がりの電圧が印加されると、先にFET ＱＡがドレイン電流を出力し、その後にFET ＱＢがドレイン電流を出力する。本実施形態では、立ち上がりの電圧を駆動回路１０Ａ、１０Ｂにおいて制御することにより、しきい値電圧の個体差等によらず同じタイミングでFET ＱＡ、ＱＢのドレイン電流が流れるようにする。以下、例えば、駆動回路１０Ａ、１０Ｂを構成する同様の駆動回路１０について説明する。

図２は、本実施形態に係る駆動回路１０の回路図の一例を示す。駆動回路１０は、電圧印加回路１００と、電流検知回路１０２と、制御回路１０４と、を備える。その他、電流源Ｉｒと、スイッチＳｗ１、Ｓｗ２と、差動増幅回路Ａｍｐと、を備える。また、必要に応じて、MCU１０６（Micro Controller Unit）を備える。MCU１０６は、複数の駆動回路１０に共通して備えられるものであってもよい。このMCU１０６の説明については、後述する。

電圧印加回路１００は、入力信号の電圧を制御してFET Ｑのゲートに印加する回路である。電圧印加回路１００は、ゲート駆動信号の入力端子と、FET Ｑのゲートとの間に接続され、例えば、バッファＢと、可変抵抗Ｒｄと、を備える。入力信号は、可変抵抗Ｒｄにより電圧が制御されて、FET Ｑのゲートへと印加される。

可変抵抗Ｒｄは、理想的なしきい値電圧である場合に、例えば、入力信号の電圧がしきい値電圧を十分に超える電圧となるように電圧制御してゲートへと印加するように初期値として調整されている。接続されるFET Ｑのしきい値電圧が理論値よりも低い場合には、抵抗を大きくして電圧をより低くしてFET Ｑのゲートへと印加する。FET Ｑのしきい値電圧が理論値よりも高い場合には、抵抗を小さくして電圧を理論値よりは高くしてFET Ｑのゲートへと印加する。このように制御させる電圧を調整することにより、複数のFETが並列に接続されている場合に、それぞれのFETによるスイッチのタイミングがそろえられる。

電流検知回路１０２は、FET Ｑから出力されるドレイン電流が所定電流以上となったことを検知する。所定電流とは、FET Ｑのゲートにしきい値電圧と等しい電圧が印加され、ドレインに十分な電圧が印加された場合に、ドレイン－ソース間に流れる電流の値である。なお、所定電流は、正確にこの値ではなく多少上下にずれていてもよい。電流検知回路１０２は、FET Ｑのドレイン電流を取得するように接続され、例えば、抵抗Ｒｓと、減算回路Ｓｕｂと、比較回路Ｃｍｐと、電圧源Ｅｒと、を備える。抵抗Ｒｓは、FET Ｑのドレインに直列に接続される。減算回路Ｓｕｂは、例えば、オペアンプであり、抵抗Ｒｓと並列に接続される。比較回路Ｃｍｐも、例えば、オペアンプであり、減算回路Ｓｕｂの出力と非反転入力端子が接続される。電圧源Ｅｒは、比較回路Ｃｍｐの反転入力端子と接続され、所定電位を比較回路Ｃｍｐの反転入力端子に印加する。

所定電流が抵抗Ｒに流れると、抵抗Ｒの端子間において電位差が発生する。この電位差を減算回路Ｓｕｂで取得し、比較回路Ｃｍｐへと出力する。比較回路Ｃｍｐでは、電圧源Ｅｒによる所定電圧と、減算回路Ｓｕｂからの出力を比較し、減算回路Ｓｕｂからの出力が所定電圧以上である場合に、制御回路１０４へとイネーブル信号を出力する。すなわち、所定電圧は、所定電流が抵抗Ｒｓに流れた場合の電位差として設定される。

なお、所定電流以上のドレイン電流が流れていることを適切に検知できるのであれば、電流検知回路１０２の構成は、上記のものには限られない。例えば、スイッチ回路と同一の基板上に、上記の構成とは別の構成である、電流を取得して所定電流以上であればイネーブル信号を出力する回路を構成してもよい。

制御回路１０４は、電流検知回路１０２からイネーブル信号を受信すると、受信したタイミングにおけるFET Ｑのゲート－ソース間の電圧に基づいて電圧印加回路１００のインピーダンスを制御する。制御回路１０４は、電流検知回路１０２と接続され、例えば、コンバータＡｄｃと、デコーダＤｅｃと、を備える。

コンバータＡｄｃは、アナログ信号をデジタル信号に変換するコンバータ（ADC：Analog-Digital Converter）である。コンバータＡｄｃは、アナログ信号を受信して、当該アナログ信号をデジタル信号に変換して出力する。このコンバータＡｄｃは、FET Ｑのゲート－ソース間の電圧であるアナログ電圧を、デジタル信号へと変換して出力する。

デコーダＤｅｃは、コンバータＡｄｃの出力したデジタル信号に基づいて、電圧印加回路１００のインピーダンスを制御する。デコーダＤｅｃは、例えば、コンバータＡｄｃからの出力に基づいて、入力信号をこの出力値に制御させるための抵抗値を算出し、この算出値となるように、可変抵抗Ｒｄの抵抗値を制御する。この抵抗値の制御により、入力信号に対するスルーレートが決定される。例えば、理論値よりしきい値電圧が低いFETに対しては、可変抵抗Ｒｄの抵抗値を大きくしてスルーレートを低くし、しきい値電圧が高いFETに対しては、可変抵抗Ｒｄの抵抗値を小さくしてスルーレートを高くする。

なお、制御回路１０４は、入力信号を受信した電圧へと制御させる可変抵抗値を取得できる回路であれば、上記の構成に限られない。さらには、電圧印加回路１００及び制御回路１０４は、インピーダンスを適切な値に制御し得る回路であればよく、上記の構成は、飽くまで一例として示したものに過ぎない。

このような抵抗値を算出する制御をするために、駆動回路１０は、備えられている電流源Ｉｒと、第１スイッチＳｗ１と、第２スイッチＳｗ２と、差動増幅回路Ａｍｐと、を利用する。

第１スイッチＳｗ１、第２スイッチＳｗ２は、同期して動作するスイッチであり、例えば、電子回路１に電源が投入され、負荷Ｌに対して電力を供給する前の段階において、オンされ、制御回路１０４によるインピーダンスの制御が終了すると、オフされる。なお、第１スイッチＳｗ１、第２スイッチＳｗ２は、２つ備えられる必要は無く、１つのスイッチでFET Ｑのゲートと、電流源Ｉｒ及び差動増幅回路Ａｍｐとの接続を切り替えられるものであってもよい。

第１スイッチＳｗ１及び第２スイッチＳｗ２がオンされている場合、FET Ｑのゲートと、電流源Ｉｒ及び差動増幅回路Ａｍｐが接続される。電流源Ｉｒから電流が流れると、FET Ｑのゲートの電位が高くなる。

差動増幅回路Ａｍｐは、第２スイッチＳｗ２がオンされていることにより、非反転端子がFET Ｑのゲートと接続され、反転端子がFET Ｑのソースと接続される。すなわち、差動増幅回路Ａｍｐは、FET Ｑのゲート－ソース間の電圧を増幅してコンバータＡｄｃに出力する。

電流源ＩｒによりFET Ｑのゲートにしきい値電圧よりも高い電圧が印加されると、電流検知回路１０２からコンバータＡｄｃへイネーブル信号が出力される。イネーブル信号が入力されると、コンバータＡｄｃは、差動増幅回路Ａｍｐの出力をデジタル信号へと変換し、この変換結果に基づいて、デコーダＤｅｃが可変抵抗Ｒｄの抵抗値を制御する。

可変抵抗Ｒｄの制御が完了した後、第１スイッチＳｗ１及び第２スイッチＳｗ２がオフとなり、電圧印加回路１００からの駆動信号がFET Ｑのゲートに印加される。駆動信号は、インピーダンスが制御されていることによりスルーレートが調整される。

図３は、しきい値電圧Vthが低い場合と高い場合のスルーレートを示すである。図中、実線はゲート－ソース間電圧、破線はドレイン電流、点線はしきい値電圧を示す。また、立ち上がり時間と立ち下がり時間を見やすくするために、一点鎖線を示す。

図３に示されるように、しきい値電圧Vthが低い場合においても、高い場合においても、同様の立ち上がり時間とすることが可能となる。これは、電圧印加回路１００のインピーダンスを制御し、スルーレートをしきい値電圧Vthにより変化させることができるためである。

図４は、本実施形態の変形例に係る駆動回路１０の回路図である。この駆動回路１０は、電圧印加回路１００において、ターンオンのタイミングだけではなく、ターンオフ（立ち下がり）のタイミングにおける電圧をも制御するものである。電圧印加回路１００は、さらに、ターンオフのインピーダンス調整のための可変抵抗と、当該可変抵抗と直列に接続されたダイオードと、を備える。

ターンオフのインピーダンス調整用の可変抵抗については、例えば、FET Ｑにドレイン電流が流れた後にゲートに印加する電圧が下がった場合に、理想的なしきい値電圧Vthと同程度の立ち下がり時間となるように調整される。このような状況も、第１スイッチＳｗ１、第２スイッチＳｗ２を制御することにより測定できる。より具体的には、電圧印加回路１００内の並列に備えられる抵抗の合成抵抗値によるスルーレートが図３に示す立ち下がりの傾きとなるようにダイオードと直列に接続される可変抵抗値を制御する。

このように、ターンオフ用の可変抵抗を備えていてもよく、この場合、図３に示すように、立ち上がり時間をそろえるとともに、立ち下がり時間をそろえることも可能となる。

図５は、本実施形態に係る駆動回路１０の処理の流れを示すフローチャートである。このフローチャートを用いて駆動回路１０の動作について説明する。

まず、図１の電子回路１に電源が印加される（Ｓ１００）。このタイミングにおいては第１スイッチＳｗ１及び第２スイッチＳｗ２は、オフ状態であることが望ましいが、これには限られない。

次に、第１スイッチＳｗ１及び第２スイッチＳｗ２をオン状態へと遷移させる（Ｓ１０２）。この遷移は、電源が印加されたことを感知して自動的にオン状態へと遷移させる回路が駆動回路１０の内側又は外側に備えられていてもよい。例えば、駆動回路１０に電源印加からの端子を設け、当該端子に電力が供給されるとオンとなるようにしてもよい。このスイッチの動作により、電流源Ｉｒと差動増幅回路ＡｍｐがFET Ｑのゲートに接続される。

次に、電流検知回路１０２が所定電流を検知したか否かを判断する（Ｓ１０４）。電流検知回路１０２が所定電流を検知するまでは、この状態を維持する（Ｓ１０４：ＮＯ）。電流検知回路１０２が所定電流を検知すると、次の処理へと移行する（Ｓ１０４：ＹＥＳ）。

電流検知回路１０２が所定電流を検知、すなわち、FET Ｑに所定のドレイン電流が流れたことを検知すると、電流検知回路１０２から制御回路１０４のコンバータＡｄｃへとイネーブル信号が送信される。イネーブル信号を受信すると、コンバータＡｄｃは、差動増幅回路Ａｍｐが増幅したアナログ信号である当該タイミングにおけるFET Ｑのゲート－ソース間電圧を受け付ける（Ｓ１０６）。そして、コンバータＡｄｃは、このアナログ信号をデジタル信号へと変換する（Ｓ１０８）。

次に、制御回路１０４のデコーダＤｅｃは、コンバータＡｄｃが変換したデジタル信号に基づいて、入力信号が当該タイミングにおけるゲート－ソース間電圧へと変換されるようなインピーダンスを取得する（Ｓ１１０）。

次に、制御回路１０４のデコーダＤｅｃは、電圧印加回路１００のインピーダンスを、取得した値へと制御する（Ｓ１１２）。例えば、電圧印加回路１００内の可変抵抗の抵抗値を制御することにより実現される。

電圧印加回路１００のインピーダンスが制御された後、第１スイッチＳｗ１及び第２スイッチＳｗ２がオフ状態へと遷移される（Ｓ１１４）。こちらも、Ｓ１０２のステップと同様に、駆動回路１０の内外の状況に応じてオフされるものであってもよいし、又は、当該スイッチがオンされてから所定の時間後にオフされてもよい。

インピーダンスの制御が完了した後、駆動回路１０が動作をし始め（Ｓ１１６）、パワーMOSFETのゲートへと入力信号を印加し、電子回路１をスイッチング素子として動作させることが可能となる。

以上のように、本実施形態によれば、駆動回路１０は、制御回路１０４により、FET Ｑのゲートに電圧を印加する電圧印加回路１００のスルーレートを制御する。駆動回路１０に用いている電流源、電圧源は、定電流源、定電圧源で足り、可変のものを備える必要が無く、簡易な回路として設計することが可能である。スルーレートを制御することにより、異なるしきい値電圧を有するMOSFET間の立ち上がり時間及び立ち下がり時間を制御することが可能となる。複数のMOSFETが並列に備えられる場合に、駆動回路１０をそれぞれのMOSFETのゲートと接続させることにより、それぞれのMOSFETから出力されるドレイン電流のアンバランスを抑制することが可能となる。

なお、図１に示すように、駆動回路１０は、記憶回路を備えるMCU１０６（Micro Controller Unit）等を備えていてもよい。このMCU１０６は、複数の駆動回路１０に対して１又は複数備えられていてもよい。複数のMCU１０６が存在する場合には、これら複数のMCU１０６間においてインピーダンス値を同期させてもよい。また、MCU１０６からゲートに印加する制御信号（入力信号input）が入力されてもよい。

制御回路１０４は、例えば、駆動回路１０において取得したインピーダンスの値をMCU１０６へと送信する。MCU１０６内の記憶回路は、この値を記憶する。このように記憶させることにより、一度電源が切られた後にも、MCU１０６に記憶されているインピーダンス値に基づいて電圧印加回路１００のインピーダンスを制御してもよい。

電源を印加する度にインピーダンスの測定をする場合、例えば、MCU１０６に記憶されているインピーダンス値を時系列で確認することにより、FET Ｑの経時劣化等を確認することも可能である。

また、上記の説明においては、駆動回路１０は、電子回路１の動作開始時に１回動作させてインピーダンスを制御するものとしたが、これには限られない。例えば、MCU１０６にインピーダンスの制御値が記憶されている場合には、動作開始時においても第１スイッチＳｗ１及び第２スイッチＳｗ２をオン状態とせずに、制御回路１０４が電圧印加回路１００のインピーダンスを制御してもよい。

別の例としては、任意のタイミングで入力信号を遮断して第１スイッチＳｗ１及び第２スイッチＳｗ２をオンし、駆動回路１０においてインピーダンス値の計測をし直してもよい。このようにすることにより、電子回路１のデバイスが起動している間にもインピーダンス値を調整することが可能となる。

なお、FET Ｑは、nチャネルであるものとしたが、これには限られず、電子回路１の用途等によりpチャネルのFETであっても構わない。

前述の全ての説明において、「以上」、「以下」という単語を用いているが、これは、「より大きい」、「より小さい」、と書き換えてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：電子回路
１０：駆動回路
１００：電圧印加回路
１０２：電流検知回路
１０４：制御回路
１０６：MCU

Claims (7)

1. 並列に接続される複数のトランジスタのそれぞれについて、備えられる駆動回路であって、
   トランジスタの駆動端子に接続し、入力信号の電圧を制御して前記駆動端子に印加する、電圧印加回路と、
   前記トランジスタの出力端子と接続し、前記トランジスタから出力される電流が所定電流以上の大きさとなったことを検知する、電流検知回路と、
   前記電流検知回路と接続され、前記電流検知回路が前記所定電流以上の電流を検知したタイミングにおける前記駆動端子と前記出力端子との間の電圧が出力されるように、前記入力信号の電圧に基づいて前記電圧印加回路を制御する、制御回路と、
   電流を出力する、電流源と、
   前記駆動端子と前記電流源に接続され、前記電流源と前記駆動端子との間の接続状態を切り替える、第１スイッチと、
   前記駆動端子と接続され、前記第１スイッチと同期して前記駆動端子との間の接続状態を切り替える、第２スイッチと、
   非反転入力端子が前記第２スイッチを介して前記駆動端子と、前記第１スイッチ及び前記第２スイッチを介して前記電流源と、に接続され、反転入力端子が前記出力端子と接続され、出力側が前記制御回路に接続され、前記電流源における電位と、前記出力端子における電位との電位差を前記制御回路に出力する、差動増幅回路と、
   を備え、
   前記制御回路は、前記差動増幅回路の出力する電位差に基づいて、前記駆動端子と前記出力端子との間の電圧を取得し、前記電圧印加回路の出力インピーダンスを制御して前記電圧印加回路が出力する電圧を制御する、
   駆動回路。
2. 前記電圧印加回路は、可変抵抗を備え、
   前記制御回路は、前記可変抵抗の抵抗値を制御する、
   請求項１に記載の駆動回路。
3. 前記電圧印加回路は、前記入力信号を所定電圧に制御させるように初期化され、
   前記制御回路は、
   前記駆動端子と前記出力端子との間の電圧が前記所定電圧よりも低い場合には、前記電圧印加回路の出力インピーダンスを高く制御し、
   前記駆動端子と前記出力端子との間の電圧が前記所定電圧よりも高い場合には、前記電圧印加回路の出力インピーダンスを低く制御する、
   請求項１又は請求項２に記載の駆動回路。
4. 電源投入後の任意のタイミングで前記第１スイッチ及び前記第２スイッチを前記電流源と前記駆動端子と、前記電流源及び前記差動増幅回路と、が接続されるように切り替えて、前記制御回路が前記電圧印加回路を制御し、その後、前記第１スイッチ及び前記第２スイッチを前記電流源と前記駆動端子が切断されるように切り替える、
   請求項１から請求項３のいずれかに記載の駆動回路。
5. 電源投入のタイミングで前記第１スイッチ及び前記第２スイッチを前記電流源と前記駆動端子が接続されるように切り替えて、前記制御回路が前記電圧印加回路を制御し、その後、前記第１スイッチ及び前記第２スイッチを前記電流源と前記駆動端子が切断されるように切り替える、
   請求項４に記載の駆動回路。
6. 前記制御回路が前記電圧印加回路の制御をした場合に、その制御値を保存しておく記憶回路、
   をさらに備え、
   任意のタイミングで保存した制御値に基づいて、前記電圧印加回路を制御する、
   請求項１から請求項５のいずれかに記載の駆動回路。
7. 請求項１から請求項６にいずれかに記載の駆動回路を複数チャネル分備える、半導体装置。

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