JP7344129B2 - アレイ基板及び表示装置 - Google Patents

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Description

本開示の少なくとも１つの実施例は、アレイ基板及び表示装置に関するものである。
表示パネルにおいて、例えば、ＡＤＳ（ａｄｖａｎｃｅｄ ｓｕｐｅｒ－ｄｉｍｅｎｓｉｏｎａｌ ｓｗｉｔｃｈｉｎｇ）表示モードの液晶表示パネルでは、データ線やゲート線などの信号線による画素電極の動作への影響をよりよく回避するために、通常、データ線やゲート線などの信号線と画素電極との間に絶縁層が追加される。この絶縁層は、通常、干渉を低減するためにある程度の厚さが必要となるが、これは表示パネルの厚さを増加させ、表示パネルや表示装置の薄型化に不利である。
本開示の少なくとも１つの実施例は、ベース基板と、前記ベース基板に配置された画素アレイと、補助導電構造とを備えるアレイ基板を提供し、前記画素アレイは、アレイ状に分布する複数の画素単位と、複数の画素電極とを含み、前記複数の画素単位の各々は、前記複数の画素電極のうち少なくとも１つを含み、前記補助導電構造は、前記複数の画素電極のうち少なくとも１つを取り囲み、且つ前記複数の画素電極と絶縁する。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記補助導電構造の材料の抵抗率は、前記複数の画素電極のうち前記補助導電構造に取り囲まれた前記少なくとも１つの材料の抵抗率以下である。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記補助導電構造は、前記複数の画素電極と同層に配置される。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板は、前記ベース基板上に配置され、且つ互いに交差して前記複数の画素単位を規定する複数のゲート線と複数のデータ線とをさらに含み、また、前記補助導電構造は、前記複数のデータ線及び複数のゲート線の延在方向にそれぞれ沿って延在する複数の帯状部を含む。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記補助導電構造の平面形状は、前記ベース基板に垂直な方向において、前記複数の画素電極のうちの少なくとも１つを取り囲む閉じた環状形状を含む。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記複数の画素単位は、隣接する第１画素単位と第２画素単位を含み、前記第１画素単位と第２画素単位の各々は、前記複数の画素電極の中の第１画素電極と第２画素電極とを含み、前記閉じた環状形状は前記第１画素単位に位置する前記第２画素電極と前記第２画素単位に位置する前記第１画素電極とを取り囲む。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記補助導電構造の前記複数の帯状部は、前記ベース基板に垂直な方向において、前記複数のゲート線と重ならず、且つ前記複数のデータ線と重ならない。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記補助導電構造の前記複数の帯状部は、前記ベース基板に垂直な方向において、前記複数のゲート線の少なくとも一部と重なり、及び／又は前記複数のデータ線の少なくとも一部と重なる。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記アレイ基板は、前記複数の画素電極とは異なる層に配置された共通電極をさらに含み；前記補助導電構造の前記複数の帯状部のうちの少なくとも１つの帯状部は互いに離間し、且つ前記ベース基板に垂直な方向において前記の少なくとも１つの帯状部を貫通する複数の透かし領域を含み、且つ、前記透かし領域は、前記ベース基板に垂直な方向において、前記ゲート線、前記データ線及び前記共通電極のうちの少なくとも１つの少なくとも一部と重なる。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記複数の透かし領域のうち隣接する２つの透かし領域間の距離は等しい；又は、前記少なくとも１つの帯状部の延在方向に垂直な方向において、前記複数の透かし領域の各々の幅は、前記少なくとも１つの帯状部の幅よりも小さい。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記複数の画素単位の各々は、前記複数の画素電極のうちの少なくとも１つに接続される薄膜トランジスタをさらに含み、前記補助導電構造は不透明であり、且つ少なくとも一部の前記薄膜トランジスタを覆う。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記薄膜トランジスタのゲートは、前記複数のゲート線のうちの１つに電気的に接続され、且つ、前記薄膜トランジスタのソースは前記複数のデータ線のうちの１つに電気的に接続される。前記補助導電構造の前記複数の帯状部は、前記複数のゲート線の延在方向に沿って延在する第１帯状部と、前記複数のデータ線の延在方向に沿って延在する第２帯状部とを含む。ここで、前記第１帯状部のその延在方向に垂直な方向における幅は、前記第２帯状部のその延在方向に垂直な方向における幅よりも大きい。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記第１帯状部から、前記複数の画素電極のうち前記第１帯状部に隣接する２つの画素電極までの距離は等しくない；あるいは、前記第２帯状部から、前記複数の画素電極のうち前記第２帯状部に隣接する２つの画素電極までの距離は等しくない；あるいは、隣接する２つの前記第１帯状部又は隣接する２つの前記第２帯状部から、それらの間に位置する同一の画像電極までの距離は等しくない。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記複数の画素単位のうち少なくとも１つの画素単位は、終点端、中間位置、及び前記少なくとも１つの画素単位内の前記薄膜トランジスタに接近する開始端を含み、前記終点端は、前記補助導電構造における前記複数の帯状部のうちの少なくとも１つの帯状部の延在方向において前記開始端から離れており、前記中間位置は、前記開始端と前記終点端とを結ぶ線の中点に位置する；
前記少なくとも１つの帯状部は、前記少なくとも１つの画素単位の開始端から前記少なくとも１つの画素単位の中間位置まで延在する第１部分と、前記少なくとも１つの画素単位の中間位置から前記少なくとも１つの画素単位の終点端まで延在する第２部分とを含み、前記第１部分は前記少なくとも１つの帯状部の延在方向に垂直な方向において第１幅を有し、前記第２部分は前記少なくとも１つの帯状部の延在方向に垂直な方向において第２幅を有し、そして、前記第１幅は前記第２幅よりも大きい；又は、前記少なくとも１つの帯状部は、前記少なくとも１つの画素単位の開始端から、前記少なくとも１つの画素単位の終点端までの方向に延在し、且つ順次に配列される第１部分、第２部分、及び第３部分を含み、前記第１部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅、前記第２部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅、及び前記第３部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅は順次減少する。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板は、遮蔽物及びカラーフィルムアレイをさらに含む。遮蔽物は前記複数の画素単位のうちの隣接する画素単位の間に位置し、カラーフィルムアレイは複数のカラーフィルムを含み、ここで、前記複数の画素単位の各々は前記複数のカラーフィルムのうちの１つを含み、ここで、前記ベース基板に垂直な方向において、前記補助導電構造における前記複数の帯状部は前記遮蔽物と重なり、前記遮蔽物はブラックマトリックスであり、あるいは前記複数のカラーフィルムのうち隣接する２つのカラーフィルムが重なり合うことによって形成される。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記ベース基板に垂直な方向において、前記複数の画素電極のうち少なくとも１つの画素電極の平面形状は凹溝を有し、前記補助導電構造は、前記複数の帯状部の前記少なくとも１つの画素電極に向かう側に位置し、且つ前記凹溝に対応する突起部を含む；
又は、前記ベース基板に垂直な方向において、前記複数の画素電極のうち少なくとも１つの画素電極の平面形状は突起部を有し、前記補助導電構造は、前記複数の帯状部の前記少なくとも１つの画素電極に向かう側に位置し、且つ前記突起部に対応する凹溝を含む。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板において、前記突起部は、前記複数の帯状部のうちの少なくとも１つと一体的に形成される一体構造である。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板は、前記ベース基板から離れる方向に凸起する凸起物をさらに含み、前記凸起物は前記補助導電構造に配置される。
例えば、本開示の少なくとも１つの実施例により提供されるアレイ基板は、リードと、前記ベース基板に配置されたデータ駆動エレメント又はゲート駆動エレメントとをさらに含み、そして、前記補助導電構造は、前記リードを介して接地されるか、又は固定電圧が印加され、少なくとも１つの前記リードは、隣接する前記データ駆動エレメントあるいは隣接する前記ゲート駆動エレメントの間に位置する。
本開示の少なくとも１つの実施例は、本開示の実施例によって提供されるアレイ基板のいずれかを含む表示装置をさらに提供する。
例えば、本開示の少なくとも１つの実施例によって提供される表示装置は、対向基板と、液晶層と、共通電極とを含む。前記対向基板は前記アレイ基板に対向して配置され、前記液晶層は、前記アレイ基板と前記対向基板との間に配置され、前記共通電極は、前記アレイ基板及び／又は前記対向基板に配置され、前記共通電極及び前記複数の画素電極は、前記液晶層内の液晶分子の偏向を制御する電界を形成するように配置される。
本開示の実施例における技術案をより明確に説明するために、以下、実施例の図面を簡単に説明するが、言うまでもなく、以下の説明における図面は、本開示のいくつかの実施例のみに関連し、本開示を限定するものではない。
本開示の１つの実施例に係るアレイ基板の概略平面図である。 図１ＡのＡ－Ａ’線に沿った概略断面図である。 図１ＡのＢ－Ｂ’線に沿った概略断面図である。 図１ＡのＡ－Ａ’線に沿った別の概略断面図である。 本開示の１つの実施例に係る別のアレイ基板の概略平面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 図４ＡのＡ－Ａ’線に沿った概略断面図である。 図４ＡのＢ－Ｂ’線に沿った概略断面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 図５ＡのＡ－Ａ’線に沿った概略断面図である。 図５ＡのＢ－Ｂ’線に沿った概略断面図である。 図５ＡのＡ－Ａ’線に沿った別の概略断面図である。 図５ＡのＢ－Ｂ’線に沿った別の概略断面図である。 図５ＡのＡ－Ａ’線に沿ったさらに別の概略断面図である。 本開示の１つの実施例に係るアレイ基板の１つの画素単位の概略平面図である。 本開示の１つの実施例に係るアレイ基板の１つの画素単位の別の概略平面図である。 本開示の１つの実施例に係るアレイ基板の１つの画素単位のさらに別の概略平面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 図６ＤのＡ－Ａ’線に沿った概略断面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。 本開示の１つの実施例に係る表示パネルの概略図である。 本開示の１つの実施例に係る表示パネルの概略断面図である。 本開示の１つの実施例に係る別の表示パネルの概略断面図である。 本開示の１つの実施例に係るさらに別の表示パネルの概略断面図である。 本開示の１つの実施例に係る表示装置の概略図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下は本開示の実施例の図面を参照して、本開示の実施例の技術案について、明確且つ完全に説明する。説明される実施例は、本開示の一部の実施例であり、すべての実施例ではないことは明らかである。本開示の実施例に基づいて、当業者が創造的な労働を行わない前提で得られた全ての他の実施例は、いずれも本開示の保護範囲に属する。
特に定義されない限り、本開示で使用される技術用語あるいは科学用語は、本発明が属する技術分野において、通常の技能を持っている人々が理解した通常の意味を意味するものと解釈されるものとする。本開示で使用される用語「第１」、「第２」、及び類似の用語は、いかなる順序、数量、又は重要性も示さず、単に異なる構成部分を区別するために使用される。同様に、「含む」又は「包含」などの類似の用語は、その用語の前にあるエレメント又は物品が、その用語の後にあるエレメント又は物品及びその均等物を包含することを意味し、他のエレメント又は物品を排除するものではない。「接続される」又は「互いに接続される」などの類似の用語は、物理的又は機械的な接続に限定されず、直接又は間接を問わず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは相対的な位置関係を示すためにのみ使用され、説明されるオブジェクトの絶対位置が変更すると、該相対的な位置関係もそれに応じて変更する可能性がある。
本開示における図面は、実際の縮尺で厳密に描かれているものではなく、画素単位の数も、図面に示される数に限定されるものではなく、各構造の具体的な寸法と数は、実際のニーズに応じて決定され得る。本開示で説明される図面は、構造的な概略図にすぎない。
本開示の少なくとも１つの実施例は、ベース基板と、ベース基板に配置された画素アレイと、補助導電構造とを備えるアレイ基板を提供する。画素アレイは、アレイ状に分布する複数の画素単位と、複数の画素電極とを含む。複数の画素単位の各々は、複数の画素電極のうちの少なくとも１つを含み、補助導電構造は複数の画素電極のうちの少なくとも１つを取り囲み、且つ前記複数の画素電極と絶縁する。例えば、当該アレイ基板は、表示装置に用いられる表示基板であってもよい。
例示的に、図１Ａは、本開示の実施例によって提供されるアレイ基板の概略平面図であり、図１Ｂは、図１ＡのＡ－Ａ’線に沿った概略断面図であり、図１Ｃは、図１ＡのＢ－Ｂ’線に沿った概略断面図である。図１Ａに示すように、アレイ基板１０は、ベース基板１と、ベース基板１に配置された画素アレイと、補助導電構造３とを含む。画素アレイは、アレイ状に分布する複数の画素単位２と複数の画素電極２１を含み、複数の画素単位２の各々は、複数の画素電極２１のうちの１つを含む。例えば、アレイ基板１０は、複数の補助導電構造３を含む。補助導電構造３の各々は、複数の画素電極２１のうちの１つを取り囲み、且つ複数の画素電極２１と絶縁する。例えば、補助導電構造３と画素電極２１との間に間隙があり、これは補助導電構造３と画素電極２１とを絶縁する。このように、補助導電構造３は、画素電極２１の周囲の干渉電荷を受け取って伝導することができる。これにより、これら干渉電荷を画素電極２１から遠ざけ、画素電極２１に対する干渉を防止又は低減させ、アレイ基板１０が表示装置に使用されるとき、より正確で安定した表示効果を実現することができる。
例えば、補助導電構造３の材料の抵抗率は、画素電極２１の材料の抵抗率以下である。補助導電構造３の抵抗率が画素電極２１の抵抗率よりも小さい場合、補助導電構造３は、画素電極２１より、周囲の干渉電荷を吸着しやすく、画素電極２１に対するこれら干渉電荷の干渉を防止又は低減することにより有利である。
例えば、画素電極２１の材料は透明導電材料であってもよい。例として、酸化インジウムスズＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）が挙げられ、その抵抗率は約５×１０－５～５×１０－４（Ω・ｍ）である。補助導電構造の材料は、アルミニウム、銀、プラチナ、銅、グラフェン、酸化インジウムスズＩＴＯなどのうち少なくとも１つであってもよく、その抵抗率は酸化インジウムスズＩＴＯ以下である。例えば、銀の抵抗率は約１．６×１０－８（Ω・ｍ）、プラチナの抵抗率は約１．０×１０－７（Ω・ｍ）、銅の抵抗率は約５．０×１０－７（Ω・ｍ）、鉄の抵抗率は約１．０×１０－７（Ω・ｍ）、アルミニウムの抵抗率は約２．９×１０－８（Ω・ｍ）、グラフェンの抵抗率は約（８～１３）×１０－６（Ω・ｍ）である。もちろん、１つの実施例において、補助導電構造３の材料と画素電極２１の材料は同じであってもよい。
例えば、図１Ａに示すように、アレイ基板１０は、複数の信号線４をさらに含む。例えば、複数の信号線４は、ベース基板１に配置され、互いに交差して複数の画素単位２を規定する複数のゲート線４１と複数のデータ線４２とを含む。例えば、補助導電構造３の各々は、複数のゲート線４１及び複数のデータ線４２の延在方向に沿ってそれぞれ延在する複数の帯状部を含む。例えば、複数の帯状部は、第１帯状部３１と第２帯状部３２を含む。第１帯状部３１は、ゲート線４１の延在方向に沿って延在し、第２帯状部３２は、データ線４２の延在方向に沿って延在する。このように、補助導電構造３の複数の帯状部は、画素電極２１の周囲のゲート線４１とデータ線４２からの干渉電荷を受け取って伝導し、これら干渉電荷を画素電極２１から遠ざけ、画素電極２１に対して静電シールドの作用を与え、これにより、これら干渉電荷の画素電極２１に対する干渉を防止又は低減し、より正確で安定した表示効果を実現することができる。
例えば、図１Ａに示す実施例において、画素単位の空きスペースを十分に活用するために、補助導電構造３の各々は、それに取り囲まれる画素電極２１が所在の画素単位２に配置されることができ、また、この場合、補助導電構造３は、画素電極２１により近く、画素電極２１周囲の干渉電荷をより効果的に受け取って分散させることができる。例えば、補助導電構造３の各々は、複数の画素電極２１のうちの１つを取り囲み、即ち、画素電極２１の各々はいずれも１つの補助導電構造３に対応し、これにより、補助導電構造３の配置密度をより大きくし、アレイ基板の作業領域内の各画素電極２１は、その周囲の干渉電荷によって干渉されることを防止することができる。
例えば、補助導電構造３の平面形状は、複数の画素電極のうちの少なくとも１つを取り囲む閉じた環状形状を含む。例えば、補助導電構造３の平面形状は、複数の画素電極の各々を取り囲む複数の閉じた環状形状を含む。例示的に、図１Ａに示すように、補助導電構造３の平面形状は、閉じた環状形状を含み、各閉じた環状形状は複数の画素電極２１のうちの１つを取り囲む。補助導電構造３の平面形状は閉じた環状形状を含み、これにより、複数の補助導電構造は画素電極全体の周囲の干渉電荷を同時に遮蔽できる。例えば、画素電極のためにゲート線４１とデータ線４２からの静電気を同時に遮蔽することができる。例えば、図１Ａでは、補助導電構造の製造中のパターニングを容易にするために、複数の閉じた環状形状は形状とサイズが同じである。もちろん、本開示の他の実施例において、複数の閉じた環状形状の形状とサイズは異なっていてもよい。
例えば、図１Ｂ及び図１Ｃに示すように、補助導電構造３は、複数の画素電極２１と同層に配置されている。これにより、補助導電構造３を設けるために別の層を追加する必要はなく、アレイ基板１０の薄型化及びアレイ基板１０の製造プロセスの簡素化に有利である。例えば、補助導電構造３と複数の画素電極２１を同時に形成することができ、アレイ基板１０の製造プロセスの簡略化に有利である。ここで、補助導電構造は複数の画素電極と同層に配置されるとは、ベース基板１に垂直な方向において、補助導電構造と複数の画素電極との間に他の層が存在しないとのことである。例えば、補助導電構造は複数の画素電極と同層に配置され、当該同層は例えば、図１Ｂに示すフラット層９である。
例えば、図１Ａ～図１Ｃに示すように、ベース基板１に垂直な方向において、補助導電構造３の複数の帯状部は、複数のゲート線４１と重ならず、且つ複数のデータ線４２と重ならない。これにより、補助導電構造３がゲート線４１及びデータ線４２と重なることにより寄生容量を形成し、画素電極２１の動作を干渉することを防止できる。
例えば、複数の画素単位２の各々は、複数の画素電極２１のうちの１つに接続される薄膜トランジスタ５をさらに含み、例えば、薄膜トランジスタ５は、それが位置する画素単位２の画素電極２１に接続される。例えば、画素電極２１は、薄膜トランジスタ５のドレインに電気的に接続され、例えば、画素電極２１は、ビア（図示せず）を介して薄膜トランジスタ５のドレインに電気的に接続され、当業者は従来の技術を参照して設計することができる。例えば、補助導電構造３は不透明であり、かつ、薄膜トランジスタ５のチャネル領域をよりよく遮蔽するために、薄膜トランジスタ５の少なくとも一部を覆い、これにより、薄膜トランジスタ５のチャネル領域の半導体材料が光を感知してリーク電流を生成することを防止する。
アレイ基板１０は、複数の画素単位２のうちの隣接する画素単位の間に位置する遮蔽物６をさらに含み、ベース基板１に垂直な方向において、補助導電構造３の複数の帯状部は遮蔽物６と重ならない。例えば、図１Ａ～図１Ｃに示される実施例において、遮蔽物６は、隣接する画素単位の間に位置するブラックマトリックスである。アレイ基板１０は、各画素単位２の中に位置するカラーフィルム７をさらに含み、ブラックマトリックスは、隣接する画素単位２の中の光のクロストークを防止するために、隣接する画素単位２の中のカラーフィルム７を離間させる。
例えば、アレイ基板は、複数のカラーフィルム７を含むカラーフィルムアレイをさらに含み、複数の画素単位２各々は、複数のカラーフィルム７のうちの１つを含む。例えば、図１Ｄに示される実施例において、隣接する画素単位２中の光のクロストークを防止するために、遮蔽物６は隣接する画素単位２中のカラーフィルム７を重ねることにより形成されることもできる。もちろん、本開示の実施例は、遮蔽物６の具体的なタイプを限定しない。
遮蔽物６はブラックマトリックスであってもよいし、複数のカラーフィルム７のうちの隣接する２つのカラーフィルムが重なり合うことによって形成されてもよい；又は、遮蔽物６は、ブラックマトリックスと、隣接して重なり合うカラーフィルム７とを含んでいてもよく、例えば、補助導電構造３は、隣接するカラーフィルム７の交積層とブラックマトリックスとの間に配置される。
例えば、アレイ基板１０は、ゲート線４１を覆うゲート絶縁層１５と、薄膜トランジスタ５及びデータ線４２を覆うパッシベーション層８と、カラーフィルム７及び遮蔽物６を覆うフラット層９とをさらに含む。フラット層９のベース基板１から離れた表面は、画素電極２１及び補助導電構造３が配置される平坦な表面である。
例えば、本開示の他の実施例において、１つの画素電極ごとに１つの補助導電構造が対応していなくてもよい。本開示の他の実施例において、１つの閉じた環状形状の補助導電構造３が、複数の画素電極２１を囲んでいてもよく、すなわち、複数の画素電極２１が、１つの補助導電構造３を共有してもよい。
図２は、本開示の１つの実施例に係る別のアレイ基板の概略平面図である。図２に示すように、該アレイ基板１０は、１つの画素電極２１のごとに１つの補助導電構造３が対応しているわけではなく、一部の画素電極２１が補助導電構造３に囲まれている点で、図１Ａに示すアレイ基板と異なる。例えば、画素アレイの奇数列目の画素単位２に配置される画素電極２１は補助導電構造３に囲まれ、一方、画素アレイの偶数列目の画素単位２に配置される画素電極２１は補助導電構造３に囲まれていない。図２に示されるアレイ基板１０の他の特徴は、図１Ａのアレイ基板と同じであってもよいので、前述の説明を参照されたい。図１Ａと図２の補助導電構造３は互いに独立していてもよく、又は、一部あるいは全部の補助導電構造３の間は電気的に接続されていてもよいことが理解できる。例えば、ｍ列目の画素単位２に対応する補助導電構造３は互いに接続されている；ｎ列目の画素単位２に対応する補助導電構造３は互いに接続されている（ｍはｎと等しくない、ｍとｎは自然数）。以下の実施例は類似しており、その説明は省略する。
図３は、本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。図３に示すように、当該アレイ基板１０は、補助導電構造３の平面形状が複数の画素電極の中の複数を取り囲む閉じた環状形状を含む点で図１Ａに示すアレイ基板と異なる。例えば、補助導電構造３は、閉じた環状形状を含み、各閉じた環状形状は、隣接する２つの画素単位２中の画素電極２１を囲んでいる。もちろん、本開示の他の実施例において、補助導電構造３の各々によって囲まれる画素電極２１の数は２つに限定されない。図３に示されるアレイ基板１０の他の特徴は、図１Ａのアレイ基板の特徴と同じであるので、前述の説明を参照されたい。
例えば、図４Ａは本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図であり、図４Ｂは図４ＡのＡ－Ａ’線に沿った概略断面図であり、図４Ｃは図４ＡのＢ－Ｂ’線に沿った概略断面図である。図４Ａ～図４Ｃにおいて、アレイ基板１０が図１Ａのアレイ基板と異なる点は、補助導電構造３が複数の閉じた環状形状を含み、各閉じた環状形状は４つの隣接する画素単位２中の画素電極２１を囲んでいることにある；ベース基板１に垂直な方向において、補助導電構造３の複数の帯状部は複数のゲート線４１と複数のデータ線４２と重なり、ゲート線とデータ線からの干渉電荷をよりよく受け取って伝導することができ、これにより、これらの干渉電荷の画素電極に対する干渉をよりよく防止又は低減することができる。もちろん、本開示の実施例において、補助導電構造３の複数の帯状部は、複数のゲート線４１と複数のデータ線４２の一部又は全部と重なってよい。図４Ａに示されるアレイ基板１０の他の特徴は、いずれも図１Ａのアレイ基板の特徴と同じであるので、前述の説明を参照されたい。
図５Ａは、本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図であり、図５Ｂは、図５ＡのＡ－Ａ’線に沿った概略断面図であり、図５Ｃは、図５ＡのＢ－Ｂ’線に沿った概略断面図である。図５Ａ～５Ｃにおいて、アレイ基板１０が図１Ａのアレイ基板と異なる点は、補助導電構造３が複数の帯状部を含み、複数の帯状部のそれぞれが複数のゲート線４１と複数のデータ線４２の延在方向に沿って延在し、且つ、補助導電構造３の複数の帯状部は、隣接する画素単位２の間の非表示領域に配置され、開口率への影響を低減すると同時に、ゲート線とデータ線からの干渉電荷をよりよく受け取って伝導でき、これにより、これらの干渉電荷による画素電極への干渉をよりよく防止又は低減することにある。
例えば、図５Ａと図５Ｂにおいて、ベース基板１に垂直な方向において、補助導電構造３の複数の帯状部は、複数のゲート線４１の一部と重なり、且つ複数のデータ線４２の一部と重なり、ゲート線とデータ線からの干渉電荷をよりよく受け取って伝導することに有利であり、これにより、これらの干渉電荷による画素電極への干渉をよりよく防止又は低減することができる。例えば、ゲート線４１とデータ線４２は両方とも薄膜トランジスタ５に電気的に接続されている；補助導電構造３の複数の帯状部は、第１帯状部３１と第２帯状部３２を含み、第１帯状部３１は複数のゲート線４１の延在方向に沿って延在しており、第２帯状部３２は複数のデータ線４２の延在方向に沿って延在している。例えば、図５Ａに示す実施例において、第１帯状部３１はゲート線４１の少なくとも一部と重なり、第２帯状部３２はデータ線４２の少なくとも一部と重なる。第１帯状部３１のその延在方向に垂直な方向の幅Ｌ１は、第２帯状部３２のその延在方向に垂直な方向の幅Ｌ２よりも大きい。ゲート線４１の一部は、薄膜トランジスタのチャネル領域に対応し、これは第１帯状部３１が薄膜トランジスタ５のチャネル領域をより十分に覆い隠すことに有利であり、これにより、薄膜トランジスタ５のチャネル領域の半導体材料が光を感知してリーク電流を生成することを防止また減少することができる。
例えば、本開示の少なくとも１つの実施例において、第１帯状部から複数の画素電極のうち当該第１帯状部に隣接する２つの画素電極までの距離は等しくない。あるいは、同様に、第２帯状部から複数の画素電極のうち当該第２帯状部に隣接する２つの画素電極までの距離は等しくない。例示的に、図５Ａに示すように、第１帯状部３１から複数の画素電極２１のうち当該第１帯状部３１に隣接する２つの画素電極までの距離はそれぞれＸ １とＸ ２であり、そして、Ｘ １とＸ ２は等しくない。
例えば、隣接する２つの第１帯状部又は隣接する２つの第２帯状部から、それらの間に位置する同一の画素電極までの距離は等しくない。第１帯状部と第２帯状部の少なくとも一方は、同一の画素電極までの距離は等しくない。例えば、隣接する２つの第１帯状部３１からそれらの間に位置する同一の画素電極までの距離はそれぞれＳ１とＳ２であり、そして、Ｓ１とＳ２は等しくない。例えば、隣接する２つの第２帯状部３２からそれらの間に位置する同一の画素電極までの距離はそれぞれＤ １ とＤ ２ であり、そして、Ｄ １ とＤ ２ は等しくない。例えば、Ｄ１、Ｄ２、Ｓ１及びＳ２はすべて等しくなくてもよい。例えば、Ｄ２＞Ｄ１＞Ｓ２＞Ｓ１、又はＤ２はＤ１よりも大きく、かつ、Ｓ２はＳ１よりも大きい。もちろん、本開示の実施例は、Ｄ１、Ｄ２、Ｓ１とＳ２の間の数量的な関係を限定しない。
例えば、図５Ａ及び図５Ｂに示すように、アレイ基板１０はリード１７をさらに含み、補助導電構造３に印加される電圧がゼロ又は固定電圧になるように、補助導電構造３がリード１７を介して接地され、あるいは固定電圧が印加される。例えば、アレイ基板１０は、画素単位の動作を制御する駆動エレメントをさらに含む。例えば、駆動エレメントは駆動回路である。補助導電構造３に印加される電圧がゼロになるように、補助導電構造３は、リード１７を介して駆動回路の接地端に接続される；又は、アレイ基板１０において、補助導電構造３はリード１７を介して駆動回路中の固定電圧、例えば、共通電圧（アレイ基板が共通電極をさらに含む場合に、共通電極に印加される電圧）に接続され、この場合、補助導電構造３に印加される電圧は、共通電極１３に印加される電圧と同じである。例えば、図５Ａに示す実施例において、共通電極の外側に、補助導電構造３が別途設けられ、補助導電構造３と共通電極１３はそれぞれ共通電圧に接続される。別の実施例において、補助導電構造３と共通電極は同層に配置されてもよく、例えば、共通電極と補助導電構造３は一体構造である。
説明すべきなのは、図１Ａにおいて、アレイ基板１０はリードを含んでもよく、例えば、アレイ基板１０は複数のリードを含み、複数のリードのそれぞれは１つの補助導電構造３に対応し、補助導電構造３は対応するリードを介して接地され、あるいは固定電圧が印加される。
図５Ｄは、図５ＡのＡ－Ａ’線に沿った別の概略断面図であり、図５Ｅは、図５ＡのＢ－Ｂ’線に沿った別の概略断面図である。図５Ｄ及び図５Ｅに示される実施例は、図５Ｂ及び図５Ｃに示される実施例と異なる点が、アレイ基板１０が遮蔽物６とカラーフィルム７とをさらに含むことにある。カラーフィルム７は、前述の実施例と同じであるため、前述の説明を参照されたい。ベース基板１に垂直な方向において、補助導電構造３の複数の帯状部は遮蔽物６と重なり、ブラックマトリックスは、隣接する画素単位２の中の光のクロストークを防止するために、隣接する画素単位２の中のカラーフィルム７を離間させる。補助導電構造３はブラックマトリックスと重なりを有し、且つ補助導電構造３の幅はブラックマトリックスの幅よりも小さいため、補助導電構造３は非表示領域に位置する。これにより、アレイ基板１０が表示装置に適用されるとき、補助導電構造３は不透明な導電材料を使用しても、表示装置の開口率に影響を与えない。
図５Ｆは、図５ＡのＡ－Ａ’線に沿ったさらに別の概略断面図である。図５Ｆに示される実施例は、図５Ｄ及び図５Ｅに示される実施例と異なる点が、アレイ基板１０が、補助導電構造３に配置され、ベース基板１から離れる方向に沿って凸起する凸起物１２をさらに含むことにある。例えば、当該アレイ基板１０が表示装置に適用される場合、凸起物１２はスペーサであり、例えば、短冊状又は柱状のスペーサである。
このように、凸起物１２のためにパッド層を別途に設ける必要がなく、アレイ基板及び表示装置の構造を簡素化することができる。例えば、ベース基板１に垂直な方向において、凸起物１２は薄膜トランジスタ５に対応し、凸起物１２を非表示領域に位置させ、薄膜トランジスタ５のチャネル領域をよりよく遮蔽すると共に、表示装置の開口率を向上させることに有利である。
図６Ａは本開示の１つの実施例に係るアレイ基板の１つの画素単位の概略平面図であり、図６Ｂは本開示の１つの実施例に係るアレイ基板の１つの画素単位の別の概略平面図である。例えば、本開示の少なくとも１つの実施例によって提供されるアレイ基板において、各画素単位も図６Ａに示されるようなものであってもよく、一部の画素単位が図６Ａに示されるようなものであってもよい。
図６Ａに示すように、複数の画素単位２の各々は、薄膜トランジスタ５に近接する開始端０と、開始端０から離れる終点端Ｔと、開始端０と終点端Ｔとを結ぶ線の中点に位置する中間位置Ｍとを含む。補助導電構造３の複数の帯状部のうちの少なくとも１つの帯状部について、第２帯状部３２を例として挙げると、第２帯状部３２の延在方向において、第２帯状部３２は、画素単位２の開始端０から画素単位２の中間位置Ｍまでに延在する第１部分３２１と、画素単位２の中間位置Ｍから画素単位２の終点端Ｔまでに延在する第２部分３２２とを含む。第１部分３２１は、第２帯状部３２の延在方向に垂直な方向において第１幅Ｗ１を有し、第２部分３２２は、第２帯状部３２の延在方向に垂直な方向において第２幅Ｗ２を有する。そして、第１幅Ｗ１は第２幅Ｗ２よりも大きい。
一方、第１幅Ｗ１が第２幅Ｗ２よりも大きいことは、当該第１部分３２１が薄膜トランジスタ５を効果的に遮蔽することに有利であり、これにより、薄膜トランジスタ５のチャネル領域の半導体材料が光を感知してリーク電流を生成することを防止する；他方、開始端０の位置に上記凸起物を配置することができ、開始端０の位置における帯状部の第１部分３２１の第１幅Ｗ１の幅が比較的大きいことは、凸起物の構造の安定と製造工程の誤差の回避に有利である。
例えば、図６Ｂに示すように、少なくとも１つの帯状部は、第２帯状部３２を例にとると、画素単位２の開始端０から画素単位の終点端Ｔの方向に延在して順次に配置される第１部分３２１と、第２部分３２２と、第３部分３２３とを含む。第２帯状部３２の延在方向に垂直な方向における当該第１部分３２１の幅Ｗ１、第２帯状部３２の延在方向に垂直な方向における当該第２部分３２２の幅Ｗ２、そして、第２帯状部３２の延在方向に垂直な方向における第３部分の幅Ｗ３は、順次に減少し、即ち、Ｗ１＞Ｗ２＞Ｗ３である。
もちろん、本開示の他の実施例において、第２帯状部３２が該第１部分、第２部分、及び第３部分を含むことに限定されず、第１帯状部３１が該第１部分、第２部分及び第３部分を含んでもよい。また、例えば、複数の帯状部のうちの少なくとも１つは、三つの部分に限定されずに、画素単位２の開始端０から画素単位の終点端Ｔに向かう方向に沿って順次に配置される複数の部分を含むこともでき、画素単位２の開始端０から画素単位の終点端Ｔに向かう方向に沿って配置される該複数の部分の幅は順次に小さくなる。もちろん、第１部分は必ずしも開始端０から始まる必要はなく、第１部分は画素単位２の開始端０から画素単位の終点端Ｔに向かう方向における任意の点から始まってもよい。もちろん、当該実施例は、１つの画素単位が２つ以上の画素電極を含む場合にも同様に適用可能である。
図６Ｃは、本開示の１つの実施例に係るアレイ基板の１つの画素単位のさらに別の概略平面図である。図６Ｃに示すように、画素電極２１の平面形状は凹溝２０を有し、補助導電構造３は、帯状部（例えば、第２帯状部３２）の画素電極２１に向かう側に配置され、且つ凹溝２０に対応する突起部３０を含む。突起部３０が凹溝２０に対応するとは、突起部３０と凹溝２０との形状は相補的に形成されることをいう。これにより、補助導電構造３の帯状部の画素電極２１に向かう側の輪郭形状が画素電極２１の輪郭に沿って配置され、画素電極２１の周りの干渉電荷をよりよく防止することができる。
もちろん、別の実施例において、補助導電構造は、帯状部の画素電極に向かう側に配置される凹溝を含み、画素電極の平面形状は該凹溝に対応する突起部を有し、当該突起部は、当該凹溝と相補的なものとなってもよい。例えば、本開示の少なくとも１つの実施例によって提供されるアレイ基板において、画素単位の各々も、図６Ｃに示すような凹溝を有してもよく、一部の画素単位が図６Ｃに示すような溝を有してもよい。
例えば、図６Ｃに示すように、突起部３０と複数の帯状部の少なくとも１つ（例えば、第２帯状部３２）は、一体的に形成される一体構造である。即ち、本実施例において、アレイ基板の構造を単純化し、製造プロセスを簡略化するために、突起部３０と第２帯状部３２を同一の材料と同一の工程で形成することができる。
図６Ｄは、本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図であり、図６Ｅは図６ＤのＡ－Ａ’線に沿った概略断面図である。図６Ｄ及び図６Ｅに示すように、当該アレイ基板１０は、図５Ａに示すアレイ基板と以下の相違点を有する。補助導電構造３の複数の帯状部のうちの少なくとも１つの帯状部は、互いに間隔を空け、且つ該少なくとも１つの帯状部を貫通する複数の透かし領域１１を含む。
図６Ｅに示すように、例えば、アレイ基板１０は、複数の画素電極２１と異なる層に配置される共通電極１３をさらに含み、かつ、ベース基板１に垂直な方向において、透かし領域１１は、ゲート線４１、データ線４２及び共通電極１３のうちの少なくとも１つの少なくとも一部と重なる。説明すべきなのは、共通電極と複数の画素電極とは異なる層に配置されるとは、ベース基板に垂直な方向において、共通電極と複数の画素電極との間に他の層が存在することを意味する。
例えば、図６Ｄに示すように、当該少なくとも１つの帯状部の延在方向に垂直な方向において、複数の透かし領域１１の各々の幅ｄ１は当該少なくとも１つの帯状部の幅ｄ２よりも小さい。例えば、各第１帯状部３１は、上述した複数の透かし領域１１を含み、これにより、補助導電構造３とゲート線４１とが重なる部分の面積を小さくすることができ、補助導電構造３とゲート線４１とが重なることにより生じる寄生容量を低減することができる。
そして、ｄ１＜ｄ ２ は、各画素電極を取り囲む補助導電構造３の電気的導通を保つことができ、補助導電構造３を１本のリード１７を介して接地し、あるいは固定電圧を印加することができ、アレイ基板の構造の簡略化に有利である。同様に、本開示の他の実施例において、補助導電構造は、ゲート線とデータ線以外の、他の構造と重なる領域において、透かし領域が設けられていてもよい。例えば、補助導電構造３が共通電極線と重なる場合、この２者の重なる領域に、補助導電構造３は透かし領域が設けられている。
例えば、複数の透かし領域１１の平面形状は同一であってもよく、かつ、複数の透かし領域１１のうち、隣接する２つの透かし領域１１間の距離は等しくてもよい。このように、画素電極２１に対する干渉電荷の干渉問題、及び補助導電構造３とゲート線４１とが重なることにより生じる寄生容量の問題に対して、アレイ基板１０の動作領域全体にわたって比較的均一な改善効果を形成することができ、例えば、当該アレイ基板を表示装置に適用すると、表示領域全体にわたって均一な表示効果が得られる。
例えば、図６Ｄに示すように、アレイ基板１０は、駆動エレメントとリード１７をさらに含む。駆動エレメントは、ゲート駆動エレメント６０とデータ駆動エレメント６１を含む。画素単位２の動作のオンとオフを制御するために、ゲート駆動エレメント６０はゲート線４１に接続されている。駆動エレメントは駆動回路であり、画素単位２にデータ信号を供給するように、データ駆動エレメント６１はデータ線４２に接続される。
例えば、ゲート駆動エレメント６０はゲート駆動回路であり、データ駆動エレメント６１はデータ駆動回路である。例えば、駆動回路は接地端６２をさらに含み、補助導電構造３に印加される電圧がゼロになるように、補助導電構造３はリード１７を介して駆動回路の接地端６２に接続される；又は、アレイ基板１０において、補助導電構造３はリード１７を介して駆動回路の固定電圧、例えば、共通電圧（アレイ基板が共通電極をさらに含む場合、共通電極に印加される電圧）に接続され、この場合、補助導電構造３に印加される電圧と共通電極１３に印加される電圧は同じである。例えば、少なくとも１本のリード１７は、隣接する前記のデータ駆動エレメント６１又は隣接する前記のゲート駆動エレメント６０の間に配置されている。
図６Ｆは、本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図であり、図６Ｇは本開示の１つの実施例に係るさらに別のアレイ基板の概略平面図である。例えば、図６Ｆ及び図６Ｇに示すように、複数の画素単位は隣接する第１画素単位２０１と第２画素単位２０２とを含む；第１画素単位２０１は、第１画素電極２０１１と第２画素電極２０１２とを含む；第２画素単位２０２は、第１画素電極２０２１と第２画素電極２０２２とを含む。補助導電構造３の平面形状は、第１画素単位２０１中に位置する第２画素電極２０１２と、第２画素単位２０２中に位置する第１画素電極２０２１とを取り囲む閉じた環状形状を含む。このように、１つの画素単位が二つの画素電極を含む場合にも、補助導電構造により、画素電極の周囲の干渉電荷を画素電極から遠さげることができ、これら干渉電荷による画素電極への干渉を防止又は低減することができる。
例えば、図６Ｆ及び図６Ｇに示されるアレイ基板において、第１画素単位２０１中の薄膜トランジスタ（図示せず）は、第１画素単位２０１中の第１画素電極２０１１及び第２画素電極２０１２の両方にも接続され、第２画素単位２０２の薄膜トランジスタ（図示せず）は、第２画素単位２０２の第１画素電極２０２１及び第２画素電極２０２２の両方にも電気的に接続されている。
本開示の別の実施例において、同一の画素単位内の２つの画素電極にそれぞれ対応する２つの薄膜トランジスタのゲートは、同一のゲート線に接続されている。第１画素単位２０１を例にとると、例えば、第１画素単位２０１の各々は、それぞれ第１薄膜トランジスタと第２薄膜トランジスタである２つの薄膜トランジスタを含む。第１薄膜トランジスタのドレインは第１画素電極２０１１に電気的に接続され、第２薄膜トランジスタのドレインは第２画素電極２０１２に電気的に接続されている。第１薄膜トランジスタのゲート及び第２薄膜トランジスタのゲートは両方とも、複数のゲート線のうちの同一のゲート線４１に接続されている。第１薄膜トランジスタのソース及び第２薄膜トランジスタのソースは両方とも、複数のデータ線のうちの同一のデータ線４２に電気的に接続されている。
例えば、図６Ｆに示すように、複数の閉じた環状形状は、第１帯状部３１を介して互いに接続されてもよい。あるいは、図６Ｇに示すように、補助導電構造３は接続部３３をさらに含み、複数の閉じた環状形状は当該接続部３３を介して互いに接続されている。ここで、図６Ｆ及び図６Ｇに示されるアレイ基板に関して説明していない特徴は、前の実施例と同じであり、前述の説明を参照されたい。
本開示の少なくとも１つの実施例は、本開示の実施例によって提供されるアレイ基板のいずれかを含む表示パネルをさらに提供する。
例えば、図７は本開示の１つの実施例に係る表示パネルの概略図である。図７に示すように、表示パネル１４は、本開示の実施例によって提供されるアレイ基板１０のいずれかを含む。本開示の実施例によって提供される表示パネル１４において、補助導電構造３は、画素電極の周囲の干渉電荷を受け取って伝導でき、これらの干渉電荷を画素電極から遠ざけることで、干渉電荷による画素電極に対する干渉を防止又は低減でき、これにより、表示パネル１４の表示効果をより正確で安定にすることができる。例えば、当該表示パネル１４は、液晶表示パネルであってもよい。
図８Ａは、本開示の１つの実施例に係る表示パネルの概略断面図である。例えば、図８Ａに示すように、表示パネル１４は例えば液晶表示パネルである場合、表示パネル１４は、対向基板１０１と、液晶層１８と、共通電極１３とをさらに含む。対向基板１０１はアレイ基板１０に対向して配置され、液晶層１８はアレイ基板１０と対向基板１０１との間に配置され、共通電極１３はアレイ基板１０の上に配置されている。例えば、駆動回路を介して共通電極１３と補助導電構造３との両方に共通電圧信号を印加し、共通電極１３及び複数の画素電極２１は、液晶層１８内の液晶分子の偏向を制御する電界を形成する。この場合、補助導電構造３に印加される電気信号は、共通電極１３に印加される電気信号と同じである。
例えば、図８Ａに示される表示パネルにおいて、カラーフィルム７及び遮蔽物６（例えば、液晶表示パネルにおいては、ブラックマトリックスであってもよい）は、アレイ基板上に配置されている。例えば、対向基板１０１を支持し、表示パネルの液晶セルの厚さを維持し、各画素単位に対応する液晶を離間させるため、凸起物１２は一定の高さを有する。凸起物１２は補助導電構造３の上に配置され、補助導電構造３は凸起物１２を嵩上げするので、凸起物１２のためにパッド層を別途設ける必要がなく、これにより表示パネルの構造を簡素化することができる。
図８Ｂは、本開示の１つの実施例に係る別の表示パネルの概略断面図である。例えば、図８Ｂに示される表示パネルにおいて、共通電極１３は対向基板１０１に配置されてもよい。例えば、共通電極１３は、複数の画素単位の全面を覆うように形成された構造である。
図８Ｃは、本開示の１つの実施例に係るさらに別表示パネルの概略断面図である。例えば、図８Ｃに示される表示パネルにおいて、共通電極１３、カラーフィルム７、遮蔽物６がすべて対向基板１０１上に配置されてもよい。
本開示の少なくとも１つの実施例は、本開示の実施例によって提供される表示パネルのいずれかを含む表示装置をさらに提供する。
図９は、本開示の１つの実施例に係る表示装置の概略図である。図９に示すように、表示装置１６は本開示の実施例によって提供される表示パネルのいずれかを含む。本開示の実施例によって提供される表示装置１６において、補助導電構造３は、画素電極の周囲の干渉電荷を受け取って伝導でき、これらの干渉電荷を画素電極から遠ざけることで、これら干渉電荷による画素電極に対する干渉を防止又は低減でき、これにより、表示装置１６の表示効果をより正確で安定にすることができる。例えば、該表示装置１６は、液晶表示装置であってもよい。例えば、当該表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーターなどの表示機能を有する任意の製品又は部品であってもよい。
説明すべきなのは、矛盾がない場合、本開示の実施例及び実施例中の特徴を互いに組み合わせることにより、新しい実施例が得られる。
上記の説明は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するためのものではなく、本開示の保護範囲は、添付の特許請求の範囲によって決定される。
本出願は、２０１８年６月４日に提出された出願番号が２０１８２０８５８５６７．６である中国特許出願を基礎出願とする優先権を主張し、前記中国特許出願の開示内容の全てが参照によって本出願の一部に取り込まれる。
１・・・ベース基板、１０１・・・対向基板、２・・・画素単位、２０１・・・第１画素単位、２０２・・・第２画素単位、２１・・・画素電極、２０１１／２０２１・・・第１画素電極、２０１２／２０２２・・・第２画素電極、３・・・補助導電構造、３１・・・第１帯状部、３２・・・第２帯状部、４・・・信号線、４１・・・ゲート線、４２・・・データ線、６０・・・ゲート駆動エレメント、６１・・・データ駆動エレメント、６２・・・接地端、５・・・薄膜トランジスタ、６・・・遮蔽物、７・・・カラーフィルム、８・・・パッシベーション層、９・・・フラット層、１０・・・アレイ基板、１１・・・透かし領域、１２・・・凸起物、１３・・・共通電極、１４・・・表示パネル、１５・・・ゲート絶縁層、１６・・・表示装置、１７・・・リード、１８・・・液晶層。

Claims (3)

  1. ベース基板と、ベース基板上に配置された画素アレイと、補助導電構造とを備えるアレイ基板であって、
    前記画素アレイは、アレイ状に分布する複数の画素単位と、複数の画素電極とを含み、前記複数の画素単位の各々は、前記複数の画素電極のうち少なくとも１つを含み、
    前記補助導電構造は、前記複数の画素電極のうち少なくとも１つを取り囲み、且つ前記複数の画素電極と絶縁し、前記補助導電構造の材料の抵抗率は、前記複数の画素電極のうち前記補助導電構造に取り囲まれた前記少なくとも１つの材料の抵抗率以下であり、前記補助導電構造は、前記複数の画素電極と同層に配置され、
    前記複数の画素単位は、隣接する第１画素単位と第２画素単位を含み、
    前記第１画素単位と第２画素単位の各々は、前記複数の画素電極の中の第１画素電極と第２画素電極を含み、
    前記補助導電構造の平面形状は、前記ベース基板に垂直な方向において、前記複数の画素電極のうちの少なくとも１つを取り囲む閉じた環状形状を含み、前記閉じた環状形状は前記第１画素単位に位置する前記第２画素電極と、前記第２画素単位に位置する前記第１画素電極とを取り囲み、
    前記補助導電構造は、複数の帯状部を含み、
    前記アレイ基板は、
    前記ベース基板上に配置され、且つ互いに交差して前記複数の画素単位を規定する複数のゲート線と複数のデータ線とをさらに含み、前記複数の画素単位の各々は、前記複数の画素電極のうちの少なくとも１つに接続される薄膜トランジスタと、
    前記複数の画素電極と異なる層に配置された共通電極と、
    前記複数の画素単位のうち隣接する画素単位の間に位置する遮蔽物と、
    複数のカラーフィルムを含むカラーフィルムアレイであって、前記複数の画素単位の各々は前記複数のカラーフィルムのうちの１つを含む、カラーフィルムアレイとをさらに含み、
    前記複数の帯状部は、前記複数のデータ線及び前記複数のゲート線の延在方向にそれぞれ沿って延在し、
    前記補助導電構造の前記複数の帯状部は、前記ベース基板に垂直な方向において、前記複数のゲート線の少なくとも一部と重なり、及び／又は前記複数のデータ線の少なくとも一部と重なり、
    前記補助導電構造の前記複数の帯状部のうちの少なくとも１つの帯状部は、互いに離間し、且つ前記ベース基板に垂直な方向において前記少なくとも１つの帯状部を貫通する複数の透かし領域を含み、且つ、
    前記透かし領域は、前記ベース基板に垂直な方向において、前記ゲート線、前記データ線及び前記共通電極のうちの少なくとも１つの少なくとも一部に重なり、
    前記複数の透かし領域のうち隣接する２つの透かし領域間の距離は等しい、
    又は、前記少なくとも１つの帯状部の延在方向に垂直な方向において、前記複数の透かし領域の各々の幅は、少なくとも１つの帯状部の幅よりも小さく、
    前記補助導電構造の前記複数の帯状部は、前記複数のゲート線の延在方向に沿って延在する第１帯状部と、前記複数のデータ線の延在方向に沿って延在する第２帯状部とを含み、ここで、前記第１帯状部のその延在方向に垂直な方向における幅は、前記第２帯状部のその延在方向に垂直な方向における幅よりも大きく、
    前記第１帯状部から、前記複数の画素電極のうち前記第１帯状部に隣接する２つの画素電極までの距離は等しくない、あるいは、前記第２帯状部から、前記複数の画素電極のうち前記第２帯状部に隣接する２つの画素電極までの距離は等しくない、あるいは、隣接する２つの前記第１帯状部又は隣接する２つの前記第２帯状部から、それらの間に位置する同一の画像電極までの距離は等しくなく、
    前記補助導電構造は、不透明であり、かつ前記薄膜トランジスタの一部を覆っており、
    前記複数の画素単位のうち少なくとも１つの画素単位は、終点端、中間位置、及び前記少なくとも１つの画素単位内の前記薄膜トランジスタに接近する開始端を含み、前記終点端は、前記補助導電構造における前記複数の帯状部のうちの少なくとも１つの帯状部の延在方向において前記開始端から離れており、前記中間位置は、前記開始端と前記終点端とを結ぶ線の中点に位置し、
    前記少なくとも１つの帯状部は、前記少なくとも１つの画素単位の開始端から前記少なくとも１つの画素単位の中間位置まで延在する第１部分と、前記少なくとも１つの画素単位の中間位置から前記少なくとも１つの画素単位の終点端まで延在する第２部分とを含み、前記第１部分は、前記少なくとも１つの帯状部の延在方向に垂直な方向において第１幅を有し、前記第２部分は、前記少なくとも１つの帯状部の延在方向に垂直な方向において第２幅を有し、そして、前記第１幅は前記第２幅よりも大きく、
    又は、前記少なくとも１つの帯状部は、前記少なくとも１つの画素単位の開始端から、前記少なくとも１つの画素単位の終点端までの方向に延在し、且つ順次に配列される第１部分、第２部分、及び第３部分を含み、前記第１部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅、前記第２部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅、及び前記第３部分の前記少なくとも１つの帯状部の延在方向に垂直な方向における幅は順次に減少し、
    前記ベース基板に垂直な方向において、前記補助導電構造における前記複数の帯状部は前記遮蔽物と重なり、
    前記遮蔽物はブラックマトリックスであり、あるいは前記複数のカラーフィルムのうち隣接する２つのカラーフィルムが重なり合うことによって形成され、
    前記ベース基板に垂直な方向において、前記複数の画素電極のうち少なくとも１つの画素電極の平面形状は凹溝を有し、前記補助導電構造は、前記複数の帯状部の前記少なくとも１つの画素電極に向かう側に位置し、且つ前記凹溝に対応する突起部を含み、
    又は、前記ベース基板に垂直な方向において、前記複数の画素電極のうち少なくとも１つの画素電極の平面形状は突起部を有し、前記補助導電構造は、前記複数の帯状部の前記少なくとも１つの画素電極に向かう側に位置し、且つ前記画素電極の突起部に対応する凹溝を含み、
    前記帯状部の突起部は、前記複数の帯状部のうちの少なくとも１つと一体的に形成される一体構造であり、
    前記アレイ基板は、前記ベース基板から離れる方向に凸起する、且つ前記補助導電構造に配置される凸起物をさらに含み、
    前記アレイ基板は、リードと、前記ベース基板に配置されたデータ駆動エレメント又はゲート駆動エレメントとをさらに含み、そして、前記補助導電構造は、前記リードを介して接地されるか、又は固定電圧が印加され、少なくとも１つの前記リードは、隣接する前記データ駆動エレメントあるいは隣接する前記ゲート駆動エレメントの間に位置する、
    アレイ基板。
  2. 請求項１に記載のアレイ基板を備える、表示装置。
  3. 前記表示装置は、
    前記アレイ基板に対向して配置される対向基板と、
    前記アレイ基板と前記対向基板との間に配置される液晶層と、
    前記アレイ基板及び／又は前記対向基板上に配置される共通電極とを備え、前記共通電極及び前記複数の画素電極は、前記液晶層内の液晶分子の偏向を制御する電界を形成するように配置される、請求項２に記載の表示装置。
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