JP7341551B1 - 高速自動利得制御回路 - Google Patents

Abstract

【課題】電力検出器が急激な電力変化に迅速に応答できるように、信号を入力するための増幅器を制御するための高速自動利得制御回路を提供すること。【解決手段】自動利得制御回路は、電力検出器を制御するための制御回路を含み、制御回路は、入力信号の電力レベル変化を検出し、電力検出器が入力信号の電力レベル変化に迅速に応答するように、電力検出器への制御信号を生成する。【選択図】図２Ａ

Description

本発明は、信号を入力するための増幅器を制御するための自動利得制御回路に関する。

図１Ａは、信号１０１を入力するための増幅器１０２を制御するための従来の自動利得制御回路を示す。自動利得制御回路は、増幅器１０２から出力された信号１０３を受け取り、信号１０３の電力レベルを表す電圧レベルＶ＿ＰＤを出力するために増幅器１０２に結合された電力検出器１０４と、電圧レベルＶ＿ＰＤを受け取り、電圧レベルＶ＿ＰＤにしたがって、ＬＮＡの利得を調整する自動利得制御論理回路とを備える。

電力検出器１０４は、入力信号の電力レベルを検出するために、ＲＭＳ電圧検出器またはピーク電圧検出器を使用できる。ピーク電圧検出器は、バースト干渉の処理に優れている。しかしながら、図１Ｂに示されるように、帯域内電力が－１０ｄＢｍから－４０ｄＢｍなどのように高から低に急激に変化する場合、ピーク電圧検出器は、迅速に応答できない。

したがって、上記の問題を克服するための自動利得制御回路を設計するための新しい手法が必要とされている。

本発明の１つの目的は、電力検出器が急激な電力変化に迅速に応答できるように、信号を入力するための増幅器を制御するための高速自動利得制御回路を提供することである。

本発明の１つの目的は、高速モードまたは通常モードを示すフラグを生成する制御回路を備えた高速自動利得制御回路を提供することであり、電力検出器は、フラグにしたがって動作し、フラグが高速モードを示すとき、急激な電力変化に迅速に応答するように、電力検出器の設定を変更する。

本発明は、自動利得制御回路を開示し、自動利得制御回路は、増幅器から出力された第１の信号を受け取り、第１の信号の第１の電力レベルを表す第１の電圧レベルを出力するために増幅器に結合された電力検出器と、電力検出器を制御するための制御回路とを備え、制御回路は、第１の信号の電力レベル変化を検出し、第１の信号の電力レベル変化に応答するように、電力検出器への制御信号を生成する。

１つの実施形態では、自動利得制御回路は、自動利得制御論理回路を備え、制御回路は、第１の信号の電力レベル変化に応じて、合計整定時間を短縮するために、自動利得制御論理回路の利得ステップを調整するように、自動利得制御論理回路へ制御信号を送る。

１つの実施形態では、制御回路は、第１の信号に結合され、第１の信号の第２の電力レベルを表す第２の電圧レベルを出力する電圧レベル検出器を備え、第２の電圧レベルが、事前定義された低しきい値よりも小さくなるときに、制御信号は、第１のレベルから第２のレベルに切り替わり、事前定義された期間維持される。

１つの実施形態では、制御回路は、第１の信号に結合され、第１の信号の第２の電力レベルを表す第２の電圧レベルを出力する電圧レベル検出器を備え、第２の電圧レベルが、事前定義された高しきい値よりも大きくなるか、または事前定義された低しきい値よりも小さくなるときに、制御信号は、第１のレベルから第２のレベルに切り替わり、事前定義された期間維持される。

１つの実施形態では、電圧レベル検出器は、第１の信号に結合され、第１の信号の第２の電力レベルを表す第２の電圧レベルを出力する第２のＲＭＳ電圧検出器を備える。

１つの実施形態では、制御回路は、第１の比較器、第２の比較器、およびフラグ発生器を備え、第１の比較器は、前記第２のＲＭＳ電圧検出器から出力された前記第２の電圧レベルを、事前定義された高しきい値と比較し、第２の比較器は、前記第２のＲＭＳ電圧検出器から出力された前記第２の電圧レベルを、事前定義された低しきい値と比較し、フラグ発生器は、第１の比較器および第２比較器の出力にしたがって制御信号を生成する。

１つの実施形態では、クロックがフラグ発生器に入力され、クロックのクロック周期にしたがって、事前定義された周期が生成される。

１つの実施形態では、図２Ｆに示されるように、第１の信号２０３は、電力検出器２０４に入力され、電力検出器２０４は、ピーク電圧検出器２０４ａおよび第１の第１のＲＭＳ電圧検出器２０４ｂを備え、マルチプレクサ２０４ｃを使用することによって、制御信号２０７が通常モードにあるとき、電力検出器２０４の電力レベル２０９を生成するためにピーク電圧検出器２０４ａが選択され、制御信号２０７が高速モードにあるとき、電力検出器２０４の電力レベル２０９を生成するために第１のＲＭＳ電圧検出器２０４ｂが選択される。

１つの実施形態では、図２Ｆに示されるように、電力検出器２０４は、電力検出器の出力のリップルを低減するためのフィルタ２０４ｄを備えたピーク電圧検出器２０４ａを備え、制御信号２０７が高速モードにあるとき、フィルタ２０４ｄは第１の放電時定数を有し、制御信号２０７が通常モードにあるとき、フィルタ２０４ｄは第２の放電時定数を有し、第１の放電時定数は、第２の放電時定数よりも小さい。１つの実施形態では、フィルタ２０４ｄは、電力検出器の出力のリップルを低減するためのＲＣフィルタである。

１つの実施形態では、自動利得制御回路は、自動利得制御論理回路を備え、制御回路は、合計整定時間を短縮するために、自動利得制御論理回路の利得ステップを調整するように、自動利得制御論理回路へ制御信号を送る。

１つの実施形態では、自動利得制御回路は、自動利得制御論理回路を備え、制御回路は、自動利得制御回路によって使用されるクロックの速度を調整するように、自動利得制御論理回路へ制御信号を送る。

１つの実施形態では、信号はＲＦ信号である。

１つの実施形態では、信号はＩＦ信号である。

１つの実施形態では、増幅器は、ＲＦ信号を増幅するためのＬＮＡ（低雑音増幅器）である。

本発明のために実施される詳細な技術および上記の好ましい実施形態について、特許請求される発明の特徴を十分に理解するために、当業者のために添付の図面に付随する以下の段落に記載する。

本発明の前述の態様および付随する利点の多くは、添付の図面と併せて以下の詳細な説明を参照することによって、よりよく、より容易に理解されるであろう。

従来の自動利得制御回路の構成を示す図である。 従来の自動利得制御回路の、ピーク電圧モードまたはＲＭＳ電圧モードのいずれかである電力検出器の出力を示す図である。 本発明の１つの実施形態による、信号を入力するための増幅器を制御するための自動利得制御回路を示す図である。 本発明の１つの実施形態による、図２Ａにおける自動利得制御回路の制御回路の構成を示す図である。 図２Ａにおける電力検出器の出力のタイミング図である。 図２Ｂにおける比較器回路２１１の出力のタイミング図である。 図２Ｂにおけるフラグ発生器の出力のタイミング図である。 本発明の１つの実施形態による、図２Ａにおける電力検出器の構成を示す図である。 各調整ステップに対して利得ステップが１ステップずつ増加する、図２Ａにおける自動利得制御論理回路の利得ステップ図である。 各調整ステップに対して利得ステップが３ステップずつ増加する、本発明の１つの実施形態による、図２Ａにおける自動利得制御論理回路の利得ステップ図である。 各調整ステップに対して利得ステップが５ステップずつ増加する、本発明の１つの実施形態による、図２Ａにおける自動利得制御論理回路の利得ステップ図である。

本発明の詳細な説明は以下に記載される。記載された好ましい実施形態は、例示および説明の目的で開示されており、本発明の範囲を限定することを意図するものではない。

図２Ａは、本発明の１つの実施形態による、信号２０１を入力するためのＬＮＡ（低雑音増幅器）２０２などの増幅器を制御するための自動利得制御回路２００を示す。
図２Ａに示されるように、自動利得制御回路２００は、増幅器２０２に結合され、増幅器２０２から出力された第１の信号２０３を受け取り、第１の信号２０３の第１の電力レベルを表す第１の電圧レベル２０９を出力する電力検出器２０４と、電力検出器２０４を制御するための制御回路２０６とを備える。制御回路２０６は、第１の信号２０３の電力レベル変化を検出し、第１の信号の電力レベル変化に応答するように、電力検出器２０４への制御信号２０７を生成する。

１つの実施形態では、図２Ａに示されるように、自動利得制御回路２００は、電力検出器２０４から第１の電圧レベル２０９を受け取る自動利得制御論理回路２０５を備え、制御回路２０６は、第１の信号の電力レベル変化に応じて、合計整定時間を短縮するために、自動利得制御論理回路２０５の利得ステップを調整するように、自動利得制御論理回路２０５へ制御信号２０８を送る。

１つの実施形態では、図２Ｂに示されるように、制御回路２０６は、第１の信号２０３に結合され、制御回路２０６に入力される第１の信号２０３の第２の電力レベルを表す第２の電圧レベルＶ２を出力する電圧レベル検出器２１０を備える。第２の電圧レベルＶ２が、事前定義された低しきい値よりも小さくなるときに、制御信号２０７は、第１のレベルから第２のレベルに切り替わり、事前定義された期間維持される。

１つの実施形態では、図２Ｂに示されるように、制御回路２０６は、第１の信号２０３に結合され、制御回路２０６に入力される第１の信号２０３の第２の電力レベルを表す第２の電圧レベルＶ２を出力する電圧レベル検出器２１０を備える。第２の電圧レベルＶ２が、事前定義された低しきい値よりも小さくなるか、または事前定義された高しきい値よりも大きくなるときに、制御信号２０７は、第１のレベルから第２のレベルに切り替わり、事前定義された期間維持される。

１つの実施形態では、電圧レベル検出器２１０は、第１の信号２０３に結合され、第１の信号２０３の第２の電力レベルを表す第２の電圧レベルＶ２を出力する第２のＲＭＳ電圧検出器を備える。

１つの実施形態では、図２Ｂに示されるように、制御回路は、第１の比較器２１１ａおよび第２の比較器２１１ｂを含む比較器回路２１１と、フラグ発生器２１２とを備える。第１の比較器２１１ａは、電圧レベル検出器２１０に備えた第２のＲＭＳ電圧検出器から出力された第２の電圧レベルＶ２を、事前定義された高しきい値Ｖｔｈと比較し、第１の論理レベル信号Ｈ１を出力する。第２の比較器２１１ｂは、電圧レベル検出器２１０に備えた第２のＲＭＳ電圧検出器から出力された第２の電圧レベルＶ２を、事前定義された低しきい値Ｖｔｌと比較し、第２の論理レベル信号Ｌ１を出力する。フラグ発生器２１２は、第１の論理レベル信号Ｈ１および第２の論理レベル信号Ｌ１にしたがって制御信号２０７を生成する。

１つの実施形態では、図２Ｂに示されるように、クロックＣＬＫは、フラグ発生器をクロッキングするためにフラグ発生器に入力され、事前定義された周期は、クロックＣＬＫのクロック周期にしたがって生成される。

１つの実施形態では、事前定義された周期は、クロックＣＬＫのクロック周期の２．５倍である。

図２Ｃは、図２Ａにおける電力検出器２０４の出力２０９のタイミング図を示し、図２Ｄは、図２Ｂにおける比較器回路２１１の出力Ｈ１、Ｌ１のタイミング図を示し、図２Ｅは、図２Ｂにおけるフラグ発生器２１２の出力２０７のタイミング図を示す。

図２Ｃ～図２Ｅを参照されたい。図２Ｃおよび図２Ｄに示されるように、パルスＨ１は、電力検出器２０４の出力２０９が、０．８Ｖなどの高しきい値Ｖｔｈを横切るときに生成され、パルスＬ１は、電力検出器２０４の出力２０９が、０．２５Ｖなどの低しきい値Ｖｔｌを横切るときに生成される。
図２Ｅに示されるように、パルスＨ１は、制御信号が、論理高レベルに戻る前に、事前定義された期間Ｔ１の間、論理低レベルに低下することを可能にし、パルスＬ１もまた、制御信号が、論理高レベルに戻る前に、事前定義された期間Ｔ２の間、論理低レベルに低下することを可能にし、制御信号２０７が、論理低レベルにあるとき、高速モードを表し、制御信号２０７が、論理高レベルにあるとき、通常モードを表す。

１つの実施形態では、電力検出器２０４は、ピーク電圧検出器および第１のＲＭＳ電圧検出器を備える。ピーク電圧検出器の出力は、制御信号が通常モードにあるときに選択され、第１のＲＭＳ電圧検出器の出力は、制御信号が高速モードにあるときに選択される。

１つの実施形態では、電力検出器２０４は、ＲＣフィルタを備えたピーク電圧検出器を備える。制御信号が高速モードにあるとき、ＲＣフィルタは第１の放電時定数を有し、制御信号が通常モードにあるとき、ＲＣフィルタは第２の放電時定数を有し、第１の放電時定数は、第２の放電時定数よりも短い。

１つの実施形態では、制御回路２０６は、第１の信号を受け取るために増幅器に結合されたＲＭＳ電力レベル検出器と、ＲＭＳ電力レベル検出器に結合された比較器回路とを備える。比較器回路は、ＲＭＳ電力レベル検出器から出力された電力レベルを、制御信号を生成するための第１の事前定義されたしきい値と比較する第１の比較器を備える。

１つの実施形態では、図２Ａに示されるように、制御回路２０６は、自動利得制御回路によって使用されるクロックの速度を調整するように、自動利得制御論理回路２０５へ制御信号２０８を送る。

１つの実施形態では、制御信号２０８および制御信号２０７は同じである。

１つの実施形態では、図２Ａに示されるように、制御回路２０６は、第１の信号２０３の電力レベル変化に応じて、合計整定時間を短縮するために、自動利得制御論理回路２０５の利得ステップを調整するように、自動利得制御論理回路２０５へ制御信号２０８を送る。

図３Ａは、図２Ａにおける自動利得制御論理回路２０５の典型的な利得ステップ図を示し、図３Ｂは、本発明の１つの実施形態による、図２Ａにおける自動利得制御論理回路２０５の利得ステップ図を示し、図３Ｃは、本発明の１つの実施形態による、図２Ａにおける自動利得制御論理回路２０５の利得ステップ図を示す。

図３Ａに示されるように、利得ステップは、合計整定時間が１０３１μｓである通常モードを制御信号２０８が示すとき、各調整ステップに対して１ステップずつ増加する。図３Ｂに示されるように、利得ステップは、合計整定時間が４０６μｓである高速モードを制御信号２０８が示すとき、各調整ステップに対して３ステップずつ増加することができる。図３Ｃに示されるように、利得ステップは、合計整定時間が２８１μｓである高速モードを制御信号２０８が示すとき、各調整ステップに対して５ステップずつ増加することができる。

１つの実施形態では、自動利得制御回路２００に入力される信号は、ＲＦ信号である。

１つの実施形態では、自動利得制御回路２００に入力される信号は、ＩＦ信号である。

１つの実施形態では、増幅器は、ＲＦ信号を増幅するためのＬＮＡ（低雑音増幅器）である。

本発明の特定の実施形態の前述の記載は、例示および説明の目的で開示された。それらは、排他的であること、すなわち本発明を、開示された正確な形態に限定することを意図するものではなく、上記の教示に照らして多くの修正および変形が可能である。実施形態は、本発明の原理およびその実際の適用を最もよく説明するように選択および記載され、それにより、当業者が、本発明および企図される特定の使用に適した様々な修正を伴う様々な実施形態を最もよく利用できるようにする。本発明の範囲は、本明細書に添付された特許請求の範囲およびそれらの同等物によって定義されることが意図される。

１０１ 信号
１０２ 増幅器
１０３ 信号
１０４ 電力検出器
１０５ 自動利得制御論理回路
２００ 自動利得制御回路
２０１ 信号
２０２ 増幅器
２０３ 第１の信号
２０４ 電力検出器
２０４ａ ピーク電圧検出器
２０４ｂ 第１のＲＭＳ電圧検出器
２０４ｃ マルチプレクサ
２０４ｄ フィルタ
２０５ 自動利得制御論理回路
２０６ 制御回路
２０７ 制御信号
２０８ 制御信号
２０９ 第１の電圧レベル
２１０ 電圧レベル検出器
２１１ 比較器回路
２１１ａ 第１の比較器
２１１ｂ 第２の比較器
２１２ フラグ発生器
ＣＬＫ クロック
Ｈ１ 第１の論理レベル信号、出力、パルス
Ｌ１ 第２の論理レベル信号、出力、パルス
Ｔ１ 事前定義された期間
Ｔ２ 事前定義された期間
Ｖ＿ＰＤ 電圧レベル
Ｖ２ 第２の電圧レベル
Ｖｔｈ 高しきい値
Ｖｔｌ 低しきい値

Claims (12)

1. 信号を受け取る増幅器を制御するための自動利得制御回路であって、
   前記増幅器に結合された電力検出器であって、前記増幅器から出力された第１の信号を受け取り、前記第１の信号の第１の電力レベルを表す第１の電圧レベルを出力する、電力検出器と、
   前記電力検出器を制御するための制御回路であって、前記第１の信号の電力レベル変化を検出し、前記第１の信号の前記電力レベル変化に応答するように、前記電力検出器への制御信号を生成する、制御回路と、を備え、
   前記制御回路は、前記第１の信号を受け取り、前記第１の信号の第２の電力レベルを表す第２の電圧レベルを出力する電圧レベル検出器を備え、前記第２の電圧レベルが、事前定義された低しきい値よりも小さくなるときに、前記制御信号は、第１の論理レベルから第２の論理レベルに切り替わり、事前定義された期間維持され、
   前記電力検出器は、ピーク電圧検出器および第１のＲＭＳ電圧検出器を備え、前記ピーク電圧検出器の出力は、前記制御信号が通常モードにあるとき、前記第１の信号の前記第１の電力レベルを表す前記第１の電圧レベルを生成するために選択され、前記第１のＲＭＳ電圧検出器の出力は、前記制御信号が高速モードにあるとき、前記第１の信号の前記第１の電力レベルを表す前記第１の電圧レベルを生成するために選択される、
   自動利得制御回路。
2. 前記第２の電圧レベルが、事前定義された高しきい値よりも大きくなるときに、前記制御信号は、前記第１の論理レベルから前記第２の論理レベルに切り替わり、前記事前定義された期間維持される、請求項１に記載の自動利得制御回路。
3. 前記電圧レベル検出器は、前記第１の信号に結合され、前記第１の信号の前記第２の電力レベルを表す前記第２の電圧レベルを出力する第２のＲＭＳ電圧検出器を備える、請求項１に記載の自動利得制御回路。
4. 前記制御回路は、第１の比較器、第２の比較器、およびフラグ発生器を備え、前記第１の比較器は、前記第２のＲＭＳ電圧検出器から出力された前記第２の電圧レベルを、事前定義された高しきい値と比較し、前記第２の比較器は、前記第２のＲＭＳ電圧検出器から出力された前記第２の電圧レベルを、事前定義された低しきい値と比較し、前記フラグ発生器は、前記第１の比較器および前記第２の比較器の出力にしたがって前記制御信号を生成する、請求項３に記載の自動利得制御回路。
5. 前記フラグ発生器にクロックが入力され、前記クロックのクロック周期にしたがって、前記事前定義された周期が生成される、請求項４に記載の自動利得制御回路。
6. 前記制御信号の前記第２の論理レベルは、高速モードを表す論理低レベルであり、前記制御信号の前記第１の論理レベルは、通常モードを表す論理高レベルである、請求項２に記載の自動利得制御回路。
7. 前記自動利得制御回路は、自動利得制御論理回路を備え、前記制御回路は、前記第１の信号の前記電力レベル変化に応じて、合計整定時間を短縮するために、前記自動利得制御論理回路の利得ステップを調整するように、前記自動利得制御論理回路へ前記制御信号を送る、請求項１に記載の自動利得制御回路。
8. 前記制御回路は、前記自動利得制御回路によって使用されるクロックの速度を調整するように、前記自動利得制御論理回路へ前記制御信号を送る、請求項７に記載の自動利得制御回路。
9. 前記信号はＲＦ信号である、請求項１に記載の自動利得制御回路。
10. 前記信号はＩＦ信号である、請求項１に記載の自動利得制御回路。
11. 前記増幅器は、ＲＦ信号を増幅するためのＬＮＡ（低雑音増幅器）である、請求項９に記載の自動利得制御回路。
12. 信号を受け取る増幅器を制御するための自動利得制御回路であって、
    前記増幅器に結合された電力検出器であって、前記増幅器から出力された第１の信号を受け取り、前記第１の信号の第１の電力レベルを表す第１の電圧レベルを出力する、電力検出器と、
    前記電力検出器を制御するための制御回路であって、前記第１の信号の電力レベル変化を検出し、前記第１の信号の前記電力レベル変化に応答するように、前記電力検出器への制御信号を生成する、制御回路と、を備え、
    前記制御回路は、前記第１の信号を受け取り、前記第１の信号の第２の電力レベルを表す第２の電圧レベルを出力する電圧レベル検出器を備え、前記第２の電圧レベルが、事前定義された低しきい値よりも小さくなるときに、前記制御信号は、第１の論理レベルから第２の論理レベルに切り替わり、事前定義された期間維持され、
    前記電力検出器は、ＲＣフィルタを備えたピーク電圧検出器を備え、前記制御信号が高速モードにあるとき、前記ＲＣフィルタは第１の放電時定数を有し、前記制御信号が通常モードにあるとき、前記ＲＣフィルタは第２の放電時定数を有し、前記第１の放電時定数は、前記第２の放電時定数よりも短い、
    自動利得制御回路。