JP7338482B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示は、半導体装置の製造方法に関し、例えばフォトレジスト膜に開口部を形成する工程を有する半導体装置の製造方法に関する。
ＧａＮおよびＧａＡｓ等の化合物半導体を用いた半導体装置、例えばＨＥＭＴ（High Electron Mobility Transistor）やＭＭＩＣ（Monolithic Microwave Integrated Circuit）等では、半導体基板上にゲート電極等の電極を形成するためにリフトオフ法が用いられている。半導体基板上の所望の位置に所望の形状のゲート電極を形成するために、半導体基板上の上面をフォトレジスト膜で覆い、フォトレジスト膜に半導体基板を露出させる開口部を設けてリフトオフ法が行われる。開口部の形状に応じてゲート電極が形成される。
フォトレジスト膜の上面の開口長に比べ下面の開口長を小さくすることでリフトオフが容易となる。このような開口部の形成方法として、感光性の異なる２層のフォトレジスト膜を形成し、光を照射し露光現像することで下層フォトレジスト膜の開口長を上層フォトレジスト膜の開口長より大きくすることが知られている（例えば特許文献１）。電子線（ＥＢ：Electron Beam）を用いフォトレジストを露光することで、フォトレジスト膜に開口長の小さい開口部を形成することが知られている（例えば特許文献２）。フォトレジスト膜にフォトレジスト膜を膨潤化する薬液を作用させることで、開口長が小さくかつ逆テーパの開口部を形成することが知られている（例えば特許文献３）。
特開２００８－２４２２４７号公報 特開２００９－１９８５８７号公報 特開２００５－１０７１１６号公報
特許文献３のようにフォトレジスト膜を膨潤化する薬液を用いることで、ｉ線等の光を用い開口長が小さくかつ逆テーパ状の開口部を形成できる。しかしながら、例えばＨＥＭＴのゲート長を短くするために開口長を小さくする場合、リフトオフ法によってゲート電極を形成するためには、開口部の断面形状が逆テーパ状となるだけでは十分でない。
本開示の一実施形態は、リフトオフ法に適した開口部の形状を有するフォトレジスト膜を形成することを目的とする。
本開示の一実施形態は、半導体基板上に、第１フォトレジスト膜を形成し、前記第１フォトレジスト膜上に前記第１フォトレジスト膜より酸性度の高い第２フォトレジスト膜を形成する工程と、前記第１フォトレジスト膜および前記第２フォトレジスト膜をパターニングすることで前記半導体基板の表面を露出させる開口部を形成する工程と、前記第２フォトレジスト膜の上面および前記開口部の内部にシュリンク材を塗布し、前記第１フォトレジスト膜、前記第２フォトレジスト膜、および前記シュリンク材を熱処理することで、前記開口部の内部において前記シュリンク材と前記第２フォトレジスト膜を反応させる工程と、前記第２フォトレジスト膜の上面および前記開口部の内部の前記第２フォトレジスト膜と未反応の前記シュリンク材を除去する工程と、を備える半導体装置の製造方法である。
本開示の一実施形態によれば、リフトオフ法に適した開口部の形状を有するフォトレジスト膜を形成することができる。
図１（ａ）から図１（ｅ）は、実施例１に係る開口部を有するフォトレジスト膜の形成方法を示す断面図である。 図２は、実験２におけるフォトレジスト膜に形成された開口部のＳＥＭ画像である。 図３（ａ）から図３（ｄ）は実施例２における半導体装置の製造方法を示す断面図（その１）である。 図４（ａ）から図４（ｃ）は実施例２における半導体装置の製造方法を示す断面図（その２）である。
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施例は、半導体基板上に、第１フォトレジスト膜を形成し、前記第１フォトレジスト膜上に前記第１フォトレジスト膜より酸性度の高い第２フォトレジスト膜を形成する工程と、前記第１フォトレジスト膜および前記第２フォトレジスト膜をパターニングすることで前記半導体基板の表面を露出させる開口部を形成する工程と、前記第２フォトレジスト膜の上面および前記開口部の内部にシュリンク材を塗布し、前記第１フォトレジスト膜、前記第２フォトレジスト膜、および前記シュリンク材を熱処理することで、前記開口部の内部において前記シュリンク材と前記第２フォトレジスト膜を反応させる工程と、前記第２フォトレジスト膜の上面および前記開口部の内部の前記第２フォトレジスト膜と未反応の前記シュリンク材を除去する工程と、を備える半導体装置の製造方法である。これにより、リフトオフ法に適した開口部の形状を有するフォトレジスト膜を形成できる。
（２）前記シュリンク材はポリビニルアルコールを含み、前記第１フォトレジスト膜および前記第２フォトレジスト膜はノボラック系樹脂を含み、前記第１フォトレジスト膜および前記第２フォトレジスト膜はさらに乳酸エチルを含み、前記第２フォトレジスト膜の乳酸エチルの重量濃度は前記第１フォトレジスト膜の乳酸エチルの重量濃度より高いことが好ましい。
（３）前記シュリンク材はポリビニルアルコールを含み、前記第１フォトレジスト膜および前記第２フォトレジスト膜はノボラック系樹脂を含み、前記第２フォトレジスト膜はさらに乳酸エチルを含み、前記第１フォトレジスト膜は乳酸エチルを含まないことが好ましい。
（４）前記熱処理によって前記シュリンク材と反応した前記第２フォトレジスト膜における開口長は、前記第１フォトレジスト膜における開口長より小さいことが好ましい。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
実施例１は、開口部を有するフォトレジスト膜の形成方法の例である。図１（ａ）から図１（ｅ）は、実施例１に係る開口部を有するフォトレジスト膜の形成方法を示す断面図である。これらの断面図は、例えば、半導体装置を成膜方向に沿って切ったときの断面構造を表している。図１（ａ）に示すように、半導体基板１０を準備する。半導体基板１０は、例えば半導体材料からなる基板、または絶縁体もしくは半導体からなる基板上に半導体層が形成された基板である。半導体材料からなる基板は例えばシリコン基板またはＧａＡｓ基板である。絶縁体もしくは半導体からなる基板上に半導体層が形成された基板は、例えばＧａＡｓ基板上にＧａＡｓ、ＡｌＧａＡｓおよび／またはＩｎＧａＡｓ層が形成された基板、シリコン基板、ＧａＮ基板、ＳｉＣ基板またはサファイア基板上にＧａＮ、ＡｌＮ、ＡｌＧａＮおよび／またはＩｎＧａＮ層が形成された基板である。
半導体基板１０上にフォトレジスト膜２０を塗布し、フォトレジスト膜２０上にフォトレジスト膜２２を塗布する。例えば、このように、半導体基板１０上にフォトレジスト膜２０、フォトレジスト膜２２の順に各層を形成して行く方向が成膜方向となる。フォトレジスト膜２０および２２の膜厚は各々例えば０．１μｍから１μｍである。フォトレジスト膜２０および２２は、例えばノボラック樹脂、ナフトキノンアジト誘導体等の感光剤および有機溶媒（溶剤）を各々主に含む。フォトレジスト膜２０はフォトレジスト膜２２より酸性度が高い。
図１（ｂ）に示すように、ｉ線ステッパ等を用い、フォトレジスト膜２０および２２に紫外線を選択的に照射する。その後、現像液を用い現像することで、フォトレジスト膜２０および２２にそれぞれ開口部３２および３４が形成される。開口部３０は開口部３２および３４を含む。なお、ここで、開口部３０とは、フォトレジスト膜２２の上面に開いた開口部分（開口）から半導体基板１０の上面までの孔状あるいは溝状の空間全体のことを意味する。開口部３０は、フォトレジスト膜２０の開口部３２とフォトレジスト膜２２の開口部３４とを有する。開口という場合は、開口部３０のうち、特にフォトレジスト膜２２の上面に開いている部分のみを指す。
開口部３２および３４の開口長はほぼ同じでありＬ１である。開口長Ｌ１は例えば０．３μｍから１μｍである。開口長Ｌ１は、例えばＨＥＭＴのゲート長に応じて設定される。開口長Ｌ１は、例えばＨＥＭＴが形成されたときにソース電極からドレイン電極に向かう方向に沿った、開口部３０のフォトレジスト膜２２の上面における長さ（すなわち開口部３０の開口の長さ）である（ソース電極およびドレイン電極は、例えば、図３（ｂ）から図３（ｄ）のオーミック電極１４に相当する）。
図１（ｃ）に示すように、フォトレジスト膜２２の上面および開口部３０内にシュリンク材２４を塗布する。シュリンク材２４は、開口部３０内に充填される。シュリンク材２４は例えばポリビニルアルコールと溶媒（有機溶媒および／または水）とを主に含む。
図１（ｄ）に示すように、半導体基板１０を加熱し、フォトレジスト膜２０、フォトレジスト膜２２、およびシュリンク材２４を熱処理（ベーク）する。熱処理温度は例えば８０°から１５０℃である。フォトレジスト膜２２とシュリンク材２４とが反応しシュリンク膜２６が形成される。熱処理により、フォトレジスト膜２０とシュリンク材２４とはほとんど反応しない。
図１（ｅ）に示すように、フォトレジスト膜２０およびフォトレジスト膜２２と反応せずに残留したシュリンク材２４を例えば水洗により除去する。未反応のシュリンク材２４は水溶性を有する。フォトレジスト膜２２の上面および開口部３４の内面に反応により生成されたシュリンク膜２６が露出する。フォトレジスト膜２２の開口部３４はシュリンク膜２６によりシュリンクする（開口長が小さくなる）。フォトレジスト膜２０とシュリンク材２４とは反応しないため、フォトレジスト膜２０の開口部３２はほとんどシュリンクしない（開口長が小さくならない）。
以上により、フォトレジスト膜２０の開口部３２の開口長Ｌ３に比べフォトレジスト膜２５（シュリンク膜２６を有するフォトレジスト膜２２）の開口部３４の開口長Ｌ２が小さくなる。開口長Ｌ２は、図１（ｂ）における開口長Ｌ１より例えば０．１μｍから０．５μｍ小さくなる。開口長Ｌ２は例えば０．０５μｍから０．３μｍである。
シュリンク材２４がフォトレジスト膜２０と反応せず、フォトレジスト膜２２と反応する理由を説明する。シュリンク材２４は、ポリビニルアルコールを含む。図１（ｄ）の熱処理により、ポリビニルアルコール同士の重合反応および／またはポリビニルアルコールとフォトレジスト内の高分子樹脂（例えばノボラック樹脂）との間の架橋反応が生じる。これらの反応は、フォトレジスト中のＨ＋により促進される。よって、フォトレジスト膜２２の酸性度をフォトレジスト膜２０の酸性度より大きくすると、フォトレジスト膜２２とシュリンク材２４とが反応しシュリンク膜２６が形成される。フォトレジスト膜２０の酸性度を小さくすると、フォトレジスト膜２０とシュリンク材２４との反応が抑えられ、フォトレジスト膜２０の開口部３２にはシュリンク膜が形成されなくなる。
フォトレジスト膜２０および２２内のノボラック系樹脂は極めて弱い酸である。しかし、ノボラック系樹脂の酸性度は非常に小さいため、シュリンク材２４とノボラック系樹脂との反応を促進させることはほとんどない。フォトレジスト膜２０および２２内のナフトキノンアジト誘導体は、感光後転移しＨ２と結合しインデンカルボン酸に変化する。しかし、インデンカルボン酸の酸性度は非常に小さいため、シュリンク材２４とノボラック系樹脂との反応を促進させることはほとんどない。
以上から、シュリンク材２４とフォトレジストとの反応の促進に寄与するのは、フォトレジスト内の有機溶媒と考えられる。例えば乳酸エチルはヒドロキシル基を含む。ヒドロキシル基からＨ＋が解離するため乳酸エチルは酸性度が高い。例えば２－ペプタノンまたは１，４ジオキサンはヒドロキシル基を含まず酸性度が低い。
そこで、フォトレジスト膜２２の有機溶媒は、乳酸エチルを多く含み、フォトレジスト膜２０の有機溶媒には、乳酸エチルおよび乳酸エチルと同様に酸性度を高める材料をほとんど含まないようにする。これにより、シュリンク材２４はフォトレジスト膜２２と反応し、フォトレジスト膜２０とほとんど反応しないようにすることができる。
［実験１］
上記作用を実証するため、以下の実験を行った。
シュリンク材２４としてメルク社製ＡＺＲ２００を用いた。フォトレジストとして住友化学製ＰＦＩ－８９Ｂ８および東京応化製ＴＨＭＲｉＰ－３５００を用いた。
ＡＺＲ２００に含まれる主な成分とその濃度は以下である。
イソプロピルアルコール：５重量％～１０重量％
水：８５重量％以下
ポリビニルアルコール
ＰＦＩ－８９Ｂ８に含まれる主な成分とその濃度は以下である。
乳酸エチル：３４重量％～３６重量％
２－ペプタノン：３４重量％～３６重量％
１，４－ジオキサン：１重量％未満
ノボラック樹脂：２２重量％～２６重量％
ナフトキノンアジト誘導体：６重量％
ＴＨＭＲｉＰ－３５００に含まれる主な成分とその濃度は以下である。
２－ペプタノン：４５重量％～９５重量％
１，４－ジオキサン：１重量％未満
クレゾール：１重量％未満
ノボラック樹脂
ナフトキノンアジト誘導体：１重量％～１５重量％
なお、濃度の記載していない成分の濃度の値は、他の成分の重量％の合計値から求められる残量（重量%）以下と考えられる。
ＰＦＩ－８９Ｂ８の有機溶媒としては約半分が乳酸エチルである。ＴＨＭＲｉＰ－３５００の有機溶媒には乳酸エチルが含まれておらず、ほとんどが２－ペプタノンおよび１，４－ジオキサンである。よって、ＰＦＩ－８９Ｂ８はＡＺＲ２００と反応しシュリンク膜２６を形成するが、ＴＨＭＲｉＰ－３５００はＡＺＲ２００とほとんど反応しないと考えられる。
ＰＦＩ－８９Ｂ８およびＴＨＭＲｉＰ－３５００のそれぞれとＡＺＲ２００との反応を調べた。以下の２つのサンプルを作製した。
サンプルＡ：
半導体基板上に、膜厚が約０．３μｍのＴＨＭＲｉＰ－３５００を塗布しフォトレジスト膜を形成する。ｉ線ステッパを用い露光し現像することで、フォトレジスト膜に開口部を形成する。開口長は３６７ｎｍであった。シュリンク材を塗布した後、全体を１１０℃７０秒熱処理した。未反応のシュリンク材を水洗で除去した。フォトレジスト膜の開口は４８１ｎｍであった。フォトレジスト膜の上部が収縮して開口は１１５ｎｍ拡大した。
サンプルＢ：
基板上に、膜厚が約０．３μｍのＰＦＩ－８９Ｂ８を塗布しフォトレジスト膜を形成する。ｉ線ステッパを用い露光し現像することで、フォトレジスト膜に開口部を形成する。開口長は４８９ｎｍであった。シュリンク材を塗布した後１１０℃７０秒熱処理した。未反応のシュリンク材を水洗で除去した。フォトレジスト膜の開口は３５１ｎｍであった。開口は１４０ｎｍ縮小した。
実験１により、ＴＨＭＲｉＰ－３５００はＡＺＲ２００とほとんど反応しないのに対し、ＰＦＩ－８９Ｂ８９はＡＺＲ２００と反応し開口長が縮小することを確認した。
［実験２］
実験１の結果を踏まえ、シュリンク材２４としてメルク社製ＡＺＲ２００、フォトレジスト膜２２として住友化学製ＰＦＩ－８９Ｂ８、フォトレジスト膜２０として東京応化製ＴＨＭＲｉＰ－３５００を用い、図１（ａ）から図１（ｅ）を参照しながら以下に説明する方法で開口を形成した。
図１（ａ）において、半導体基板１０上にＴＨＭＲｉＰ－３５００を塗布することで、半導体基板１０上に厚さが約０．３μｍのフォトレジスト膜２０を形成した。さらに、フォトレジスト膜２０上にＰＦＩ－８９Ｂ８を塗布することで、厚さが約０．３μｍのフォトレジスト膜２２を形成した。図１（ｂ）において、フォトレジスト膜２０および２２にｉ線ステッパを用い露光量が１６５０Ｊ／ｃｍ２の紫外線を露光した。アルカリ系現像液を用い現像することで、フォトレジスト膜２０および２２に開口長Ｌ１が約０．４μｍの開口部３０を形成した。
図１（ｃ）において、回転数が１５００ｒｐｍのスピン塗布法を用い、ＡＺＲ２００をフォトレジスト膜２２上および開口部３０内に塗布することで、シュリンク材２４を形成した（図１（ａ）から図１（ｅ）は断面の一部しか表していないが、実際はウェハ状態の半導体装置を処理する）。図１（ｄ）に示すように、フォトレジスト膜２０、２２およびシュリンク材２４を１００℃で熱処理（ベーク）した。これにより、フォトレジスト膜２２とシュリンク材２４を反応させた。図１（ｅ）に示すように、水洗することで、シュリンク材２４に反応（変化）していないシュリンク材２４を除去した。
開口部３０の断面をＳＥＭ（Scanning Electron Microscope）観察した。図２は、実験２におけるフォトレジスト膜に形成された開口部の成膜方向に沿って切った断面におけるＳＥＭ画像である。図２に示すように、フォトレジスト膜２０に形成された開口部３２は順テーパ状の形状を有し、開口部３２の下面の開口長Ｌ３は約０．４μｍである。フォトレジスト膜２０と２２との界面における開口部３２と３４とはほぼ一致している。フォトレジスト膜２２に形成された開口部３４は逆テーパ形状を有し、開口部３４の上面の開口長Ｌ２は約０．１６μｍであり、開口部３４の下面と上面と差であるシュリンク量Ｌ４は片側で約０．１２μｍである。
開口部３４が逆テーパ形状となるのは、フォトレジスト膜２０と２２の界面付近では有機溶媒のミキシングが生じているためと考えられる。例えば、ミキシングによって、フォトレジスト膜２２の表面付近（逆テーパ形状の上部）に比べてフォトレジスト膜２２のフォトレジスト膜２０との界面付近（逆テーパ形状の下部）の方の酸性度は低くなり得る。開口部３２がやや順テーパ形状を有するのは、フォトレジスト膜２２の半導体基板１０との界面は、半導体基板１０に密着して固定されており、図１（ｂ）における開口部３２の形状（開口長Ｌ１）がほぼ維持されているためである。
特許文献１のように下層のフォトレジスト膜の開口長を上層のフォトレジスト膜の開口長より広くすることで、電極のリフトオフが容易となる。しかしながら、フォトレジスト膜の露光に紫外線等の光を用いるため、上層のフォトレジスト膜の開口長を小さくできない。特許文献２のように、電子線をフォトレジスト膜の露光に用いると開口長を小さくできる。しかしながら、電子線描画はスループットが極めて悪い。従って、生産性や製造コストの点で好ましくない。
特許文献３のようにフォトレジスト膜を膨潤化する薬液を用いることで、ｉ線等の光を用いることでスループットがよく、開口長が小さくかつ逆テーパの開口を形成できる。特許文献３の第３実施形態では、フォトレジスト膜へのアッシング処理またはプリベークの温度によりレジストパターン膨潤化材料に対する親和性の高い膜と低い膜を形成している。しかし同じフォトレジスト膜を用いるこのような方法では、下層のフォトレジスト層もある程度シュリンクしてしまう。よってリフトオフに用いるときに理想的な開口とはならない。また、アッシング処理を行うと開口部下の層（例えば半導体層）が酸化されてしまう。
特許文献３では特許文献３の図３のようにフォトレジスト膜内の樹脂の種類によってシュリンク量が異なることが記載されている。しかしながら樹脂が異なると現像液も異なるため、樹脂の異なるフォトレジスト膜を積層するためには製造方法が複雑になる。よって、最適な製造条件が得られないおそれがある。このように、特許文献３では、メカニズムの解明が不十分であるため、順テーパ形状の上に逆テーパ形状を有するようなリフトオフ法により適した開口部を形成することが難しい。
発明者らはフォトレジスト膜２０および２２内のＨ＋に着目した。実施例１のように、フォトレジスト膜２２としてフォトレジスト膜２０より酸性度の高いフォトレジストを選択した。図１（ａ）のように、半導体基板１０上に、フォトレジスト膜２０（第１フォトレジスト膜）を形成し、フォトレジスト膜２０上にフォトレジスト膜２０より酸性度の高いフォトレジスト膜２２（第２フォトレジスト膜）を形成する。図１（ｂ）のように、フォトレジスト膜２０および２２をパターニングすることで半導体基板１０の表面を露出させる開口部３０を形成する。図１（ｃ）のように、フォトレジスト膜２２の上面および開口部３０の内部にシュリンク材２４を塗布する。図１（ｄ）のように、フォトレジスト膜２０、フォトレジスト膜２２およびシュリンク材２４を熱処理することで、フォトレジスト膜２２の開口部３４の内部においてシュリンク材２４とフォトレジスト膜２２を反応させる。このとき、フォトレジスト膜２０は、シュリンク材２４とほとんど反応しない。図１（ｅ）のように、半導体基板１０の表面を露出させるため、フォトレジスト膜２２の上面および開口部３０内部の未反応のシュリンク材２４を除去する。
これにより、実験２のように、シュリンク材２４と反応したフォトレジスト膜２２における開口長Ｌ２はフォトレジスト膜２０における開口長Ｌ３より小さくなる。すなわち、フォトレジスト膜２２の開口部３４の上面の開口長Ｌ２がフォトレジスト膜２０の開口長Ｌ３より小さな開口部３０を形成することができる。よって、リフトオフが容易となる。このように開口部３４の断面が逆テーパ形状を有する開口部３０の形状を有するフォトレジスト膜２０および２２を形成できる。さらに開口部３４のフォトレジスト膜２２の表面における開口長Ｌ２が０．１６μｍと電子線描画と同程度の開口長がｉ線を用い実現できる。これにより、スループットを向上できる。また、アッシング処理を用いず開口部３０を形成するため、開口部３０下の半導体基板１０の酸化を抑制できる。
図１（ｄ）の熱処理時において、フォトレジスト膜２２の酸性度がフォトレジスト膜２０の酸性度より高いことが重要である。そのため、フォトレジスト膜２２の有機溶媒の酸性度をフォトレジスト膜２０の有機溶媒の酸性度より高くする。すなわち、図１（ａ）において塗布する前のフォトレジストにおいて、フォトレジスト膜２２の有機溶媒の酸性度がフォトレジスト膜２０の有機溶媒の酸性度より高ければ、熱処理時において、フォトレジスト膜２２の酸性度がフォトレジスト膜２０の酸性度より高くなる。
シュリンク材２４はポリビニルアルコールを含み、フォトレジスト膜２０および２２はノボラック系樹脂を含む。フォトレジスト膜２０および２２はさらに乳酸エチルを含み、フォトレジスト膜２２の乳酸エチルの重量濃度はフォトレジスト膜２０の乳酸エチルの重量濃度より高い。これにより、フォトレジスト膜２２の有機溶媒の酸性度がフォトレジスト膜２０の有機溶媒の酸性度より高くなる。
断面形状の上部が逆テーパ形状を有し、断面形状の下部が順テーパ形状を有する開口部３０を形成するために、フォトレジスト膜２２の乳酸エチルの重量濃度はフォトレジスト膜２０の乳酸エチルの重量濃度の５倍以上が好ましく、１０倍以上がより好ましく、２０倍以上がさらに好ましい。フォトレジスト膜２２の乳酸エチルの重量濃度は１０重量％以上が好ましく２０重量％以上がより好ましく、３０重量％以上がさらに好ましい。フォトレジスト膜２２はノボラック樹脂を含むため、フォトレジスト膜２２の乳酸エチルの重量濃度は８０重量％以下が好ましい。フォトレジスト膜２２の乳酸エチルの重量濃度は５重量％以下が好ましく１重量％以上がより好ましい。
フォトレジスト膜２２は乳酸エチルを含み、フォトレジスト膜２０は実質的に乳酸エチルを含まない。これにより、フォトレジスト膜２２の有機溶媒の酸性度がフォトレジスト膜２０の有機溶媒の酸性度より高くなる。フォトレジスト膜２２の乳酸エチルの重量濃度は１０重量％以上が好ましく、２０重量％以上がより好ましく、３０重量％以上がさらに好ましい。フォトレジスト膜２２の乳酸エチルの重量濃度は８０重量％以下が好ましい。フォトレジスト膜２０は実質的に乳酸エチルを含まないとは、シュリンク材２４との反応が生じない程度に含まないことを意味し、フォトレジスト膜２０の乳酸エチルの重量濃度は例えば１重量％以下である。
実施例２は、実施例１の開口部を有するフォトレジスト膜の形成方法を用いた半導体装置の製造方法の例である。図３（ａ）から図３（ｃ）および図４（ａ）から図４（ｃ）は実施例２における半導体装置の製造方法を示す断面図である。図３（ａ）に示すように、半導体基板１０は、基板１１と基板１１上に設けられた半導体層１２を有している。半導体装置がＨＥＭＴ（High Mobility Electron Transistor）の場合、基板１１は、例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１２は、例えば基板１１側からＡｌＮ核生成層、ＧａＮ層、ＡｌＧａＮ電子供給層およびＧａＮキャップ層である。基板１１はＧａＡｓ基板であり、半導体層１２は基板１１側からＧａＡｓ層、ＡｌＧａＡｓ電子供給層およびＧａＡｓキャップ層でもよい。
図３（ｂ）に示すように、半導体基板１０上にオーミック電極１４を形成する。オーミック電極１４はソース電極およびドレイン電極であり、半導体基板１０側から例えばチタン膜およびアルミニウム膜である。オーミック電極１４の形成には例えば真空蒸着法およびリフトオフ法を用いる。
図３（ｃ）に示すように、半導体基板１０の表面に保護膜１６を形成する。保護膜１６は例えば窒化シリコン膜等の絶縁膜である。保護膜１６の形成には例えばＣＶＤ（Chemical Vapor Deposition）法を用いる。図３（ｄ）に示すように、実施例１の方法を用い、開口部３０を有するフォトレジスト膜２０および２５を形成する。
図４（ａ）に示すように、フォトレジスト膜２０および２５をマスクに保護膜１６を除去し、保護膜１６に開口部３６を形成する。保護膜１６の除去には例えばドライエッチング法を用いる。これにより、半導体基板１０の上面が露出する。図４（ｂ）に示すように、真空蒸着法を用い開口部３６内およびフォトレジスト膜２５上に金属膜１７を形成する。金属膜１７は例えば下からニッケル膜、パラジウム膜および金膜を含む積層構造を有する。
図４（ｃ）に示すように、フォトレジスト膜２０および２５を除去することにより、フォトレジスト膜２５上の金属膜１７をリフトオフする。これにより、開口部３６内の半導体基板１０上にゲート電極１８が形成される。以上により、実施例２に係る半導体装置が完成する。
実施例２では、実施例１に係る開口部を有するフォトレジスト膜の形成方法を用いる。これにより、電子線描画を用いずに開口部３０の上面の開口長の小さい開口部３０を形成できる。よって、スループットを向上できる。開口部３０の下面の開口長が上面の開口長より大きい。これにより、図４（ｂ）の金属膜１７を形成するときに、開口部３０の側面に金属膜１７が形成されにくい。特に、フォトレジスト膜２０の断面が順テーパ形状を有することで、その作用がより高められる。これにより、図４（ｃ）のリフトオフ工程のときに、有機溶剤が開口部３０からフォトレジスト膜２０および２５に浸透しフォトレジスト膜２０および２５を除去できる。特に、フォトレジスト膜２０が順テーパ形状を有することで有機溶剤が開口部３０の内部に浸透し易くなる。また、ゲート電極１８にバリ等が形成されにくい。このように、リフトオフに適した形状を有する開口部３０を形成できる。
開口部３４の上面の開口長が開口部３２の開口長より小さければ、開口部３４は逆テーパ形状でなくともよい。例えば開口部３４の側面はフォトレジスト膜２５の上面に対し垂直でもよい。しかし、開口部３４の側面に金属膜１７を付着させないため、開口部３４は逆テーパ状であることが好ましい。開口部３２は順テーパ状でなくともよい。例えば開口部３２の側面はフォトレジスト膜２０の下面に対し垂直でもよい。半導体基板１０の上面を露出させないため、またはゲート電極１８を保護膜１６上に堆積させないため、開口部３２は順テーパ形状であることが好ましい。
実施例２によれば、未反応のシュリンク材２４を除去した後、図４（ｂ）のように、フォトレジスト膜２５および開口部３０に金属膜１７を形成する。図４（ｃ）に示すように、フォトレジスト膜２０および２５を除去することで、半導体基板１０上に金属膜１７からなるゲート電極１８を形成する。これにより、ゲート長の小さいゲート電極１８を電子線描画を用いずに形成することができる。オーミック電極１４等の電極の形成に実施例１の方法を用いることもできる。半導体装置としてＨＥＭＴの例を説明したが、半導体装置はＨＥＭＴ以外のＦＥＴ（Field Effect Transistor）でもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 半導体基板
１１ 基板
１２ 半導体層
１４ オーミック電極
１６ 保護膜
１７ 金属膜
１８ ゲート電極
２０、２２、２５ フォトレジスト膜
２４ シュリンク材
２６ シュリンク膜
３０、３２、３４、３６ 開口部

Claims (3)

  1. 半導体基板上に、第１フォトレジスト膜を形成し、前記第１フォトレジスト膜上に前記第１フォトレジスト膜より酸性度の高い第２フォトレジスト膜を形成する工程と、
    前記第１フォトレジスト膜および前記第２フォトレジスト膜をパターニングすることで前記半導体基板の表面を露出させる開口部を形成する工程と、
    前記第２フォトレジスト膜の上面および前記開口部の内部にシュリンク材を塗布し、前記第１フォトレジスト膜、前記第２フォトレジスト膜、および前記シュリンク材を熱処理することで、前記開口部の内部において前記シュリンク材と前記第２フォトレジスト膜を反応させる工程と、
    前記第２フォトレジスト膜の上面および前記開口部の内部の前記第２フォトレジスト膜と未反応の前記シュリンク材を除去する工程と、
    を備え、
    前記シュリンク材はポリビニルアルコールを含み、
    前記第１フォトレジスト膜および前記第２フォトレジスト膜はノボラック系樹脂を含み、
    前記第１フォトレジスト膜および前記第２フォトレジスト膜はさらに乳酸エチルを含み、前記第２フォトレジスト膜の乳酸エチルの重量濃度は前記第１フォトレジスト膜の乳酸エチルの重量濃度より高い、半導体装置の製造方法。
  2. 半導体基板上に、第１フォトレジスト膜を形成し、前記第１フォトレジスト膜上に前記第１フォトレジスト膜より酸性度の高い第２フォトレジスト膜を形成する工程と、
    前記第１フォトレジスト膜および前記第２フォトレジスト膜をパターニングすることで前記半導体基板の表面を露出させる開口部を形成する工程と、
    前記第２フォトレジスト膜の上面および前記開口部の内部にシュリンク材を塗布し、前記第１フォトレジスト膜、前記第２フォトレジスト膜、および前記シュリンク材を熱処理することで、前記開口部の内部において前記シュリンク材と前記第２フォトレジスト膜を反応させる工程と、
    前記第２フォトレジスト膜の上面および前記開口部の内部の前記第２フォトレジスト膜と未反応の前記シュリンク材を除去する工程と、
    を備え、
    前記シュリンク材はポリビニルアルコールを含み、
    前記第１フォトレジスト膜および前記第２フォトレジスト膜はノボラック系樹脂を含み、
    前記第２フォトレジスト膜はさらに乳酸エチルを含み、前記第１フォトレジスト膜は乳酸エチルを含まない、半導体装置の製造方法。
  3. 前記熱処理によって前記シュリンク材と反応した前記第２フォトレジスト膜における開口長は、前記第１フォトレジスト膜における開口長より小さい、請求項１または請求項２に記載の半導体装置の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001066782A (ja) 1999-08-26 2001-03-16 Mitsubishi Electric Corp 半導体装置の製造方法並びに半導体装置
JP2002305135A (ja) 2001-04-05 2002-10-18 Fujitsu Ltd レジストパターンの形成方法
JP2005107116A (ja) 2003-09-30 2005-04-21 Fujitsu Ltd レジストパターンの形成方法及び半導体装置の製造方法
JP2006010779A (ja) 2004-06-22 2006-01-12 Nagase Chemtex Corp 有機膜組成物及びレジストパターン形成方法
JP2008242247A (ja) 2007-03-28 2008-10-09 Jsr Corp ２層積層膜およびこれを用いたパターン形成方法
US20120219919A1 (en) 2011-02-24 2012-08-30 Muthiah Thiyagarajan Composition for Coating over a Photoresist Pattern Comprising a Lactam
JP2015127796A (ja) 2013-11-29 2015-07-09 富士フイルム株式会社 パターン形成方法及びそれに用いられる表面処理剤、並びに、電子デバイスの製造方法及び電子デバイス
WO2016136752A1 (ja) 2015-02-26 2016-09-01 株式会社Adeka パターン形成方法およびこれを用いて製造した電子デバイス

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124728A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd パタ−ン形成方法
WO2002083415A1 (en) * 2001-04-17 2002-10-24 Brewer Science, Inc. Anti-reflective coating composition with improved spin bowl compatibility
KR100783603B1 (ko) * 2002-01-05 2007-12-07 삼성전자주식회사 포토레지스트 조성물 및 이를 사용한 패턴의 형성방법
US7247420B2 (en) * 2002-01-25 2007-07-24 Jsr Corporation Two-layer film and method of forming pattern with the same
WO2016105473A1 (en) * 2014-12-24 2016-06-30 Orthogonal, Inc. Photolithographic patterning of electronic devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001066782A (ja) 1999-08-26 2001-03-16 Mitsubishi Electric Corp 半導体装置の製造方法並びに半導体装置
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