JP7335312B2 - 多目的の並列処理アーキテクチャ - Google Patents
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Description
・r=最小(x,c)
・r=選択(x,a,b)
・r=インデックス
ここで、a,b,c及びrは、シナプス・コプロセッサ112内のレジスタの名前を表すことができ、xは、(シナプス・コプロセッサ112の別のレジスタを代わりに使用することもできるが)ソーマコア102からの入力値を表すことができる。選択動作は、(簡単な非ゼロテスト等を実行して)第1のパラメータの条件をテストし、このテストの結果に基づいて第2のパラメータ又は第3のパラメータのいずれかを返す。インデックス(index)動作は、複数のソーマグループを含む実装に固有のものであり得る。各ソーマグループは、同数のソーマコア102を含むことができる。ソーマグループの更なる詳細が以下に提示される。いくつかの実施形態では、シナプス・コプロセッサ112によって実装される関数のいずれもループを伴わない。
・v=合計(r[i])
・v=最大(r[i])
・v=最小(r[i])
ここで、vは、ソーマコア102に提供される減算器115の出力を表し、r[i]は、減算器115がシナプス・コプロセッサ112から受け取った入力を表す(同じシナプス・コプロセッサ112からの複数の値が複数のソーマグループを含む実装で得られる)。最大及び最小関数の各々は、(i)最大値又は最小値と、(ii)最大値又は最小値を与えるシナプス・コプロセッサ112のインデックス値iとの両方を返すことができる。Ψ()関数の結果は、1つ又は複数のレジスタを使用してソーマコア102に利用可能にすることができる。
P(x,y)=e-E(x,y)/Z (5)
ここで、Zは分配関数であり、最も簡単な形式のエネルギーe(x,y)は以下のように表すことができる。
is the local cluster’s coordinate: xはローカルクラスタの座標である)
変数×入次数×2入次数 (9)
このアルゴリズムは、上記の数の積を反復計算し、次に、2入次数のそのような積それぞれの変数×入次数の合計を計算する。
[実施例1]
装置であって、当該装置は、
複数の並列処理コアであって、各処理コアは、1つ又は複数の演算処理を実行して入力データを生成するように構成される、複数の並列処理コアと、
各処理コアに関連付けられた複数の並列コプロセッサと、
各処理コアからの前記入力データを各処理コアに関連付けられた前記複数のコプロセッサのうちの指定された1つに転送するように構成された複数の通信ラインであって、前記コプロセッサは、前記入力データを処理して出力データを生成するように構成される、複数の通信ラインと、
複数の減算回路であって、各処理コアは前記複数の減算回路のうちの1つに関連付けられ、各減算回路は、前記関連付けられた処理コアの各コプロセッサから前記出力データを受け取り、前記出力データに1つ又は複数の関数を適用し、且つ1つ又は複数の結果を前記関連付けられた処理コアに提供するように構成される、複数の減算回路と、を有する、
装置。
[実施例2]
前記処理コア、前記コプロセッサ、前記減算回路、及び前記通信ラインは、集積回路チップの複数の層に配置される、実施例1に記載の装置。
[実施例3]
前記処理コアは、各処理コアが前記通信ライン及び前記コプロセッサを介して他の全ての処理コアと直接的に通信できる点で完全に接続されている、実施例1に記載の装置。
[実施例4]
各処理コアは、
前記通信ラインを介した低遅延の送信動作、
前記処理コアの指定されたコプロセッサへの入力データの送信、及び
前記処理コアに関連付けられたコプロセッサをプログラミングすること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例1に記載の装置。
[実施例5]
各コプロセッサは、
特定のシーケンスの入力データを受け取り処理すること、
受け取った入力データ及び格納されたパラメータに対して1つ又は複数のプログラム可能な演算を実行すること、及び
出力データを減算回路に転送すること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例1に記載の装置。
[実施例6]
前記1つ又は複数のプログラム可能な演算は、加算、乗算、最小、最大、平方根の逆数、テスト値に基づく値の選択、及びコプロセッサの一意識別子の出力のうちの1つ又は複数を含む、実施例5に記載の装置。
[実施例7]
各減算回路は、
前記関連付けられた処理コアの前記コプロセッサから出力データを並列に受け取ること、
該受け取った出力データに対して1つ又は複数のプログラム可能な演算を実行すること、及び
1つ又は複数の結果を前記関連付けられた処理コアに転送すること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例1に記載の装置。
[実施例8]
前記1つ又は複数のプログラム可能な演算は、合計、最小、最大、及び値の選択のうちの1つ又は複数を含む、実施例7に記載の装置。
[実施例9]
前記コプロセッサ及び前記通信ラインは、前記処理コア同士の間に複数の通信チャネルを形成する、実施例1に記載の装置。
[実施例10]
各減算回路の結果は、以下のように規定され、
Ψjは、前記特定の処理コアjに関連する前記減算回路によって実行される関数を表し、
Φjは、前記特定の処理コアjに関連する前記コプロセッサによって実行される関数を表し、
xiは、i番目の処理コアによって生成された入力を表し、
pijは、1つ又は複数の状態変数又はローカル変数を表し、
Nは、処理コアの数を表す、
実施例1に記載の装置。
[実施例11]
前記Ψ及びΦは、それぞれ、前記減算回路及び前記コプロセッサの選択可能な関数を表す、実施例10に記載の装置。
[実施例12]
前記処理コア、前記コプロセッサ、及び前記減算回路は、複数のチャネルを介して通信するように構成され、
前記コプロセッサ及び前記減算回路は、前記コプロセッサ及び前記減算回路によって実行される演算が、特定の入力データが受け取られる前記チャネルに基づいて変化するように構成される、実施例1に記載の装置。
[実施例13]
前記処理コアは、第1の処理コア・グループを形成し、
当該装置は、少なくとも1つの追加の処理コア・グループをさらに有し、
前記コプロセッサは、前記少なくとも1つの追加の処理コア・グループから入力データを受け取るように構成される、実施例1に記載の装置。
[実施例14]
システムであって、当該システムは、
複数の集積回路デバイスであって、各集積回路デバイスは、
複数の並列処理コアであって、各処理コアは、1つ又は複数の演算処理を実行して入力データを生成するように構成される、複数の並列処理コアと、
各処理コアに関連付けられた複数の並列コプロセッサと、
各処理コアからの前記入力データを各処理コアに関連付けられた前記コプロセッサのうちの指定された1つに転送するように構成された複数の通信ラインであって、前記コプロセッサは、前記入力データを処理して出力データを生成するように構成される、複数の通信ラインと、
複数の減算回路であって、各処理コアは前記複数の減算回路のうちの1つに関連付けられ、各減算回路は、前記関連付けられた処理コアの各プロセッサから前記出力データを受け取り、前記出力データに1つ又は複数の関数を適用し、且つ1つ又は複数の結果を前記関連付けられた処理コアに提供するように構成される、複数の減算回路と、を含む、複数の集積回路デバイスと、
前記集積回路デバイス内の前記複数の通信ラインの少なくともいくつかを結合する少なくとも1つの高速接続と、を有する、
システム。
[実施例15]
各集積回路デバイスにおいて、各処理コアは、各処理コアが、前記通信ライン及び前記コプロセッサを介して他の全ての処理コアと直接的に通信することができるという点で完全に接続される、実施例14に記載のシステム。
[実施例16]
各処理コアは、
前記通信ラインを介した低遅延の送信動作、
前記処理コアの指定されたコプロセッサへの入力データの送信、及び
前記処理コアに関連付けられたコプロセッサをプログラミングすること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例14に記載のシステム。
[実施例17]
各コプロセッサは、
特定のシーケンスの入力データを受け取り処理すること、
該受け取った入力データ及び格納されたパラメータに対して1つ又は複数のプログラム可能な演算を実行すること、及び
出力データを減算回路に転送すること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例14に記載のシステム。
[実施例18]
前記1つ又は複数のプログラム可能な演算は、加算、乗算、最小、最大、平方根の逆数、テスト値に基づく値の選択、及びコプロセッサの一意識別子の出力のうちの1つ又は複数を含む、実施例17に記載のシステム。
[実施例19]
各減算回路は、
前記関連付けられた処理コアの前記コプロセッサから出力データを並列に受け取ること、
該受け取った出力データに対して1つ又は複数のプログラム可能な演算を実行すること、及び
1つ又は複数の結果を前記関連付けられた処理コアに転送すること、のうちの少なくとも1つをサポートする命令を実行するように構成される、実施例14に記載のシステム。
[実施例20]
前記1つ又は複数のプログラム可能な演算は、合計、最小、最大、及び値の選択のうちの1つ又は複数を含む、実施例19に記載のシステム。
[実施例21]
各減算回路の結果は、以下のように規定され、
Ψjは、前記特定の処理コアjに関連する前記減算回路によって実行される関数を表し、
Φjは、前記特定の処理コアjに関連する前記コプロセッサによって実行される関数を表し、
xiは、i番目の処理コアによって生成された入力を表し、
pijは、1つ又は複数の状態変数又はローカル変数を表し、
Nは、処理コアの数を表す、
実施例14に記載のシステム。
[実施例22]
前記処理コア、前記コプロセッサ、及び前記減算回路は、複数のチャネルを介して通信するように構成され、
前記コプロセッサ及び前記減算回路は、前記コプロセッサ及び前記減算回路によって実行される演算が、特定の入力データが受け取られる前記チャネルに基づいて変化するように構成される、実施例14に記載のシステム。
[実施例23]
各集積回路デバイスについて、
前記処理コアは、第1の処理コア・グループを形成し、
前記集積回路デバイスは、少なくとも1つの追加の処理コア・グループをさらに有し、
前記コプロセッサは、前記少なくとも1つの追加の処理コア・グループから入力データを受け取るように構成される、実施例14に記載のシステム。
[実施例24]
方法であって、当該方法は、
複数の並列処理コアを使用して入力データを生成するステップであって、各処理コアは1つ又は複数の演算処理を実行するように構成される、生成するステップと、
各処理コアについて、その処理コアからの前記入力データを、各処理コアの指定されたコプロセッサに公開するステップであって、各処理コアは複数の並列コプロセッサに関連付けられる、公開するステップと、
各処理コアについて、全ての処理コアからの前記入力データを処理して、その処理コアに関連付けられた前記コプロセッサを使用して出力データを生成するステップと、
各処理コアについて、その処理コアに関連付けられた前記コプロセッサからの前記出力データを低減して1つ又は複数の結果を生成するステップと、
各処理コアについて、1つ又は複数の結果をその処理コアに提供するステップと、を含む、
方法。
[実施例25]
複数の通信ラインが、前記入力データを前記処理コアから前記コプロセッサに転送する、実施例24に記載の方法。
[実施例26]
各処理コアを使用して、
前記通信ラインを介した低遅延の送信動作、
前記処理コアの指定されたコプロセッサへの入力データの送信、及び
処理コアに関連付けられたコプロセッサをプログラミングすること、のうちの少なくとも1つをサポートする命令を実行するステップをさらに含む、実施例24に記載の方法。
[実施例27]
各コプロセッサを使用して、
特定のシーケンスの入力データを受け取り処理すること、
該受け取った入力データ及び格納されたパラメータに対して1つ又は複数のプログラム可能な演算を実行すること、及び
出力データを、前記処理コアのうちの1つに関連付けられた前記コプロセッサからの前記出力データを1つ又は複数の結果に低減する減算回路に転送すること、のうちの少なくとも1つをサポートする命令を実行するステップをさらに含む、実施例24に記載の方法。
[実施例28]
前記1つ又は複数のプログラム可能な演算は、加算、乗算、最小、最大、平方根の逆数、テスト値に基づく値の選択、及びコプロセッサの一意識別子の出力のうちの1つ又は複数を含む、実施例27に記載の方法。
[実施例29]
各減算回路を使用して、
前記関連付けられた処理コアの前記コプロセッサから出力データを並列に受け取ること、
該受け取った出力データに対して1つ又は複数のプログラム可能な演算を実行すること、
1つ又は複数の結果を前記関連付けられた処理コアに転送すること、のうちの少なくとも1つをサポートする命令を実行するステップをさらに含む、実施例24に記載の方法。
[実施例30]
前記1つ又は複数のプログラム可能な演算は、合計、最小、最大、及び値の選択のうちの1つ又は複数を含む、実施例29に記載の方法。
[実施例31]
前記処理コアのうちの1つに関連付けられた前記コプロセッサからの前記出力データの各縮小の結果は、以下のように規定され、
Ψjは、前記特定の処理コアjに関連する前記縮小中に実行される関数を表し、
Φjは、前記特定の処理コアjに関連する前記コプロセッサによって実行される関数を表し、
xiは、i番目の処理コアの入力を表し、
pijは、1つ又は複数の状態変数又はローカル変数を表し、
Nは、処理コアの数を表す、
実施例24に記載の方法。
[実施例32]
前記処理コアは複数のチャネルを介して通信し、
前記入力データの処理及び前記出力データの縮小は、特定の入力データが受け取られるチャネルに基づいて変化する、実施例24に記載の方法。
[実施例33]
前記処理コア及びそれらに関連付けられたコプロセッサがグループに分割され、
各処理コアに関連付けられた前記コプロセッサは、前記処理コアからの入力データを1つ又は複数のグループで受け取る、実施例24に記載の方法。
[実施例34]
方法であって、当該方法は、
第1の処理コアに関連付けられた複数の並列コプロセッサによる実行のための第1の命令を第1の処理コアから発し、第1の処理コアに関連付けられた減算回路による実行のための第2の命令を第1の処理コアから発するステップと、
第1の処理コアを使用して入力データを生成するステップと、
前記コプロセッサを使用して第1の命令を実行して、前記コプロセッサにおいて第1の処理コアからの前記入力データ及び1つ又は複数の追加の処理コアからの入力データを処理し、出力データを生成するステップと、
前記減算回路を使用して第2の命令を実行して、前記出力データに1つ又は複数の関数を適用し、1つ又は複数の結果を生成するステップと、
該1つ又は複数の結果を前記処理コアに提供するステップと、を含む、
方法。
[実施例35]
第1の処理コアを使用して、
第1の処理コアに結合された通信ラインを介した低遅延の送信動作、
入力データを前記コプロセッサに送信すること、及び
前記コプロセッサをプログラミングすること、のうちの少なくとも1つをサポートする命令を実行するステップをさらに含む、実施例34に記載の方法。
[実施例36]
前記コプロセッサを使用して、
特定のシーケンスの入力データを受け取り処理すること、
該受け取った入力データ及び格納されたパラメータに対して1つ又は複数のプログラム可能な演算を実行すること、及び
出力データを前記減算回路に転送すること、のうちの少なくとも1つをサポートする第
1の命令を実行するステップをさらに含む、実施例34に記載の方法。
[実施例37]
前記減算回路を使用して、
前記コプロセッサから出の力データを並列に受け取ること、
該受け取った出力データに対して1つ又は複数のプログラム可能な演算を実行すること、
前記1つ又は複数の結果を前記処理コアに転送すること、のうちの少なくとも1つをサポートする第2の命令を実行するステップをさらに含む、実施例34に記載の方法。
Claims (12)
- 装置であって、当該装置は、
複数の処理コアであって、各処理コアは、1つ又は複数の演算処理を実行し、入力データを生成するように構成される、複数の処理コアと、
複数のセットのコプロセッサであって、各コプロセッサが前記処理コアのうちの異なる1つに一意に関連付けられ、各コプロセッサは、少なくとも1つの前記処理コアから前記入力データを受け取り、該入力データを処理し、出力データを生成するように構成される、複数のセットのコプロセッサと、
複数のリデューサ回路であって、各リデューサ回路が前記処理コアのうちの異なる1つに一意に関連付けられ、各リデューサ回路は、該リデューサ回路に一意に関連付けられた前記処理コアに関連付けられた前記コプロセッサのセット内の前記コプロセッサから前記出力データを受け取り、1つ又は複数の関数を前記出力データに適用し、前記リデューサ回路に一意に関連付けられた前記処理コアに1つ又は複数の結果を提供するように構成される、複数のリデューサ回路と、
前記処理コアと前記コプロセッサのうちの少なくともいくつかとを通信可能に結合する複数の通信リンクと、を含む、
装置。 - 前記通信リンクは、前記処理コアと前記コプロセッサのうちの少なくともいくつかとの間の直接接続を含む、請求項1に記載の装置。
- 前記通信リンクは、コプロセッサの1つ又は複数のチェーンの開始部に、前記処理コアのうちの少なくとも1つと1つ又は複数のコプロセッサとの間の1つ又は複数の直接接続を含む、請求項1に記載の装置。
- 前記通信リンクは、前記処理コアのうちの1つと前記コプロセッサのうちの1つとの間の直接接続を含み、
前記コプロセッサのうちの前記1つは、前記コプロセッサの複数の追加のコプロセッサに結合される、請求項1に記載の装置。 - 前記コプロセッサのうちの少なくともいくつかが、少なくとも1つのツリー状に配置される、請求項1に記載の装置。
- 前記通信リンクは、共有リソースへのリンクを含み、該共有リソースは、前記処理コアからの前記入力データを格納し、該入力データを前記コプロセッサに提供するように構成される、請求項1に記載の装置。
- 前記共有リソースは、共有メモリを含む、請求項6に記載の装置。
- 前記共有メモリは、複数のメモリアドレスを有する複数のメモリ位置を含み、
前記処理コアは、前記入力データを異なるメモリアドレスに書き込むように構成され、
前記コプロセッサは、前記異なるメモリアドレスから前記入力データを読み取るように構成される、請求項7に記載の装置。 - 装置であって、当該装置は、
N個の並列処理コアであって、各処理コアが、1つ又は複数の演算処理を実行し、入力データを生成するように構成される、N個の並列処理コアと、
N×N個のコプロセッサであって、各処理コアがN個の別個の並列コプロセッサに関連付けられ、各コプロセッサは、少なくとも1つの前記処理コアから前記入力データを受け取り、該入力データを処理し、出力データを生成するように構成される、N×N個のコプロセッサと、
N個のリデューサ回路であって、各処理コアが前記リデューサ回路のうちの別個の1つのリデューサ回路に関連付けられ、各リデューサ回路は、前記リデューサ回路に別個に関連付けられた前記処理コアのN個の前記コプロセッサから前記出力データを受け取り、1つ又は複数の関数を前記出力データに適用し、前記リデューサ回路に一意に関連付けられた前記処理コアに1つ又は複数の結果を提供するように構成される、N個のリデューサ回路と、
前記処理コアと前記コプロセッサのうちの少なくともいくつかとを通信可能に結合する複数の通信リンクと、を含む、
装置。 - Nは、少なくとも16の値を有する整数である、請求項9に記載の装置。
- 前記通信リンクは、共有リソースへのリンクを含み、該共有リソースは、前記処理コアからの前記入力データを格納し、該入力データを前記コプロセッサに提供するように構成される、請求項9に記載の装置。
- 前記共有リソースは共有メモリを含み、
前記共有メモリは、複数のメモリアドレスを有する複数のメモリ位置を含み、
前記処理コアは、前記入力データを異なるメモリアドレスに書き込むように構成され、
前記コプロセッサは、前記異なるメモリアドレスから前記入力データを読み取るように構成される、請求項11に記載の装置。
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CN113641627A (zh) | 2015-05-21 | 2021-11-12 | 高盛有限责任公司 | 通用并行计算架构 |
JP2018160180A (ja) * | 2017-03-23 | 2018-10-11 | 富士通株式会社 | 情報処理システム、情報処理装置および情報処理システムの制御方法 |
EP3607454A4 (en) * | 2017-04-06 | 2021-03-31 | Goldman Sachs & Co. LLC | PARALLEL MULTIPURPOSE COMPUTER ARCHITECTURE |
KR102586173B1 (ko) * | 2017-10-31 | 2023-10-10 | 삼성전자주식회사 | 프로세서 및 그 제어 방법 |
US11277455B2 (en) | 2018-06-07 | 2022-03-15 | Mellanox Technologies, Ltd. | Streaming system |
US20200106828A1 (en) * | 2018-10-02 | 2020-04-02 | Mellanox Technologies, Ltd. | Parallel Computation Network Device |
US11625393B2 (en) | 2019-02-19 | 2023-04-11 | Mellanox Technologies, Ltd. | High performance computing system |
EP3699770A1 (en) | 2019-02-25 | 2020-08-26 | Mellanox Technologies TLV Ltd. | Collective communication system and methods |
GB201904267D0 (en) * | 2019-03-27 | 2019-05-08 | Graphcore Ltd | A networked computer with multiple embedded rings |
CN110516332B (zh) * | 2019-08-15 | 2021-06-11 | 浪潮电子信息产业股份有限公司 | 并行计算结果的过滤方法及系统 |
US11750699B2 (en) | 2020-01-15 | 2023-09-05 | Mellanox Technologies, Ltd. | Small message aggregation |
US11252027B2 (en) | 2020-01-23 | 2022-02-15 | Mellanox Technologies, Ltd. | Network element supporting flexible data reduction operations |
US11876885B2 (en) | 2020-07-02 | 2024-01-16 | Mellanox Technologies, Ltd. | Clock queue with arming and/or self-arming features |
US11556378B2 (en) | 2020-12-14 | 2023-01-17 | Mellanox Technologies, Ltd. | Offloading execution of a multi-task parameter-dependent operation to a network device |
JP2023063815A (ja) | 2021-10-25 | 2023-05-10 | 株式会社Preferred Networks | コンパイラ装置、命令生成方法、プログラム、コンパイル方法及びコンパイラプログラム |
JPWO2023171278A1 (ja) * | 2022-03-09 | 2023-09-14 | ||
US11922237B1 (en) | 2022-09-12 | 2024-03-05 | Mellanox Technologies, Ltd. | Single-step collective operations |
TW202416129A (zh) * | 2022-10-10 | 2024-04-16 | 大陸商華為技術有限公司 | 資料處理方法及裝置、處理器、網路設備 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5242065B2 (ja) | 2007-02-22 | 2013-07-24 | 三菱重工環境・化学エンジニアリング株式会社 | 間接加熱式キルン |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6112287A (en) * | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
US4965717A (en) | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
DE68927474T2 (de) * | 1988-12-29 | 1997-05-22 | Sharp Kk | Neuro-Rechner |
US5247613A (en) * | 1990-05-08 | 1993-09-21 | Thinking Machines Corporation | Massively parallel processor including transpose arrangement for serially transmitting bits of data words stored in parallel |
JPH05242065A (ja) * | 1992-02-28 | 1993-09-21 | Hitachi Ltd | 情報処理装置及びシステム |
JP2561028B2 (ja) * | 1994-05-26 | 1996-12-04 | 日本電気株式会社 | サイドローブキャンセラ |
US6023753A (en) * | 1997-06-30 | 2000-02-08 | Billion Of Operations Per Second, Inc. | Manifold array processor |
US6389404B1 (en) * | 1998-12-30 | 2002-05-14 | Irvine Sensors Corporation | Neural processing module with input architectures that make maximal use of a weighted synapse array |
US6588008B1 (en) * | 2000-04-11 | 2003-07-01 | International Business Machines Corporation | Assembler tool for processor-coprocessor computer systems |
US6829697B1 (en) * | 2000-09-06 | 2004-12-07 | International Business Machines Corporation | Multiple logical interfaces to a shared coprocessor resource |
DE10061998A1 (de) * | 2000-12-13 | 2002-07-18 | Infineon Technologies Ag | Kryptographieprozessor |
US6839808B2 (en) * | 2001-07-06 | 2005-01-04 | Juniper Networks, Inc. | Processing cluster having multiple compute engines and shared tier one caches |
GB2378271B (en) * | 2001-07-30 | 2004-12-29 | Advanced Risc Mach Ltd | Handling of coprocessor instructions in a data processing apparatus |
US6934951B2 (en) * | 2002-01-17 | 2005-08-23 | Intel Corporation | Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section |
US6986023B2 (en) | 2002-08-09 | 2006-01-10 | Intel Corporation | Conditional execution of coprocessor instruction based on main processor arithmetic flags |
US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
US9292904B2 (en) * | 2004-01-16 | 2016-03-22 | Nvidia Corporation | Video image processing with parallel processing |
US20060179273A1 (en) | 2005-02-09 | 2006-08-10 | Advanced Micro Devices, Inc. | Data processor adapted for efficient digital signal processing and method therefor |
US7500083B2 (en) * | 2005-08-15 | 2009-03-03 | Silicon Informatics | Accelerated processing with scheduling to configured coprocessor for molecular data type by service and control coprocessor upon analysis of software code |
US20070204268A1 (en) | 2006-02-27 | 2007-08-30 | Red. Hat, Inc. | Methods and systems for scheduling processes in a multi-core processor environment |
US8136071B2 (en) * | 2007-09-12 | 2012-03-13 | Neal Solomon | Three dimensional integrated circuits and methods of fabrication |
US8046727B2 (en) * | 2007-09-12 | 2011-10-25 | Neal Solomon | IP cores in reconfigurable three dimensional integrated circuits |
US7941637B2 (en) * | 2008-04-15 | 2011-05-10 | Freescale Semiconductor, Inc. | Groups of serially coupled processor cores propagating memory write packet while maintaining coherency within each group towards a switch coupled to memory partitions |
US8374986B2 (en) * | 2008-05-15 | 2013-02-12 | Exegy Incorporated | Method and system for accelerated stream processing |
US9063783B2 (en) | 2008-11-24 | 2015-06-23 | Red Hat, Inc. | Coordinating parallel execution of processes using agents |
WO2011091323A1 (en) * | 2010-01-21 | 2011-07-28 | Qst Holdings, Llc | A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations |
US8492886B2 (en) * | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
US9043806B2 (en) * | 2010-04-30 | 2015-05-26 | Nec Corporation | Information processing device and task switching method |
US8949577B2 (en) * | 2010-05-28 | 2015-02-03 | International Business Machines Corporation | Performing a deterministic reduction operation in a parallel computer |
US20110314256A1 (en) * | 2010-06-18 | 2011-12-22 | Microsoft Corporation | Data Parallel Programming Model |
US8359453B2 (en) | 2010-09-13 | 2013-01-22 | International Business Machines Corporation | Real address accessing in a coprocessor executing on behalf of an unprivileged process |
US8965834B2 (en) | 2011-12-07 | 2015-02-24 | Extendabrain Corporation | Particle methods for nonlinear control |
US20130304990A1 (en) | 2012-05-08 | 2013-11-14 | International Business Machines Corporation | Dynamic Control of Cache Injection Based on Write Data Type |
US9063974B2 (en) * | 2012-10-02 | 2015-06-23 | Oracle International Corporation | Hardware for table scan acceleration |
US9367357B2 (en) * | 2013-01-18 | 2016-06-14 | Nec Corporation | Simultaneous scheduling of processes and offloading computation on many-core coprocessors |
US9146777B2 (en) * | 2013-01-25 | 2015-09-29 | Swarm Technology Llc | Parallel processing with solidarity cells by proactively retrieving from a task pool a matching task for the solidarity cell to process |
CN104956347B (zh) * | 2013-02-28 | 2018-05-22 | 英特尔公司 | 将一种互连协议的枚举和/或配置机制用于不同的互连协议 |
JP5660149B2 (ja) | 2013-03-04 | 2015-01-28 | 日本電気株式会社 | 情報処理装置、ジョブスケジューリング方法およびジョブスケジューリングプログラム |
US9497106B2 (en) * | 2013-04-06 | 2016-11-15 | Citrix Systems, Inc. | Systems and methods for synchronizing MSS and PMTU in Ncore and cluster systems |
CN105431819A (zh) * | 2013-09-06 | 2016-03-23 | 华为技术有限公司 | 异步处理器消除亚稳态的方法和装置 |
CN104391821A (zh) * | 2014-11-20 | 2015-03-04 | 天津大学 | 一种多核共享simd协处理器的系统级模型构建方法 |
US11449452B2 (en) | 2015-05-21 | 2022-09-20 | Goldman Sachs & Co. LLC | General-purpose parallel computing architecture |
US10210134B2 (en) | 2015-05-21 | 2019-02-19 | Goldman Sachs & Co. LLC | General-purpose parallel computing architecture |
CN113641627A (zh) | 2015-05-21 | 2021-11-12 | 高盛有限责任公司 | 通用并行计算架构 |
-
2016
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-
2018
- 2018-09-21 US US16/138,590 patent/US10810156B2/en active Active
- 2018-09-26 HK HK18112362.5A patent/HK1252999A1/zh unknown
-
2020
- 2020-03-02 AU AU2020201520A patent/AU2020201520C1/en active Active
- 2020-12-23 JP JP2020213356A patent/JP6997285B2/ja active Active
-
2021
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- 2021-12-16 JP JP2021203791A patent/JP7335312B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5242065B2 (ja) | 2007-02-22 | 2013-07-24 | 三菱重工環境・化学エンジニアリング株式会社 | 間接加熱式キルン |
Also Published As
Publication number | Publication date |
---|---|
US20160342568A1 (en) | 2016-11-24 |
AU2020201520C1 (en) | 2022-01-06 |
ES2929626T3 (es) | 2022-11-30 |
AU2020201520A1 (en) | 2020-03-19 |
AU2020201520B2 (en) | 2021-09-09 |
JP6816027B2 (ja) | 2021-01-20 |
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EP3298486B1 (en) | 2022-08-24 |
JP2022046557A (ja) | 2022-03-23 |
TW202201241A (zh) | 2022-01-01 |
EP3298486A1 (en) | 2018-03-28 |
US10108580B2 (en) | 2018-10-23 |
TWI747426B (zh) | 2021-11-21 |
TW202044059A (zh) | 2020-12-01 |
CN113641627A (zh) | 2021-11-12 |
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CN107636638B (zh) | 2021-10-26 |
WO2016187232A1 (en) | 2016-11-24 |
US10810156B2 (en) | 2020-10-20 |
CN107636638A (zh) | 2018-01-26 |
JP2018518753A (ja) | 2018-07-12 |
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US20190026248A1 (en) | 2019-01-24 |
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AU2021229205B2 (en) | 2021-10-21 |
EP3298486A4 (en) | 2019-01-16 |
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