JP7334752B2 - 電圧変換器 - Google Patents

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Description

本発明は、容量性電圧変換回路を備えた電圧変換器に関する。
スイッチトキャパシタ回路やチャージポンプ回路と称される容量性電圧変換回路を備えた電圧変換器は、トランスなどの誘導性素子が不要となることから、小型化が比較的容易である。そのため、小型・小電力用途の電源装置に適している。
容量性電圧変換回路の構成には様々なものがある。代表的なものとして、ディクソン型、シリーズパラレル型が挙げられる。他にもラダー型やフィボナッチ型など様々なものが存在する。複数のキャパシタ及び複数のスイッチにより構成されるキャパシタネットワーク回路は、少なくとも二つの接続状態を往来するよう制御されることで、入力電圧が降圧又は昇圧されて出力される。
特許文献１には、容量性電圧変換器を備えたＤＣ－ＡＣコンバータ（インバータ）が記載されている。このＤＣ－ＡＣコンバータは、インダクタとキャパシタとの共振を利用して、入力された直流電圧を正弦波状の交流電圧に変換して出力する。
特開平８－１１６６７９号公報
動作周波数に依存する損失は、大きく分けてキャパシタの電荷の移動に伴う損失と、各スイッチを駆動するために発生する損失である。前者の損失は、負荷の大きさと周波数とに依存した損失であり、負荷の大きさに比例して増加する。後者の損失は、負荷電流の依存性がなく、周波数のみに比例する損失である。そのため、無負荷又は軽負荷において、キャパシタ間の電荷の移動に伴う損失より、スイッチの駆動で発生する損失が大きい条件では、スイッチング周波数を低下させることで電圧変換効率の改善が期待できる。
また、一般的なチャージポンプはインダクタを備えず、キャパシタとスイッチもしくはダイオードで構成される。そのため、回路に流れる電流は、キャパシタ、配線の寄生抵抗及びスイッチの抵抗によって決定されるため、出力電流は、キャパシタの充電電流又は放電電流のような急峻でピーク値の高い電流になる。
このようなピーク値の非常に高い電流が流れる場合、その電流検出が困難である。また、電流のピーク値や充放電時間のばらつきを抑えることが困難である。そのため、この電流を検出してチャージポンプのスイッチング制御を行うことは非常に困難である。
そこで本発明の目的は、電流のピーク値を抑えることで電流検出を容易にし、また、電流のピーク値や充放電時間のばらつきを抑え、電流の検出結果に基づいてチャージポンプのスイッチング制御を行えるようにした電圧変換器を提供することにある。
本発明の電圧変換器は、入力電圧を入力し、前記入力電圧を出力電圧に変換して出力する容量性電圧変換回路部と、出力キャパシタと、前記容量性電圧変換回路部と前記出力キャパシタとの間に直列に接続されたインダクタと、電流検出部と、制御部と、を備える。そして、前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、前記電流検出部は、前記インダクタに流れる電流を検出し、前記制御部は、前記インダクタに流れる電流としきい値電流との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記スイッチを制御する。
本発明によれば、電流のピーク値を抑えることで電流検出が容易になり、また、電流のピーク値や充放電時間のばらつきが抑えられ、電流の検出結果に基づいてチャージポンプのスイッチング制御を行える。
図１は、第１の実施形態に係る電圧変換器１のブロック図である。 図２は電圧変換器１の回路図の一例である。 図３（Ａ）は図２に示す回路が第１接続状態Φ１のときの回路図である。図３（Ｂ）は、図３（Ａ）に示す回路において、電源のインピーダンスが高く、C10>>C11ではない場合の回路図である。図３（Ｃ）は、図３（Ａ）に示す回路において、電源のインピーダンスが十分に低い場合の回路図である。 図４は、図３（Ｂ）または図３（Ｃ）に示す回路をさらに合成した回路図である。 図５は、電圧変換器１における、共振周波数Ｆｈとスイッチング周期Ｔとスイッチング電流Ｉｓとの関係を示す波形図である。 図６は、電圧変換器における、共振周波数とスイッチング周期とスイッチング電流との関係を示す波形図である。 図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）は、電圧変換器１における、第１接続状態Φ１の期間と第２接続状態Φ２の期間との関係の例を示すタイムチャートである。 図８は、電圧変換器１におけるインダクタＬｘの電流ＩＬの波形図と、比較対象の、インダクタＬｘが無い場合での総出力電流の波形図である。 図９は、セラミックコンデンサにおけるＤＣバイアスと静電容量率との関係を示す図である。 図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）は、２通りのスイッチング周波数での、インダクタＬｘに流れる電流ILの波形図である。 図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）は、２通りのスイッチング周波数での、インダクタＬｘに流れる電流ILの波形図である。 図１２は、インダクタＬｘに流れる電流ILが0.1Aであるときの、スイッチング周波数Fsと共振周波数Fhとの関係に対する損失の大小を示す図である。 図１３は、インダクタＬｘに流れる電流ILが1Aであるときの、スイッチング周波数Fsと共振周波数Fhとの関係に対する損失の大小を示す図である。 図１４は、インダクタＬｘに流れる電流ILが5Aであるときの、スイッチング周波数Fsと共振周波数Fhとの関係に対する損失の大小を示す図である。 図１５は、インダクタＬｘに流れる電流ILが10Aであるときの、スイッチング周波数Fsと共振周波数Fhとの関係に対する損失の大小を示す図である。 図１６は第２の実施形態に係る電圧変換器２の回路図である。 図１７は第３の実施形態に係る電圧変換器３のブロック図である。 図１８は第４の実施形態に係る電圧変換器のブロック図である。 図１９は第４の実施形態に係る別の電圧変換器のブロック図である。 図２０は第５の実施形態に係る電圧変換器５のブロック図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は、第１の実施形態に係る電圧変換器１のブロック図である。電圧変換器１は、入力電圧Ｖｉｎを入力し、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換して出力する容量性電圧変換回路部１０と、出力キャパシタＣｏｕｔと、容量性電圧変換回路部１０と出力キャパシタＣｏｕｔとの間に直列に接続されたインダクタＬｘと、容量性電圧変換回路部１０の出力部に設けられた中間キャパシタＣｘと、電流検出部２１と、電圧検出部１３と、制御部１７と、を備える。
電流検出部２１は抵抗素子Ｒｘと差動増幅回路１４とで構成されている。電流検出部２１はインダクタＬｘに流れる電流を検出する。出力キャパシタＣｏｕｔは本発明における「出力キャパシタ」に相当する。また、インダクタＬｘは本発明における「インダクタ」に相当する。
電圧変換器１は、入力端子１０１に接続される入力電源の入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに降圧して負荷ＲＬに供給する。電圧変換器１には入力電流Ｉｉｎが入力され、負荷ＲＬへ出力電流Ｉｏｕｔが出力される。
電圧検出部１３は差動増幅回路１４の出力電圧を増幅する。制御部１７は電圧検出部１３の出力電圧としきい値とを比較して、しきい値を超えるとき、容量性電圧変換回路部１０内のスイッチの状態を切り替える。つまり、制御部１７は、インダクタＬｘに流れる電流としきい値電流との比較に応じ、スイッチが少なくとも２つの状態を往来するようにスイッチを制御する。
図２は電圧変換器１の回路図の一例である。容量性電圧変換回路部１０は、並列接続された第１容量性電圧変換回路１１と、第２容量性電圧変換回路１２とを備える。第１容量性電圧変換回路１１と第２容量性電圧変換回路１２の構成は同じである。第１容量性電圧変換回路１１には、複数のフライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び複数のスイッチＳ１１１，Ｓ１１２，Ｓ１１３，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１１７が配されている。第２容量性電圧変換回路１２には、複数のフライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び複数のスイッチＳ１２１，Ｓ１２２，Ｓ１２３，Ｓ１２４，Ｓ１２５，Ｓ１２６，Ｓ１２７が配されている。
容量性電圧変換回路部１０は、集積回路やチップ部品などのデバイスが回路基板などに実装されてなる。インダクタＬｘと出力キャパシタＣｏｕｔは、例えばそれぞれ回路基板に実装された個別のチップ部品である。フライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び出力キャパシタＣｏｕｔは、例えば回路基板に実装されたセラミックコンデンサである。この構成では、大容量のセラミックコンデンサによって実装面積を抑えることが容易となる。
制御部１７は、第１容量性電圧変換回路１１及び第２容量性電圧変換回路１２をインターリーブ制御する。図２に示す例で、スイッチＳ１１１，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１２２，Ｓ１２３，Ｓ１２７がＯＮ状態であり、且つ、スイッチＳ１１２，Ｓ１１３，Ｓ１１７，Ｓ１２１，Ｓ１２４，Ｓ１２５，Ｓ１２６がＯＦＦ状態のときを第１接続状態Φ１とする。また、スイッチＳ１１１，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１２２，Ｓ１２３，Ｓ１２７がＯＦＦ状態であり、且つ、スイッチＳ１１２，Ｓ１１３，Ｓ１１７，Ｓ１２１，Ｓ１２４，Ｓ１２５，Ｓ１２６がＯＮ状態のときを第２接続状態Φ２とする。
また、スイッチ全てをＯＦＦ状態とし、貫通電流などの不要電流による好ましくない電力消費を回避するための第３の接続状態を設け、この第３状態を、第１接続状態から第２接続状態へ遷移する際の、または第２接続状態から第１接続状態へ遷移する際の、中間状態として利用してもよい。本実施形態では説明の簡略化のために第３の接続状態は省略して説明する。
図３（Ａ）は図２に示す回路が第１接続状態Φ１のときの回路図である。
図３（Ｂ）は、図３（Ａ）に示す回路において、電源のインピーダンスが高く（無視できない或る値を有していて）、キャパシタＣ１０，Ｃ１１のキャパシタンスをそれぞれC10，C11で表すとき、C10>>C11ではない場合の回路図である。
図３（Ｃ）は、図３（Ａ）に示す回路において、電源のインピーダンスが十分に低い場合の回路図である。また、図３（Ｃ）は、キャパシタＣ１０のキャパシタンスがキャパシタＣ１１のキャパシタンスより充分に大きい場合（C10>>C11である場合）の回路図でもある。つまり、電源のインピーダンスが無視できない或る値であっても、C10>>C11であれば、キャパシタＣ１０が電源のインピーダンスを実質的に見えなくするので、この状態は、等価的に図３（Ｃ）に示す回路で表される。
なお、図３（Ｂ）、図３（Ｃ）においては、各スイッチのオン抵抗ＲＯＮは無視できるほど小さい値であるものとしている。
図４は、図３（Ｂ）または図３（Ｃ）に示す回路をさらに合成した回路図である。この図４に表すように、図１に示した容量性電圧変換回路部１０とＬＣ回路２０とによって、インダクタＬｘの入力端に合成キャパシタＣＩＮが配され、インダクタＬｘの出力端に主にキャパシタＣｏｕｔによるキャパシタＣＯＵＴが配されたＬＣ共振回路が構成される。このＬＣ共振回路に共振電流Ｉｈが流れる。
電源のインピーダンスが高く、且つキャパシタＣ１０のキャパシタンスが小さい（C10>>C11でない）場合、すなわち等価的に図３（Ｂ）で表せる場合の合成キャパシタＣＩＮのキャパシタンスCinは次式で表される。
Figure 0007334752000001
また、電源のインピーダンスが十分に低い理想的な電源である場合、または、電源のインピーダンスが無視できない或る値であっても、C10>>C11である場合、すなわち等価回路が図３（Ｃ）で表せる場合の合成キャパシタＣＩＮのキャパシタンスCinは次式で表される。
Figure 0007334752000002
また、図４に示す共振回路の共振周波数Fhは次式で求められる。
Figure 0007334752000003
インダクタＬｘに流れる電流としきい値電流との比較に応じ、スイッチが少なくとも２つの状態を往来することで生じるスイッチのスイッチング周波数は、最低周波数と最高周波数との範囲内に収まるように、電流検出部２１による検出値又はしきい値電流が設定されている。したがって、制御部１７は、最高周波数と最低周波数とを含む条件により設定される周波数でスイッチを制御する。
最低周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より低い周波数に設定されている。
最高周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より高い周波数に設定されている。
上記最低周波数及び最高周波数の規定は、インダクタＬｘに流れる電流の検出値に対する制御又はしきい値電流の制御によって行う。例えば、インダクタＬｘに流れる電流がしきい値電流を超えるまでに要する時間は、しきい値電流を下げるほど早まるので、しきい値電流を下げるほど、スイッチング周波数が高まる。逆に、しきい値電流を上げるほど、スイッチング周波数が低下する。このように、しきい値電流の設定によってスイッチング周波数が変化し、しきい値電流の制御によって、スイッチング周波数の最低周波数及び最高周波数を規定することができる。同様に、インダクタＬｘに流れる電流がしきい値電流を超えるまでに要する時間は、インダクタＬｘに流れる電流の検出値に加算するＤＣバイアス値を高めるほど早まるので、ＤＣバイアス値を高めるほど、スイッチング周波数が高まる。逆に、インダクタＬｘに流れる電流の検出値に加算するＤＣバイアス値を下げるほど、スイッチング周波数は低下する。
本実施形態では、しきい値電流は０未満に設定している。このことにより、スイッチング周波数は共振周波数より低くなる。その結果、無負荷時又は軽負荷時においては、スイッチの駆動で発生する損失が軽減され、電圧変換効率が高まる。
なお、理解の容易性を考慮して、第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とを独立した回路で表したが、並列接続されるキャパシタ（二重に接続されるキャパシタ）は単一のキャパシタで構成することができる。例えば、キャパシタＣ１０，Ｃ１０やキャパシタＣｘ，Ｃｘはそれぞれ単一化できる。また、スイッチについても同様に、二重関係にあるスイッチは共用化できる。これらのことで部品点数を削減できる。
図５は、電圧変換器１における、共振周波数Ｆｈとスイッチング周期Ｔとスイッチング電流Ｉｓとの関係を示す波形図である。ここでは、第１接続状態Φ１の期間Ｔ１と、第２接続状態Φ２の期間Ｔ２の合計値をスイッチング周期Ｔとしている。
スイッチング周波数Ｆｓはスイッチング周期Ｔの逆数である。全てのスイッチをオフさせるブランクタイムなどを考慮しない場合、Ｔ＝Ｔ１＋Ｔ２となり、Ｆｓ＝１／Ｔが成立する。説明を簡略化するために、この条件にて説明を行う。図５中のスイッチング電流Ｉｓの波形は、スイッチＳ１１１を流れる電流波形を模擬している。ここでは出力に向かう方向を正としている。
容量性電圧変換回路部１０から容量性または抵抗性の負荷ＲＬに電力伝送を行う場合、共振周波数Ｆｈはスイッチング周波数Ｆｓよりも非常に高くなり（Ｆｈ＞＞Ｆｓ）、図５に示すように、非常に大きなピーク電流が発生するため、損失が大きくなる。一方、出力端子２０１側にインダクタＬｘを接続すると、誘導性の性質が現れて、共振周波数Ｆｈはスイッチング周波数Ｆｓよりもやや高い状態（Ｆｈ＞Ｆｓ）となり、図５に示すように、スイッチング電流Ｉｓが負に振れる期間が生じる。また、インダクタＬｘのインダクタンスを大きくすると、共振周波数Ｆｈはスイッチング周波数Ｆｓよりも低くなり（Ｆｈ＜Ｆｓ）、図５に示すように、スイッチング電流Ｉｓに負電流期間が生じず、非常に小さな値で推移する。
平均出力電流が大きくて、電流が流れることによる導体損失が、スイッチング損失＋スイッチの駆動損失以上になる場合、すなわち重負荷の場合、容量性電圧変換回路部１０の出力電流は、各スイッチを流れる合計電流であり、当該合計電流の平均値により求まる。図５に示した３条件に関して、電圧変換器１の総出力電流がＩｏｕｔであるとき、スイッチＳ１１１の電流を示している各波形の平均電流値はＩｏｕｔの３分の１となる。そのため、図５における電流波形が負に振れた場合、つまり逆方向電流が流れた場合は、第１接続状態Φ１の期間Ｔ１内において、同等の正方向電流を補う必要が生じる。そのため、スイッチを流れる電流の絶対値が増加し、スイッチの熱損失も増加することになり、結果的に効率が低下してしまう。
したがって、スイッチング周波数Ｆｓを共振周波数Ｆｈより高めることで重負荷の損失を軽減できる。
一方、導体損失が、スイッチング損失＋スイッチの駆動損失以下になる場合、すなわち無負荷又は軽負荷の場合、スイッチング損失やスイッチの駆動損失が支配的であるため、スイッチング周波数Ｆｓが共振周波数Ｆｈを下回る状態とすることで、効率の改善が期待できる。
ＬＣ共振現象による電流は、本実施形態の回路構成によれば、インダクタを流れる電流を観測することで効果的に確認することができる。その波形の例を図６に示す。図６において、各波形の平均電流値は、電圧変換器の出力電流に等しい。一方、共振周波数Ｆｈとスイッチング周波数Ｆｓとの関係により、図５と同様に、各波形はそれぞれ異なる形状や波高値を持つ。
共振周波数Ｆｈの逆数である共振周期Ｔｈは、特に第１接続状態Φ１の期間Ｔ１が共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より大きいＴ１＞Ｔｈ／２となる条件下では、電流が逆方向に流れる区間が存在する。本構成では電力伝送として２つの接続状態が備えられているため、第１接続状態Φ１の期間Ｔ１は共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より小さいＴ１＜Ｔｈ／２となる条件を満たす必要がある。また、第２接続状態Φ２の期間Ｔ２が共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より小さいＴ２＜Ｔｈ／２となる条件を満たす必要がある。なお、デッドタイムなどの非接続状態においてはその限りではない。
上述の通り、共振周波数Ｆｈがスイッチング周波数Ｆｓよりも高い場合、すなわち重負荷の場合、逆方向電流及び順方向電流によってスイッチを通過する電流量が増え、損失が増大する。スイッチの熱損失ＰＬＳは、スイッチのオン抵抗ＲＯＮにスイッチに流れる電流Ｉｓの２乗を乗じた値を時間積分したものである。つまり、電流のピークを単純にフィルタ等で軽減すればよいというわけではない。インダクタを設けたために、または寄生インダクタンスにより、損失が増大する場合も生じ得る。本実施形態に係る共振周波数Ｆｈの算定に基づき、スイッチのオン時間を適切に制御することによって、電圧変換効率を高めることができる。
そのため、本実施形態では、制御部１７は、容量性電圧変換回路部１０のキャパシタンス、出力キャパシタＣｏｕｔのキャパシタンス及びインダクタＬｘのインダクタンスにより定まる共振周波数Ｆｈ以上のスイッチング周波数Ｆｓでスイッチングを行う構成となっている。言い換えれば、オン周期ＴＮが、共振周期Ｔｈの半分のＴｈ／２以下となるスイッチング周期でスイッチングをおこなう。ここで、Ｎは容量性電圧変換回路の接続状態を示す整数であり、この例でＴＮは、Ｔ１またはＴ２である。
スイッチング周波数Ｆｓが共振周波数Ｆｈよりも低い場合、すなわち重負荷の場合、逆方向電流が流れることに伴って、それと同等の順方向電流が流れることとなり、電圧変換効率は低下する。スイッチング周波数Ｆｓが共振周波数Ｆｈ以上である場合、逆方向電流が流れず、電圧変換効率は改善される。こちらも同様に時間軸に置き換えるならば、スイッチング周期Ｔが共振周期Ｔｈの半分よりも短ければ効率が最大限に改善されるといえる。
図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）は、電圧変換器１における、第１接続状態Φ１の期間と第２接続状態Φ２の期間との関係の例を示すタイムチャートである。図７（Ａ）は、第１接続状態Φ１の期間と第２接続状態Φ２の期間とが等しく、且つ、スイッチング周期Ｔが第１接続状態Φ１の期間Ｔ１と第２接続状態Φ２の期間Ｔ２との合計値である例である。つまり、スイッチングのデューティ比は０．５である。この場合、スイッチング周波数Ｆｓは共振周波数Ｆｈより高い。一方、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）に示すように、デッドタイムなどのブランク時間を挿入し、オンデューティを５０％より少ない値にすることも可能である。この場合は、前述のとおり、スイッチング周期Ｔは共振周期Ｔｈの半分より短い。
平均出力電流が小さい場合（つまり負荷が比較的軽い場合）、スイッチング周波数Ｆｓが共振周波数Ｆｈより高くなったら（スイッチング損失＋スイッチの駆動損失）≧導通損失となるおそれがある。そこで、スイッチング周波数を低減することで、スイッチの駆動に係る損失を低減させ、効率を向上させる。このような場合においても、スイッチング周期と共振周期とを上述の関係に保つことが重要である。
上記以外の方法としては、図７（Ｅ）のように、第１接続状態Φ１の期間と第２接続状態Φ２の期間をそれぞれ長くすることで、スイッチングのデューティ比を０．５に保ったまま、スイッチング周期を長くする方法がある。この制御方法は、スイッチング周波数Ｆｓと共振周波数Ｆｈとの関係が維持できている範囲内で実行可能である。
図８中の電流ＩＬはインダクタＬｘに流れる電流の波形であり、電流ＩｏｕｔはインダクタＬｘが無いときの総出力電流の波形である。
インダクタＬｘを有しない場合、電流Ｉｏｕｔのリップルは非常に大きい。そのため、出力電流Ｉｏｕｔを帰還情報として用い、しきい値電流と比較することでスイッチングを行うと、安定した帰還動作ができない。
これに対して、本実施形態では、インダクタＬｘに流れる電流ＩＬのリップルは小さい。そのため、電流ＩＬを帰還情報として用い、しきい値電流と比較することでスイッチングを行うと、非常に安定した帰還動作ができる。
図９は、セラミックコンデンサにおけるＤＣバイアスと静電容量率との関係を示す図である。つまり、セラミックコンデンサによるフライングキャパシタのキャパシタンスは、印加電圧に応じて大幅に変化する。このように、フライングキャパシタに印加される電圧は、入力電圧に従って変化する。しかし、［数３］に示したとおり、共振周波数は共振回路のキャパシタンスによって変化する。そのため、印加電圧が変化する場合に、共振周波数付近の周波数でスイッチング周波数を固定することは非常に困難である。
なお、インダクタＬｘに流れる電流ＩＬの振幅の大きさは負荷電流に比例する。帰還制御は、負荷電流が規定値下がった場合に帰還制御をかけて、電流ＩＬを引き上げる。負荷電流が大きいときほど電流ＩＬの垂れ下がりが早くなり、出力電圧Ｖｏｕｔの引き上げ速度が速くなる。つまりスイッチング周波数は高まる。逆に、負荷電流が小さいときはスイッチング周波数が低下する。
図１に示した制御部１７は、スイッチング周波数の最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチをスイッチングする。そして、最低周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より低い周波数に設定している。このことにより、例えば、可聴周波数でスイッチングされることによる可聴音雑音の発生（音鳴り）を抑制する。
また、図１に示した制御部１７は、スイッチング周波数の最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチをスイッチングする。そして、最高周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より高い周波数に設定している。このことにより、スイッチング周波数がスイッチの駆動可能な周波数帯域から外れることを防止できる。すなわち、常に、スイッチの駆動可能な周波数帯内でスイッチングできるようになる。
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）は、２通りのスイッチング周波数での、インダクタＬｘに流れる電流ILの波形図である。図１０（Ａ）はインダクタＬｘに流れる電流ILが、IL=0.1Aであるときの波形図であり、図１０（Ｂ）はIL=1Aであるときの波形図であり、図１０（Ｃ）はIL=5Aであるときの波形図であり、図１０（Ｄ）はIL=10Aであるときの波形図である。
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）において、電流IL1は、スイッチング周波数Fsが共振周波数Fhの２倍であるときの、インダクタＬｘに流れる電流ILの波形である。電流IL2は、Fs = 1 / (Fh*(100%+1%*1))であるときのインダクタＬｘに流れる電流ILの波形である。つまり、インダクタＬｘに流れる電流が０を経過してから、共振周期の１％だけ下回ったときにスイッチングした場合の、インダクタＬｘに流れる電流ILの波形である。
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）は、２通りのスイッチング周波数での、インダクタＬｘに流れる電流ILの波形図である。図１１（Ａ）はインダクタＬｘに流れる電流ILが、IL=0.1Aであるときの波形図であり、図１１（Ｂ）はIL=1Aであるときの波形図であり、図１１（Ｃ）はIL=5Aであるときの波形図であり、図１１（Ｄ）はIL=10Aであるときの波形図である。
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）において、電流IL1は、スイッチング周波数Fsが共振周波数Fhの２倍であるときの、インダクタＬｘに流れる電流ILの波形である。電流IL2は、Fs = 1 / (Fh*(100%+1%*15))であるときのインダクタＬｘに流れる電流ILの波形である。つまり、インダクタＬｘに流れる電流が０を経過してから、共振周期の１５％だけ下回ったときにスイッチングした場合の、インダクタＬｘに流れる電流ILの波形である。
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）に表れているように、スイッチング周波数Fsが高い（共振周波数fhの2倍）では、インダクタＬｘに流れる電流ILの実効値は低い。
また、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）に表れているように、インダクタＬｘに流れる電流ILが０を経過してから、共振周期の１％を経過したときにスイッチングすると、つまり、電流ILが０を経過してからの期間が短いと、インダクタＬｘに流れる電流ILの実効値は小さい。また、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）に表れているように、インダクタＬｘに流れる電流ILが０を経過してから、共振周期の１５％を経過したときにスイッチングすると、つまり、電流ILが０を経過してからの期間が長いと、インダクタＬｘに流れる電流ILの実効値は大きい。
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）に表れているように、インダクタＬｘに流れる電流ILは、０．１Ａ以上５Ａ以下の範囲内にあることが好ましい。
図１２、図１３、図１４、図１５は、スイッチング周波数Fsと共振周波数Fhとの関係に対する、容量性電圧変換回路を備えた電圧変換器の全損失を示す図である。これらの図において、横軸はFs / Fhであり、縦軸は容量性電圧変換回路を備えた電圧変換器の全損失である。ただし、図１２、図１３、図１４、図１５において、縦軸のスケールは異なっていて、相対値な概念を示している。
図１２はインダクタＬｘに流れる電流ILが0.1Aであるときの特性であり、図１３はインダクタＬｘに流れる電流ILが1Aであるときの特性であり、図１４はインダクタＬｘに流れる電流ILが5Aであるときの特性であり、図１５はインダクタＬｘに流れる電流ILが10Aであるときの特性である。
図１２に表れているように、無負荷又は軽負荷である場合、すなわちスイッチング周波数に依存するスイッチング損失及びスイッチの駆動損失が大きい場合、スイッチング周波数の低い領域で低損失となる。また、図１３に表れているように、軽負荷でスイッチング周波数に依存する損失が大きい場合、導体損失の割合が大きい場合、共振周波数に近い領域で損失が低くなる。また、図１４、図１５、に表れているように、重負荷で導体損失の割合が大きい場合、共振周波数を外れる領域で導体損失が大きくなる。
上述のように、スイッチング周波数が共振周波数に近接することにより、インダクタＬｘに流れる電流が大きくなるので軽負荷時の効率を向上させ、重負荷時の損失を維持することが可能である。
また、図１４、図１５に表れているように、インダクタＬｘに流れる電流ILが５Aを超えると、全損失のうち導体損失が支配的になる。そのため、５A以下の領域においては効率改善が期待できる。なお、インダクタＬｘに流れる電流ILが０．１Aより低い場合、インダクタＬｘに流れる電流ILの絶対値が小さくなり、測定が比較的困難となる。
《第２の実施形態》
第２の実施形態では、フライングキャパシタ及びスイッチの構成を部分的に共用した電圧変換器について例示する。
図１６は第２の実施形態に係る電圧変換器２の回路図である。この電圧変換器２は、全体を二重構成にせず、部分的に二重構成にして、インターリーブ動作させる回路で構成されている。図２と対比すれば明らかなように、フライングキャパシタＣ１０は、第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とで共用している。中間キャパシタＣｘも第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とで共用している。スイッチＳ１１２，Ｓ１１４，Ｓ１１５，Ｓ１１７は、正負のパルスを生成しているので、それらスイッチの接続順番を見直すことで共有が可能である。
《第３の実施形態》
第３の実施形態では、誘導性コンバータを備える電圧変換器について例示する。
図１７は第３の実施形態に係る電圧変換器３のブロック図である。本実施形態では、誘導性降圧コンバータ３０が容量性電圧変換回路部１０の後段に接続される。
誘導性降圧コンバータ３０は、整流スイッチ素子Ｑ１１と、転流スイッチ素子Ｑ１２と、インダクタＬｘと、キャパシタＣｏｕｔと、ドライバ３１とを有する。整流スイッチ素子Ｑ１１はｐ型ＭＯＳ－ＦＥＴである。転流スイッチ素子Ｑ１２はｎ型ＭＯＳ－ＦＥＴである。ドライバ３１は、整流スイッチ素子Ｑ１１と転流スイッチ素子Ｑ１２とを交互にスイッチングする。なお、この降圧コンバータ３０を複数回路設け、それらを並列に接続してインターリーブ動作させてもよい。
《第４の実施形態》
第４の実施形態では、複数の容量性電圧変換回路部を備える電圧変換器と、複数の容量性電圧変換回路部の主要部を備える電圧変換器について例示する。
図１８は第４の実施形態に係る電圧変換器のブロック図である。この電圧変換器は、３つの電圧変換器１Ａ，１Ｂ，１Ｃを備える。電圧変換器１Ａ，１Ｂ，１Ｃそれぞれは、容量性電圧変換回路部１０、電圧検出部１３、制御部１７、インダクタＬｘ及び出力キャパシタＣｏｕｔを備える。
３つの容量性電圧変換回路部１０の入力は並列に接続されていて、入力電圧Ｖｉｎの入力端子１０１は共通である。また、出力キャパシタＣｏｕｔは並列に接続されていて、出力電圧Ｖｏｕｔの出力端子２０１は共通である。
このように、複数の電圧変換器１Ａ，１Ｂ，１Ｃを並列接続する場合でも、電圧変換器１Ａの電流検出部２１は、インダクタＬｘに流れる電流ＩＬを検出する。同様に、電圧変換器１Ｂの電流検出部２１は、インダクタＬｘに流れる電流ＩＬを検出し、電圧変換器１Ｃの電圧検出部１３は、電圧変換器１Ｃの電流検出部２１は、インダクタＬｘに流れる電流ＩＬを検出する。
ここで、仮に、各電圧変換器が、出力電圧Ｖｏｕｔとしきい値電圧との比較結果に応じてスイッチの状態を切り替える構成であり、かつ電圧変換器ごとに上記しきい値電圧に誤差があると、出力電圧Ｖｏｕｔと比較するしきい値電圧の高い電圧変換器のみが動作してしまう。つまり、従来の構成では、リップルの小さな共通の出力電圧Ｖｏｕｔを検出するので、しきい値電圧の高い電圧変換器の負荷率が高まってしまい、複数の電圧変換器のバランスがくずれてしまう。比較機構にオフセットが存在しない場合は同一周波数でスイッチング動作するものの、個別に設けられた電圧変換器を並列に並べる場合には現実的ではない。さらに、容量性電圧変換回路の各キャパシタのキャパシタンスがばらつく場合、電荷伝送能力がばらつくため、電圧変換器間の出力電流がばらついてしまう。
一方、本実施形態によれば、共通の出力電圧Ｖｏｕｔではなく、各電圧変器のインダクタＬｘに流れる電流ＩＬを検出して帰還するので（その容量性電圧変換回路部１０のスイッチをスイッチング制御するので）、並列動作するそれぞれのコンバータが、バランスよく動作する。つまり、本実施形態の各電圧変換器１Ａ，１Ｂ，１ＣがインダクタＬｘにより分離され、電圧変換器１Ａ，１Ｂ，１Ｃそれぞれのフライングキャパシタ、中間キャパシタＣｘ、及びスイッチの抵抗成分などにより決定される放電レートにより定まる速度で電流ＩＬが低下する。そのため、並列接続された電圧変換器１Ａ，１Ｂ，１Ｃそれぞれの特性に応じたリップル電圧により、それぞれが自身に対する負荷に応じた最適な動作周波数で動作することができる。その結果、並列動作において各電圧変換器の各キャパシタのキャパシタンスばらつきや、電圧変換能力差が存在しても、それぞれの動作周波数で損失や熱バランスをとることができる。
図１９は本実施形態の別の電圧変換器のブロック図である。この電圧変換器は、入力電圧Ｖｉｎを入力し、入力電圧Ｖｉｎを電圧変換して出力する３つの容量性電圧変換回路部１０と、単一の（共通の）出力キャパシタＣｏｕｔと、３つの容量性電圧変換回路部１０と出力キャパシタＣｏｕｔとの間にそれぞれ直列に接続されたインダクタＬｘと、容量性電圧変換回路部１０ごとに設けられた、電流検出部２１、電圧検出部１３及び制御部１７と、を備える。
容量性電圧変換回路部１０は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタＣｘと、を含む。電流検出部２１及び電圧検出部１３は、インダクタＬｘに流れる電流ＩＬをそれぞれ検出する。
容量性電圧変換回路部１０ごとに設けられた制御部１７は、電圧検出部１３の検出結果と、しきい値電流との比較に応じ、スイッチが少なくとも２つの状態を往来するように容量性電圧変換回路部１０ごとに設けられたスイッチを制御する。
図１９に示した構成の電圧変換器の場合も、共通の出力電圧Ｖｏｕｔではなく、各電圧変器のインダクタＬｘに流れる電流ＩＬを検出して帰還するので（その容量性電圧変換回路部１０のスイッチをスイッチング制御するので）、図１８に示した電圧変換器と同様の作用効果を奏する。つまり、並列動作において各電圧変換器の各キャパシタのキャパシタンスばらつきや、電圧変換能力差が存在しても、それぞれの動作周波数で損失や熱バランスをとることができる。
図１８及び図１９に示した電圧変換器では３つの容量性電圧変換回路部１０を備える電圧変換器について例示したが、容量性電圧変換回路部１０の数はこれに限らない。また、偶数の容量性電圧変換回路部１０を備える場合には、次に示す構成であれば、特有の効果を奏する。つまり、偶数の容量性電圧変換回路部１０を並列に接続し、入力電圧の入力端子１０１を共通とし、出力電圧の出力端子２０１を共通とし、容量性電圧変換回路部１０は、複数のスイッチの接続状態によって、少なくとも第１接続状態と第２接続状態とを有することとし、第１接続状態における、容量性電圧変換回路部１０の中間キャパシタ、出力キャパシタ及びインダクタにより定まる第１共振周波数と、第２接続状態における、容量性電圧変換回路部の中間キャパシタ、出力キャパシタ及びインダクタにより定まる第２共振周波数とを等しくする。このことにより、共振周波数とスイッチング周波数との関係性の制御が容易となる。
《第５の実施形態》
第５の実施形態では、インダクタＬｘに流れる電流ＩＬを検出する回路が、これまでに示した回路とは異なる構成の例について例示する。
図２０は第５の実施形態に係る電圧変換器５のブロック図である。電圧変換器５は、入力電圧Ｖｉｎを入力し、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換して出力する容量性電圧変換回路部１０と、出力キャパシタＣｏｕｔと、容量性電圧変換回路部１０の出力部に設けられた中間キャパシタＣｘと、電流検出部２１と、電圧検出部１３と、制御部１７と、を備える。
前記電流検出部２１は、容量性電圧変換回路部１０と出力キャパシタＣｏｕｔとの間に直列に接続されたインダクタＬｘ及びその直流抵抗成分ＤＣＲと、抵抗素子ＲｐとキャパシタＣｐとの直列回路を備え、当該直列回路はインダクタＬｘ及びその直流抵抗成分ＤＣＲの直列回路に並列接続されている。差動増幅回路１４は、キャパシタＣｐの両端電圧を検出する。電圧検出部１３及び制御部１７の作用は第１～第４の実施形態で示したとおりである。
図２０において、抵抗素子ＲｐとキャパシタＣｐを［数４］のように設定することで、キャパシタＣｐの両端電圧波形は、インダクタＬｘに流れる電流ＩＬの波形と相似形となる。
Figure 0007334752000004
したがって、キャパシタＣｐの電圧を検出することによって、インダクタＬｘに流れる電流を検出することができる。
本実施形態によれば、インダクタＬｘに直列に抵抗素子Ｒｘを挿入しないので、抵抗素子Ｒｘによる電力損失及び抵抗素子Ｒｘによる電圧降下が回避できる。
《他の実施形態》
各実施形態では２つのディクソン型回路を並列接続してインターリーブ駆動する例を説明したが、単一のシリーズパラレルチャージポンプ回路を用いることができる。また、単相や二相以外に、多相（マルチフェーズ）の容量性電圧変換回路を構成することも可能である。
以上の各実施形態で示した電圧変換器では、説明の簡便さから、ＬＣ回路２０を構成するインダクタ及びキャパシタがひとつずつ配されている例を説明したが、複数のインダクタ及び複数のキャパシタを用いてもよい。また、チップ部品が実装された回路基板からなる容量性電圧変換回路部１０の例を説明したが、容量性電圧変換回路部１０を構成するキャパシタの一部または全部が多層基板に内装されていてもよい。
最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
Ｃ１０，Ｃ１１，Ｃ１２…フライングキャパシタ
ＣＩＮ…合成キャパシタ
ＣＯＵＴ…キャパシタ
Ｃｏｕｔ…出力キャパシタ
Ｃｐ…キャパシタ
Ｃｘ…中間キャパシタ
Ｉｈ…共振電流
Ｉｉｎ…入力電流
ＩＬ…電流
Ｉｏｕｔ…出力電流
Ｉｓ…スイッチング電流
Ｌｘ…インダクタ
Ｑ１１…整流スイッチ素子
Ｑ１２…転流スイッチ素子
ＲＬ…負荷
Ｒｐ…抵抗素子
Ｒｘ…抵抗素子
Ｓ１１１，Ｓ１１２，Ｓ１１３，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１１７…スイッチ
Ｓ１２１，Ｓ１２２，Ｓ１２３，Ｓ１２４，Ｓ１２５，Ｓ１２６，Ｓ１２７…スイッチ
Ｔｈ…共振周期
ＴＮ…オン周期
Ｖｉｎ…入力電圧
Ｖｏｕｔ…出力電圧
１…電圧変換器
１Ａ，１Ｂ，１Ｃ…電圧変換器
２，３，５…電圧変換器
１０…容量性電圧変換回路部
１１…第１容量性電圧変換回路
１２…第２容量性電圧変換回路
１３…電圧検出部
１４…差動増幅回路
１７…制御部
２０…ＬＣ回路
２１…電流検出部
３０…誘導性降圧コンバータ
３１…ドライバ
１０１…入力端子
２０１…出力端子

Claims (6)

  1. 入力電圧を入力し、前記入力電圧を出力電圧に変換して出力する容量性電圧変換回路部と、出力キャパシタと、前記容量性電圧変換回路部と前記出力キャパシタとの間に直列に接続されたインダクタと、電流検出部と、制御部と、を備え、
    前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、
    前記電流検出部は、前記インダクタに流れる電流を検出し、
    前記制御部は、前記インダクタに流れる電流としきい値電流との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記スイッチを制御し、
    前記しきい値電流は０未満である、
    電圧変換器。
  2. 前記電流検出部は、前記インダクタに直列接続された抵抗素子と、当該抵抗素子の降下電圧を検出する電圧検出回路とを備える、
    請求項１に記載の電圧変換器。
  3. 前記電流検出部は、抵抗素子とキャパシタとの直列回路を備え、当該直列回路は前記インダクタに並列接続され、前記キャパシタの両端電圧又は前記抵抗素子の両端電圧を検出する電圧検出回路とを備える、
    請求項１に記載の電圧変換器。
  4. 前記インダクタに流れる電流と前記しきい値電流との比較に応じ、前記スイッチが少なくとも２つの状態を往来することで生じる前記スイッチのスイッチング周波数は、最低周波数と最高周波数との範囲内に収まるように、前記電流検出部による検出値又は前記しきい値電流が設定された、
    請求項１から３のいずれかに記載の電圧変換器。
  5. 前記制御部は、前記インダクタに流れる電流が０になってから所定時間の経過後、前記スイッチの状態を切り替える、
    請求項１から４のいずれかに記載の電圧変換器。
  6. 前記インダクタに流れる電流は、０．１Ａ以上５Ａ以下の範囲内にある、
    請求項１から５のいずれかに記載の電圧変換器。
JP2021030843A 2021-02-26 2021-02-26 電圧変換器 Active JP7334752B2 (ja)

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