JP7294066B2 - 光送信機、光トランシーバモジュール、及び光変調方法 - Google Patents

Description

本発明は、光送信機、光トランシーバモジュール、及び光変調方法に関する。

通信容量を拡大するために、一度の変調で２ビット以上の情報を生成する多値変調が行われている。また、デジタルコヒーレント送受信の普及により、送信側では、ビット列の信号点へのマッピング、波形整形、予等化などのデジタル信号処理が行われている。

一般的な光送信機では、デジタル信号プロセッサ（ＤＳＰ）から出力されるデジタル信号を、デジタル－アナログコンバータ（ＤＡＣ）で電気アナログ信号に変換し、電気アナログ信号をアナログドライバで増幅して、数ボルトの振幅の駆動信号を生成している。この駆動信号で光変調器を駆動することで、変調された光信号が出力される。

一方、デジタル信号を入力するだけで多値光変調信号を発生させる光変調器モジュールが提案されている（たとえば、特許文献１及び特許文献２参照）。図１は、デジタルドライバで光変調器を駆動する構成例を示す。デジタルドライバは、ＤＳＰから出力されるデジタル信号から、ビットごとに低振幅（たとえば、振幅電圧が１Ｖ未満）の駆動信号を生成する。構成ビットごとに、光変調器の分割されたセグメント（seg.1～seg.m）に低振幅の駆動信号を作用させて、光信号を出力する。

図１の構成は、電気領域でデジタル－アナログ変換を行わずに、ビットごとにデジタルドライバの出力で光を変調することから、「光ＤＡＣ」構成と呼ばれている。光ＤＡＣ構成では、低振幅のデジタルドライバで変調された光信号が得られる。また、電気ＤＡＣが不要になり、光送信機全体の電力消費を低減することができる。しかし、ビット数が増えると、電極セグメントの数は２のべき乗で増大する。

図２のように、分割された電極セグメントの一部をデジタルドライバで駆動してｍビットを生成し、残りのｎビットの各ビットをバイナリの温度計符号で駆動するハイブリッドな構成が提案されている（たとえば、非特許文献１及び２参照）。

再公表特許第２０１１／０４３０７９号 再公表特許第２０１３／０４２７５３号

山瀬和行他、「６５－ｎｍＣＭＯＳ－ＩＣ直接駆動による線形加速器型縦列電極構造ＩｎＰ ＭＺ光変調器の低電力多値光変調」、信学技報 OPE2013-12 LQE2013-22 (2013-6) Tomoyuki Yamase et al., "Low-Power Multi-level Modulation of InP MZM with In-line Centipede Structure Directly Driven by CMOS IC", OECC/PS, WK2-3, 2013

図２の構成では、ｍビットで多値変調される領域と、ｎビットの各ビットがバイナリ変調される領域で、異なる駆動回路構成が用いられており、２つの領域間で均一な変調帯域（アナログ動作帯域）が得られない。多値変調される領域と、ビットごとにバイナリ変調される領域の間で動作帯域がずれ、出力光の波形またはアイパターンが劣化する。

本発明は、多値変調されるセグメントと、ビットごとにバイナリ変調されるセグメントの間で動作帯域が均一化された光送信機を提供することを目的とする。

一つの態様では、複数の変調セグメントを有する多分割光変調器を備えた光送信機は、
入力されるデジタル信号に基づいてビットごとのバイナリデータを出力するドライバ回路と、
前記ドライバ回路から出力されるビット信号のうち、２以上のビットを含む第１ビット信号で駆動される多値変調セグメントと、１ビットの第２ビット信号でビットごとに駆動されるバイナリ変調セグメントとを有する光変調器と、
を有し、
前記多値変調セグメントは、前記光変調器の各アームに配置される第１位相シフタを有し、
前記バイナリ変調セグメントは、前記光変調器の前記アームに沿って配置される複数の第２位相シフタを有し、
前記複数の第２位相シフタの長さは同一であり、かつ前記第１位相シフタよりも短い。

多値変調されるセグメントとビットごとにバイナリ変調されるセグメントの間で変調帯域が均一化され、出力光信号の波形を良好に維持することができる。

デジタルドライバで光変調器を駆動する公知の構成の模式図である。 公知のハイブリッド型光変調の模式図である。 実施形態の光送信機の模式図である。 実施形態の構成に至る仮定で想定される位相シフタの構成である。 ｍ＝３、ｎ＝２のときの光変調器の模式図である。 光変調器の多値変調セグメントの駆動構成例である。 光変調器のバイナリ変調セグメントの駆動構成例である。 出力波形の計算に用いる光送信機のモデルを説明する図である。 図８のモデルによる出力波形図である。 多値変調セグメントの動作帯域を説明する図である。 バイナリ変調セグメントの動作帯域を説明する図である。 ｍ＝３、ｎ＝３のときの光変調器の模式図である。 図１１の光変調器の多値変調セグメントの駆動構成例である。 ＩＱ変調器への適用例を示す図である。 実施形態の光送信機を用いた光トランシーバモジュールの模式図である。

図３は、実施形態の光送信機１の模式図である。実施形態では、多値変調セグメントとビットごとにバイナリ変調されるバイナリ変調セグメントが設けられた光変調器で、セグメント間で変調帯域、すなわち動作帯域を均一化する。これを実現するために、双方のセグメントで同じ基準に基づいて位相シフタの長さと数を最適化する。また、各位相シフタを駆動する最終段のドライバ構成を共通化して、ドライバインピーダンスを最適化する。

光送信機１は、ドライバ回路４０と、光変調器２０を有する。光送信機１は光源１０を内蔵していてもよいし、外部の光源１０を用いてもよい。光送信機１は、ＤＳＰ５を内蔵していてもよいし、外部のＤＳＰ５を用いてもよい。ＤＳＰ５は、入力された送信ビット列の論理値に応じたデジタル電気信号を生成し、出力する。

ドライバ回路４０は、ＤＳＰ５の出力信号に従って、光変調器２０を駆動する。ドライバ回路４０は、プリドライバ４１と、光変調器２０の入力に接続される最終段の駆動信号を出力するファイナルドライバ４２を含む。

光変調器２０は、マッハツェンダ（ＭＺ）型の光変調器であり、２本の光導波路２０１と２０２で、光と電気が相互作用する相互作用部が形成されている。光変調器２０は、ＬＮ変調器のように電気光学効果を利用した変調器であってもよいし、キャリアプラズマ効果や電界吸収効果を利用した半導体光変調器であってもよい。

光変調器２０は、２以上のビット数で多値変調される多値変調セグメント２１と、１ビットごとにバイナリ変調されるバイナリ変調セグメント２４を有する。バイナリ変調セグメント２４は、バイナリ変調されるビットの数に応じて、サブセグメント２２、２３を有する。図３の例では、多値変調ビット数ｍは２（ｍ＝２）、バイナリ変調ビット数ｎは２（ｎ＝２）であり、１シンボルあたり４ビットの光信号が送信される。

多値変調セグメント２１は、ビット０とビット１による４値の電気信号で駆動される。バイナリ変調セグメント２４のサブセグメント２２は、ビット２の電気信号で駆動され、サブセグメント２３は、ビット３の電気信号で、それぞれ個別に駆動される。

バイナリ変調セグメント２４に設けられる位相シフタである１ビットバイナリ駆動電極の長さはすべて等しく、かつ、多値変調セグメント２１に設けられる位相シフタである多値駆動電極の長さよりも短い。

図３では、バイナリ変調セグメント２４に設けられた位相シフタ２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２３１ａ～２３１ｄ、及び２３２ａ～２３２ｄのすべては、同じ長さである。多値変調セグメント２１に設けられた位相シフタ２１１と２１２の長さは、バイナリ変調セグメント２４の各位相シフタの長さよりも長い。

位相シフタの単位長をＬとすると、図３のようにｍ＝２、ｎ＝２のときは、多値変調セグメント２１の位相シフタ２１１と２１２の長さは３Ｌ、バイナリ変調セグメント２４の各位相シフタの長さは２Ｌである。

バイナリ変調セグメント２４のうち、ビット２で駆動されるサブセグメント２２では、長さ２Ｌの位相シフタが、光導波路２０１、２０２のそれぞれに沿って、縦列で２つ配置されている。ビット３で駆動されるサブセグメント２３では、長さ２Ｌの位相シフタが、光導波路２０１、２０２のそれぞれに沿って、縦列で４つ配置されている。

多値変調セグメント２１の位相シフタの長さは、単位長Ｌと、ｍの値を用いて、２^ｋ×Ｌの総和（ｋは０からｍ－１までの整数）で表される。ｋが０～ｍ－１の整数である場合、総和の値は（２^ｍ－１）Ｌとなる。図３の構成例ではｍ＝２なので、位相シフタとして機能する位相シフタ２１１と２１２の長さは、（２^２－１）Ｌ＝３Ｌとなる。

バイナリ変調セグメント２４の各位相シフタのそれぞれの長さは、単位長Ｌとｍの値を用いて、２^ｍ－１×Ｌで表される。図３の構成例では、ｍ＝２なので、バイナリ変調セグメント２４の各位相シフタの長さは、２^２－１×Ｌ＝２Ｌとなる。

バイナリ変調セグメント２４のサブセグメント２２とサブセグメント２３のそれぞれに含まれる位相シフタの数（セグメント数）は、ｎビットのビット番号（ｎは１以上の自然数）またはサブセグメントの番号を用いて、２^ｎで表される。図３の構成例では、１番目のサブセグメント２２で、最下位ビットのビット番号はｎ＝１であり、セグメント数は、２^１＝２となる。光導波路２０１と２０２のそれぞれで、長さ２Ｌの位相シフタが２つ、縦列で配置される。

２番目のサブセグメント２３で、最上位ビットのビット番号はｎ＝２であり、セグメント数は、２^２＝４となる。したがって、光導波路２０１と２０２のそれぞれで、長さ２Ｌの位相シフタが４つ、縦列で配置される。

これを一般化すると、ｎ個（ｎ＝１，２、…ｉ、…、ｎ）の１ビット駆動信号で駆動されるバイナリ変調セグメント２４で、ｉ番目のサブセグメントに含まれる位相シフタの数は、２^ｉで表される。

このような位相シフタの配置により、多値変調セグメント２１と、バイナリ変調セグメント２４で、位相シフタの長さが最適化される。

図４は、実施形態の構成に至る過程で想定される位相シフタの構成であり、実施形態の各セグメントでの位相シフタの長さと数の根拠になる図である。

たとえば、ｍ＝３、ｎ＝２で５ビットのすべてを１ビットごとにバイナリ駆動する場合を考える。最下位のビット０から最上位のビット４までの各ビットに対応する位相シフタは、上位ビットになるほど位相シフト量が多くなるように、２のべき乗で重み付けされている。

この状態で、下位の３ビット（ビット０～ビット２）を一体化して、一つのセグメントにすることを考える。この場合、一体化されたセグメントの位相シフタのトータルの長さは、Ｌ＋２Ｌ＋４Ｌ＝７Ｌとなる。これが、図３の多値変調セグメント２１の各アームにおいて、総和Σで表される位相シフタ長の根拠である。

次に、一体化された下位のビットのうちの最も上位のビットに対応する部分のセグメント長を基準長として、残りのバイナリ駆動セグメントの長さを考える。ビット２のセグメントの長さ４Ｌが、残りのバイナリ駆動セグメントの基準長となる。ビット３のバイナリセグメントの長さは、基準長の２倍の８Ｌ、ビット４のバイナリセグメントの長さは、基準長の４倍の１６Ｌである。この基準長の２倍の長さと、４倍の長さが、図３のバイナリ変調セグメントでのセグメント数の根拠である。

図３の例では、ｍ＝２なので、一体化された下位ビットのうちの最も上位のビットのセグメント長は２Ｌである。そのため、バイナリ変調セグメントのそれぞれで、セグメント長とセグメント数は、２Ｌ×２と、２Ｌ×４に設定されている。

図４では、ｍ＝３であり、一体化された下位ビットのうちの最も上位のビットのセグメント長は４Ｌになる。ビット３のバイナリセグメントでは、４Ｌ×２、ビット３のバイナリセグメントでは、４Ｌ×４になる。

多値変調セグメントとビットごとのバイナリ変調セグメントで、同じ基準でビットに応じた位相シフタ長の重み付けがされており、多値変調セグメントとバイナリ変調セグメントで動作帯域を均一化できる。

バイナリ変調セグメントの各セグメントで、同一の長さに分割された位相シフタを用いることで、光変調器全体で動作帯域を高くすることができ、高速動作が可能になる。

図５は、図４と同じく、ｍ＝３、ｎ＝２でのハイブリッド光変調を、多値変調セグメントとバイナリ変調セグメントで実現する構成である。

光変調器３０は、ビット０～ビット２を一体化した多値変調セグメント３１と、ビット３とビット４をそれぞれバイナリ変調するバイナリ変調セグメント３４を有する。

多値変調セグメント３１で、位相シフタ３１１と３１２の長さは、それぞれ（２³－１）Ｌ＝７Ｌに設定されている。この根拠は、図４で説明したように、単位長Ｌをビット順に重み付けした位相シフタ長の総和である。

バイナリ変調セグメント３４のうち、サブセグメント３２では、多値変調セグメント３１を図４のように分解したときに最も上位のビットに対応する位相シフタの長さ４Ｌを基準にして、各アームに２つの位相シフタが設けられる。一方のアームに配置される位相シフタ３２１ａと３２１ｂ、他方のアームに配置される位相シフタ３２２ａと３２２ｂの長さは、４Ｌで統一されている。

サブセグメント３３では、同じく４Ｌを基準にして、各アームに４つの位相シフタが設けられる。一方のアームに配置される位相シフタ３３１ａ～３３１ｄと、他方のアームに配置される位相シフタ３３２ａ～３３２ｄのそれぞれの長さは、４Ｌである。

多値変調セグメント３１と、バイナリ変調セグメント３４で、単位長Ｌと、多値変調セグメント３１のビット数ｍの値に基づいて各位相シフタの長さと数が設定されており、動作帯域が均一化される。

バイナリ変調セグメント３４のサブセグメント３２，３３のそれぞれで、多値変調セグメント３１に割り当てられるｍビットのうちの最も上位のビットに想定される位相シフタ長を基準とする。各アームに配置される位相シフタの数の増大が抑制され、かつ同じ動作速度で動作することができる。この位相シフタ長の考え方は、ｍの値、ｎの値によらず適用する。

次に、各セグメントでのドライバ構成を説明する。上記では、多値変調セグメントとバイナリ変調セグメントで、同じ基準に基づいて位相シフタの長さと数を最適化した。多値変調セグメントとバイナリ変調セグメントの間の動作帯域の均一化をさらに強化するために、最も位相シフタに近いドライバ最終段の構成を共通化する。

図６は、多値変調セグメント２１の駆動構成例である。この駆動構成は、図３の光変調器２０の構成に基づいている。位相シフタ２１１と２１２の長さに対応する位相シフタ長Ｌ_PSは３Ｌ（Ｌは単位長）に設定され、２ビット（ビット０とビット１）で符号化された多値変調を行う。

ビット０に対応するドライバ４２１と、ビット１に対応するドライバ４２２は、ビットの重さに比例して、その駆動能力が重み付けされている。駆動能力の重み付けの一例として、ＣＭＯＳで形成されるドライバのサイズを変える。ビット１のドライバ４２２のサイズは、ビット０のドライバ４２１のサイズの２倍に設定されている。

ドライバ能力が高い（ドライバサイズの大きい）ということは、ドライバインピーダンスが小さいと言い換えてもよい。ドライバ４２１と４２２には、ビットの重さに反比例して重み付けされたインピーダンスが設定されている。

ドライバ４２１と４２２のそれぞれと、位相シフタ２１１と２１２の間に容量が接続されている。容量は、ビットの重さに応じて重み付けされている。ドライバ４２１の第１出力と位相シフタ２１１の間に容量Ｃが挿入され、ドライバ４２１の第２出力（反転出力）と２１２の間に容量Ｃが挿入されている。ドライバ４２２の第１出力と位相シフタ２１１の間に容量２Ｃが挿入され、ドライバ４２２の第２出力（反転出力）と位相シフタ２１２の間に容量２Ｃが挿入されている。

送信データ列の一部を構成するビット０とビット１のそれぞれは、対応するドライバ４２１と４２２に入力される。ドライバ４２１の第１出力とドライバ４２２の第１出力は、容量Ｃと容量２Ｃで合成されて、第１多値信号として位相シフタ２１１に入力される。

ドライバ４２１の第２出力とドライバ４２２の第２出力は、容量Ｃと容量２Ｃで合成されて、第２多値信号として位相シフタ２１２に入力される。

位相シフタ２１１と２１２は、入力された多値信号に応じてＭＺ導波路を伝搬する光の位相を変調する。位相シフタ２１１と２１２を介して変調される多値変調セグメント２１全体の光の位相変化φ（ｔ）は、
φ（ｔ）＝２^１・ｂｉｔ１（ｔ）＋２^０・ｂｉｔ０（ｔ）
となる。

図７は、光変調器２０のバイナリ変調セグメント２４の各位相シフタの駆動構成例である。バイナリ変調セグメント２４では、サブセグメント２２及びサブセグメント２３で、同じファイナルドライバ４２の構成をとる（図３参照）。サブセグメント２２とサブセグメント２３で用いられる位相シフタの数に応じて、前段のプリドライバ４１の配置構成は異なるが、ファイナルドライバ４２はすべて同じ構成である。

図７では、ビット２が入力されるサブセグメント２２の中の一対の位相シフタ２２１、２２２の駆動構成に着目しているが、サブセグメント２２の他の位相シフタ対も、ビット３が入力されるサブセグメント２３の各位相シフタ対も、すべて同じ駆動構成である。

ビット２の論理値を表わす電気信号は、最終的にドライバ４３１に入力される。ドライバ４３１は、多値変調セグメント２１における最小のドライバインピーダンス、すなわち最大の駆動能力（ドライバサイズ）が設定されている。位相シフタ２２１と２２２は、多値変調セグメント２１が一体化されていないと仮定した場合に、割り当てられるｍビットのうちの最も上位のビットに対応する位相シフタ長に設定されているからである。

ドライバ４３１の一方の出力と位相シフタ２１１の間、及びドライバ４３１の他方の出力（反転出力）と位相シフタ２１２の間に、容量２Ｃがそれぞれ接続されている。容量２Ｃは、多値変調セグメント２１の最も上位のビットの重さに応じた値である。

位相シフタ２２１と２２２は、入力されたバイナリ信号に応じてＭＺ導波路を伝搬する光の位相を変調する。

このように、バイナリ変調セグメントの各ドライバ構成は、多値変調セグメントの最も上位のビットを扱うドライバ構成と同じである。これにより、多値変調セグメントとバイナリ変調セグメントで動作帯域を均一にすることができる。

なお、多値変調セグメント２１へのドライバ信号入力のタイミングと、バイナリ変調セグメントの各セグメントへのドライバ信号入力のタイミングの間に、ＭＺ型導波路を伝搬する光の速度に応じた遅延差が設けられている。

図８は、実施形態の光送信機の出力波形の計算に用いるモデルを説明する図である。ＤＳＰ５は、ｍ＝２、ｎ＝２の４ビットのデジタル信号を出力する。光変調器２０の各セグメントの単位長を２５０μｍとする。多値変調セグメントの位相シフタの長さ３Ｌは、７５０μｍである。バイナリ変調セグメントは、２Ｌ×６セグメント、すなわち５００μｍ×６セグメントに設定されている。

ドライバ回路４０のうち、ビット２を扱う部分で、１段目のプリドライバ４１の出力は最終段のファイナルドライバ４２の入力に接続されている。ビット２を扱う部分は、３段のツリー構造を有し、最終的に４つのファイナルドライバにデジタル電気信号が入力される。

ファイナルドライバ４２の出力では、セグメント間の光伝搬時間に対応した遅延時間が設定されている。また、ＭＺ型導波路の各アームに、変調器の動作点または伝搬光の位相状態を最適に制御するための低速の位相調整器２０５、２０６が設けられている。位相調整器２０５、２０６は、位相調整用のＤＣバイアスが印加されるバイアス電極で実現され得る。

図９は、図８のモデルによる出力波形図である。ここでは、ボーレート２５Ｇｂａｕｄで、４ビット（１６値）の出力光信号を計算している。実施形態の構成を適用したことにより、レベル間でほぼ均一なアイ開口が得られている。

図１０Ａは、多値変調セグメント２１の動作帯域を説明する図、図１０Ｂは、バイナリ変調セグメントの動作帯域を説明する図である。図１０Ａで、多値変調セグメントに、たとえばビット０とビット１が入力される。ビット０をＬＳＢ、ビット１をＭＳＢとする。各ビットで、Ｖ_ＤＤと０Ｖの２値をとり、２ビットのバイナリ信号で４つの値をとる。

０ビットのドライバに設定されるインピーダンスをＺｍ、１ビットのドライバに設定されるインピーダンスをＺｍ／αとする。ｍ＝２の場合、α＝２^ｍ－１＝２であり、ビット１のドライバインピーダンスは、ビット０のドライバインピーダンスの半分である。長さＬ（たとえばＬは単位長の３倍）の位相シフタのインピーダンスをＺｆとする。

ＭＳＢとＬＳＢの双方の論理値が「０」の場合、双方のドライバに０Ｖが印加され、位相シフタに流れる電流ｉはゼロになる。

ＭＳＢとＬＳＢの双方の論理値が「１」の場合、トータルのインピーダンスは、ドライバが並列接続された部分のインピーダンスと、これに直列接続された位相シフタのインピーダンスＺｆの和であり、［Ｚｍ＋（１＋α）Ｚｆ］／（１＋α）となる。したがって、流れる電流ｉは、Ｖ_ＤＤ×（１＋α）／［Ｚｍ＋（１＋α）Ｚｆ］となる。

ＭＳＢの論理値が「０」、ＬＳＢの論理値が「１」の場合、電流ｉは、Ｖ_ＤＤ×１／［Ｚｍ＋（１＋α）Ｚｆ］となる。

ＭＳＢの論理値が「１」、ＬＳＢの論理値が「０」の場合、電流ｉは、Ｖ_ＤＤ×α／［Ｚｍ＋（１＋α）Ｚｆ］となる。

図１０Ｂで、バイナリ変調セグメントの各ビット、たとえばビット２で、Ｖ_ＤＤと０Ｖの２値をとる。ビット２のドライバに設定されるインピーダンスは、多値変調セグメントにおける最小のインピーダンスであるＺｍ／αである。

バイナリ変調セグメントの各位相シフタの長さは、多値変調セグメントのｍの値に応じて重み付けされている。たとえば、ｍ＝２の場合、多値変調セグメントの位相シフタ長の２／３倍である。この重み付けをβとすると、インピーダンスは、Ｚｆ／βである。ドライバと位相シフタのトータルのインピーダンスは、Ｚｍ／α＋Ｚｆ／βである。

ビット２の入力値が０のとき、ドライバに０Ｖが印加され流れる電流ｉはゼロである。ビット２の入力値が１のとき、Ｖ_ＤＤが入力され、流れる電流量は、
Ｖ_ＤＤ／（Ｚｍ／α＋Ｚｆ／β）＝Ｖ_ＤＤ×α／［Ｚｍ＋（α／β）Ｚｆ）
となる。

ｍ＝２の例で、α＝２、β＝２／３と設定されていると、多値変調セグメントで流れる電流ｉの分母のインピーダンス成分は、［Ｚｍ＋（１＋α）Ｚｆ］＝Ｚｍ＋３Ｚｆである。バイナリ変調セグメントの各セグメントに流れる電流ｉの分母のインピーダンス成分は、［Ｚｍ＋（α／β）Ｚｆ）＝Ｚｍ＋３Ｚｆである。

光変調器２０の全セグメントのアナログ帯域（動作帯域）が等しくなる。

図１１は、ｍ＝３、ｎ＝３のときの光変調器５０を用いた光送信機２の模式図である。光変調器５０は、２以上のビット数で多値変調される多値変調セグメント５１と、１ビットごとにバイナリ変調されるバイナリ変調セグメント５５を有する。バイナリ変調セグメント２４は、バイナリ変調されるビットの数に応じて、サブセグメント５２、５３、５４を有する。図１１の例では、多値変調ビット数ｍは３（ｍ＝３）、バイナリ変調ビット数ｎは３（ｎ＝３）であり、１シンボルあたり６ビットの光信号が送信される。

多値変調セグメント５１は、ビット０、ビット１、及びビット２による８値の電気信号で駆動される。バイナリ変調セグメント５５のサブセグメント５２はビット３の電気信号で駆動され、サブセグメント５３はビット４の電気信号で駆動され、サブセグメント５４はビット５の電気信号で駆動される。

バイナリ変調セグメント５５に設けられる位相シフタである１ビットバイナリ駆動電極の長さはすべて等しく、かつ、多値変調セグメント５１に設けられる位相シフタである多値駆動電極の長さよりも短い。

位相シフタの単位長をＬとすると、図１２のようにｍ＝３、ｎ＝３のときは、多値変調セグメント５１の位相シフタの長さは７Ｌ（＝１Ｌ＋２Ｌ＋４Ｌ）である。バイナリ変調セグメント５５の各位相シフタの長さは、多値変調セグメント５１の最も上位のビットに対応する部分の位相シフタ長に合わせて、４Ｌである。

バイナリ変調セグメント５５のうち、ビット３で駆動されるサブセグメント５２では、長さ４Ｌの位相シフタが、ＭＺ型変調器の各アームに沿って縦列で２つ配置されている。ビット４で駆動されるサブセグメント５３では、長さ４Ｌの位相シフタが、各アームに沿って、縦列で４つ配置されている。ビット５で駆動されるサブセグメント５４では、長さ４Ｌの位相シフタが、各アームに沿って縦列で８つ配置されている。

このような位相シフタの配置により、多値変調セグメント５１と、バイナリ変調セグメント５５で、位相シフタの長さが最適化され、多値変調セグメント５１とバイナリ変調セグメント５５の動作帯域を均一にすることができる。また、多値レベルが高くなってもトータルの位相シフタ数の増大を抑制することができる。

図１２は、多値変調セグメント５１の駆動構成例である。この駆動構成は、図１１の光変調器５０の構成に基づいている。多値変調セグメント５１の位相シフタ長Ｌ_PSは７Ｌ（Ｌは単位長）に設定され、３ビット（ビット０、ビット１、ビット２）で符号化された多値変調を行う。

ビット０に対応するドライバ４２１と、ビット１に対応するドライバ４２２と、ビット２に対応するドライバ４２３は、ビットの重さに比例してどの駆動能力に重み付けがされている。駆動能力の重み付の一例として、ＣＭＯＳで形成されるドライバのサイズを異ならせる。ビット１のドライバ４２２のサイズは、ビット０のドライバ４２１のサイズの２倍に設定されている。ビット２のドライバ４２３のサイズは、ビット０のドライバ４２１のサイズの４倍に設定されている。これは、ドライバ４２１～４２３には、ビットの重さに反比例して重み付けされたインピーダンスが設定されていることを意味する。

ドライバ４２１～４２３のそれぞれと、位相シフタの間に容量が接続されている。容量は、ビットの重さに応じて重み付けされている。ドライバ４２１の出力と位相シフタの間に容量Ｃが挿入されている。ドライバ４２２の出力と位相シフタの間に、容量２Ｃが挿入されている。ドライバ４２３の出力と位相シフタの間に容量４Ｃが挿入されている。

ドライバ４２１の第１出力と、ドライバ４２２の第１出力と、ドライバ４２３の第１出力は、容量Ｃ、容量２Ｃ、及び容量４Ｃで合成されて、第１多値信号として一方の位相シフタに入力される。ドライバ４２１の第２出力と、ドライバ４２２の第２出力と、ドライバ４２３の第２出力は、容量Ｃ、容量２Ｃ、及び容量４Ｃで合成されて、第２多値信号として他方の位相シフタに入力される。一対の位相シフタは、入力された多値信号に応じてＭＺ導波路を伝搬する光の位相を変調する。

光変調器５０のバイナリ変調セグメント５５の各位相シフタの駆動構成は、ドライバ４３１に設定される重み付け、接続される容量、及び、位相シフタの長さＬ_PSを除いて、図７の構成と同じである。光送信機２では、ドライバの重み付けと、容量は、多値変調セグメント５１の最も上位のビットに合わせて４倍にされている。バイナリ変調セグメント５５の各位相シフタの長さＬ_PSは、４Ｌに設定されている。

この構成により、多値変調セグメント５１とバイナリ変調セグメント５５の各セグメントで動作帯域がそろって、出力光信号の波形劣化が抑制される。

図１３は、実施形態の構成のＩＱ変調器への適用例を示す。光送信機３は、たとえば偏波多重方式の多値変調に適用され、ＸＩ変調器（Ｍｏｄ－ＸＩ）、ＸＱ変調器（Ｍｏｄ－ＸＱ）、ＹＩ変調器（Ｍｏｄ－ＹＩ）、及びＹＱ変調器（Ｍｏｄ－ＹＩ）を有する。各変調器は、図３の光変調器２０と同じ構成であり、４ビットで１６のレベルを持つ（図９参照）最大２５６ＱＡＭ（Quadrature Amplitude Modulation）方式の値の光変調を行う。

ＸＩ変調器（Ｍｏｄ－ＸＩ）とＸＱ変調域（Ｍｏｄ－ＸＱ）の間に、９０度の位相差を与える９０度位相シフタ７が配置されている。ＹＩ変調器（Ｍｏｄ－ＹＩ）とＹＱ変調域（Ｍｏｄ－ＹＱ）の間に、９０度の位相差を与える９０度位相シフタ８が、配置されている。

ＸＩ変調器の出力と、９０度の位相差をもつＸＱ変調域の出力が合成されることで、複素平面上で１６×１６の値をもつ光変調信号が生成される。互いに直交する２つの偏波を利用することで、情報量をさらに２倍にすることができる。

ＸＩ変調器（Ｍｏｄ－ＸＩ）、ＸＱ変調器（Ｍｏｄ－ＸＱ）、ＹＩ変調器（Ｍｏｄ－ＹＩ）、及びＹＱ変調器（Ｍｏｄ－ＹＩ）のそれぞれで、多値変調セグメントと、ビットごとのバイナリ変調セグメントの動作帯域が均一化されており、光波形またはアイパターンが良好に保たれる。

図１４は、実施形態の光送信機１を用いた光トランシーバモジュール１００の模式図である。光トランシーバモジュール１００は、パッケージ内に、光送信機１と光受信機４とＤＳＰ５を有する。

より具体的には、光トランシーバモジュール１００は、パッケージ内に、光ＩＣ１０１と、電子部品１０２と、ＤＳＰ５を有する。ＤＳＰ５の側に、他の伝送装置との電気的な接続をとる電気コネクタを有していてもよい。図示は省略されているが、光ＩＣ１０１の側に、光ファイバケーブル等との接続のための光コネクタを有していてもよい。

光ＩＣは、たとえばシリコンフォトニクス技術を用いて、基板上に種々の光回路素子が集積されている。送信側では、光変調器２０の他に、ビームスプリッタ、ビームコンバイナ、光カプラ、モニタＰＤ等が集積される。受信側では、光検出器１０３の他に、デジタルコヒーレント受信のために、ビームスプリッタ、９０度ハイブリッド光ミキサ等が形成されていてもよい。偏波多重方式に対応する場合は、偏光ビームスプリッタ、偏波ローテータ等が形成されていてもよい。

電子部品１０２は、送信側にドライバ回路４０を有する。ドライバ回路４０は、プリドライバ４１とファイナルドライバ４２（図３参照）を含む。ファイナルドライバ４２は、光変調器２０の光導波路（アーム）に沿って所定の長さで配置される複数の位相シフタに接続され、所定の容量が接続されている。ファイナルドライバは、すべて同じ回路構成で光変調器２０の各セグメントを駆動する。

電子部品１０２の受信側では、光検出器１０３から出力される光電流を電圧信号に変換するトランスインピーダンスアンプ（ＴＩＡ）を含む増幅回路が形成されている。

ＤＳＰ５は光送信機１と光受信機４で共通に用いられてもよい。ＤＳＰ５は、光変調器２０の構成に応じて、多値変調セグメントのためのｍビットのデジタル信号と、バイナリ変調セグメントのためのｎビットのデジタル信号を出力する。

光トランシーバモジュール１００が光源１０（図３参照）を内蔵する場合は、光源１０の出力は２つに分割され、一方は光変調器２０に入力され、他方は、受信光信号の検波のための局発光として用いられる。

図１４では、光変調器２０を有する光送信機１を用いているが、光変調器５０を用いた光送信機２、あるいは偏波多重方式の光送信機３を用いてもよい。いずれの場合も、多値変調されるセグメントとバイナリ変調されるセグメントの間で均一な動作帯域を持つ光トランシーバモジュールが実現される。

本発明は上述した具体的な構成例に限定されない。たとえば、ドライバ回路４０は、ＣＭＯＳに替えてバイポーラトランジスタで形成された回路構成を用いてもよい。光変調器は、シリコンコアの導波路に替えて、ＩｎＰ基板に形成された多重量子井戸をコアとするＭＺ型変調器であってもよい。また、ＭＺ干渉計を有さない他の変調器構造に適用してもよい。

以上の説明に対し、以下の付記を呈示する。
（付記１）
複数の変調セグメントを有する多分割光変調器を備えた光送信機において、
入力されるデジタル電気信号に基づいてビットごとのバイナリデータを出力するドライバ回路と、
前記ドライバ回路から出力されるビット信号のうち、２以上のビットを含む第１駆動信号で駆動される多値変調セグメントと、１つ以上の１ビットの第２駆動信号でビットごとに駆動されるバイナリ変調セグメントとを有するマッハツェンダ干渉計型の光変調器と、
を有し、
前記多値変調セグメントは、前記光変調器の各アームに配置される第１位相シフタを有し、
前記バイナリ変調セグメントは、前記光変調器の前記各アームに沿って配置される複数の第２位相シフタを有し、
前記第２位相シフタの長さはすべて同じであり、かつ前記第１位相シフタの長さよりも短いことを特徴とする光送信機。
（付記２）
前記ドライバ回路のうち、前記第１位相シフタを駆動する第１回路部分のドライバインピーダンスは、前記２以上のビットの重さに反比例して重み付けされ、
前記第２位相シフタを駆動する第２回路部分のドライバインピーダンスは、前記第１回路部分のドライバインピーダンスのうちの最小インピーダンスに設定されていることを特徴とする請求項１に記載の光送信機。
（付記３）
前記第１回路部分と前記第１位相シフタは容量を介して接続されており、前記第１位相シフタに接続される容量は、前記２以上のビットの重さに比例して重み付けされており、
前記第２回路部分と前記第２位相シフタは第２容量を介して接続されており、前記第２容量は、前記第１位相シフタに接続される容量のうちの最大容量に設定されていることを特徴とする付記２に記載の光送信機。
（付記４）
前記第１駆動信号に含まれるビット数をｍ、位相シフタの単位長をＬとすると、前記第１位相シフタの長さは（２^ｍ－１）×Ｌ、前記第２位相シフタの長さは２^ｍ－１×Ｌであることを特徴とする付記１～３のいずれかに記載の光送信機。
（付記５）
１ビットの前記第２駆動信号のトータルのビット数をｎとすると（ｎ＝１、２、…ｉ、…ｎ）、前記バイナリ変調セグメントのｉ番目のサブセグメントに含まれる前記第２位相シフタの数は２^ｉであることを特徴とする付記４に記載の光送信機。
（付記６）
前記ドライバ回路は、前記デジタル電気信号を入力とする前段のプリドライバと、前記第１位相シフタ及び前記第２位相シフタの入力に接続される出力を有するファイナルドライバを含み、
前記バイナリ変調セグメントの駆動に用いられる前記ファイナルドライバは、同一の駆動構成を有することを特徴とする付記１～５のいずれかに記載の光送信機。
（付記７）
前記ファイナルドライバの出力には、位相シフタ間の光伝搬時間に対応した遅延が設定されていることを特徴とする付記６に記載の光送信機。
（付記８）
前記光変調器の前記各アームには、光位相調整用の低速の位相調整器が設けられていることを特徴とする付記１～７のいずれかに記載の光送信機。
（付記９）
付記１～８のいずれかに記載の光送信機と、
光送信機にデジタル電気信号を出力するデジタル信号プロセッサと、
光受信機と、
を有する光トランシーバモジュール。
（付記１０）
複数の変調セグメントを有する多分割光変調器を用いた光変調方法において、
入力デジタル電気信号に基づいて、ドライバ回路でビットごとのバイナリデータを生成し、
生成されたバイナリデータのうち、２以上のビットを含む第１駆動信号を光変調器の多値変調セグメントに入力し、１つ以上の１ビットの第２駆動信号を前記光変調器のバイナリ変調セグメントに入力し、
前記多値変調セグメントに設けられた第１位相シフタを用いて、前記第１駆動信号で入力光を多値変調し、
前記バイナリ変調セグメントの１つ以上のサブセグメントのそれぞれで、第２位相シフタを用いて、１つ以上の前記第２駆動信号で前記入力光をバイナリ変調し、
前記第２位相シフタは、前記バイナリ変調セグメントの中ですべて同じ長さに設定されており、かつ前記第１位相シフタの長さよりも短く設定されていることを特徴とする光変調方法。
（付記１１）
前記ドライバ回路で、前記第１位相シフタを駆動する第１回路部分のドライバインピーダンスを、前記２以上のビットの重さに反比例して重み付けし、
前記第２位相シフタを駆動する第２回路部分のドライバインピーダンスを、前記第１回路部分のドライバインピーダンスのうちの最小インピーダンスに設定することを特徴とする付記１０に記載の光変調方法。
（付記１２）
前記第１回路部分を容量を介して前記第１位相シフタに接続し、前記第１位相シフタに接続される容量を、前記２以上のビットの重さに比例して重み付けし、
前記第２回路部分を第２容量を介して前記第２位相シフタに接続し、前記第２容量を、前記第１位相シフタに接続される容量のうちの最大容量に設定することを特徴とする付記１１に記載の光変調方法。

１、２、３ 光送信機
５ ＤＳＰ
１０ 光源
２０、３０、５０ 光変調器
２１、３１、５１ 多値変調セグメント
２２、２３、３２、３３、５２、５３、５４ サブセグメント
２４、３４、５５ バイナリ変調セグメント
４０ ドライバ回路
４１ プリドライバ
４２ ファイナルドライバ
１００ 光トランシーバモジュール
１０１ 光ＩＣ
１０２ 電子部品
２１１、２１２ 位相シフタ（第１位相シフタ）
２２１ａ～２２１ｂ、２２２ａ～２２２ｂ、２３１ａ～２３１ｄ、２３２ａ～２３２ｄ 位相シフタ（第２位相シフタ）

Claims (6)

1. 複数の変調セグメントを有する多分割光変調器を備えた光送信機において、
   入力されるデジタル電気信号に基づいて１つ以上の上位ビットと２以上の下位ビットとを含むバイナリデータを出力するドライバ回路と、
   前記ドライバ回路から出力されるビット信号のうち、前記２以上の下位ビットを含む第１駆動信号で駆動される多値変調セグメントと、前記１つ以上の上位ビットの１ビットの第２駆動信号でビットごとに駆動されるバイナリ変調セグメントとを有するマッハツェンダ干渉計型の光変調器と、
   を有し、
   前記多値変調セグメントは、前記光変調器の各アームに配置される第１位相シフタを有し、
   前記バイナリ変調セグメントは、前記光変調器の前記各アームに沿って配置される複数の第２位相シフタを有し、
   前記第２位相シフタの長さはすべて同じであり、かつ前記第１位相シフタの長さよりも短く、
   前記ドライバ回路のうち、前記第１位相シフタを駆動する第１回路部分は前記２以上の下位ビットのそれぞれに対応する複数のドライバを有し、前記第１回路部分のドライバインピーダンスは、前記２以上の下位ビットの重さに反比例して重み付けされ、
   前記第２位相シフタを駆動する第２回路部分のドライバインピーダンスは、前記第１回路部分のドライバインピーダンスのうちの最小インピーダンスに設定されていることを特徴とする光送信機。
2. 前記第１回路部分と前記第１位相シフタは容量を介して接続されており、前記第１位相シフタに接続される容量は、前記２以上の上位ビットの重さに比例して重み付けされており、
   前記第２回路部分と前記第２位相シフタは第２容量を介して接続されており、前記第２容量は、前記第１位相シフタに接続される容量のうちの最大容量に設定されていることを特徴とする請求項１に記載の光送信機。
3. 前記第１駆動信号に含まれるビット数をｍ、位相シフタの単位長をＬとすると、前記第１位相シフタの長さは（２^ｍ－１）×Ｌ、前記第２位相シフタの長さは２^ｍ－１×Ｌであることを特徴とする請求項１または２に記載の光送信機。
4. 前記１つ以上の上位ビットの前記１ビットの第２駆動信号のトータルのビット数をｎとすると（ｎ＝１、２、…ｉ、…ｎ）、前記バイナリ変調セグメントのｉ番目のサブセグメントに含まれる前記第２位相シフタの数は２^ｉであることを特徴とする請求項３に記載の光送信機。
5. 請求項１～４のいずれか一項に記載の光送信機と、
   光送信機にデジタル電気信号を出力するデジタル信号プロセッサと、
   光受信機と、
   を有する光トランシーバモジュール。
6. 複数の変調セグメントを有する多分割光変調器を用いた光変調方法において、
   入力デジタル電気信号に基づいて、ドライバ回路で１つ以上の上位ビットと２以上の下位ビットとを含むバイナリデータを生成し、
   生成された前記バイナリデータのうち、前記２以上の下位ビットを含む第１駆動信号を光変調器の多値変調セグメントに入力し、前記１つ以上の上位ビットの１ビットの第２駆動信号を前記光変調器のバイナリ変調セグメントに入力し、
   前記多値変調セグメントに設けられた第１位相シフタを用いて、前記第１駆動信号で入力光を多値変調し、
   前記バイナリ変調セグメントの１以上のサブセグメントのそれぞれで、第２位相シフタを用いて、前記１ビットの前記第２駆動信号で前記入力光をバイナリ変調し、
   前記第２位相シフタは、前記バイナリ変調セグメントの中ですべて同じ長さに設定されており、かつ前記第１位相シフタの長さよりも短く設定されており、
   前記ドライバ回路のうち、前記第１位相シフタを駆動する第１回路部分を、前記２以上の下位ビットのそれぞれに対応する複数のドライバで構成し、前記第１回路部分のドライバインピーダンスを、前記２以上の下位ビットの重さに反比例して重み付けし、
   前記第２位相シフタを駆動する第２回路部分のドライバインピーダンスを、前記第１回路部分のドライバインピーダンスのうちの最小インピーダンスに設定する
   ことを特徴とする光変調方法。

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