JP7267376B1 - 短絡検知回路 - Google Patents

Abstract

【課題】定電流回路による容量素子への充電電流の増大化及び容量素子の容量の低減化を図る必要がなく、半導体スイッチング素子の短絡の判定を高速で実行できる短絡検知回路を提供することを目的としている。【解決手段】短絡検知回路は、直列に接続されたダイオードと抵抗素子を介して、半導体スイッチング素子の高電位側に接続された容量素子と、容量素子の一方の端子の端子電圧を検知し、端子電圧が閾値電圧以上であれば半導体スイッチング素子が短絡であると判定する短絡判定部と、容量素子の他方の端子と半導体スイッチング素子の低電位側との間に設けられるとともに、容量素子と半導体スイッチング素子間の導通と遮断の切替え、及び導通時に容量素子と半導体スイッチング素子間にオフセット電圧を印加する電圧制御部と、を備えている。【選択図】図１

Description

本願は、例えば、半導体スイッチング素子の短絡を検知する短絡検知回路に関するものである。

従来、例えば、半導体スイッチング素子の短絡検知機能として、半導体スイッチング素子の端子間電圧を検知する方法が知られている（ＤＥＳＡＴ方式）。ここでいう「端子間電圧」の具体例は、半導体スイッチング素子が、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であればコレクタ・エミッタ間電圧であり、ＭＯＳＦＥＴであればソース・ドレイン間電圧である。通常、半導体スイッチング素子がオン状態のとき、半導体スイッチング素子の端子間電圧は低下し、ある最小電圧で安定する。一方、半導体スイッチング素子が短絡状態になると、半導体スイッチング素子の端子間電圧は過電流により上昇する。端子間電圧が上昇することで、端子間電圧が通常のオン状態では発生し得ない異常電圧となる。この異常電圧を検知することで、半導体スイッチング素子の短絡を検知することができる（例えば、特許文献１参照）。

ここで、特許文献１に開示されている手法では、半導体デバイス駆動回路と半導体スイッチング素子間に高耐圧ダイオードと容量素子を有し、半導体スイッチング素子の短絡時に容量素子を充電することにより、半導体スイッチング素子が短絡状態であることを検知する。具体的には、定電流回路により容量素子が充電されることで、端子ＶＤＳＨの電圧が上昇し、端子ＶＤＳＨの電圧が一定値以上となった場合に、半導体スイッチング素子に短絡が発生したものと判定している。

ＷＯ２０１４／１１５２７２号公報

しかしながら、特許文献１の半導体装置におけるＤＥＳＡＴ方式では、定電流回路により容量素子が充電され、半導体スイッチング素子が短絡であると判定されるまでの時間は、半導体スイッチング素子の短絡が継続した状態にあり、その間に短絡時の発熱により半導体スイッチング素子自身、あるいは電力変換装置に電力を供給する上流の機構に不具合を発生させる可能性がある。そのため、ＤＥＳＡＴ方式においては、短絡の発生から判定までを迅速処理することが要求される。そこで、一般的には、定電流回路の通電電流を増大するやり方が知られているが、回路の消費電流の増加は、省電力化が求められる電力変換装置には不向きである。一方、容量素子の容量を減らすことにより充電を高速化するやり方も知られているが、端子ＶＤＳＨが外部要因により電圧の変動を受けやすくなることから、ノイズ他の影響により誤って短絡であると判定されてしまう可能性があるという課題があった。

本願は、上記のような課題を解決するためになされたものであり、容量素子の充電電流の増大化及び容量素子の容量の低減化を図る必要がなく、半導体スイッチング素子の短絡の判定を高速で実行できる短絡検知回路を提供することを目的としている。

本願に開示される短絡検知回路は、一端が端子に接続された抵抗素子と、前記抵抗素子の他端にアノードが接続されるとともに、カソードが半導体スイッチング素子の高電位側に接続されたダイオードと、一端が前記端子に接続された容量素子と、前記端子に接続されるとともに前記端子の方向に出力電流が流れるように接続された定電流回路と、前記端子に接続されるとともに前記端子の端子電圧を検知し、前記端子電圧が閾値電圧以上であれば前記半導体スイッチング素子が短絡であると判定する短絡判定部と、前記容量素子の他端と前記半導体スイッチング素子の低電位側との間に設けられ、前記容量素子と前記半導体スイッチング素子間の導通と遮断の切替えを行うとともに、前記導通時に前記容量素子と前記半導体スイッチング素子間に前記閾値電圧よりも小さく設定されたオフセット電圧を印加するオフセット電圧源を有する電圧制御部と、を備え、前記電圧制御部は、前記端子電圧が前記オフセット電圧と同電位となった場合に前記容量素子と前記半導体スイッチング素子間を導通させることを特徴とするものである。
また、本願に開示される第二の短絡検知回路は、一端が端子に接続された抵抗素子と、前記抵抗素子の他端にアノードが接続されるとともに、カソードが半導体スイッチング素子の高電位側に接続されたダイオードと、一端が前記端子に接続された容量素子と、前記端子に接続されるとともに前記端子の方向に出力電流が流れるように接続された定電流回路と、前記端子に接続されるとともに前記端子の端子電圧を検知し、前記端子電圧が閾値電圧以上であれば前記半導体スイッチング素子が短絡であると判定する短絡判定部と、アノードが前記半導体スイッチング素子の低電位側に、カソードが前記容量素子に接続され、前記容量素子と前記半導体スイッチング素子間の導通と遮断の切替えを行うとともに、前記導通時に前記容量素子と前記半導体スイッチング素子間に前記閾値電圧よりも小さく設定された導通電圧を有するツェナーダイオードと、前記ツェナーダイオードの前記カソードに接続され、前記容量素子と並列に接続された第二の抵抗素子と、で構成された電圧制御部と、を備え、前記端子電圧が前記ツェナーダイオードの前記導通電圧と同電位となった場合に前記ツェナーダイオードを導通させることを特徴とするものである。

本願に開示される短絡検知回路によれば、半導体スイッチング素子が短絡した場合に、設定されたオフセット電圧より高い範囲でのみ容量素子の充電を実行させることにより、定電流回路の通電電流を増大させることなく半導体スイッチング素子の短絡の検知判定を高速で行うことができるという効果がある。

実施の形態１に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。 実施の形態１に係る短絡検知回路の動作による効果を説明するためのタイムチャート図である。 実施の形態２に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。 実施の形態３に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。

実施の形態１．
図１は、実施の形態１に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。図２は、実施の形態１に係る短絡検知回路の動作による効果を説明するためのタイムチャート図である。本願は、例えば、自動車のモータを駆動するために使用される電力変換装置のインバータの半導体スイッチング素子の短絡を検知する短絡検知回路に適用されるものである。

まず、図１を用いて、実施の形態１に係る短絡検知回路の構成について説明する。図１では、短絡の検知判定の対象である半導体スイッチング素子９を含めて図示されている。

短絡検知回路１は、定電流回路２と、定電流回路２に接続された端子８における端子電圧により半導体スイッチング素子９の短絡を判定する短絡判定部３と、半導体スイッチング素子９の高電位側の端子にカソードが接続されたダイオード４と、ダイオード４と端子８との間に接続された抵抗素子５及び容量素子６と、端子８と容量素子６及び半導体スイッチング素子９の低電位側端子に接続された電圧制御部７と、で構成されている。なお、一般的な従来の構成との違いは電圧制御部７の有無にあり、従来の構成においては、容量素子６は、半導体スイッチング素子９の低電位側に直接接続されている。

電圧制御部７は、端子８の端子電圧の比較判定及び増幅する電圧検出部７ａと、容量素子６と半導体スイッチング素子９の低電位側端子との間に設置され、導通と遮断を行う能動素子であるスイッチ７ｂ、及びスイッチ７ｂに接続されたオフセット電圧源７ｃで構成されている。これらの構成は、いわゆるシャントレギュレータと呼ばれる回路構成と同じものである。図１では、電圧検出部７ａとしては、比較器を使用する例を示す。また、スイッチ７ｂとしては、バイポーラトランジスタを使用し、ベース端子が電圧検出部７ａに、コレクタ端子が容量素子６に、エミッタ端子がオフセット電圧源７ｃにそれぞれ接続された例を示す。オフセット電圧源７ｃは、バッテリを使用する例を示す。

次に、半導体スイッチング素子の短絡の検知動作と検知時間との関係について、本実施の形態１の構成と従来の構成との違いを図２に示すタイムチャート図を用いて説明する。
まず、図２（ａ）に示す従来の構成においては、半導体スイッチング素子９が短絡した場合、端子８の端子電圧Ｖｄは、定電流回路２の出力電流Ｉｄと容量素子６の容量Ｃｄにより、一定の傾き（Ｉｄ／Ｃｄ）で上昇する。短絡判定部３は、半導体スイッチング素子９の短絡の判定を行う閾値電圧をＶｔｈとした場合、端子８の端子電圧Ｖｄが、この閾値電圧Ｖｔｈに到達した時間である検知時間Ｔｄ１を検知する。

ここで、短絡判定部３により短絡と判定される検知時間Ｔｄ１は、図２（ａ）に示すように、Ｔｄ１＝Ｃｄ×Ｖｔｈ／Ｉｄとなる。これにより、短絡判定部３は、端子８の端子電圧Ｖｄが閾値電圧Ｖｔｈに到達したことを検知すると、半導体スイッチング素子９が短絡したと判定し、その検知時間Ｔｄ１を外部機器（図示せず）に通知するため出力電圧Ｖｏｕｔを出力する（ここでは、出力電圧が上昇する場合を示す。）。

これに対して、図２（ｂ）に示す本実施の形態１の構成においては、電圧制御部７の初期状態としては、スイッチ７ｂはオフ状態である。この状態においては、容量素子６の低電位側は電気的に固定されておらず、コンデンサとしての機能が発揮されない状態にあるため、容量がＣｄである容量素子６に対して充電が行われず、端子８の端子電圧Ｖｄは急峻な傾きで上昇する。具体的には、端子８の配線に生ずる微小な寄生容量成分のみによって充電が行われるため、配線の寄生容量をＣｋとすると、電圧上昇の傾きは（Ｉｄ／Ｃｋ）となる。回路構成にも依るが、一般的には、容量素子６に対して寄生容量成分は極めて小さいものとなる（Ｃｄ＞＞Ｃｋ）。

半導体スイッチング素子９が短絡した場合、端子８の端子電圧Ｖｄが、オフセット電圧源７ｃに予め設定されたオフセット電圧Ｖｏｆｆに到達した後、電圧検出部７ａの出力電圧Ｖａによりスイッチ７ｂがオンにされ、容量素子６の低電位側がオフセット電圧Ｖｏｆｆに固定される。すなわち、端子電圧Ｖｄが、オフセット電圧Ｖｏｆｆと同電位なった場合に容量素子６と半導体スイッチング素子９間を導通させる。これにより、容量Ｃｄの容量素子６への充電が開始され、電圧上昇の傾きは（Ｉｄ／Ｃｄ）へと変化する。短絡判定部３は、半導体スイッチング素子９の短絡の判定を行う閾値電圧をＶｔｈとした場合、端子８の端子電圧Ｖｄが、この閾値電圧Ｖｔｈに到達した時間である検知時間Ｔｄ２を検知する。

ここで、短絡判定部３により短絡と判定される検知時間Ｔｄ２は、図２（ｂ）に示すように、Ｔｄ２＝Ｃｋ×Ｖｏｆｆ／Ｉｄ＋Ｃｄ×（Ｖｔｈ－Ｖｏｆｆ）／Ｉｄとなる。これにより、短絡判定部３は、端子８の端子電圧Ｖｄが閾値電圧Ｖｔｈに到達したことを検知すると、半導体スイッチング素子９が短絡したと判定し、その検知時間Ｔｄ２を外部機器（図示せず）に通知するため出力電圧Ｖｏｕｔを出力する（ここでは、出力電圧が上昇する場合を示す。）。

したがって、半導体スイッチング素子９が短絡した場合、図２（ｂ）の本実施の形態１では、端子８の端子電圧Ｖｄが、オフセット電圧Ｖｏｆｆまで急峻に増加し、その後、傾き（Ｉｄ／Ｃｄ）で上昇する。一方、電圧制御部のない図２（ａ）では、端子８の端子電圧Ｖｄが、傾き（Ｉｄ／Ｃｄ）のみで緩やかに上昇する。図２（ｂ）の閾値電圧Ｖｔｈに到達するまでの時間（検知時間Ｔｄ２）は、図２（ａ）の閾値電圧Ｖｔｈに到達するまでの時間（検知時間Ｔｄ１）よりも短くなる。これにより、より短い時間で半導体スイッチング素子９の短絡の検知をすることができる。

一例として、寄生容量Ｃｋが容量素子６の容量Ｃｄに対して有効性を持たないほど十分小さく、オフセット電圧Ｖｏｆｆが閾値電圧Ｖｔｈの半分に設定されている場合には、半導体スイッチング素子９の短絡の検知時間Ｔｄ２（＝Ｃｄ×（０．５×Ｖｔｈ）／Ｉｄ＝１／２×Ｔｄ１）は、電圧制御部を持たない従来の構成における半導体スイッチング素子９の短絡の検知時間Ｔｄ１の半分の時間で短絡の検知を実現することができる。

なお、オフセット電圧Ｖｏｆｆは、必ず閾値電圧Ｖｔｈよりも小さく設定する必要がある。その理由は、外乱ノイズによる過渡成分により短絡であると誤って検知しないよう、閾値電圧Ｖｔｈ近傍の電圧範囲では、容量素子６によるフィルタ効果を発揮させる必要が生じるためである。

具体的には、通常の半導体スイッチング素子９の正常駆動状態においては、半導体スイッチング素子９のオン抵抗と端子間に流れる電流で高電位側の端子に発生する電圧と、ダイオード４のオン電圧と、定電流回路２の出力電流Ｉｄにより抵抗素子５に発生する電圧との合計が、定常的な電圧成分として端子８に生じるため、この定常電圧より高い範囲でフィルタ効果を発揮できるよう、オフセット電圧Ｖｏｆｆを定常電圧と同等もしくはそれ以下に設定することが望ましい。すなわち、オフセット電圧Ｖｏｆｆを、半導体スイッチング素子９の正常駆動時に、短絡判定部３の入力に生じる端子電圧Ｖｄ以下に設定し、半導体スイッチング素子９の正常駆動時に、容量素子６と半導体スイッチング素子９が導通できるようにする。

このように、実施の形態１に係る短絡検知回路では、端子電圧を比較判定及び増幅する電圧検出部と、容量素子と半導体スイッチング素子の低電位側端子との間に設置されたスイッチング素子、及びオフセット電圧源とで構成される電圧制御部を設けることで、オフセット電圧より高い範囲でのみ容量素子への充電を行うことにより、定電流回路の通電電流を増大させることなく半導体スイッチング素子の短絡を高速で検知し、判定することができるという効果がある。

実施の形態２．
図３は、実施の形態２に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。実施の形態１との相違点は、実施の形態１の短絡検知回路１の電圧制御部７は、容量素子６と並列に接続された第二の抵抗素子７ｄ、及び容量素子６と直列に接続されたツェナーダイオード７ｅとで構成されている点である。ツェナーダイオード７ｅは、アノードが半導体スイッチング素子９の低電位側に、カソードが容量素子にそれぞれ接続されている。ツェナーダイオード７ｅが、実施の形態１の電圧検出部７ａとスイッチ７ｂとオフセット電圧源７ｃのすべてに相当する。他の構成は、実施の形態１と同様であるので説明を省略する。本実施の形態の特徴は、一般的に小型かつ安価な部品で、部品点数も少なくて済み、部品それ自体が動作に電力を必要としないことから、実用性が極めて高い点である。

次に、この実施の形態２に係る短絡検知回路の動作について、図３に基づいて、実施の形態１との差異を中心に詳細に説明する。図３では、短絡の検知判定の対象である半導体スイッチング素子９を含めて図示されている。

具体的な動作について述べる。初期状態において、ツェナーダイオード７ｅはオフ状態であり、実施の形態１と同様に端子８の電圧Ｖｄは急峻な傾きで上昇する。第二の抵抗素子７ｄを介してツェナーダイオード７ｅのカソードへ端子電圧Ｖｄを入力していることから、ツェナーダイオード７ｅのオン電圧（導通電圧）をＶｚとした場合、Ｖｄ＝Ｖｚに到達した時点でツェナーダイオード７ｅがオン状態となる。すなわち、実施の形態１におけるＶｏｆｆ＝Ｖｚであり、ツェナーダイオード７ｅのオン状態は、実施の形態１のスイッチ７ｂのオン状態に相当する。

したがって、Ｖｄ＞Ｖｚの範囲では、実施の形態１の場合と同様に、容量素子６に対して充電が行われるが、ツェナーダイオード７ｅのオン状態において、第二の抵抗素子７ｄを介してツェナーダイオード７ｅに流入するオン電流が発生するため、そのオン電流をＩｚとした場合、端子８の端子電圧Ｖｄの上昇の傾きは（Ｉｄ－Ｉｚ）／Ｃｄとなる。この結果、短絡の検知時間Ｔｄ２は、Ｔｄ２＝Ｃｋ×Ｖｏｆｆ／（Ｉｄ－Ｉｚ）＋Ｃｄ×（Ｖｔｈ－Ｖｏｆｆ）／（Ｉｄ－Ｉｚ）となる。

これにより、短絡判定部３は、端子８の端子電圧Ｖｄが閾値電圧Ｖｔｈに到達したことを検知すると、半導体スイッチング素子９が短絡したと判定し、その検知時間Ｔｄ２を外部機器（図示せず）に通知するため出力電圧Ｖｏｕｔを出力する（ここでは、出力電圧が上昇する場合を示す。）。

本願の目的とするところは、容量素子６の充電を早め、半導体スイッチング素子９の短絡を迅速に検知することであることから、ツェナーダイオード７ｅを流れる電流Ｉｚは、ツェナーダイオード７ｅが安定してオン状態を継続できる範囲において、できる限り少なく設定することが望ましく、第二の抵抗素子７ｄは、電流Ｉｚを調整することを目的として設けられている。

本実施の形態に用いられるツェナーダイオード７ｅは、一般的に安定してオン状態を継続するのに数μＡ～数十μＡの電流を要するために、例えば、定電流回路２の出力電流Ｉｄが１ｍＡ程度の電流であった場合には、ツェナーダイオード７ｅを流れる電流Ｉｚが定電流回路２の出力電流Ｉｄの１割程度か、もしくはそれ以下となるよう、第二の抵抗素子７ｄの定数を調整する必要がある。オフセット電圧は、導通電圧（降伏電圧）の異なるツェナーダイオードを使用することで調整することができる。

このように、実施の形態２に係る短絡検知回路では、容量素子と並列に接続された抵抗素子、及び容量素子と直列接続されたツェナーダイオードとで構成される電圧制御部を設けることで、実施の形態１と同様、設定されたオフセット電圧より高い範囲でのみ容量素子への充電を行うことで、定電流回路の通電電流を増大させることなく半導体スイッチング素子の短絡を高速で検知し、判定することができるという効果を有する。また、実施の形態２の電圧制御部は、部品点数も少なく、簡単な構成で短絡の検知判定を確実に実行することができるという優れた効果を期待できる。

実施の形態３．
図４は、実施の形態３に係る短絡検知回路が接続された半導体スイッチング素子を含むシステム構成を示す回路ブロック図である。実施の形態２との相違点は、実施の形態２の短絡検知回路１の電圧制御部７の構成に対して、ツェナーダイオード７ｅと並列にさらに第三の抵抗素子７ｆが設けられている点である。他の構成は、実施の形態２と同様であるので説明を省略する。この実施の形態３の目的は、ツェナーダイオード７ｅが持つ導通電圧の個体差がもたらす影響、すなわち、半導体スイッチング素子９の短絡を検知する検知時間Ｔｄ２のばらつきを抑制することにある。

本実施の形態について、第三の抵抗素子７ｆのもたらす効果を中心に述べる。一般的に、ツェナーダイオードのオン電圧Ｖｚは、オン電流Ｉｚの変化に対して正の特性を持っている。従って、例えば、個体差によりオン電圧Ｖｚが低めであった場合には、オン電流Ｉｚを増加させ、オン電圧Ｖｚを上昇させることで、個体差がもたらす影響を打ち消すことが望ましい。

実施の形態２の構成の場合においては、ツェナーダイオード７ｅのオン電圧Ｖｚとオン電流Ｉｚの関係式は、第二の抵抗素子７ｄの抵抗値をＲｄとした場合には、
Ｉｚ＝（Ｖｄ－Ｖｚ）／Ｒｄ （１）
と表すことができ、さらに式（１）を変換して、
Ｉｚ＋Ｖｚ／Ｒｄ＝Ｖｄ／Ｒｄ （２）
と表すことができる。

ツェナーダイオード７ｅのオン電圧Ｖｚとオン電流Ｉｚの相関関係を表す上式は、個体差によりオン電圧Ｖｚに変化が生じた場合には、等式を満足させるために、回路構成上、オン電流Ｉｚが反対の方向に変化し、上述したツェナーダイオード７ｅの持つ個体差がもたらす影響が打ち消されることを意味している。

一方、本実施の形態３の構成の場合においては、ツェナーダイオード７ｅのオン電圧Ｖｚとオン電流Ｉｚとの相関関係は、第三の抵抗素子７ｆの抵抗値をＲｆとした場合には、
Ｉｚ＝（Ｖｄ－Ｖｚ）／Ｒｄ－Ｖｚ／Ｒｆ （３）
と表すことができ、さらに、式（３）を変換して、
Ｉｚ＋Ｖｚ（１／Ｒｄ＋１／Ｒｆ）＝Ｖｄ／Ｒｄ （４）
と表すことができる。

式（４）も実施の形態２の式（２）と同様に、オン電圧Ｖｚの変化に対してオン電流Ｉｚが反対方向に変化し、ツェナーダイオード７ｅの個体差がもたらす影響を打ち消すが、式（４）の左辺第二項の係数に１／Ｒｆの成分が加わっていることから、オン電圧Ｖｚの変化に対してオン電流Ｉｚがより大きく変化することを意味している。

従って、オン電圧に個体差の大きいツェナーダイオードを使用する場合、あるいは、検知時間Ｔｄ２のばらつきを抑え、精度良く設計する必要がある場合には、本実施の形態は有効な手段となる。

このように、実施の形態３に係る短絡検知回路では、電圧制御部として直列に接続された２つの抵抗素子が容量素子と並列に、かつ容量素子と直列接続されたツェナーダイオードが設けられていることで、実施の形態１、２と同様、オフセット電圧より高い範囲でのみ容量素子への充電を行うことで、定電流回路の電流を増大させることなく半導体スイッチング素子の短絡を高速で検知し、判定することができるという効果を有するとともに、実施の形態２のように電圧制御部にツェナーダイオードを使用する場合において、ツェナーダイオードのオン電圧特性に個体差があっても、短絡の検知時間のばらつきを抑えることができるという優れた効果を期待できる。

以上、短絡検知回路の消費電流を増大させることなく、また、ノイズのフィルタ効果を低下させることなく、半導体スイッチング素子の短絡を迅速に検知する実施の形態について説明した。上記目的の達成するためこれらの実施の形態のいずれを採用してもよく、また、必要に応じて機能の省略あるいは各実施の形態を組み合せて使用することは任意である。

本願は、例えば、自動車のモータを駆動するために使用される電力変換装置のインバータの半導体スイッチング素子の短絡を検知する短絡検知回路に適用されるものとして説明したが、半導体スイッチング素子が使用される他の回路装置に使用される半導体スイッチング素子の短絡を検知する場合であっても機能することは言うまでもない。また、電圧制御部に使用されるスイッチとしてトランジスタを使用する例について説明したが、ＦＥＴを始めとする他の能動素子であってもよい。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

また、図中、同一符号は、同一または相当部分を示す。

１ 短絡検知回路、２ 定電流回路、３ 短絡判定部、４ ダイオード、５ 抵抗素子、６ 容量素子、７ 電圧制御部、７ａ 電圧検出部、７ｂ スイッチ、７ｃ オフセット電圧源、７ｄ 第二の抵抗素子、７ｅ ツェナーダイオード、７ｆ 第三の抵抗素子。

Claims (4)

1. 一端が端子に接続された抵抗素子と、
   前記抵抗素子の他端にアノードが接続されるとともに、カソードが半導体スイッチング素子の高電位側に接続されたダイオードと、
   一端が前記端子に接続された容量素子と、
   前記端子に接続されるとともに前記端子の方向に出力電流が流れるように接続された定電流回路と、
   前記端子に接続されるとともに前記端子の端子電圧を検知し、前記端子電圧が閾値電圧以上であれば前記半導体スイッチング素子が短絡であると判定する短絡判定部と、
   前記容量素子の他端と前記半導体スイッチング素子の低電位側との間に設けられ、前記容量素子と前記半導体スイッチング素子間の導通と遮断の切替えを行うとともに、前記導通時に前記容量素子と前記半導体スイッチング素子間に前記閾値電圧よりも小さく設定されたオフセット電圧を印加するオフセット電圧源を有する電圧制御部と、を備え、
   前記電圧制御部は、前記端子電圧が前記オフセット電圧と同電位となった場合に前記容量素子と前記半導体スイッチング素子間を導通させることを特徴とする短絡検知回路。
2. 前記電圧制御部は、前記端子電圧を比較判定する電圧検出部と、前記オフセット電圧を印加する前記オフセット電圧源と、ベース端子が前記電圧検出部に、コレクタ端子が前記容量素子に、及びエミッタ端子が前記オフセット電圧源にそれぞれ接続されたトランジスタと、で構成され、前記端子電圧が前記オフセット電圧と同電位となった場合に前記電圧検出部からの出力電圧により前記トランジスタを導通させることを特徴とする請求項１に記載の短絡検知回路。
3. 一端が端子に接続された抵抗素子と、
   前記抵抗素子の他端にアノードが接続されるとともに、カソードが半導体スイッチング素子の高電位側に接続されたダイオードと、
   一端が前記端子に接続された容量素子と、
   前記端子に接続されるとともに前記端子の方向に出力電流が流れるように接続された定電流回路と、
   前記端子に接続されるとともに前記端子の端子電圧を検知し、前記端子電圧が閾値電圧以上であれば前記半導体スイッチング素子が短絡であると判定する短絡判定部と、
   アノードが前記半導体スイッチング素子の低電位側に、カソードが前記容量素子に接続され、前記容量素子と前記半導体スイッチング素子間の導通と遮断の切替えを行うとともに、前記導通時に前記容量素子と前記半導体スイッチング素子間に前記閾値電圧よりも小さく設定された導通電圧を有するツェナーダイオードと、前記ツェナーダイオードの前記カソードに接続され、前記容量素子と並列に接続された第二の抵抗素子と、で構成された電圧制御部と、を備え、
   前記端子電圧が前記ツェナーダイオードの前記導通電圧と同電位となった場合に前記ツェナーダイオードを導通させることを特徴とする短絡検知回路。
4. 前記ツェナーダイオードと並列に第三の抵抗素子を備え、前記ツェナーダイオードの導通電圧の個体差を前記第三の抵抗素子に流れる電流と前記ツェナーダイオードに流れる電流とにより打ち消すことを特徴とする請求項３に記載の短絡検知回路。

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