JP7262818B2 - エンジンデバッグ、テスト、較正、及び調節を制御するためのソフトウェア環境 - Google Patents
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Description
1.ステップ#1:ループアルゴリズム開発におけるモデル
・このフェーズにおいて、制御のモデル及びシステム(モーター、パワートレイン、...)のモデルが開発され、純粋な仮想的な方法で(Matlab/Simulinkの種類のシミュレーションソフトウェアを使用して)デバッグされる。
・このステージにおいて、全ての理論的な(理想と仮定される)制御曲線が計算され妥当性検証される。
・このフェーズで開発されたモデルが、「ゴールデン(golden)」参照として考えられる。
2.ステップ#2:ECUへの制御アルゴリズムマッピング
・このフェーズにおいて、ステップ#1からの理想的な制御アルゴリズムが、選択されたエンジン制御ユニットハードウェアに適合する操作アルゴリズムに変換される。
・このフェーズは、おおよそ自動化することができる(特に、ECUが純粋なソフトウェア実装である場合)。しかしながら、マニュアルエンジニアリングが、通常、以下の場合に必要である。すなわち、
i.制御の一部が、外部FPGAデバイス内でマッピングされるために主制御から分離される場合(これは、高速なリアルタイム動作を扱うためのものである)、
ii.制御アルゴリズムの一部が、マイクロコントローラーターゲット特有のハードウェアアクセラレーター(数学演算子等)上にマッピングされる場合である。
・いずれの場合も、マッピングフェーズが、ハードウェア制限に対処するために制御アルゴリズム精度における妥協をもたらす。
3.ステップ#3:ループアルゴリズム調節におけるハードウェア
・この動作は、正確に制御された動作状態下に電気モーターが置かれる実験台において通常行われる。
・このフェーズにおいて、較正インフラストラクチャが、調節パラメーターを投入し、動作変数曲線を採取することができるように、制御アルゴリズムに付加される。
・これらの曲線は、理想曲線と比較され、パラメーター値に関するフィードバックループが、最適値に達するために実行される。
・この操作は、非常に多数の調節パラメーターに適用される。
・この操作は、必要に応じて理想モデルを再訪するためにステップ#1へのフィードバックをもたらすこともできる。
・このフェーズの終わりにおいて、制御アルゴリズムが最終と考えられ、縮小された調節パラメーターのセットが、ステップ#4で使用するために規定される。
4.ステップ#4:ループアルゴリズム調節における車両
・この動作は、現実の動作状態の実際の車両において行われる。
・この較正メカニズムは、調節パラメーターの数が減少したことを除いてステップ#3と同じである。
・実装エラーのリスクが最小である(手作業による再コーディングがない)、
・全てのECUターゲットハードウェア制限が、アルゴリズム開発の早期フェーズにおいて考慮される。これは、アルゴリズムの精度における適切な妥協が、ステップ#2の代わりに、ステップ#1で決定されることを意味する。
・操作コードにおいて、較正インフラストラクチャはそこに存在しなければならない。これを回避する方法は存在しない。
・開発フェーズにおいて、問題は、どのステップで、この較正フェーズがフロー内に現れるかを規定することである。
○このインフラストラクチャが、ステップ#1中に規定される。
これは、「ゴールデン」モデル内に「非機能的(non-functional)」操作が付加されるため、問題である。したがって、このモデルをゴールデンであるともはや考えることができない。
○又は、インフラストラクチャが、ステップ#2において、生成されたコードに対する手作業のオーバーライドとして付加される。
これは、モデルベース自動化フローが破壊されるため、問題である。
・1つ以上の標準的なマイクロプロセッサコア、
・幾つかの標準的なデバッグ及びトレースハードウェアインフラストラクチャ、
・幾つかの汎用マイクロコントローラーモジュール(DMA、ウォッチドグ、タイマー、...)、
・サブシステムであって、
○埋め込み式プログラマブルロジックマトリクス(FLU)、
○自動車パワートレイン制御に専用の周辺機器のセット(PWM、キャプチャー、ADC、CAN、...)
○FLU内にマッピングされた任意のロジックからこれらの周辺機器の直接制御を可能にするカスタムインターコネクト構造、
○FLUから/へのデータ転送を可能にするDPRAM、
を含む、サブシステム、である。
・プロセッサのためのCコード
・FLUのためのHDL
・特定のメタデータをゴールデンモデルにどのように関連付けることができるかを規定する方法であって、
この方法は、以下の情報:
○較正パラメーター(したがって、較正値オーバーライドに対する候補)として考えられるべきモデル変数又は信号のリスト、
○モニターされる値として考えられるべき変数又は信号のリスト、
をどのように指定することができるかを述べる、方法、
・コンピューター実行式ソフトウェアであって、
○メタデータ内で規定されるパラメーター変数について、
Cコードであって、このコードがゴールデンモデル内でCPUコアマッピング済み関数に対応する場合、対応するソフトウェア変数の値をオーバーライドすることを可能にする、Cコードを自動生成すること、
HDLコードであって、このコードがゴールデンモデル内でFLUマッピング済み関数に対応する場合、対応するHDL信号の値をオーバーライドすることを可能にする、HDLコードを自動生成すること、
○メタデータにおいて規定されるモニターされる変数について、
Cコードであって、このコードがゴールデンモデル内でCPUコアマッピング済み関数に対応する場合、対応するソフトウェア変数の値をサンプリングすることを可能にする、Cコードを自動生成すること、
HDLコードであって、このコードがゴールデンモデル内でFLUマッピング済み関数に対応する場合、対応するHDL信号の値をサンプリングすることを可能にする、HDLコードを自動生成すること、
を可能にする、コンピューター実行式ソフトウェア、である。
・或る特定のワイヤが較正又はデバッグについての候補として考えられるべきか否かを指定することを可能にする専用ダイアログウィンドウを作成し、制御する、
・較正された/デバッグされた信号のそれぞれにユーザーが識別名を関連付けることを可能にする、
・これらの情報を拡張としてモデルデータベースに記憶する、
を有する。
1.モデルデータベース内で先行するステップから入力メタデータを抽出する。本発明の一例示的な実施形態において、このプロセスは、これらの情報にアクセスするフックを与えるMatlabスクリプティングAPIに依存する。
2.各「タグ付き(tagged)」信号について:
a.(例えば、Matlab APIから)信号名及びモデル階層構造を得る、
b.(例えば、Matlab APIから)信号データ型を得る、
c.このデータ型に関連する必要なデータ記憶サイズを計算する、
3.信号リスト及びメモリサイズ要件をフローの次のステップのために中間データベースに記憶する。これが、上記で述べた較正方策段階的アプローチについての指示を与えることができることに留意されたい。
○フローの先行のステップにおいて準備したデバッグ信号リストから、生成器は、適切なビット幅を有する各信号についての入力ポートを作成する。
・較正タグ付き信号のアレイ:
○フローの先行のステップにおいて準備した較正信号リストから、生成器は、適切なビット幅を有する各信号についての出力ポートを作成する。
・ループスタートトリガー
○この信号は、ゴールデンモデルから抽出される。それは、ゴールデンモデルアルゴリズムの各反復においてアサートされる。
・オンチップRAMアクセスバス
○これは、埋め込み式FPGAとシステムRAMとの間のデータ転送インターフェースである。
・較正ハンドシェイク
○これは、ゴールデンモデルアルゴリズム反復ループに関する較正データ更新の適切な同期化を可能にする較正インフラストラクチャ間の要求/肯定応答プロトコルである。
・オンチップRAMから/へのデータ転送をできる限り高速に実施する、
・競合を回避するため、ゴールデンモデル反復と同期してデータ転送を実施する、
である。
1.取得:埋め込み式FPGAは、外部システムセンサーモジュール(例:ADC)から複数の入力を採取する。
2.処理:FPGAは、これらの入力を演算し、出力データ値を計算する。
3.更新:演算された出力データは、デジタルモジュール(すなわち、PWM)を通りパワートレインアクチュエーターを通って転送される。
1.処理フェーズは、較正データをアルゴリズムのためのパラメーターとして使用することである。したがって、このフェーズ中に、較正パラメーターを安全に変更することは可能でない。
2.処理フェーズは、デバッグデータを計算することである。そのため、これらの値が、処理の終了まで有効であることを保証できない。
・(標準的なMatlab HDL生成器を使用して)Matlabモデルから生成されるゴールデンHDLモデル、
・直前に生成されたRAMロガーモジュール、
の両方をインスタンス化するHDLラッパーを自動的に生成することにその本質がある。
(1)種々の侵入的要素のおかげで、回路全体にわたって全てのデバッグ及びトレースデータを採取すること:
・CPUによって実行される命令のプロービング、
・システムバス上でのデータ転送のプロービング、
・FPCU内の多くのイベント(IRQ、DMA要求、トリガー、...)のプロービング、
・FLUの周りの全ての入力及び出力トランザクションのプロービング、
(2)これらの全てのデータのタイムスタンプ
(3)これらのデータのパッキング及びエンコーディング
(4)これらのデータのオンチップトレースメモリへの記憶
(5)適切なインターフェースを通した外部デバッグ機器への転送
を担当することができる。
・アナログデータが、ADC周辺機器を通してサンプリングされ、FLUによって前処理され、FLUに送信される別のデータに変換されるモデルの単純な例を採用する。
・FLU及びCPU処理における幾つかの中間変数も想像することができる。
・この例において、デバッグプロービングのための候補である5つの変数が存在する。
-VAR_A:FLUの内部でありかつデバッグインフラストラクチャによって可視性がある(FLUインターフェースプロービング)、
-VAR_B:FLUインターフェースロジックによってのみアクセス可能、
-VAR_C:FLU及びデバッグインフラストラクチャによってアクセス可能、
-VAR_D:デバッグインフラストラクチャ及びCPUによってアクセス可能、
-VAR_E:CPUソフトウェアによってのみアクセス可能。
○変数がデバッグインフラストラクチャから可視性がある場合、変数は、デバッグ機器スクリプトを通して扱われることになる。なぜならば、これが、侵入的でない管理であるからである。
○そうでない場合、すなわち、変数が、CPUとFLUとの両方によって可視である場合、選択は、通常、ハードのリアル処理の影響を制限するためにCPUであることになる。
○他の優先度管理は、他の制約に基づいて規定することができる。
例:CPUソフトウェアが、ゴールデンモデル関数によって既に100%ロードされている場合、アルゴリズムは、FLU内の変数を管理することを決定することができる。
20 テスト命令,較正メタデータ,較正命令,デバッグ&テストメタデータ
30 標準的な自動生成
40 コード,ビットストリームを含むコード3
50 コード,Cコード
60 コード
70 操作コード(プロセッサ上のC)
80 操作コード(FLU上のHDL),HDLコード
90 コード,Cでの較正アドオン,Cでのデバッグ&テストアドオン
100 コード,HDLでの較正アドオン,HDLコード,HDLでのデバッグ&テストアドオン
200 ヘテロジニアスハードウェアシステム,FPCUデバイス
210 ソフトウェアプログラマブルユニット,CPUコア
220 ハードウェアプログラマブルユニット,操作コード(FLU上のHDL)
240 オンチップRAM
300,310 ソフトウェア環境
320 ユーザー注釈付きモデル,コード2=コード1+注釈,モデルメタデータ割り当て
330 較正機器,デバッグ及び較正機器,デバッグ機器
340 コード,コード4,デバッグ機器構成,デバッガー,デバッグ機器スクリプト
350 ユーザー命令,モデルメタデータ割り当て
400 手段
410 ユーザー命令
420 シミュレーションデータ
600 信号リスト採取
610 HDLコード生成器
620 HDLインテグレーション生成器
700 デバッグインフラストラクチャ,テストインフラストラクチャ,SOCデバッグ及びトレースインフラストラクチャ
800 コード生成コンフィギュレーター,デバッグ&テスト生成器構成
810 デバッグ&テストCコード生成器
Claims (17)
- 少なくとも1つのソフトウェアプログラマブルユニット(210)及び少なくとも1つのハードウェアプログラマブルユニット(220)並びに任意選択でデバッグ及びテストインフラストラクチャ(700)を備えるヘテロジニアスハードウェアシステム(200)上で実行するのに適する複数のコードの自動化生成のための方法であって、前記コードは実行可能なデバッグ及び/又はテスト命令を含み、前記方法は、(i)1つ以上のコード記述を含む初期コード(10)をロードすることと、(ii)前記初期コード(10)上で、較正パラメーターとして考えられる前記コード記述内の変数及び/又はモニターされる値であると考えられる前記コード記述内の変数を指定する、ユーザーデバッグ及び/又はテスト命令(20)を提供することと、(iii)前記コード(40)を、利用可能なユニットごとに少なくとも1つ、デバッグ及び/又はテスト命令を備える前記ロードされた初期コードに基づいて、自動的に生成する(30)ステップとを含み、前記ソフトウェアプログラマブルユニット(210)はマイクロプロセッサコアであり、前記マイクロプロセッサコアの対応するコードはソフトウェア言語コード(50)であり、前記ハードウェアプログラマブルユニット(220)はプログラマブルロジックマトリクスであり、前記プログラマブルロジックマトリクスの対応するコードはハードウェア記述言語コード(60)であり、前記コード(50,60)は、最初に生成することになるコード(70,80)以外に、それぞれの最初のコード(70,80)において、変数の値をオーバーライドする及び/又はサンプリングすることを可能にする追加のコード(90,100)を提供する、方法。
- 前記デバッグ及びテストインフラストラクチャを利用可能な場合で、前記ユーザーは、前記ソフトウェアプログラマブルユニット(210)及び前記ハードウェアプログラマブルユニット(220)についてそれぞれ前記生成されるコードが、前記デバッグ及び/又はテスト命令を含んで生成されるか否か、又は、前記デバッグ及び/又はテスト命令が生成されるとき、前記デバッグ及びテストインフラストラクチャ(700)が前記デバッグ及び/又はテスト命令(前記デバッグ及び/又はテスト命令の一部)を実施することになるか否かを、(提供することはできるが)提供する必要はない、請求項1に記載の方法。
- 前記コード(40)は、前記初期コード内の前記ユーザーデバッグ及び/又はテスト命令内で示される変数の値をオーバーライドする及び/又はサンプリングすることを可能にする、請求項1に記載の方法。
- (iii)前記コード(40)を、利用可能なユニットごとに少なくとも1つ、デバッグ及び/又はテスト命令を備える前記ロードされた初期コードに基づいて、自動的に生成する(30)ステップは、前記ソフトウェアプログラマブルユニット(210)及び前記ハードウェアプログラマブルユニット(220)についてそれぞれ前記生成されるコードが、前記デバッグ及び/又はテスト命令を含んで生成されるか否か、又は、前記デバッグ及び/又はテスト命令を備えるとき、前記デバッグ及びテストインフラストラクチャ(700)が前記デバッグ及び/又はテスト命令(前記デバッグ及び/又はテスト命令の一部)を実施することになるか否かを自動的に判定する(800)ステップ(a)と、その後、前記コード(40)を、利用可能なユニットごとに少なくとも1つ、デバッグ及び/又はテスト命令を備える前記ロードされた初期コードに基づいて、ステップ(a)の前記自動判定に基づいて、自動的に生成する(810)ステップ(b)とを含む、請求項2に記載の方法。
- 前記ステップ(a)(800)は、前記パラメーター又は変数が、前記デバッグ及びテストインフラストラクチャ(700)及び/又は前記ソフトウェアプログラマブルユニット(210)上にロードされた前記コードによってアクセスされるか否かを判定することに基づく、請求項4に記載の方法。
- (iv)前記ヘテロジニアスハードウェアシステムに接続される較正及び/又はデバッグ機器(330)に適するコード(340)を自動的に生成するステップを更に備え、任意選択で、前記ステップ(iv)はステップ(a)の前記自動判定に基づく、請求項4に記載の方法。
- 前記ヘテロジニアスハードウェアシステムは、デバッグ及び/又はテストに関連するデータ転送をサポートする特定のリソース(230)を含み、前記自動的に生成されるコード(40)は前記リソースを利用する、請求項1~6のいずれか一項に記載の方法。
- ステップ(iii)は、デバッグ及び/又はテスト命令を備える前記ロードされた初期コードからの信号のリストの自動化採取(のステップ)を含み、較正信号のリストをもたらす、請求項1に記載の方法。
- ステップ(iii)は、特定のリソース(230)の一部であるオンチップメモリ(240)からの/への較正データ転送を、特定された採取及び/又は更新期間に前記較正データ転送を制限するメカニズムをサポートすることによって実行することができるHDLモジュールを生成するための自動HDLモジュールコード(100)生成のステップ(610)を含み、前記自動HDLモジュールコード生成は、請求項8に記載の方法の結果としての較正信号の前記リストを使用する、請求項8に記載の方法。
- ステップ(iii)は、(a)前記初期コードからHDLを生成するステップ(630)及び(コード(60)を得るために)前記生成されたHDLを前記生成されたHDLモジュールに(有線)接続するステップ(620)を含み、前記ステップ(620)は較正信号の前記リストを使用する、請求項9に記載の方法。
- 初期コードの機能的な類似性及び前記初期コードから生成された自動的に生成されるコードを制御する方法であって、(i)1つ以上のコード記述を含む初期(高レベルシミュレーション)コードを実行(シミュレート)することと、(ii)請求項1~10のいずれか一項に記載の方法によって、前記初期(高レベルシミュレーション)コードから生成されるコードを実行することと、(iii)前記実行の結果を比較して、前記コードの(実質的に)機能的な類似性を検証することとを含む、方法。
- 電気エンジン及び前記エンジンのための制御を提供するエンジン制御ユニットハードウェアを備える配置構成であって、前記エンジン制御ユニットハードウェアは、少なくとも1つのソフトウェアプログラマブルユニット及び少なくとも1つのハードウェアプログラマブルユニットを備えるヘテロジニアスハードウェアシステムを備え、前記ユニットは、請求項1~10のいずれか一項に記載の方法によって生成されるコードを実行するために適合される、配置構成。
- 前記ソフトウェアプログラマブルユニットはマイクロプロセッサコアであり、前記マイクロプロセッサコアの対応するコードはソフトウェア言語コードであり、前記ハードウェアプログラマブルユニットはプログラマブルロジックマトリクスであり、前記プログラマブルロジックマトリクスの対応するコードはハードウェア記述言語コードである、請求項12に記載の配置構成。
- 前記ヘテロジニアスハードウェアシステムは、較正に関連するデータ転送をサポートする特定のリソースを含む、請求項12又は13に記載の配置構成。
- 請求項12~14のいずれか一項に記載の配置構成並びに前記ヘテロジニアスハードウェアシステム及び前記エンジンに接続される較正機器を備える較正配置構成であって、前記較正機器は、請求項6の方法によって生成されるコードを実行するために適合される、較正配置構成。
- コンピューター可読コードを含むコンピュータープログラム製品であって、前記コンピューター可読コードは、コンピューターシステム上で実行されると、請求項1~11のいずれか一項に記載の方法を前記コンピューターシステムに実行させる、コンピュータープログラム製品。
- 請求項16に記載のコンピュータープログラム製品を記憶する非一時的機械可読記憶媒体。
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