JP7247559B2 - Multilayer ceramic capacitor and method for manufacturing the same - Google Patents

Multilayer ceramic capacitor and method for manufacturing the same Download PDF

Info

Publication number
JP7247559B2
JP7247559B2 JP2018226846A JP2018226846A JP7247559B2 JP 7247559 B2 JP7247559 B2 JP 7247559B2 JP 2018226846 A JP2018226846 A JP 2018226846A JP 2018226846 A JP2018226846 A JP 2018226846A JP 7247559 B2 JP7247559 B2 JP 7247559B2
Authority
JP
Japan
Prior art keywords
internal electrode
ceramic
ceramic capacitor
internal
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018226846A
Other languages
Japanese (ja)
Other versions
JP2020092129A (en
Inventor
祐樹 月田
裕士 正井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2018226846A priority Critical patent/JP7247559B2/en
Publication of JP2020092129A publication Critical patent/JP2020092129A/en
Application granted granted Critical
Publication of JP7247559B2 publication Critical patent/JP7247559B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は、セラミック層と内部電極が積層されたセラミック素体と、セラミック素体の外表面に形成された第1外部電極および第2外部電極と、を備えた積層セラミックコンデンサに関する。また、本発明は、本発明の積層セラミックコンデンサを製造するのに適した、積層セラミックコンデンサの製造方法に関する。 TECHNICAL FIELD The present invention relates to a multilayer ceramic capacitor including a ceramic body in which ceramic layers and internal electrodes are laminated, and a first external electrode and a second external electrode formed on the outer surface of the ceramic body. The present invention also relates to a method for manufacturing a multilayer ceramic capacitor suitable for manufacturing the multilayer ceramic capacitor of the present invention.

コンデンサにおいては、一般的に、特性を落とす要因になるESL(Equivalent Series Inductance;等価直列インダクタンス)およびESR(Equivalent Series Resistance;等価直列抵抗)は、いずれも小さい方が好ましい。 In a capacitor, it is generally preferable that both ESL (Equivalent Series Inductance) and ESR (Equivalent Series Resistance), which are factors that degrade characteristics, are small.

2端子のコンデンサにおいて、ESLおよびESRを小さくする方法として、たとえば、特許文献1(特開平9-260201号公報)に開示されるように、内部電極をセラミック素体の端面と2つの側面の3方向に引き出し、外部電極と接続する方法が知られている。図9に、特許文献1に開示された積層セラミックコンデンサ1000を示す。 As a method of reducing the ESL and ESR in a two-terminal capacitor, as disclosed in Patent Document 1 (Japanese Unexamined Patent Publication No. 9-260201), for example, internal electrodes are arranged at the end face and two side faces of a ceramic body. There is known a method of pulling out in a direction and connecting with an external electrode. FIG. 9 shows a laminated ceramic capacitor 1000 disclosed in Patent Document 1. As shown in FIG.

積層セラミックコンデンサ1000においては、セラミック層(誘電体層)101の層間に形成された内部電極102が、セラミック素体103の端面103aと、2つの側面103b、103cの3方向に引き出され、外部電極104に接続されている。内部電極102は、主に容量を形成する部分102aと、3方向に引き出すための幅の広い引出部102bを有している。 In the laminated ceramic capacitor 1000, internal electrodes 102 formed between ceramic layers (dielectric layers) 101 are drawn out in three directions, that is, an end surface 103a and two side surfaces 103b and 103c of a ceramic body 103, and are connected to external electrodes. 104. The internal electrode 102 has a portion 102a that mainly forms a capacitance and a wide lead portion 102b for leading in three directions.

積層セラミックコンデンサ1000においては、内部電極102が端面103aからだけではなく、側面103b、103cからも引き出され、外部電極104と接続されているため、内部電極102の主に容量を形成する部分102aと外部電極104との間の実質的な距離が短くなり、ESLが小さくなっている。また、コンデンサ1000においては、内部電極102が端面103aからだけではなく、側面103b、103cからも引き出され、外部電極104と接続されているため、内部電極102と外部電極104との接触面積が大きくなり、ESRが小さくなっている。 In the multilayer ceramic capacitor 1000, the internal electrodes 102 are drawn out not only from the end surfaces 103a but also from the side surfaces 103b and 103c and are connected to the external electrodes 104. Therefore, the portions 102a of the internal electrodes 102 that mainly form capacitance The substantial distance to the external electrode 104 is shortened, and the ESL is reduced. In the capacitor 1000, the internal electrodes 102 are drawn out not only from the end surface 103a but also from the side surfaces 103b and 103c and are connected to the external electrodes 104. Therefore, the contact area between the internal electrodes 102 and the external electrodes 104 is large. and the ESR is small.

特開平9-260201号公報JP-A-9-260201

広く実施されている積層セラミックコンデンサの一般的な製造方法は、たとえば、次の工程を含む。まず、セラミックシートを作製する。次に、セラミックシートに導電性ペーストを印刷して複合シートを作製する。次に、複合シートを積層してマザーブロックを作製する。次に、マザーブロックをカットして複数のセラミック素体を作製する。次に、セラミック素体を焼成する。最後に、セラミック素体に外部電極を形成する。 A general method for manufacturing a multilayer ceramic capacitor that is widely practiced includes, for example, the following steps. First, a ceramic sheet is produced. Next, a composite sheet is produced by printing a conductive paste on the ceramic sheet. Next, the composite sheets are laminated to produce a mother block. Next, the mother block is cut to produce a plurality of ceramic bodies. Next, the ceramic body is fired. Finally, external electrodes are formed on the ceramic body.

上記の複合シートは、セラミックシートに導電性ペーストを印刷して内部電極を形成したものである。1枚の複合シートには、多数の積層セラミックコンデンサを一括して生産するために、複数の積層セラミックコンデンサ分の内部電極が形成される。 The above composite sheet is obtained by printing a conductive paste on a ceramic sheet to form internal electrodes. In order to collectively produce a large number of laminated ceramic capacitors, internal electrodes for a plurality of laminated ceramic capacitors are formed on one composite sheet.

上述した、内部電極102が3方向に引き出され積層セラミックコンデンサ1000を製造する場合、複合シートには、内部電極を形成するために、たとえば、導電性ペーストを図10(A)に示すようなパターン形状に印刷することが考えられる。なお、図10(A)は、説明のために本件出願人が作成したものであり、特許文献1に記載されたものではない。 When manufacturing the laminated ceramic capacitor 1000 with the internal electrodes 102 drawn out in three directions as described above, for example, a conductive paste is applied to the composite sheet in a pattern as shown in FIG. 10A to form the internal electrodes. Printing in shape is conceivable. It should be noted that FIG. 10A was created by the applicant for explanation, and is not described in Patent Document 1. FIG.

図10(A)に示す複合シート110には、複数の内部電極102が形成されている。各内部電極102は、図10(A)において、矢印Lで示す方向が長さ方向であり、矢印Wで示す方向が幅方向である。複合シート110においては、2つの内部電極102が1対として、引出部102bを背中合わせにして長さ方向に接合されている。そして、更に、接合された2つの内部電極102の複数の対が、幅方向に連続して接合されている。 A plurality of internal electrodes 102 are formed on the composite sheet 110 shown in FIG. 10(A). In FIG. 10A, each internal electrode 102 has a length direction indicated by an arrow L and a width direction indicated by an arrow W. As shown in FIG. In the composite sheet 110, two internal electrodes 102 are paired and joined in the longitudinal direction with the lead portions 102b facing each other. Further, a plurality of pairs of the two joined internal electrodes 102 are joined continuously in the width direction.

複合シート110においては、マザーブロックをカットして複数のセラミック素体を作製する際のカットラインとして、長さ方向のカットライン112Lと、幅方向のカットライン112Wが想定されている。 In the composite sheet 110, a lengthwise cutline 112L and a widthwise cutline 112W are assumed as cutlines for producing a plurality of ceramic bodies by cutting the mother block.

図10(A)に示す複合シート110には、導電性ペーストを印刷して内部電極を形成する際に、不要な導電性ペーストのニジミが発生しやすいという問題があった。すなわち、導電性ペーストは、スクリーン印刷やグラビア印刷などによって、たとえば長さ方向における左から右方向に印刷されるが、複合シート110においては、幅の広い引出部102bが形成されている領域P1から、容量を形成する部分102aが形成されている領域P2に印刷が進むにしたがって、印刷のパターン幅が急激に狭まるため、破線で囲った部分P3に不要な導電性ペーストのニジミが発生しやすいという問題があった。 The composite sheet 110 shown in FIG. 10(A) has a problem that unnecessary bleeding of the conductive paste tends to occur when the conductive paste is printed to form the internal electrodes. That is, the conductive paste is printed, for example, from left to right in the longitudinal direction by screen printing, gravure printing, or the like. As the printing progresses in the region P2 where the portion 102a forming the capacitor is formed, the width of the printed pattern sharply narrows, so unnecessary bleeding of the conductive paste tends to occur in the portion P3 surrounded by the broken line. I had a problem.

積層セラミックコンデンサ1000は、セラミック層101に不要な導電性ペーストのニジミが発生すると、特性が低下したり、両極間が短絡して故障したりする虞があるため、図10(A)に示す複合シート110の導電性ペーストのパターン形状を採用することは難しかった。 In the multilayer ceramic capacitor 1000, if unnecessary bleeding of the conductive paste occurs in the ceramic layer 101, there is a risk that the characteristics may deteriorate or the electrodes may be short-circuited to cause a failure. It was difficult to adopt the pattern shape of the conductive paste of the sheet 110 .

そこで、導電性ペーストの別のパターン形状として、図10(B)に示すものが考えられる。なお、図10(B)も、説明のために本件出願人が作成したものであり、特許文献1に記載されたものではない。 Therefore, as another pattern shape of the conductive paste, the one shown in FIG. 10B can be considered. It should be noted that FIG. 10B was also created by the applicant for explanation, and is not described in Patent Document 1. FIG.

図10(B)に示す複合シート120には、複数の内部電極102が形成されている。各内部電極102は、図10(B)において、矢印Lで示す方向が長さ方向であり、矢印Wで示す方向が幅方向である。複合シート120においては、2つの内部電極102が1対として、長さ方向において背中合わせに接合されている。そして、接合された2つの内部電極102の複数の対が、千鳥状に配置されている。このような導電性ペーストのパターン形状にすれば、印刷のパターン幅が急激に狭まることがないため、導電性ペーストを印刷して内部電極を形成する際に、不要な導電性ペーストのニジミが発生しにくい。 A plurality of internal electrodes 102 are formed on the composite sheet 120 shown in FIG. 10(B). In FIG. 10B, each internal electrode 102 has a length direction indicated by an arrow L and a width direction indicated by an arrow W. As shown in FIG. In the composite sheet 120, two internal electrodes 102 are joined back-to-back in the length direction as a pair. A plurality of pairs of the two joined internal electrodes 102 are arranged in a zigzag pattern. With such a conductive paste pattern shape, the width of the printed pattern does not suddenly narrow, so when the conductive paste is printed to form the internal electrodes, unnecessary bleeding of the conductive paste occurs. hard to do.

複合シート120においては、マザーブロックをカットして複数のセラミック素体を作製する際のカットラインとして、長さ方向のカットライン122Lと、幅方向のカットライン122Wが想定されている。 In the composite sheet 120, a lengthwise cutline 122L and a widthwise cutline 122W are assumed as cutlines for producing a plurality of ceramic bodies by cutting the mother block.

上述したとおり、積層セラミックコンデンサ1000においては、内部電極102をセラミック素体103の端面103a、側面103b、103cの3方向に引き出すために、内部電極102に幅の広い引出部102bが設けられている。そして、複合シート120においては、内部電極102の引出部102bが、長さ方向のカットライン122Lを越えて幅方向に更に広く形成され、カットライン122Lを越えた両側に突出部102cが形成されている。 As described above, in the multilayer ceramic capacitor 1000, the internal electrodes 102 are provided with wide lead portions 102b in order to lead the internal electrodes 102 in the three directions of the end surface 103a and the side surfaces 103b and 103c of the ceramic body 103. . In the composite sheet 120, the lead portions 102b of the internal electrodes 102 are formed wider in the width direction beyond the cut line 122L in the length direction, and the projecting portions 102c are formed on both sides beyond the cut line 122L. there is

突出部102cは、マザーブロックをカットして複数のセラミック素体を作製する際に、実際の長さ方向のカットが、想定した長さ方向のカットライン122Lから幅方向(図10(B)における上方向または下方向)にずれて実施されてしまったとしても、内部電極102の引出部102bが、セラミック素体103の端面103aと、2つの側面103b、103cから確実に引き出されるようにするために設けられたものである。仮に突出部102cを設けなかった場合、実際の長さ方向のカットが、想定した長さ方向のカットライン122Lから幅方向にずれてしまうと、引出部102bが、側面103bおよび側面103cの一方あるいは両方から引き出されない虞があった。すなわち、内部電極102が、セラミック素体103の3方向に引き出されず、2方向または1方向にしか引き出されない虞があった。 When the mother block is cut to produce a plurality of ceramic bodies, the protrusion 102c is cut in the width direction (in FIG. In order to ensure that the lead-out portion 102b of the internal electrode 102 is led out from the end surface 103a and the two side surfaces 103b and 103c of the ceramic body 103 even if the lead-out portion 102b of the internal electrode 102 is displaced upward or downward). It is provided in If the projecting portion 102c were not provided and the actual cut in the length direction deviated in the width direction from the assumed cut line 122L in the length direction, the lead-out portion 102b would be one of the side surfaces 103b and 103c or There was a fear that it would not be pulled out from both. That is, there is a possibility that the internal electrodes 102 are not pulled out in three directions of the ceramic body 103, but are pulled out in only two or one direction.

そして、内部電極102が3方向に引き出されるように設計された積層セラミックコンデンサ1000において、内部電極102が2方向または1方向に引き出されてしまうと、ESLおよびESRがそれぞれ設計値からずれてしまうため、規格を満たさない不良品になってしまう虞があった。 In the multilayer ceramic capacitor 1000 designed so that the internal electrodes 102 are drawn out in three directions, if the internal electrodes 102 are drawn out in two directions or in one direction, the ESL and ESR will deviate from the designed values. , there is a risk of becoming a defective product that does not meet the standards.

複合シート120によれば、内部電極102の幅の広い引出部102bの両側に突出部102cが形成されているため、実際の長さ方向のカットが、想定した長さ方向のカットライン112Lから幅方向にずれてしまっても、内部電極102が確実に3方向に引き出されるため、ESLおよびESRが設計値からずれてしまうことがない。 According to the composite sheet 120, since the projecting portions 102c are formed on both sides of the wide lead-out portion 102b of the internal electrode 102, the actual cutting in the length direction is performed at a width from the assumed length-direction cutting line 112L. Even if there is a deviation in one direction, the internal electrodes 102 are reliably pulled out in three directions, so that the ESL and ESR do not deviate from the design values.

しかしながら、図10(B)に示す複合シート110では、内部電極102の引出部102bの両側に突出部102cを設けたことにより、新たな問題が発生している。すなわち、複合シート110では、内部電極102の容量を形成する部分102aと、幅方向に隣接する他の内部電極102の突出部102cとの間に、短絡防止などのために、ギャップGXを設けなければならなくなっている。そして、ギャップGXを設けることによって、内部電極102の容量を形成する部分102aとセラミック素体103の両側面との間の幅方向ギャップGWを、それぞれギャップGXの分だけ必要以上に大きくしなければならなくなっている。 However, in the composite sheet 110 shown in FIG. 10(B), a new problem arises due to the protrusions 102c provided on both sides of the lead-out portions 102b of the internal electrodes 102. FIG. That is, in the composite sheet 110, a gap GX must be provided between the capacitance forming portion 102a of the internal electrode 102 and the projecting portion 102c of the other internal electrode 102 adjacent in the width direction to prevent a short circuit or the like. It has become necessary. By providing the gap GX, the widthwise gap GW between the capacitance-forming portion 102a of the internal electrode 102 and both side surfaces of the ceramic body 103 must be made larger than necessary by the amount of the gap GX. It's gone.

積層セラミックコンデンサ1000において、セラミック素体103の幅寸法を一定とした場合、幅方向ギャップGWを大きくすると、その分だけ内部電極102の幅寸法を小さくしなければならない。すなわち、図10(B)に示す複合シート120の導電性ペーストのパターン形状を採用すると、内部電極102の幅寸法を小さくしなければならならず、内部電極の有効面積が小さくなり、静電容量が小さくなってしまうという問題があった。 In the multilayer ceramic capacitor 1000, if the width dimension of the ceramic element body 103 is fixed, the width dimension of the internal electrodes 102 must be reduced by that much if the width direction gap GW is increased. That is, if the conductive paste pattern shape of the composite sheet 120 shown in FIG. There was a problem that the .

なお、内部電極102の幅寸法を小さくすることによる静電容量の低下率は、積層セラミックコンデンサの外形寸法が小さいほど大きくなる。たとえば、大型の積層セラミックコンデンサと、長さが0.250mm、幅が0.125mm、高さが0.125mmというような超小型品を比較すると、たとえ内部電極102の幅寸法が同じ長さ分だけ小さくなったとしても、超小型品の静電容量の低下率は、積層セラミックコンデンサの外形寸法が大きいものと比較して極めて大きくなる。 It should be noted that the smaller the outer dimensions of the multilayer ceramic capacitor, the greater the reduction rate of the capacitance due to the reduction in the width dimension of the internal electrodes 102 . For example, when comparing a large multilayer ceramic capacitor with an ultra-miniature product with a length of 0.250 mm, a width of 0.125 mm, and a height of 0.125 mm, even if the width dimension of the internal electrodes 102 is the same length, Even if the capacitance is reduced by 1, the rate of decrease in the capacitance of a microminiature product is extremely large compared to a monolithic ceramic capacitor with a large outer dimension.

本発明は上述した従来の問題を解決するためになされたものであり、その手段として本発明の一実施態様にかかる積層セラミックコンデンサは、積層された複数のセラミック層と複数の内部電極とを含み、積層方向において相対する第1主面および第2主面と、積層方向に直行する幅方向において相対する第1側面および第2側面と、積層方向および幅方向の両方に直行する長さ方向において相対する第1端面および第2端面と、を有するセラミック素体と、セラミック素体の外表面において、少なくとも、第1端面の一部または全部と、第1側面の一部と、第2側面の一部と、を覆う第1外部電極と、セラミック素体の外表面において、少なくとも、第2端面の一部または全部と、第1側面の一部と、第2側面の一部と、を覆う第2外部電極と、を備え、内部電極が、第1端面と第1側面にのみ引き出された第1内部電極と、第2端面と第1側面にのみ引き出された第2内部電極と、第1端面と第2側面にのみ引き出された第3内部電極と、第2端面と第2側面にのみ引き出された第4内部電極と、を有し、第1内部電極、第2内部電極、第3内部電極および第4内部電極が、それぞれ、主に容量を形成する部分と、主に容量を形成する部分よりも幅の広い外部への引出部とが繋がったL字形状であるものとする。 The present invention has been made to solve the above-described conventional problems, and as a means therefor, a multilayer ceramic capacitor according to one embodiment of the present invention includes a plurality of laminated ceramic layers and a plurality of internal electrodes. , a first main surface and a second main surface facing each other in the stacking direction, a first side surface and a second side surface facing each other in the width direction perpendicular to the stacking direction, and a length direction perpendicular to both the stacking direction and the width direction a ceramic body having a first end face and a second end face facing each other; and a first external electrode that covers at least part of, and, on the outer surface of the ceramic body, at least part or all of the second end surface, part of the first side surface, and part of the second side surface. a second external electrode, wherein the internal electrode includes a first internal electrode that extends only to the first end surface and the first side surface, a second internal electrode that extends only to the second end surface and the first side surface, and a second internal electrode that extends only to the second end surface and the first side surface; It has a third internal electrode drawn out only to one end surface and a second side surface, and a fourth internal electrode drawn out only to a second end surface and a second side surface. Each of the third internal electrode and the fourth internal electrode has an L-shape in which a portion that mainly forms a capacitance and a lead portion that is wider than the portion that mainly forms a capacitance are connected to the outside. .

また、本発明にとって参考となる積層セラミックコンデンサは、積層された複数のセラミック層と複数の内部電極とを含み、積層方向において相対する第1主面および第2主面と、積層方向に直行する幅方向において相対する第1側面および第2側面と、積層方向および幅方向の両方に直行する長さ方向において相対する第1端面および第2端面と、を有するセラミック素体と、セラミック素体の外表面において、少なくとも、第1端面の一部または全部と、第1側面の一部と、を覆う第1外部電極と、セラミック素体の外表面において、少なくとも、第2端面の一部または全部と、第1側面の一部と、を覆う第2外部電極と、を備え、内部電極が、第1端面と第1側面にのみ引き出された第1内部電極と、第2端面と第1側面にのみ引き出された第2内部電極と、を有し、第1内部電極および第2内部電極が、それぞれL字形状であり、第1外部電極および第2外部電極が、それぞれ第1主面および第2主面を覆っていないものとする。 Further, a laminated ceramic capacitor that serves as a reference for the present invention includes a plurality of laminated ceramic layers and a plurality of internal electrodes, a first main surface and a second main surface facing each other in the lamination direction, and a main surface perpendicular to the lamination direction. a ceramic body having first and second side faces facing each other in the width direction and first and second end faces facing each other in the length direction perpendicular to both the stacking direction and the width direction; A first external electrode covering at least part or all of the first end surface and part of the first side surface on the outer surface, and at least part or all of the second end surface on the outer surface of the ceramic body and a part of the first side surface, and a second external electrode covering the first internal electrode, wherein the internal electrode is extended only to the first end surface and the first side surface, and the second end surface and the first side surface. and a second internal electrode that is drawn out only to the first surface and the It is assumed that the second main surface is not covered.

また、本発明の一実施態様にかかる積層セラミックコンデンサの製造方法は、セラミックシートを作製する工程と、セラミックシートに導電性ペーストを印刷して複合シートを作製する工程と、複合シートを積層してマザーブロックを作製する工程と、マザーブロックをカットし、それぞれ、積層された複数のセラミック層と複数の内部電極とを含み、積層方向において相対する第1主面および第2主面と、積層方向に直行する幅方向において相対する第1側面および第2側面と、積層方向および幅方向の両方に直行する長さ方向において相対する第1端面および第2端面と、を有する複数のセラミック素体を作製する工程と、セラミック素体を焼成する工程と、セラミック素体に外部電極を形成する工程と、を備えた積層セラミックコンデンサの製造方法であって、マザーブロックをカットし、複数のセラミック素体を作製する工程が、セラミック素体それぞれに、内部電極として、それぞれ、主に容量を形成する部分と、主に容量を形成する部分よりも幅の広い外部への引出部とが繋がったL字形状からなる、第1端面と第1側面にのみ引き出された第1内部電極と、第2端面と第1側面にのみ引き出された第2内部電極と、第1端面と第2側面にのみ引き出された第3内部電極と、第2端面と第2側面にのみ引き出された第4内部電極とを形成する工程を含むものとする。 In addition, a method for manufacturing a laminated ceramic capacitor according to an embodiment of the present invention includes steps of producing a ceramic sheet, printing a conductive paste on the ceramic sheet to produce a composite sheet, and laminating the composite sheet. a step of fabricating a mother block; cutting the mother block and including a plurality of laminated ceramic layers and a plurality of internal electrodes, respectively; a plurality of ceramic bodies having first and second side surfaces facing each other in the width direction perpendicular to each other, and first end faces and second end faces facing each other in the length direction perpendicular to both the stacking direction and the width direction; A method for manufacturing a multilayer ceramic capacitor comprising the steps of manufacturing, firing a ceramic element body, and forming external electrodes on the ceramic element body, wherein a mother block is cut to form a plurality of ceramic element bodies. In the process of producing the L-shape, each ceramic element body, as an internal electrode, has a portion that mainly forms a capacitance and an L-shaped lead portion that is wider than the portion that mainly forms a capacitance and is connected to the outside. a first internal electrode extending only to the first end surface and the first side surface; a second internal electrode extending only to the second end surface and the first side surface; and a first internal electrode extending only to the first end surface and the second side surface. and a step of forming a third internal electrode that is extended to the second end surface and a fourth internal electrode that is extended only to the second side surface.

本発明の積層セラミックコンデンサは、ESLおよびESRがそれぞれ小さい。また、本発明の積層セラミックコンデンサは、内部電極の幅を小さくする必要がないので、大きな静電容量を得ることが可能である。 The multilayer ceramic capacitor of the present invention has small ESL and ESR. In addition, since the multilayer ceramic capacitor of the present invention does not need to reduce the width of the internal electrodes, it is possible to obtain a large capacitance.

本発明の積層セラミックコンデンサの製造方法によれば、本発明の積層セラミックコンデンサを容易に製造することができる。 According to the manufacturing method of the multilayer ceramic capacitor of the present invention, the multilayer ceramic capacitor of the present invention can be manufactured easily.

第1実施形態にかかる積層セラミックコンデンサ100の斜視図である。1 is a perspective view of a laminated ceramic capacitor 100 according to a first embodiment; FIG. 積層セラミックコンデンサ100の分解斜視図である。1 is an exploded perspective view of a multilayer ceramic capacitor 100; FIG. 積層セラミックコンデンサ100の製造方法の一例で使用した複合シート10の要部平面図である。FIG. 2 is a plan view of a main part of the composite sheet 10 used in one example of the manufacturing method of the laminated ceramic capacitor 100; 図4(A)は、実施例の積層セラミックコンデンサのセラミック層51を示す平面図である。図4(B)は、比較例の積層セラミックコンデンサのセラミック層61を示す平面図である。FIG. 4A is a plan view showing the ceramic layer 51 of the laminated ceramic capacitor of the example. FIG. 4B is a plan view showing the ceramic layer 61 of the laminated ceramic capacitor of Comparative Example. 第2実施形態にかかる積層セラミックコンデンサ200の分解斜視図である。FIG. 4 is an exploded perspective view of a multilayer ceramic capacitor 200 according to a second embodiment; 第3実施形態にかかる積層セラミックコンデンサ300の斜視図である。FIG. 11 is a perspective view of a laminated ceramic capacitor 300 according to a third embodiment; 積層セラミックコンデンサ300の分解斜視図である。1 is an exploded perspective view of a multilayer ceramic capacitor 300; FIG. 第4実施形態にかかる積層セラミックコンデンサ400の斜視図である。FIG. 11 is a perspective view of a multilayer ceramic capacitor 400 according to a fourth embodiment; 特許文献1に記載された積層セラミックコンデンサ1000の断面図である。1 is a cross-sectional view of a multilayer ceramic capacitor 1000 described in Patent Document 1; FIG. 図10(A)は、積層セラミックコンデンサ1000の製造に使用することができる複合シート110の要部平面図である。図10(B)は、積層セラミックコンデンサ1000の製造に使用することができる複合シート120の要部平面図である。FIG. 10(A) is a plan view of a main part of composite sheet 110 that can be used to manufacture multilayer ceramic capacitor 1000. FIG. FIG. 10B is a plan view of a main part of a composite sheet 120 that can be used for manufacturing the laminated ceramic capacitor 1000. FIG.

以下、図面とともに、本発明を実施するための形態について説明する。 Embodiments for carrying out the present invention will be described below with reference to the drawings.

なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。 Each embodiment is an example of an embodiment of the present invention, and the present invention is not limited to the content of the embodiment. Moreover, it is also possible to combine the contents described in different embodiments, and the contents of the implementation in that case are also included in the present invention. In addition, the drawings are intended to aid understanding of the specification, and may be schematically drawn, and the drawn components or the dimensional ratios between the components may not be the same as those described in the specification. The proportions of those dimensions may not match. In addition, there are cases where constituent elements described in the specification are omitted in the drawings, or where the number of constituent elements is omitted.

[第1実施形態]
(積層セラミックコンデンサ100の構造)
図1、図2に、第1実施形態にかかる積層セラミックコンデンサ100を示す。ただし、図1は積層セラミックコンデンサ100の斜視図である。図2は積層セラミックコンデンサ100の分解斜視図である。
[First embodiment]
(Structure of Multilayer Ceramic Capacitor 100)
1 and 2 show a multilayer ceramic capacitor 100 according to the first embodiment. 1 is a perspective view of the multilayer ceramic capacitor 100. FIG. FIG. 2 is an exploded perspective view of the multilayer ceramic capacitor 100. FIG.

図1、図2に、積層セラミックコンデンサ100の長さ方向を矢印L、幅方向を矢印W、高さ方向を矢印Tで示す。なお、後述するセラミック素体1、セラミック層4、内部電極(第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8)、複合シート10においても、同じ方向を、それぞれの長さ方向、幅方向、高さ方向と規定する。 1 and 2, the length direction of the multilayer ceramic capacitor 100 is indicated by an arrow L, the width direction by an arrow W, and the height direction by an arrow T. As shown in FIG. The ceramic body 1, the ceramic layer 4, the internal electrodes (the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, the fourth internal electrode 8), and the composite sheet 10, which will be described later, are also oriented in the same direction. , the length direction, the width direction, and the height direction, respectively.

積層セラミックコンデンサ100は、セラミック素体1を備えている。セラミック素体1は直方体形状からなり、高さ方向において相対する第1主面1Aおよび第2主面1Bと、幅方向において相対する第1側面1Cおよび第2側面1Dと、長さ方向において相対する第1端面1Eおよび第2端面1Fを備えている。 A multilayer ceramic capacitor 100 includes a ceramic body 1 . The ceramic element body 1 has a rectangular parallelepiped shape, and has a first main surface 1A and a second main surface 1B facing each other in the height direction, a first side surface 1C and a second side surface 1D facing each other in the width direction, and a side surface 1C and a second side surface 1D facing each other in the length direction. It has a first end face 1E and a second end face 1F.

セラミック素体1は、複数のセラミック層4と、複数の内部電極が、高さ方向に積層され、焼成されて一体化されたものからなる。内部電極は、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の4種類からなる。 The ceramic body 1 is formed by laminating a plurality of ceramic layers 4 and a plurality of internal electrodes in the height direction and firing and integrating them. The internal electrodes consist of four types of first internal electrode 5 , second internal electrode 6 , third internal electrode 7 and fourth internal electrode 8 .

第1内部電極5は、主に容量を形成する部分5aと、それよりも幅の広い外部への引出部5bが繋がったL字形状をしている。そして、引出部5bは、セラミック素体1の第1端面1Eと第1側面1Cにのみ引き出されている。 The first internal electrode 5 has an L-shape in which a portion 5a that mainly forms a capacitance and a lead portion 5b that is wider than the portion 5a and extends to the outside are connected. The lead-out portion 5b is led out only to the first end surface 1E and the first side surface 1C of the ceramic body 1. As shown in FIG.

第2内部電極6は、主に容量を形成する部分6aと、それよりも幅の広い外部への引出部6bが繋がったL字形状をしている。そして、引出部6bは、セラミック素体1の第2端面1Fと第1側面1Cにのみ引き出されている。 The second internal electrode 6 has an L-shape in which a portion 6a that mainly forms a capacitor and a lead portion 6b that is wider than the portion 6b are connected to the outside. The lead-out portion 6b is led out only to the second end face 1F and the first side face 1C of the ceramic body 1. As shown in FIG.

第3内部電極7は、主に容量を形成する部分7aと、それよりも幅の広い外部への引出部7bが繋がったL字形状をしている。そして、引出部7bは、セラミック素体1の第1端面1Eと第2側面1Dにのみ引き出されている。 The third internal electrode 7 has an L-shape in which a portion 7a that mainly forms a capacitance and a lead portion 7b that is wider than the portion 7a and extends to the outside are connected. The lead-out portion 7b is led out only to the first end surface 1E and the second side surface 1D of the ceramic body 1. As shown in FIG.

第4内部電極8は、主に容量を形成する部分8aと、それよりも幅の広い外部への引出部8bが繋がったL字形状をしている。そして、引出部8bは、セラミック素体1の第2端面1Fと第2側面1Dにのみ引き出されている。 The fourth internal electrode 8 has an L-shape in which a portion 8a that mainly forms a capacitance and a lead portion 8b that is wider than the portion 8a and extends to the outside are connected. The lead-out portion 8b is led out only to the second end face 1F and the second side face 1D of the ceramic body 1. As shown in FIG.

第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の積層される順番は任意であるが、本実施形態においては、下から第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の順番に、少なくとも1回以上、所望の回数、繰り返して積層されている。 Although the order in which the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are stacked is arbitrary, in this embodiment, the first internal electrode 5, the second internal electrode The internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are laminated in this order at least once, or a desired number of times.

セラミック層4の材質は任意であるが、本実施形態においては、BaTiOを主成分とする誘電体セラミックスを使用した。ただし、BaTiOに代えて、CaTiO、SrTiO、CaZrOなど、他の材質を主成分とする誘電体セラミックスを使用してもよい。 Although the material of the ceramic layer 4 is arbitrary, dielectric ceramics containing BaTiO 3 as a main component is used in this embodiment. However, instead of BaTiO 3 , dielectric ceramics containing other materials as main components such as CaTiO 3 , SrTiO 3 and CaZrO 3 may be used.

内部電極(第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8)の材質は任意であるが、本実施形態においては、主成分としてNiを使用した。ただし、Niに代えて、Cu、Pdなど、他の金属を使用してもよい。また、NiやCu、Pdなどは、他の金属との合金であってもよい。 Although the material of the internal electrodes (first internal electrode 5, second internal electrode 6, third internal electrode 7, fourth internal electrode 8) is arbitrary, Ni was used as the main component in this embodiment. However, other metals such as Cu and Pd may be used instead of Ni. Also, Ni, Cu, Pd, etc. may be alloys with other metals.

セラミック素体1の外表面に、第1外部電極2と第2外部電極3が形成されている。 A first external electrode 2 and a second external electrode 3 are formed on the outer surface of the ceramic body 1 .

第1外部電極2は、セラミック素体1の第1端面1Eの全部と、第1側面1Cの一部と、第2側面1Dの一部に形成されている。第1外部電極2は、セラミック素体1の第1主面1Aおよび第2主面1Bには形成されていない。なお、第1外部電極2は、第1端面1Eにおいて、面の全部ではなく一部に形成されていてもよい。 The first external electrode 2 is formed on the entire first end face 1E, part of the first side face 1C, and part of the second side face 1D of the ceramic body 1. As shown in FIG. The first external electrode 2 is not formed on the first main surface 1A and the second main surface 1B of the ceramic body 1. As shown in FIG. Note that the first external electrode 2 may be formed on a part of the first end surface 1E instead of the entire surface.

第2外部電極3は、セラミック素体1の第2端面1Fの全部と、第1側面1Cの一部と、第2側面1Dの一部に形成されている。第2外部電極3は、セラミック素体1の第1主面1Aおよび第2主面1Bには形成されていない。なお、第2外部電極3は、第2端面1Fにおいて、面の全部ではなく一部に形成されていてもよい。 The second external electrode 3 is formed on the entire second end surface 1F, part of the first side surface 1C, and part of the second side surface 1D of the ceramic element body 1 . The second external electrode 3 is not formed on the first main surface 1A and the second main surface 1B of the ceramic body 1. As shown in FIG. The second external electrode 3 may be formed on a part of the second end surface 1F instead of the entire surface.

第1外部電極2は、第1内部電極5および第3内部電極7に接続されている。第2外部電極3は、第2内部電極6および第4内部電極8に接続されている。 The first external electrode 2 is connected to the first internal electrode 5 and the third internal electrode 7 . The second external electrode 3 is connected to the second internal electrode 6 and the fourth internal electrode 8 .

第1外部電極2、第2外部電極3の構造、材質、形成方法などは任意であるが、本実施形態においては、第1外部電極2、第2外部電極3を、それぞれ、第1層をCuめっき層、第2層をNiめっき層、第3層をSnめっき層の3層構造に形成した。 The structure, material, formation method, etc. of the first external electrode 2 and the second external electrode 3 are arbitrary, but in the present embodiment, the first external electrode 2 and the second external electrode 3 are A Cu-plated layer, a second layer of Ni-plated layer, and a third layer of Sn-plated layer were formed to have a three-layer structure.

(積層セラミックコンデンサ100の製造方法の一例)
積層セラミックコンデンサ100は、たとえば、次の製造方法で製造することができる。
(Example of manufacturing method of multilayer ceramic capacitor 100)
Multilayer ceramic capacitor 100 can be manufactured, for example, by the following manufacturing method.

まず、誘電体セラミックスの粉末、バインダ樹脂、溶剤などを用意し、これらを湿式混合してセラミックスラリーを作製する。 First, a dielectric ceramic powder, a binder resin, a solvent, etc. are prepared, and these are wet-mixed to prepare a ceramic slurry.

次に、キャリアフィルム上に、セラミックスラリーをダイコータ、グラビアコーター、マイクログラビアコーターなどを用いてシート状に塗布し、乾燥させて、セラミックシートを作製する。 Next, the ceramic slurry is coated on the carrier film in a sheet form using a die coater, gravure coater, micro gravure coater, or the like, and dried to produce a ceramic sheet.

次に、セラミックシートに、予め用意した導電性ペーストを所望のパターン形状に印刷し、内部電極を形成して複合シートを作製する。導電性ペーストの印刷は、スクリーン印刷、グラビア印刷などの方法によることができる。 Next, a conductive paste prepared in advance is printed on the ceramic sheet in a desired pattern shape, and internal electrodes are formed to produce a composite sheet. The conductive paste can be printed by methods such as screen printing and gravure printing.

図3に、複合シートの一例として、複合シート10を示す。複合シート10には、多数の積層セラミックコンデンサ100を一括して生産するために、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8が、それぞれ複数形成されている。 FIG. 3 shows a composite sheet 10 as an example of the composite sheet. A plurality of first internal electrodes 5, second internal electrodes 6, third internal electrodes 7, and fourth internal electrodes 8 are formed on the composite sheet 10 in order to collectively produce a large number of laminated ceramic capacitors 100. ing.

複合シート10においては、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の4つが1組として、引出部5b、引出部6b、引出部7b、引出部8bにおいて接合されている。そして、接合された第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の複数の組が、長さ方向および幅方向にマトリックス状に並べて配置されている。図3から分かるように、接合された第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8は、長さ方向に見て、H字形状をしている。 In the composite sheet 10, four of the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 form one set, and the lead portion 5b, the lead portion 6b, the lead portion 7b, the lead portion It is joined at 8b. A plurality of sets of joined first internal electrodes 5, second internal electrodes 6, third internal electrodes 7, and fourth internal electrodes 8 are arranged in a matrix in the length direction and the width direction. As can be seen from FIG. 3, the joined first internal electrode 5, second internal electrode 6, third internal electrode 7, and fourth internal electrode 8 are H-shaped when viewed in the length direction.

複合シート10においては、マザーブロックをカットして複数のセラミック素体1を作製する際のカットラインとして、長さ方向のカットライン10Lと、幅方向のカットライン10Wが想定されている。 In the composite sheet 10, the cut lines 10L in the length direction and the cut lines 10W in the width direction are assumed as the cut lines for producing the plurality of ceramic bodies 1 by cutting the mother block.

導電性ペーストは、たとえば長さ方向における左から右方向に印刷されるが、複合シート10においては、図10(A)に示した複合シート110に比べて、幅の広い引出部5b~8bが形成されている領域P1から、容量を形成する部分6a、8aが形成されている領域P2に印刷が進んでも、印刷のパターン幅が緩やかに狭まるため、不要な導電性ペーストのニジミが発生しにくい。 The conductive paste is printed, for example, from left to right in the length direction, but composite sheet 10 has wider lead portions 5b to 8b than composite sheet 110 shown in FIG. Even if the printing progresses from the region P1 where the capacitance is formed to the region P2 where the portions 6a and 8a forming the capacitors are formed, the width of the printed pattern gradually narrows, so that unnecessary bleeding of the conductive paste is less likely to occur. .

次に、複数の複合シート10を積層し、加圧してマザーブロックを作製する。複合シート10の積層位置をずらすことにより、マザーブロックの内部の1つの領域において、下から第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8が、少なくとも1回以上、所望の回数、繰り返して積層される。また、マザーブロックの内部の別の1つの領域において、下から第3内部電極7、第4内部電極8、第1内部電極5、第2内部電極6が、少なくとも1回以上、所望の回数、繰り返して積層される。また、マザーブロックの内部の更に別の1つの領域において、下から第4内部電極8、第3内部電極7、第2内部電極6、第1内部電極5が、少なくとも1回以上、所望の回数、繰り返して積層される。また、マザーブロックの内部の更に別の1つの領域において、下から第2内部電極6、第1内部電極5、第4内部電極8、第3内部電極7が、少なくとも1回以上、所望の回数、繰り返して積層される。 Next, a plurality of composite sheets 10 are laminated and pressed to produce a mother block. By shifting the stacking positions of the composite sheets 10, in one region inside the mother block, the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are arranged from the bottom at least one The layers are repeatedly laminated at least a desired number of times. Further, in another region inside the mother block, the third internal electrode 7, the fourth internal electrode 8, the first internal electrode 5, and the second internal electrode 6 are arranged from the bottom at least once, a desired number of times, Laminated repeatedly. In addition, in yet another region inside the mother block, the fourth internal electrode 8, the third internal electrode 7, the second internal electrode 6, and the first internal electrode 5 are arranged from the bottom at least once, a desired number of times. , repeatedly stacked. In addition, in another region inside the mother block, the second internal electrode 6, the first internal electrode 5, the fourth internal electrode 8, and the third internal electrode 7 are arranged from the bottom at least once or more, a desired number of times. , repeatedly stacked.

次に、マザーブロックを、長さ方向のカットライン10Lと幅方向のカットライン10Wでカットし、複数のセラミック素体1を作製する。このとき、長さ方向の実際のカットが、複合シート10の積層ずれなどによって、想定した長さ方向のカットライン10Lから幅方向(図3における上方向または下方向)にずれてしまったとしても、第1内部電極5の引出部5bは、必ずセラミック素体1の第1端面1Eと第1側面1Cの2方向に引き出される。同様に、第2内部電極6の引出部6bは、必ずセラミック素体1の第2端面1Fと第1側面1Cの2方向に引き出される。第3内部電極7の引出部7bは、必ずセラミック素体1の第1端面1Eと第2側面1Dの2方向に引き出される。第4内部電極8の引出部8bは、必ずセラミック素体1の第2端面1Fと第2側面1Dの2方向に引き出される。したがって、本製造方法によって製造された積層セラミックコンデンサ100は、マザーブロックのカット位置がずれてしまったとしても、引出部5b~8bがセラミック素体1の1方向(第1端面1Eまたは第2端面1F)のみから引き出されてしまうことがない。したがって、本製造方法によって製造された積層セラミックコンデンサ100は、引出部5b~8bが1方向のみに引き出されることによって、ESLやESRが設計値からずれてしまうことがない。 Next, the mother block is cut along cut lines 10L in the length direction and cut lines 10W in the width direction to fabricate a plurality of ceramic bodies 1. As shown in FIG. At this time, even if the actual cut in the length direction deviates in the width direction (upward or downward in FIG. 3) from the assumed lengthwise cut line 10L due to stacking deviation of the composite sheet 10, etc. , the lead portions 5b of the first internal electrodes 5 are always led out in two directions, i.e., the first end surface 1E and the first side surface 1C of the ceramic body 1, respectively. Similarly, the lead portions 6b of the second internal electrodes 6 are always led out in two directions, i.e., the second end face 1F and the first side face 1C of the ceramic body 1. As shown in FIG. The lead-out portion 7b of the third internal electrode 7 is always led out in two directions, i.e., the first end surface 1E and the second side surface 1D of the ceramic body 1. As shown in FIG. The lead-out portion 8b of the fourth internal electrode 8 is always led out in two directions of the second end surface 1F and the second side surface 1D of the ceramic body 1. As shown in FIG. Therefore, in the multilayer ceramic capacitor 100 manufactured by this manufacturing method, even if the cut position of the mother block is misaligned, the lead-out portions 5b to 8b are aligned in one direction (the first end face 1E or the second end face) of the ceramic body 1. 1F) will not be pulled out only. Therefore, in the multilayer ceramic capacitor 100 manufactured by this manufacturing method, the ESL and ESR do not deviate from the design values due to the lead portions 5b to 8b being led out in only one direction.

次に、セラミック素体1を、所定のプロファイルで焼成する。 Next, the ceramic body 1 is fired with a predetermined profile.

次に、セラミック素体1の外表面に、第1外部電極2と第2外部電極3を形成する。より具体的には、セラミック素体1の引出部5b、7bが露出している部分に第1外部電極2を形成し、引出部6b、8bが露出している部分に第2外部電極3を形成する。上述したとおり、第1外部電極2、第2外部電極3は、それぞれ、第1層がCuめっき層、第2層がNiめっき層、第3層がSnめっき層の3層構造からなる。 Next, the first external electrode 2 and the second external electrode 3 are formed on the outer surface of the ceramic body 1 . More specifically, the first external electrode 2 is formed on the portion where the lead portions 5b and 7b of the ceramic body 1 are exposed, and the second external electrode 3 is formed on the portion where the lead portions 6b and 8b are exposed. Form. As described above, each of the first external electrode 2 and the second external electrode 3 has a three-layer structure in which the first layer is a Cu-plated layer, the second layer is a Ni-plated layer, and the third layer is a Sn-plated layer.

まず、セラミック素体1から露出した引出部5b~8bをシード層(導電性基材)として、電解めっきによって、第1層のCuめっき層を形成する。次に、第1層のCuめっき層の上に、電解めっきによって、第2層のNiめっき層を形成する。次に、第2層のNiめっき層の上に、電解めっきによって、第3層のSnめっき層を形成する。 First, the lead portions 5b to 8b exposed from the ceramic body 1 are used as a seed layer (conductive substrate) to form a first Cu plating layer by electroplating. Next, a second Ni-plated layer is formed on the first Cu-plated layer by electroplating. Next, a third Sn-plated layer is formed on the second Ni-plated layer by electroplating.

以上により、第1実施形態にかかる積層セラミックコンデンサ100が完成する。 As described above, the multilayer ceramic capacitor 100 according to the first embodiment is completed.

(実施例と比較例の比較)
実施例にかかる積層セラミックコンデンサと、比較例にかかる積層セラミックコンデンサを作製し、両者を比較した。
(Comparison between Examples and Comparative Examples)
A laminated ceramic capacitor according to an example and a laminated ceramic capacitor according to a comparative example were produced and compared.

実施例にかかる積層セラミックコンデンサは、第1実施形態にかかる積層セラミックコンデンサ100の構造からなる。実施例にかかる積層セラミックコンデンサの任意に選んだ1つのセラミック層51を図4(A)に示す。 A multilayer ceramic capacitor according to an example has the structure of the multilayer ceramic capacitor 100 according to the first embodiment. One arbitrarily selected ceramic layer 51 of the multilayer ceramic capacitor according to the example is shown in FIG. 4(A).

セラミック層51は、長さが0.230mm、幅が0.105mmからなる。 The ceramic layer 51 has a length of 0.230 mm and a width of 0.105 mm.

セラミック層51の上側主面に、内部電極52が形成されている。内部電極52は、主に容量を形成する部分52aと、端面および一方の側面に引き出すための引出部52bを備えている。 An internal electrode 52 is formed on the upper main surface of the ceramic layer 51 . The internal electrode 52 has a portion 52a that mainly forms a capacitance, and a lead portion 52b that leads to an end surface and one side surface.

内部電極52は、対向するセラミック素体の端面との間に形成される長さ方向ギャップGLを0.030mmとし、対向するセラミック素体の両側面との間に形成される幅方向ギャップGWをそれぞれ0.015mmとしている。この結果、隣接して積層された他の内部電極との間に静電容量を形成するのに寄与する、内部電極52の有効長さELは0.170mm、有効幅EWは0.075mmになっている。そして、隣接して積層された他の内部電極との間に静電容量を形成するのに寄与する内部電極52の有効面積は、0.170mm×0.075mm=0.01275mmになっている。 The internal electrodes 52 have a lengthwise gap GL of 0.030 mm formed between them and the end faces of the opposing ceramic bodies, and a widthwise gap GW formed between the opposing side surfaces of the ceramic bodies. Each is 0.015 mm. As a result, the internal electrode 52 has an effective length EL of 0.170 mm and an effective width EW of 0.075 mm, which contribute to the formation of capacitance between other adjacently laminated internal electrodes. ing. The effective area of the internal electrode 52 that contributes to the formation of capacitance between other adjacently laminated internal electrodes is 0.170 mm×0.075 mm=0.01275 mm 2 . .

一方、比較例にかかる積層セラミックコンデンサは、図9に示した特許文献1に記載された積層セラミックコンデンサ1000の構造とした。また、作製にあたっては、図10(B)に示した複合シート120の内部電極パターンを使用して作製した。 On the other hand, the laminated ceramic capacitor according to the comparative example had the structure of the laminated ceramic capacitor 1000 described in Patent Document 1 shown in FIG. Moreover, in the production, the internal electrode pattern of the composite sheet 120 shown in FIG. 10B was used.

比較例にかかる積層セラミックコンデンサの任意に選んだ1つのセラミック層61を図4(B)に示す。 One arbitrarily selected ceramic layer 61 of the laminated ceramic capacitor according to the comparative example is shown in FIG. 4(B).

セラミック層61は、実施例のセラミック層51と同じく、長さを0.230mm、幅を0.105mmとした。 The ceramic layer 61 had a length of 0.230 mm and a width of 0.105 mm, like the ceramic layer 51 of the example.

セラミック層61の上側主面に、内部電極62が形成されている。内部電極62は、主に容量を形成する部分62aと、端面および両方の側面に引き出すための引出部62bを備えている。更にセラミック層61の上側主面には、内部電極62の先端部分と対向して、2つの突出部63が形成されている。 An internal electrode 62 is formed on the upper main surface of the ceramic layer 61 . The internal electrode 62 has a portion 62a that mainly forms a capacitance, and lead portions 62b for leading to the end face and both side faces. Further, two projecting portions 63 are formed on the upper main surface of the ceramic layer 61 so as to face the tip portions of the internal electrodes 62 .

内部電極62は、実施例と同じく長さ方向ギャップGLを0.030mmとした。内部電極62においては、内部電極62の先端部分と突出部63の間に、短絡防止などのためにギャップGXを設ける必要がある。そのため、内部電極62は、実施例に比べて、ギャップGXの分だけ幅方向ギャップGWを大きくする必要がある。内部電極62は、ギャップGXを0.015mm、幅方向ギャップGWを0.030mmとした。この結果、比較例においては、内部電極62の有効長さELが0.170mm、有効幅EWが0.045mmになった。この結果、比較例においては、内部電極62の有効面積が、0.170mm×0.045mm=0.00765mmになった。

Figure 0007247559000001
The internal electrodes 62 have a longitudinal gap GL of 0.030 mm, as in the embodiment. In the internal electrode 62, it is necessary to provide a gap GX between the tip portion of the internal electrode 62 and the protruding portion 63 in order to prevent a short circuit or the like. Therefore, the internal electrode 62 needs to increase the width direction gap GW by the gap GX as compared with the embodiment. The internal electrodes 62 have a gap GX of 0.015 mm and a widthwise gap GW of 0.030 mm. As a result, in the comparative example, the internal electrode 62 had an effective length EL of 0.170 mm and an effective width EW of 0.045 mm. As a result, in the comparative example, the effective area of the internal electrode 62 was 0.170 mm×0.045 mm=0.00765 mm 2 .
Figure 0007247559000001

実施例にかかる内部電極52の有効面積が0.01275mmであるのに対し、比較例にかかる内部電極62の有効面積は0.00765mmであり、実施例は比較例に比べて、0.01275mm/0.00765mm≒1.67倍の有効面積を備えている。したがって、実施例の積層セラミックコンデンサは、同じ外観寸法の比較例の積層セラミックコンデンサに比べて、約1.67倍の大きな静電容量を得ることができる。

Figure 0007247559000002
The effective area of the internal electrode 52 according to the example is 0.01275 mm 2 , while the effective area of the internal electrode 62 according to the comparative example is 0.00765 mm 2 . It has an effective area of 01275 mm 2 /0.00765 mm 2 ≈1.67 times. Therefore, the laminated ceramic capacitor of the example can obtain a capacitance approximately 1.67 times as large as that of the laminated ceramic capacitor of the comparative example having the same external dimensions.
Figure 0007247559000002

なお、実施例にかかる積層セラミックコンデンサの主に容量を形成する部分52aから外部電極までの実質的な距離と、比較例にかかる積層セラミックコンデンサの主に容量を形成する部分62aから外部電極までの実質的な距離は等しいため、実施例と比較例においてESLは同等である。 Note that the actual distance from the portion 52a that mainly forms the capacitance of the laminated ceramic capacitor according to the example to the external electrode and the distance from the portion 62a that mainly forms the capacitance to the external electrode of the laminated ceramic capacitor according to the comparative example Since the practical distances are the same, the ESL is the same between the example and the comparative example.

一方、比較例にかかる積層セラミックコンデンサの引出部62bがセラミック素体の3方向に引き出されているのに対し、実施例にかかる積層セラミックコンデンサの引出部52bはセラミック素体の2方向にしか引き出されていないため、実施例のESRは比較例のESRよりも大きい。ただし、実施例においても、引出部52bが2方向に引き出されているため、十分にESRが小さくなっている。 On the other hand, the lead-out portions 62b of the laminated ceramic capacitor according to the comparative example are led out in three directions of the ceramic body, whereas the lead-out portions 52b of the laminated ceramic capacitor according to the example are led out only in two directions of the ceramic body. Therefore, the ESR of the example is larger than that of the comparative example. However, even in the embodiment, the ESR is sufficiently small because the lead-out portion 52b is led out in two directions.

[第2実施形態]
図5に、第2実施形態にかかる積層セラミックコンデンサ200を示す。ただし、図5は積層セラミックコンデンサ200の分解斜視図である。なお、積層セラミックコンデンサ200の外観は、図1に示した第1実施形態にかかる積層セラミックコンデンサ100と同一である。
[Second embodiment]
FIG. 5 shows a multilayer ceramic capacitor 200 according to the second embodiment. 5 is an exploded perspective view of the multilayer ceramic capacitor 200. FIG. The appearance of the laminated ceramic capacitor 200 is the same as that of the laminated ceramic capacitor 100 according to the first embodiment shown in FIG.

第2実施形態にかかる積層セラミックコンデンサ200は、第1実施形態にかかる積層セラミックコンデンサ100の構成の一部に変更を加えた。具体的には、積層セラミックコンデンサ100では、セラミック素体1の内部において、内部電極が、下から第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の順番に積層されていた。積層セラミックコンデンサ200は、これに変更を加え、セラミック素体1の内部において、内部電極を、下から第1内部電極5、第4内部電極8、第3内部電極7、第2内部電極6の順番に積層した。 A laminated ceramic capacitor 200 according to the second embodiment is obtained by partially modifying the structure of the laminated ceramic capacitor 100 according to the first embodiment. Specifically, in the multilayer ceramic capacitor 100, inside the ceramic body 1, the internal electrodes are arranged in order of the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 from the bottom. was laminated to In the multilayer ceramic capacitor 200, this is modified so that the internal electrodes inside the ceramic element body 1 are arranged in order from the bottom: the first internal electrode 5, the fourth internal electrode 8, the third internal electrode 7, and the second internal electrode 6. Layered in order.

積層セラミックコンデンサ200も、積層セラミックコンデンサ100と同等の電気的特性(静電容量、ESL、ESRなど)を備えている。 The laminated ceramic capacitor 200 also has electrical characteristics (capacitance, ESL, ESR, etc.) equivalent to those of the laminated ceramic capacitor 100 .

[第3実施形態]
図6、図7に、第3実施形態にかかる積層セラミックコンデンサ300を示す。ただし、図6は積層セラミックコンデンサ300の斜視図である。図7は積層セラミックコンデンサ300の分解斜視図である。
[Third Embodiment]
6 and 7 show a multilayer ceramic capacitor 300 according to the third embodiment. 6 is a perspective view of the laminated ceramic capacitor 300. FIG. FIG. 7 is an exploded perspective view of the multilayer ceramic capacitor 300. FIG.

第3実施形態にかかる積層セラミックコンデンサ300は、第1実施形態にかかる積層セラミックコンデンサ100の構成の一部に変更を加えた。 A laminated ceramic capacitor 300 according to the third embodiment is obtained by partially modifying the structure of the laminated ceramic capacitor 100 according to the first embodiment.

具体的には、まず、積層セラミックコンデンサ100では、第1外部電極2が、セラミック素体1の第1端面1E、第1側面1C、第2側面1Dに形成され、第2外部電極3が、セラミック素体1の第2端面1F、第1側面1C、第2側面1Dに形成されていた。積層セラミックコンデンサ300は、これに変更を加え、第1外部電極32を、セラミック素体1の第1端面1E、第1側面1Cに形成し、第2外部電極33を、セラミック素体1の第2端面1F、第1側面1Cに形成した。 Specifically, first, in the multilayer ceramic capacitor 100, the first external electrodes 2 are formed on the first end surface 1E, the first side surface 1C, and the second side surface 1D of the ceramic body 1, and the second external electrodes 3 are It was formed on the second end surface 1F, the first side surface 1C, and the second side surface 1D of the ceramic body 1 . The multilayer ceramic capacitor 300 is modified by forming the first external electrodes 32 on the first end face 1E and the first side surface 1C of the ceramic body 1, and forming the second external electrodes 33 on the first end face 1E and the first side face 1C of the ceramic body 1. It is formed on two end faces 1F and a first side face 1C.

また、積層セラミックコンデンサ100では、セラミック素体1の内部に、下から順番に、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8が、少なくとも1回以上、所望の回数、繰り返して積層されていた。積層セラミックコンデンサ300は、これに変更を加え、セラミック素体1の内部に、下から順番に、第1内部電極5、第2内部電極6を、少なくとも1回以上、所望の回数、繰り返して積層した。すなわち、積層セラミックコンデンサ100では、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8からなる4種類の内部電極が使用されていたが、積層セラミックコンデンサ300では、第1内部電極5、第2内部電極6からなる2種類の内部電極を使用した。 In the multilayer ceramic capacitor 100, the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are arranged in order from the bottom inside the ceramic body 1 at least once. , was repeatedly laminated a desired number of times. The laminated ceramic capacitor 300 is modified by laminating the first internal electrode 5 and the second internal electrode 6 in order from the bottom inside the ceramic element body 1 at least once or more a desired number of times. bottom. That is, in the multilayer ceramic capacitor 100, four types of internal electrodes consisting of the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are used, but in the multilayer ceramic capacitor 300 , a first internal electrode 5 and a second internal electrode 6 were used.

積層セラミックコンデンサ300は、たとえば、セラミック素体1の第1側面1Cを実装面として実装して使用することができる。 The laminated ceramic capacitor 300 can be used by mounting the first side surface 1C of the ceramic body 1 as a mounting surface, for example.

[第4実施形態]
図8に、第4実施形態にかかる積層セラミックコンデンサ400を示す。ただし、図8は積層セラミックコンデンサ400の斜視図である。なお、積層セラミックコンデンサ400のセラミック素体1の内部の構造は、図2に示した第1実施形態にかかる積層セラミックコンデンサ100と同一である。
[Fourth Embodiment]
FIG. 8 shows a multilayer ceramic capacitor 400 according to the fourth embodiment. 8 is a perspective view of the laminated ceramic capacitor 400. FIG. The internal structure of the ceramic body 1 of the multilayer ceramic capacitor 400 is the same as that of the multilayer ceramic capacitor 100 according to the first embodiment shown in FIG.

第4実施形態にかかる積層セラミックコンデンサ400は、第1実施形態にかかる積層セラミックコンデンサ100の構成の一部に変更を加えた。具体的には、積層セラミックコンデンサ100では、第1外部電極2が、セラミック素体1の第1端面1E、第1側面1C、第2側面1Dに形成され、第2外部電極3が、セラミック素体1の第2端面1F、第1側面1C、第2側面1Dに形成されていた。積層セラミックコンデンサ400は、これに変更を加え、第1外部電極42を、セラミック素体1の第1端面1E、第1主面1A、第2主面1B、第1側面1C、第2側面1Dに形成し、第2外部電極43を、セラミック素体1の第2端面1F、第1主面1A、第2主面1B、第1側面1C、第2側面1Dに形成した。すなわち、積層セラミックコンデンサ400では、第1外部電極42、第2外部電極43を、それぞれ、セラミック素体1の5つの面に形成した。 A multilayer ceramic capacitor 400 according to the fourth embodiment is obtained by partially modifying the configuration of the multilayer ceramic capacitor 100 according to the first embodiment. Specifically, in the multilayer ceramic capacitor 100, the first external electrodes 2 are formed on the first end surface 1E, the first side surface 1C, and the second side surface 1D of the ceramic element body 1, and the second external electrodes 3 are formed on the ceramic element body. It was formed on the second end face 1F of the body 1, the first side face 1C and the second side face 1D. In the multilayer ceramic capacitor 400, the first external electrodes 42 are arranged on the first end surface 1E, the first main surface 1A, the second main surface 1B, the first side surface 1C, and the second side surface 1D of the ceramic element body 1. , and the second external electrodes 43 were formed on the second end surface 1F, the first main surface 1A, the second main surface 1B, the first side surface 1C, and the second side surface 1D of the ceramic body 1 . That is, in the multilayer ceramic capacitor 400, the first external electrodes 42 and the second external electrodes 43 are formed on five surfaces of the ceramic body 1, respectively.

また、積層セラミックコンデンサ100は、第1外部電極42、第2外部電極43が、それぞれ、第1層のCuめっき層、第2層のNiめっき層、第3層のSnめっき層からなる3層のめっき層によって構成されていた。積層セラミックコンデンサ400は、これらのうち、第1層のCuめっき層をCu厚膜層に置換えた。第1層のCu厚膜層は、セラミック素体1の5つの面をCu導電性ペーストにディッピングし、塗布されたCu導電性ペーストを焼付けることによって形成した。そして、第1層のCu厚膜層の上に、電解めっきによって、第2層のNiめっき層を形成した。続いて、第2層のNiめっき層の上に、電解めっきによって、第3層のSnめっき層を形成した。 In addition, in the multilayer ceramic capacitor 100, the first external electrode 42 and the second external electrode 43 are three-layered layers each made up of a first layer of Cu plating layer, a second layer of Ni plating layer, and a third layer of Sn plating layer. was composed of a plating layer of In the laminated ceramic capacitor 400, the Cu plating layer of the first layer is replaced with a Cu thick film layer. The Cu thick film layer of the first layer was formed by dipping five surfaces of the ceramic body 1 in a Cu conductive paste and baking the applied Cu conductive paste. Then, on the Cu thick film layer of the first layer, a Ni plating layer of the second layer was formed by electroplating. Subsequently, a third Sn-plated layer was formed on the second Ni-plated layer by electroplating.

このように、第1外部電極2、42、第2外部電極3、43の形成位置、構造、材質、形成方法などは、適宜、最も適したものを選択して採用することができる。 In this way, the most suitable one can be appropriately selected and adopted for the formation position, structure, material, formation method, etc. of the first external electrodes 2 and 42 and the second external electrodes 3 and 43 .

以上、第1実施形態~第4実施形態にかかる積層セラミックコンデンサ100、200、300、400について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って種々の変更をなすことができる。たとえば、セラミック素体1のセラミック層4の材質、層数、形状、大きさなどは任意であり、上述した内容には限られない。また、第1外部電極2、第2外部電極3の構造、材質、形成方法などは任意であり、上述した内容には限られない。また、第1内部電極5、第2内部電極6、第3内部電極7、第4内部電極8の材質、パターン形状などは任意であり、上述した内容には限られない。 The multilayer ceramic capacitors 100, 200, 300, and 400 according to the first to fourth embodiments have been described above. However, the present invention is not limited to the contents described above, and various modifications can be made along the spirit of the invention. For example, the material, the number of layers, the shape, the size, etc. of the ceramic layer 4 of the ceramic body 1 are arbitrary, and are not limited to the contents described above. Moreover, the structure, material, formation method, and the like of the first external electrode 2 and the second external electrode 3 are arbitrary, and are not limited to the contents described above. Moreover, the material, pattern shape, etc. of the first internal electrode 5, the second internal electrode 6, the third internal electrode 7, and the fourth internal electrode 8 are arbitrary, and are not limited to the contents described above.

本発明の一実施態様にかかる積層セラミックコンデンサは、「課題を解決するための手段」の欄に記載したとおりである。 A laminated ceramic capacitor according to an embodiment of the present invention is as described in the section "Means for Solving the Problems".

この積層セラミックコンデンサにおいて、第1内部電極または第3内部電極の少なくとも1つが、第2内部電極および第4内部電極と、それぞれセラミック層を挟んで対向して配置されるようにしてもよい。この場合には、積層された内部電極が、第1外部電極と第2外部電極に交互に引き出されるため、全ての内部電極を活用して大きな静電容量を得ることができる。 In this laminated ceramic capacitor, at least one of the first internal electrode and the third internal electrode may be arranged to face the second internal electrode and the fourth internal electrode with the ceramic layer interposed therebetween. In this case, since the laminated internal electrodes are alternately led out to the first external electrode and the second external electrode, it is possible to obtain a large capacitance by utilizing all the internal electrodes.

また、セラミック素体は、内部電極が、セラミック層を挟んで第1内部電極、第2内部電極、第3内部電極、第4内部電極の順に積層された領域を含むようにしてもよい。あるいは、セラミック素体は、内部電極が、セラミック層を挟んで第1内部電極、第4内部電極、第3内部電極、第2内部電極の順に積層された領域を含むようにしてもよい。これら場合にも、積層された内部電極が、第1外部電極と第2外部電極に交互に引き出されるため、全ての内部電極を活用して大きな静電容量を得ることができる。 Further, the ceramic body may include a region in which the internal electrodes are laminated in order of the first internal electrode, the second internal electrode, the third internal electrode, and the fourth internal electrode with the ceramic layers interposed therebetween. Alternatively, the ceramic body may include a region in which the internal electrodes are laminated in order of a first internal electrode, a fourth internal electrode, a third internal electrode, and a second internal electrode with ceramic layers interposed therebetween. In these cases as well, the laminated internal electrodes are alternately led out to the first external electrode and the second external electrode, so that all the internal electrodes can be used to obtain a large capacitance.

また、第1外部電極および第2外部電極が、それぞれ第1主面および第2主面を覆っていないようにしてもよい。このように、第1外部電極および第2外部電極を、セラミック素体の外表面の必要な部分にのみ形成し、不要な部分に形成しないようにすれば、材料コストの低減をはかることができる。 Also, the first external electrode and the second external electrode may not cover the first main surface and the second main surface, respectively. In this manner, the material cost can be reduced by forming the first external electrode and the second external electrode only on the necessary portions of the outer surface of the ceramic body and not forming them on unnecessary portions. .

また、本発明の他の実施態様にかかる積層セラミックコンデンサは、「課題を解決するための手段」の欄に記載したとおりである。 Further, a laminated ceramic capacitor according to another embodiment of the present invention is as described in the section "Means for Solving the Problems".

本発明の一実施態様にかかる積層セラミックコンデンサおよび他の実施態様にかかるセラミックコンデンサにおいて、第1外部電極および第2外部電極が、それぞれ、少なくとも1層のめっき金属層よって構成されたもの(1層または2層以上のめっき金属層のみで構成されたもの)としてもよい。第1外部電極および第2外部電極を、第1層を厚膜金属層とし、第2層以降をめっき金属層とした場合には、厚膜工程とめっき工程の両方が必要になり製造が煩雑になるが、上記のように、第1外部電極および第2外部電極を少なくとも1層のめっき金属層よって構成すれば、厚膜工程が不要になり、生産性が向上する。 In the laminated ceramic capacitor according to one embodiment of the present invention and the ceramic capacitor according to another embodiment, each of the first external electrode and the second external electrode is composed of at least one plated metal layer (one layer Alternatively, it may be composed only of two or more plated metal layers). If the first external electrode and the second external electrode are formed of a thick film metal layer as the first layer and plated metal layers as the second and subsequent layers, both a thick film process and a plating process are required, which complicates the manufacturing process. However, if the first external electrode and the second external electrode are composed of at least one plated metal layer as described above, the thick film process becomes unnecessary and productivity is improved.

また、セラミック層の1層あたりの厚さが1μm以下であるようにしてもよい。すなわち、セラミック層の1層あたりの厚さが1μm以下であるような超小型品は、高さ寸法に厳しい制限があり、容易にセラミック層を増やすことができないため、十分に大きな内部電極の有効面積を備え、大きな静電容量を得ることができる本発明の積層セラミックコンデンサは特に有用になるからである。また、素体の表面上にめっきによる外部電極を形成する場合、積層方向に隣接する内部電極同士の距離が短くなるため、外部電極を精度よく形成することができる。 Also, the thickness of each ceramic layer may be 1 μm or less. In other words, an ultra-compact product with a thickness of 1 μm or less per ceramic layer has severe limitations on the height dimension, and it is not possible to easily increase the number of ceramic layers. This is because the laminated ceramic capacitor of the present invention, which has a large area and can obtain a large capacitance, is particularly useful. Further, when the external electrodes are formed on the surface of the element body by plating, the distance between the internal electrodes adjacent to each other in the stacking direction becomes short, so the external electrodes can be formed with high accuracy.

また、セラミック素体の積層方向の厚さ(高さ)が0.2mm以下であるようにしてもよい。すなわち、セラミック素体の積層方向の厚さが0.2mm以下であるような超小型品は、容易にセラミック層を増やすことができないため、十分に大きな内部電極の有効面積を備え、大きな静電容量を得ることができる本発明の積層セラミックコンデンサは特に有用になるからである。 Further, the thickness (height) of the ceramic body in the stacking direction may be 0.2 mm or less. In other words, it is not easy to increase the number of ceramic layers in a microminiature product with a thickness of 0.2 mm or less in the lamination direction of the ceramic body. This is because the laminated ceramic capacitor of the present invention, which can obtain capacitance, is particularly useful.

内部電極と第1側面および第2側面の間のギャップ(幅方向ギャップ)の大きさが、それぞれ30μm未満になるようにしてもよい。この場合には、内部電極の幅を大きくでき、内部電極の有効面積を大きくすることができるため、大きな静電容量を得ることができる。 The size of the gap (width direction gap) between the internal electrode and the first and second side surfaces may each be less than 30 μm. In this case, the width of the internal electrodes can be increased and the effective area of the internal electrodes can be increased, so that a large capacitance can be obtained.

本発明の一実施態様にかかる積層セラミックコンデンサの製造方法は、「課題を解決するための手段」の欄に記載したとおりである。 A manufacturing method of a laminated ceramic capacitor according to one embodiment of the present invention is as described in the section "Means for Solving the Problems".

この積層セラミックコンデンサの製造方法において、セラミックシートに導電性ペーストを印刷し、複合シートを作製する工程が、セラミックシートに導電性ペーストを、H字形状に印刷する工程を含むものであってもよい。この場合には、本発明の積層セラミックコンデンサを、高い生産性で容易に製造することができる。 In this method for manufacturing a laminated ceramic capacitor, the step of printing the conductive paste on the ceramic sheet to form the composite sheet may include a step of printing the conductive paste on the ceramic sheet in an H-shape. . In this case, the multilayer ceramic capacitor of the present invention can be easily manufactured with high productivity.

1・・・セラミック素体
1A・・・第1主面
1B・・・第2主面
1C・・・第1側面
1D・・・第2側面
1E・・・第1端面
1F・・・第2端面
2、32、42・・・第1外部電極
3、33、43・・・第2外部電極
4・・・セラミック層
5・・・第1内部電極
6・・・第2内部電極
7・・・第3内部電極
8・・・第4内部電極
10・・・複合シート
REFERENCE SIGNS LIST 1 Ceramic body 1A First main surface 1B Second main surface 1C First side surface 1D Second side surface 1E First end surface 1F Second End faces 2, 32, 42 First external electrodes 3, 33, 43 Second external electrodes 4 Ceramic layers 5 First internal electrodes 6 Second internal electrodes 7・Third internal electrode 8 Fourth internal electrode 10 Composite sheet

Claims (11)

積層された複数のセラミック層と複数の内部電極とを含み、積層方向において相対する第1主面および第2主面と、前記積層方向に直行する幅方向において相対する第1側面および第2側面と、前記積層方向および前記幅方向の両方に直行する長さ方向において相対する第1端面および第2端面と、を有するセラミック素体と、
前記セラミック素体の外表面において、少なくとも、前記第1端面の一部または全部と、前記第1側面の一部と、前記第2側面の一部と、を覆う第1外部電極と、
前記セラミック素体の外表面において、少なくとも、前記第2端面の一部または全部と、前記第1側面の一部と、前記第2側面の一部と、を覆う第2外部電極と、を備え、
前記内部電極が、
前記第1端面と前記第1側面にのみ引き出された第1内部電極と、
前記第2端面と前記第1側面にのみ引き出された第2内部電極と、
前記第1端面と前記第2側面にのみ引き出された第3内部電極と、
前記第2端面と前記第2側面にのみ引き出された第4内部電極と、を有し、
前記第1内部電極、前記第2内部電極、前記第3内部電極および前記第4内部電極が、それぞれ、主に容量を形成する部分と、前記主に容量を形成する部分よりも幅の広い外部への引出部とが繋がったL字形状である積層セラミックコンデンサ。
including a plurality of laminated ceramic layers and a plurality of internal electrodes, a first main surface and a second main surface facing each other in the lamination direction, and first side faces and a second side face facing each other in the width direction orthogonal to the lamination direction and a first end surface and a second end surface facing each other in a length direction orthogonal to both the lamination direction and the width direction;
a first external electrode covering at least part or all of the first end surface, part of the first side surface, and part of the second side surface on the outer surface of the ceramic body;
a second external electrode covering at least part or all of the second end surface, part of the first side surface, and part of the second side surface on the outer surface of the ceramic body; ,
The internal electrodes are
a first internal electrode drawn out only to the first end surface and the first side surface;
a second internal electrode drawn out only to the second end surface and the first side surface;
a third internal electrode drawn out only to the first end surface and the second side surface;
having a fourth internal electrode drawn out only to the second end surface and the second side surface;
Each of the first internal electrode, the second internal electrode, the third internal electrode, and the fourth internal electrode has a portion that mainly forms a capacitor and an external portion that is wider than the portion that mainly forms a capacitor. A multilayer ceramic capacitor having an L-shape connected to the lead-out portion to the L-shape .
前記第1内部電極または前記第3内部電極の少なくとも1つが、前記第2内部電極および前記第4内部電極と、それぞれ前記セラミック層を挟んで対向して配置された、請求項1に記載された積層セラミックコンデンサ。 2. The device according to claim 1, wherein at least one of the first internal electrode and the third internal electrode is arranged to face the second internal electrode and the fourth internal electrode with the ceramic layer interposed therebetween. Multilayer ceramic capacitor. 前記セラミック素体は、前記内部電極が、前記セラミック層を挟んで前記第1内部電極、前記第2内部電極、前記第3内部電極、前記第4内部電極の順に積層された領域を含む、請求項1または2に記載された積層セラミックコンデンサ。 The ceramic body includes a region in which the internal electrodes are laminated in order of the first internal electrode, the second internal electrode, the third internal electrode, and the fourth internal electrode with the ceramic layers interposed therebetween. 3. A multilayer ceramic capacitor according to Item 1 or 2. 前記セラミック素体は、前記内部電極が、前記セラミック層を挟んで前記第1内部電極、前記第4内部電極、前記第3内部電極、前記第2内部電極の順に積層された領域を含む、請求項1または2に記載された積層セラミックコンデンサ。 The ceramic body includes a region in which the internal electrodes are laminated in order of the first internal electrode, the fourth internal electrode, the third internal electrode, and the second internal electrode with the ceramic layers interposed therebetween. 3. A multilayer ceramic capacitor according to Item 1 or 2. 前記第1外部電極および前記第2外部電極が、それぞれ前記第1主面および前記第2主面を覆っていない、請求項1ないし4のいずれか1項に記載された積層セラミックコンデンサ。 5. The multilayer ceramic capacitor according to claim 1, wherein said first external electrode and said second external electrode do not cover said first main surface and said second main surface, respectively. 前記第1外部電極および前記第2外部電極が、それぞれ、少なくとも1層のめっき金属層によって構成されている、請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。 6. The multilayer ceramic capacitor according to claim 1, wherein each of said first external electrode and said second external electrode is composed of at least one plated metal layer. 前記セラミック層の1層あたりの厚さが1μm以下である、請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。 7. The multilayer ceramic capacitor according to claim 1, wherein each ceramic layer has a thickness of 1 [ mu ]m or less. 前記セラミック素体の前記積層方向の厚さが0.2mm以下である、請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。 8. The multilayer ceramic capacitor according to claim 1, wherein said ceramic body has a thickness of 0.2 mm or less in said lamination direction. 前記内部電極と前記第1側面および前記第2側面の間のギャップの大きさが、それぞれ30μm未満である、請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。 9. The multilayer ceramic capacitor according to claim 1, wherein gaps between said internal electrodes and said first side and said second side are each less than 30 [mu]m. セラミックシートを作製する工程と、
前記セラミックシートに導電性ペーストを印刷して複合シートを作製する工程と、
前記複合シートを積層してマザーブロックを作製する工程と、
前記マザーブロックをカットし、それぞれ、積層された複数のセラミック層と複数の内部電極とを含み、積層方向において相対する第1主面および第2主面と、前記積層方向に直行する幅方向において相対する第1側面および第2側面と、前記積層方向および前記幅方向の両方に直行する長さ方向において相対する第1端面および第2端面と、を有する複数のセラミック素体を作製する工程と、
前記セラミック素体を焼成する工程と、
前記セラミック素体に外部電極を形成する工程と、を備えた積層セラミックコンデンサの製造方法であって、
前記マザーブロックをカットし、複数の前記セラミック素体を作製する工程が、
前記セラミック素体それぞれに、前記内部電極として、
それぞれ、主に容量を形成する部分と、前記主に容量を形成する部分よりも幅の広い外部への引出部とが繋がったL字形状からなる、
前記第1端面と前記第1側面にのみ引き出された第1内部電極と、
前記第2端面と前記第1側面にのみ引き出された第2内部電極と、
前記第1端面と前記第2側面にのみ引き出された第3内部電極と、
前記第2端面と前記第2側面にのみ引き出された第4内部電極とを形成する工程を含む、積層セラミックコンデンサの製造方法。
a step of making a ceramic sheet;
a step of printing a conductive paste on the ceramic sheet to produce a composite sheet;
a step of laminating the composite sheets to produce a mother block;
The mother block is cut, each including a plurality of laminated ceramic layers and a plurality of internal electrodes, a first main surface and a second main surface facing each other in the lamination direction, and a width direction orthogonal to the lamination direction. a step of fabricating a plurality of ceramic bodies having first and second side surfaces facing each other and first and second end surfaces facing each other in a length direction perpendicular to both the stacking direction and the width direction; ,
firing the ceramic body;
A method for manufacturing a multilayer ceramic capacitor, comprising the step of forming external electrodes on the ceramic body,
The step of cutting the mother block to produce a plurality of the ceramic bodies includes:
In each of the ceramic bodies, as the internal electrode,
Each has an L-shape in which a portion that mainly forms a capacity and a lead-out portion that is wider than the portion that mainly forms a capacity are connected to the outside,
a first internal electrode drawn out only to the first end surface and the first side surface;
a second internal electrode drawn out only to the second end surface and the first side surface;
a third internal electrode drawn out only to the first end surface and the second side surface;
A method of manufacturing a multilayer ceramic capacitor, comprising the step of forming the second end surface and the fourth internal electrode drawn out only to the second side surface.
前記セラミックシートに導電性ペーストを印刷し、前記複合シートを作製する工程が、
前記セラミックシートに導電性ペーストを、H字形状に印刷する工程を含む、請求項10に記載された積層セラミックコンデンサの製造方法。
The step of printing a conductive paste on the ceramic sheet to produce the composite sheet,
11. The method of manufacturing a laminated ceramic capacitor according to claim 10 , further comprising the step of printing a conductive paste on said ceramic sheet in an H-shape.
JP2018226846A 2018-12-03 2018-12-03 Multilayer ceramic capacitor and method for manufacturing the same Active JP7247559B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018226846A JP7247559B2 (en) 2018-12-03 2018-12-03 Multilayer ceramic capacitor and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018226846A JP7247559B2 (en) 2018-12-03 2018-12-03 Multilayer ceramic capacitor and method for manufacturing the same

Publications (2)

Publication Number Publication Date
JP2020092129A JP2020092129A (en) 2020-06-11
JP7247559B2 true JP7247559B2 (en) 2023-03-29

Family

ID=71013102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018226846A Active JP7247559B2 (en) 2018-12-03 2018-12-03 Multilayer ceramic capacitor and method for manufacturing the same

Country Status (1)

Country Link
JP (1) JP7247559B2 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049038A (en) 1998-07-31 2000-02-18 Kyocera Corp Laminated ceramic capacitor
JP2007129224A (en) 2005-10-31 2007-05-24 Avx Corp Multilayer ceramic capacitor with function of internal current cancellation and bottom terminals
JP2011238724A (en) 2010-05-10 2011-11-24 Murata Mfg Co Ltd Electronic component

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814940A (en) * 1987-05-28 1989-03-21 International Business Machines Corporation Low inductance capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049038A (en) 1998-07-31 2000-02-18 Kyocera Corp Laminated ceramic capacitor
JP2007129224A (en) 2005-10-31 2007-05-24 Avx Corp Multilayer ceramic capacitor with function of internal current cancellation and bottom terminals
JP2011238724A (en) 2010-05-10 2011-11-24 Murata Mfg Co Ltd Electronic component

Also Published As

Publication number Publication date
JP2020092129A (en) 2020-06-11

Similar Documents

Publication Publication Date Title
JP6852253B2 (en) Multilayer ceramic electronic components and their manufacturing methods
JP5420619B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
KR102067173B1 (en) Multi-layered ceramic capacitor and manufacturing method of the same
KR102380837B1 (en) Multilayer ceramic capacitor and method for fabricating the same
KR101762032B1 (en) Multi-layer ceramic electronic part and method for manufacturing the same
JP2008091400A (en) Laminated ceramic capacitor and its manufacturing method
JP2014022713A (en) Multilayer ceramic electronic component and method of manufacturing the same
JP2020057738A (en) Electronic component, circuit board, and mounting method of electronic component onto circuit board
JP2017152622A (en) Multilayer ceramic capacitor
US10510488B2 (en) Multilayer ceramic capacitor
JP2020053577A (en) Electronic component
JP2020167236A (en) Three-terminal type multilayer ceramic capacitor and method for manufacturing the same
JP2020027931A (en) Multilayer ceramic capacitor and method of manufacturing the same
JP2023076581A (en) Multilayer ceramic capacitor and method of manufacturing the same
JP5556854B2 (en) Method for manufacturing ceramic electronic component and ceramic electronic component
KR20190121189A (en) Multi-layered ceramic electronic component
JP2019009463A (en) Multilayer ceramic capacitor
US9281121B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
KR20170078317A (en) Multilayer ceramic capacitor and manufacturing method of the same
KR102041622B1 (en) Laminated ceramic electronic parts and fabricating method thereof
JP7247559B2 (en) Multilayer ceramic capacitor and method for manufacturing the same
KR102505445B1 (en) Multilayer ceramic capacitor and manufacturing method of the same
KR102198537B1 (en) Capacitor and manufacturing method of the same
JP2005108890A (en) Laminated ceramic capacitor
JP7459812B2 (en) Multilayer ceramic capacitor and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230227

R150 Certificate of patent or registration of utility model

Ref document number: 7247559

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150