JP7459812B2 - Multilayer ceramic capacitor and method for manufacturing the same - Google Patents

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Description

本発明は、積層セラミックコンデンサに関し、更に詳しくは、耐湿性の向上をはかった積層セラミックコンデンサに関する。 The present invention relates to a multilayer ceramic capacitor, and more specifically, to a multilayer ceramic capacitor with improved moisture resistance.

また、本発明は、本発明の積層セラミックコンデンサを製造するのに適した積層セラミックコンデンサの製造方法に関する。 The present invention also relates to a method for manufacturing a multilayer ceramic capacitor suitable for manufacturing the multilayer ceramic capacitor of the present invention.

一般的な積層セラミックコンデンサは、セラミックからなる複数の誘電体層と複数の内部電極とが積層された容量素子を備え、容量素子の表面に外部電極が形成されている。内部電極は、容量素子の端面や側面に引出されて、外部電極と電気的に接続されている。 A typical multilayer ceramic capacitor has a capacitance element in which multiple dielectric layers made of ceramic and multiple internal electrodes are stacked, and external electrodes are formed on the surface of the capacitance element. The internal electrodes are extended to the end faces and side faces of the capacitance element and are electrically connected to the external electrodes.

外部電極は、たとえば、導電性ペーストを塗布し、焼成して形成された下地電極層と、下地電極層の表面に形成されためっき電極層とで構成される。めっき電極層は、必要に応じて、複数の層で構成される場合がある。 The external electrode includes, for example, a base electrode layer formed by applying and baking a conductive paste, and a plated electrode layer formed on the surface of the base electrode layer. The plating electrode layer may be composed of a plurality of layers, if necessary.

たとえば、特許文献1(特開2017-168488号公報)には、Niなどを主成分とする下地電極層と、下地電極層の表面に形成されたCuめっき電極層と、Cuめっき電極層の表面に形成されたNiめっき電極層と、Niめっき電極層の表面に形成されたSnめっき電極層とで構成された外部電極を備えた積層セラミックコンデンサが開示されている。 For example, Patent Document 1 (JP 2017-168488 A) discloses a multilayer ceramic capacitor equipped with external electrodes composed of a base electrode layer mainly composed of Ni or the like, a Cu-plated electrode layer formed on the surface of the base electrode layer, a Ni-plated electrode layer formed on the surface of the Cu-plated electrode layer, and a Sn-plated electrode layer formed on the surface of the Ni-plated electrode layer.

特開2017-168488号公報JP2017-168488A

上述した従来の積層セラミックコンデンサは、主に、外部電極の下地電極層とCuめっき電極層とで耐湿性を維持している。すなわち、内部電極に向って浸入してくる水分を、下地電極層とCuめっき電極層とで防いでいる。 The conventional multilayer ceramic capacitor described above maintains moisture resistance mainly by the base electrode layer of the external electrode and the Cu-plated electrode layer. That is, the base electrode layer and the Cu-plated electrode layer prevent moisture from penetrating toward the internal electrodes.

しかしながら、下地電極層を、容量素子の端面に、たとえばディップによって導電性ペーストを塗布し、その導電性ペーストを焼成して形成した場合、容量素子の端面において、下地電極層の厚みが不均一になるという問題があった。すなわち、端面の中央部の下地電極層の厚みは大きいが、端面の外周近傍の下地電極層の厚みが小さくなるという問題があった。 However, when the base electrode layer is formed by applying a conductive paste to the end face of the capacitive element by, for example, dipping and baking the conductive paste, the thickness of the base electrode layer becomes uneven on the end face of the capacitive element. There was a problem. That is, there was a problem in that the thickness of the base electrode layer at the center of the end face was large, but the thickness of the base electrode layer near the outer periphery of the end face was small.

そして、下地電極層の厚みが小さい部分の耐湿性が低くなってしまい、その部分から水分が内部電極に浸入し、積層セラミックコンデンサのIR(絶縁抵抗)が低下してしまうという問題があった。以下に、図面を使って説明する。 This causes a problem in that the moisture resistance of the thin parts of the base electrode layer is low, allowing moisture to penetrate into the internal electrodes through these parts, lowering the IR (insulation resistance) of the multilayer ceramic capacitor. This is explained below using the drawings.

図12に、従来の積層セラミックコンデンサ1000を示す。ただし、図12は、積層セラミックコンデンサ1000の側面と平行な断面を示す断面図である。なお、図12は、本件出願人が作成したものであり、特許文献1に記載されたものではない。 Figure 12 shows a conventional multilayer ceramic capacitor 1000. However, Figure 12 is a cross-sectional view showing a cross section parallel to the side surface of the multilayer ceramic capacitor 1000. Note that Figure 12 was created by the applicant of the present application and is not described in Patent Document 1.

積層セラミックコンデンサ1000は、容量素子101を備えている。容量素子101は、セラミックからなる誘電体層101aと、第1の内部電極102と、第2の内部電極103とが積層されたものからなる。第1の内部電極102が容量素子101の一方の端面に引き出され、第2の内部電極103が容量素子の他方の端面に引き出されている。なお、図12の断面図は、第1の内部電極102が引き出された、容量素子101の一方の端面側を示している。 The multilayer ceramic capacitor 1000 includes a capacitance element 101. The capacitance element 101 is formed by laminating a dielectric layer 101a made of ceramic, a first internal electrode 102, and a second internal electrode 103. The first internal electrode 102 is extended to one end surface of the capacitance element 101, and the second internal electrode 103 is extended to the other end surface of the capacitance element. The cross-sectional view of FIG. 12 shows one end surface side of the capacitance element 101 where the first internal electrode 102 is extended.

容量素子101の両端面に、それぞれ、外部電極104が形成されている。容量素子101の一方の端面に形成された外部電極104は、第1の内部電極102と電気的に接続されている。容量素子101の他方の端面に形成された外部電極104は、第2の内部電極103と電気的に接続されている。 External electrodes 104 are formed on both end surfaces of the capacitive element 101, respectively. An external electrode 104 formed on one end surface of the capacitive element 101 is electrically connected to the first internal electrode 102 . An external electrode 104 formed on the other end surface of the capacitive element 101 is electrically connected to the second internal electrode 103.

外部電極104は、導電性ペーストを塗布し、焼成して形成した、Niなどを主成分とする下地電極層108と、下地電極層108の上に形成されたCuめっき電極層109と、Cuめっき電極層109の上に形成されたNiめっき電極層110と、Niめっき電極層110の上に形成されたSnめっき電極層111とで構成されている。 The external electrode 104 includes a base electrode layer 108 mainly composed of Ni or the like, which is formed by applying a conductive paste and firing it, a Cu-plated electrode layer 109 formed on the base electrode layer 108, and a Cu-plated electrode layer 109 formed on the base electrode layer 108. It is composed of a Ni-plated electrode layer 110 formed on the electrode layer 109 and a Sn-plated electrode layer 111 formed on the Ni-plated electrode layer 110.

図12から分かるように、下地電極層108は、端面の中央部の厚みMは大きいが、端面の外周近傍の厚みNが小さい。上述したとおり、積層セラミックコンデンサ1000は、主に、下地電極層108とCuめっき電極層109とで耐湿性を維持しているが、下地電極層108の端面の外周近傍の厚みNが小さい部分から内部に水分が浸入してしまうという問題があった。そして、IRが低下してしまうという問題があった。 As can be seen from FIG. 12, the base electrode layer 108 has a large thickness M at the center of the end face, but a small thickness N near the outer periphery of the end face. As described above, the multilayer ceramic capacitor 1000 mainly maintains moisture resistance with the base electrode layer 108 and the Cu-plated electrode layer 109, but the thickness N near the outer periphery of the end face of the base electrode layer 108 is small. There was a problem with moisture infiltrating inside. Then, there was a problem that the IR decreased.

本発明は上述した従来の問題を解決するためになされたものであり、その手段として本発明の一実施態様にかかる積層セラミックコンデンサは、高さ方向に相対する第1の主面および第2の主面と、高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、高さ方向に複数の誘電体層が積層された容量素子と、複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、容量素子の内部に位置し、第1の端面に露出した第1の内部電極と、複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、容量素子の内部に位置し、第2の端面に露出した第2の内部電極と、第1の端面上に配置され、第1の内部電極と電気的に接続された第1の外部電極と、第2の端面上に配置され、第2の内部電極と電気的に接続された第2の外部電極と、を有する積層セラミックコンデンサであって、第1の外部電極および第2の外部電極は、それぞれ、金属成分とセラミック成分とを有する下地電極層と、下地電極層上に配置されたCuめっき電極層と、Cuめっき電極層上に配置されたNiめっき電極層と、Niめっき電極層上に配置されたSnめっき電極層と、を有し、容量素子の第1の端面および第2の端面に、それぞれ、凹部が形成され、凹部内に、下地電極層およびCuめっき電極層が入り込んでいるものとする。
また、本発明の別の実施態様にかかる積層セラミックコンデンサは、高さ方向に相対する第1の主面および第2の主面と、高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、高さ方向に複数の誘電体層が積層された容量素子と、複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、容量素子の内部に位置し、第1の端面に露出した第1の内部電極と、複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、容量素子の内部に位置し、第2の端面に露出した第2の内部電極と、第1の端面上に配置され、第1の内部電極と電気的に接続された第1の外部電極と、第2の端面上に配置され、第2の内部電極と電気的に接続された第2の外部電極と、を有する積層セラミックコンデンサであって、第1の外部電極および第2の外部電極は、それぞれ、金属成分とセラミック成分とを有する下地電極層と、下地電極層上に配置されたCuめっき電極層と、Cuめっき電極層上に配置されたNiめっき電極層と、Niめっき電極層上に配置されたSnめっき電極層と、を有し、容量素子の第1の端面および第2の端面に、それぞれ、凹部が形成され、凹部内に、下地電極層が入り込み、第1の端面に形成された凹部に入り込んだ下地電極層と、少なくとも1つの第1の内部電極とが電気的に接続され、第2の端面に形成された凹部に入り込んだ下地電極層と、少なくとも1つの第2の内部電極とが電気的に接続されたものとする。
The present invention has been made to solve the above-mentioned problems in the conventional technology, and as a means therefor, a multilayer ceramic capacitor according to one embodiment of the present invention comprises a capacitance element having first and second main surfaces opposing each other in a height direction, first and second side surfaces opposing each other in a width direction perpendicular to the height direction, and a first end face and a second end face opposing each other in a length direction perpendicular to the height direction and the width direction, and the capacitance element is formed by laminating a plurality of dielectric layers in the height direction, a first internal electrode that is arranged on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, located inside the capacitance element and exposed at the first end face, and a second internal electrode that is arranged on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, located inside the capacitance element and exposed at the second end face. a first end face of the capacitor element and a second end face of the capacitor element, the first external electrode being disposed on the first end face and electrically connected to the first internal electrode, and a second external electrode being disposed on the second end face and electrically connected to the second internal electrode, wherein the first external electrode and the second external electrode each have a base electrode layer having a metal component and a ceramic component, a Cu-plated electrode layer disposed on the base electrode layer, a Ni-plated electrode layer disposed on the Cu-plated electrode layer, and a Sn-plated electrode layer disposed on the Ni-plated electrode layer, and a recess is formed on each of the first end face and the second end face of the capacitor element, and the base electrode layer and the Cu-plated electrode layer fit into the recess.
Furthermore, a multilayer ceramic capacitor according to another embodiment of the present invention has a first main surface and a second main surface opposing each other in a height direction, a first side surface and a second side surface opposing each other in a width direction perpendicular to the height direction, and a first end surface and a second end surface opposing each other in a length direction perpendicular to the height direction and the width direction, and includes a capacitance element in which a plurality of dielectric layers are laminated in the height direction, a first internal electrode arranged on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, located inside the capacitance element and exposed at the first end surface, a second internal electrode arranged on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, located inside the capacitance element and exposed at the second end surface, a first external electrode arranged on the first end surface and electrically connected to the first internal electrode, and a second external electrode arranged on the second end surface and exposed at the second end surface. and a second external electrode electrically connected to the first internal electrode, wherein the first external electrode and the second external electrode each have a base electrode layer having a metal component and a ceramic component, a Cu-plated electrode layer arranged on the base electrode layer, a Ni-plated electrode layer arranged on the Cu-plated electrode layer, and a Sn-plated electrode layer arranged on the Ni-plated electrode layer, and a recess is formed on each of a first end face and a second end face of the capacitance element, the base electrode layer extends into the recess, the base electrode layer extending into the recess formed on the first end face is electrically connected to at least one first internal electrode, and the base electrode layer extending into the recess formed on the second end face is electrically connected to at least one second internal electrode.

また、本発明の本発明の一実施態様にかかる積層セラミックコンデンサの製造方法は、複数のセラミックグリーンシートを作製する工程と、複数のセラミックグリーンシートから任意に選ばれた複数のセラミックグリーンシートの主面に、内部電極を形成するための導電性ペーストを所望の形状に塗布する工程と、複数のセラミックグリーンシートを積層し、一体化させて、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有する未焼成容量素子を作製する工程と、未焼成容量素子の第1の端面および第2の端面を切削し、それぞれに未焼成凹部を形成する工程と、未焼成凹部を含む、第1の端面および第2の端面に、それぞれ、外部電極の下地電極層を形成するための導電性ペーストを塗布する工程と、未焼成容量素子を焼成し、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有し、内部に、複数の誘電体層と、複数の第1の内部電極と、複数の第2の内部電極とが積層され、第1の端面および第2の端面にそれぞれ凹部が形成され、凹部を含む第1の端面に第1の外部電極の下地電極層が形成され、凹部を含む第2の端面に第2の外部電極の下地電極層が形成された、容量素子を作製する工程と、下地電極層の上に、Cuめっき電極層を形成する工程と、Cuめっき電極層の上に、Niめっき電極層を形成する工程と、Niめっき電極層の上に、Snめっき電極層を形成する工程と、を備えたものとする。 In addition, a method for manufacturing a multilayer ceramic capacitor according to one embodiment of the present invention includes the steps of: preparing a plurality of ceramic green sheets; applying a conductive paste for forming an internal electrode in a desired shape to the main surfaces of a plurality of ceramic green sheets arbitrarily selected from the plurality of ceramic green sheets; stacking and integrating the plurality of ceramic green sheets to prepare an unfired capacitance element having a first main surface and a second main surface, a first side surface and a second side surface, and a first end surface and a second end surface; cutting the first end surface and the second end surface of the unfired capacitance element to form an unfired recess on each of them; and forming an underlying electrode layer of an external electrode on each of the first end surface and the second end surface including the unfired recess. The method includes the steps of: applying a conductive paste to form a capacitor element; firing the unfired capacitor element to produce a capacitor element having a first main surface and a second main surface, a first side surface and a second side surface, a first end surface and a second end surface, a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes stacked therein, a recess formed on each of the first end surface and the second end surface, a base electrode layer of a first external electrode formed on the first end surface including the recess, and a base electrode layer of a second external electrode formed on the second end surface including the recess; forming a Cu-plated electrode layer on the base electrode layer; forming a Ni-plated electrode layer on the Cu-plated electrode layer; and forming a Sn-plated electrode layer on the Ni-plated electrode layer.

また、本発明の本発明の別の実施態様にかかる積層セラミックコンデンサの製造方法は、複数のセラミックグリーンシートを作製する工程と、前記複数のセラミックグリーンシートから任意に選ばれたセラミックグリーンシートの主面上の任意に選ばれた領域に、剥離剤を所望の形状に塗布する工程と、複数のセラミックグリーンシートから任意に選ばれた複数のセラミックグリーンシートの主面、および/または、塗布された剥離剤上に、内部電極を形成するための導電性ペーストを所望の形状に塗布する工程と、複数のセラミックグリーンシートを積層し、一体化させて、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有する未焼成容量素子を作製する工程と、未焼成容量素子に振動を加え、剥離剤が塗布された部分において、積層されたセラミックグリーンシートとセラミックグリーンシートとを部分的に剥離させ、第1の端面および第2の端面に、それぞれ未焼成凹部を形成する工程と、未焼成凹部を含む、第1の端面および第2の端面に、それぞれ、外部電極の下地電極層を形成するための導電性ペーストを塗布する工程と、未焼成容量素子を焼成し、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有し、内部に、複数の誘電体層と、複数の第1の内部電極と、複数の第2の内部電極とが積層され、第1の端面および第2の端面にそれぞれ凹部が形成され、凹部を含む第1の端面に第1の外部電極の下地電極層が形成され、凹部を含む第2の端面に第2の外部電極の下地電極層が形成された、容量素子を作製する工程と、下地電極層の上に、Cuめっき電極層を形成する工程と、Cuめっき電極層の上に、Niめっき電極層を形成する工程と、Niめっき電極層の上に、Snめっき電極層を形成する工程と、を備えたものとする。 In addition, a method for manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention includes the steps of: preparing a plurality of ceramic green sheets; applying a release agent in a desired shape to an arbitrarily selected area on a main surface of a ceramic green sheet arbitrarily selected from the plurality of ceramic green sheets; applying a conductive paste for forming an internal electrode in a desired shape to the main surfaces of a plurality of ceramic green sheets arbitrarily selected from the plurality of ceramic green sheets and/or to the applied release agent; stacking and integrating the plurality of ceramic green sheets to prepare an unfired capacitance element having a first main surface and a second main surface, a first side surface and a second side surface, and a first end surface and a second end surface; and applying vibration to the unfired capacitance element to partially peel off the stacked ceramic green sheets from the ceramic green sheets at the portion where the release agent is applied. The method includes the steps of forming an unsintered recess on each of the first and second end faces, applying a conductive paste for forming an underlying electrode layer of an external electrode to each of the first and second end faces including the unsintered recess, firing the unsintered capacitance element to produce a capacitance element having a first main surface and a second main surface, a first side surface and a second side surface, and a first end face and a second end face, with a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes stacked therein, a recess formed on each of the first end face and the second end face, an underlying electrode layer of the first external electrode formed on the first end face including the recess, and an underlying electrode layer of the second external electrode formed on the second end face including the recess, forming a Cu-plated electrode layer on the underlying electrode layer, forming a Ni-plated electrode layer on the Cu-plated electrode layer, and forming a Sn-plated electrode layer on the Ni-plated electrode layer.

なお、上記別の実施態様にかかる積層セラミックコンデンサの製造方法において、セラミックグリーンシートの主面上に剥離剤を塗布する工程と、セラミックグリーンシートの主面上に導電性ペーストを塗布する工程とは、順番を入れ替えてもよい。 In addition, in the method for manufacturing a multilayer ceramic capacitor according to the above-mentioned another embodiment, the step of applying a release agent on the main surface of the ceramic green sheet and the step of applying a conductive paste on the main surface of the ceramic green sheet are , the order may be changed.

本発明の一実施態様にかかる積層セラミックコンデンサは、容量素子の端面に凹部が形成され、凹部内に外部電極の下地電極層が入り込んでいるため、その部分で下地電極層の厚みが大きくなっており、優れた耐湿性を備えている。そのため、本発明の一実施態様にかかる積層セラミックコンデンサは、大きなIRを備えている。 In a multilayer ceramic capacitor according to one embodiment of the present invention, a recess is formed on the end face of the capacitance element, and the base electrode layer of the external electrode is inserted into the recess, so that the thickness of the base electrode layer is increased in that area, providing excellent moisture resistance. Therefore, the multilayer ceramic capacitor according to one embodiment of the present invention has a large IR.

また、本発明の一実施態様または別の実施態様にかかる積層セラミックコンデンサの製造方法によれば、本発明の積層セラミックコンデンサを容易に製造することができる。 In addition, according to the method for manufacturing a multilayer ceramic capacitor according to one or another embodiment of the present invention, the multilayer ceramic capacitor of the present invention can be easily manufactured.

図1(A)は、第1実施形態にかかる積層セラミックコンデンサ100の平面図である。図1(B)は、積層セラミックコンデンサ100の側面図である。図1(C)は、積層セラミックコンデンサ100の正面図である。Fig. 1A is a plan view of a multilayer ceramic capacitor 100 according to a first embodiment, Fig. 1B is a side view of the multilayer ceramic capacitor 100, and Fig. 1C is a front view of the multilayer ceramic capacitor 100. 積層セラミックコンデンサ100の断面図である。1 is a cross-sectional view of a multilayer ceramic capacitor 100. FIG. 積層セラミックコンデンサ100の要部断面図である。1 is a cross-sectional view of main parts of a multilayer ceramic capacitor 100. FIG. 積層セラミックコンデンサ100の分解正面図である。FIG. 2 is an exploded front view of the multilayer ceramic capacitor 100. 図5(A)~(C)は、それぞれ、積層セラミックコンデンサ100の製造方法の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a method for manufacturing the multilayer ceramic capacitor 100. 図6(D)~(F)は、図5(C)の続きであり、それぞれ、積層セラミックコンデンサ100の製造方法の一例を示す断面図である。6(D) to (F) are continuations of FIG. 5(C), and each is a cross-sectional view showing an example of a method for manufacturing the multilayer ceramic capacitor 100. 第2実施形態にかかる積層セラミックコンデンサ200の要部断面図である。FIG. 5 is a cross-sectional view of a main portion of a multilayer ceramic capacitor 200 according to a second embodiment. 図8(A)、(B)は、それぞれ、積層セラミックコンデンサ200の製造方法の一例を示す断面図である。8A and 8B are cross-sectional views each showing an example of a method for manufacturing the multilayer ceramic capacitor 200. 第3実施形態にかかる積層セラミックコンデンサ300の要部断面図である。FIG. 7 is a sectional view of main parts of a multilayer ceramic capacitor 300 according to a third embodiment. 図10(A)は、第4実施形態にかかる積層セラミックコンデンサ400の平面図である。図10(B)は、積層セラミックコンデンサ400の側面図である。Fig. 10A is a plan view of a multilayer ceramic capacitor 400 according to the fourth embodiment, and Fig. 10B is a side view of the multilayer ceramic capacitor 400. 積層セラミックコンデンサ400の断面図である。FIG. 2 is a cross-sectional view of a multilayer ceramic capacitor 400. 従来の積層セラミックコンデンサ1000の要部断面図である。FIG. 2 is a sectional view of a main part of a conventional multilayer ceramic capacitor 1000.

以下、図面とともに、本発明を実施するための形態について説明する。なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。 Below, the embodiments for carrying out the present invention will be described with reference to the drawings. Note that each embodiment is an illustrative example of the embodiment of the present invention, and the present invention is not limited to the contents of the embodiment. It is also possible to combine the contents described in different embodiments, and the contents of such combinations are also included in the present invention. The drawings are intended to aid in understanding the specification, and may be drawn diagrammatically, and the dimensional ratios of the depicted components or between the components may not match those described in the specification. Components described in the specification may be omitted in the drawings, or may be drawn with the number of components omitted.

[第1実施形態]
図1(A)~(C)、図2、図3、図4に、第1実施形態にかかる積層セラミックコンデンサ100を示す。ただし、図1(A)は、積層セラミックコンデンサ100の平面図である。図1(B)は、積層セラミックコンデンサ100の側面図である。図1(C)は、積層セラミックコンデンサ100の正面図である。図2は積層セラミックコンデンサ100の断面図であり、図1(A)、(C)の一点鎖線矢印で示すX-X部分を示している。図3は、積層セラミックコンデンサ100の要部断面図である。図4は、第1の外部電極4(第2の外部電極5)を取り除いた、積層セラミックコンデンサ100の分解正面図である。
[First embodiment]
1(A) to (C), FIG. 2, FIG. 3, and FIG. 4 show a multilayer ceramic capacitor 100 according to a first embodiment. However, FIG. 1(A) is a plan view of the multilayer ceramic capacitor 100. FIG. 1(B) is a side view of the multilayer ceramic capacitor 100. FIG. 1C is a front view of the multilayer ceramic capacitor 100. FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 100, showing the section XX indicated by the dashed-dotted arrow in FIGS. 1(A) and 1(C). FIG. 3 is a sectional view of essential parts of the multilayer ceramic capacitor 100. FIG. 4 is an exploded front view of the multilayer ceramic capacitor 100 with the first external electrode 4 (second external electrode 5) removed.

なお、これらの図面においては、積層セラミックコンデンサ100の容量素子1の一方の端面を示した図を正面図、一方の主面を示した図を平面図、一方の側面を示した図を側面図としている。また、各図には、積層セラミックコンデンサ100(容量素子1)の高さ方向T、長さ方向L、幅方向Wを示しており、以下の説明において、これらの方向に言及する場合がある。 In these figures, a view showing one end face of the capacitance element 1 of the multilayer ceramic capacitor 100 is shown as a front view, a view showing one main surface is shown as a plan view, and a view showing one side surface is shown as a side view. Each figure also shows the height direction T, length direction L, and width direction W of the multilayer ceramic capacitor 100 (capacitance element 1), and these directions may be referred to in the following description.

積層セラミックコンデンサ100は、直方体形状からなる容量素子1を備えている。容量素子1は、高さ方向Tにおいて相対する第1の主面1A、第2の主面1Bと、高さ方向Tに直交する幅方向Wにおいて相対する第1の側面1C、第2の側面1Dと、高さ方向Tおよび幅方向Wの両方に直交する長さ方向Lにおいて相対する第1の端面1E、第2の端面1Fと、を有している。 The multilayer ceramic capacitor 100 includes a capacitance element 1 having a rectangular parallelepiped shape. The capacitance element 1 has a first main surface 1A and a second main surface 1B that face each other in a height direction T, a first side surface 1C and a second side surface 1D that face each other in a width direction W that is perpendicular to the height direction T, and a first end surface 1E and a second end surface 1F that face each other in a length direction L that is perpendicular to both the height direction T and the width direction W.

積層セラミックコンデンサ100の寸法は任意である。ただし、高さ方向Tの寸法は、たとえば、0.1mm~2.5mm程度とすることができる。幅方向Wの寸法は、たとえば、0.1mm~2.5mm程度とすることができる。長さ方向Lの寸法は、たとえば、0.1mm~3.2mm程度とすることができる。 The dimensions of the multilayer ceramic capacitor 100 are arbitrary. However, the dimension in the height direction T can be, for example, about 0.1 mm to 2.5 mm. The dimension in the width direction W can be, for example, about 0.1 mm to 2.5 mm. The dimension in the length direction L can be, for example, about 0.1 mm to 3.2 mm.

容量素子1は、複数の誘電体層1aと、複数の第1の内部電極2と、複数の第2の内部電極3とが積層されたものからなる。誘電体層1a、第1の内部電極2、第2の内部電極3は、容量素子1の高さ方向Tに積層されている。 The capacitive element 1 includes a plurality of dielectric layers 1a, a plurality of first internal electrodes 2, and a plurality of second internal electrodes 3 stacked together. The dielectric layer 1a, the first internal electrode 2, and the second internal electrode 3 are stacked in the height direction T of the capacitive element 1.

容量素子1(誘電体層1a)の材質は任意であるが、たとえば、BaTiOを主成分とする誘電体セラミックスを使用することができる。ただし、BaTiOに代えて、CaTiO、SrTiO、CaZrOなど、他の材質を主成分とする誘電体セラミックスを使用してもよい。 The material of the capacitance element 1 (dielectric layer 1a) is arbitrary, but for example, a dielectric ceramic mainly composed of BaTiO 3 can be used. However, instead of BaTiO 3 , a dielectric ceramic mainly composed of another material such as CaTiO 3 , SrTiO 3 , CaZrO 3 , etc. may be used.

誘電体層1aの厚みは任意であるが、たとえば、第1の内部電極2、第2の内部電極3が形成された容量形成の実効領域において、0.3μm~2.0μm程度とすることができる。 The thickness of the dielectric layer 1a is arbitrary, but for example, it can be about 0.3 μm to 2.0 μm in the effective capacitance formation area where the first internal electrode 2 and the second internal electrode 3 are formed.

誘電体層1aの層数は任意であるが、たとえば、第1の内部電極2、第2の内部電極3が形成された容量形成の実効領域において、1層~6000層程度とすることができる。 The number of dielectric layers 1a is arbitrary, but for example, in the effective capacitance formation area where the first internal electrode 2 and the second internal electrode 3 are formed, it can be about 1 to 6000 layers.

容量素子1の上下両側に、第1の内部電極2、第2の内部電極3が形成されず、誘電体層1aのみで構成された外層(保護層)が設けられている。外層の厚みは任意であるが、たとえば、5μm~150μm程度とすることができる。なお、外層領域の誘電体層1aの厚みは、第1の内部電極2、第2の内部電極3が形成されている容量形成の実効領域の誘電体層1aの厚みよりも大きくしてもよい(ただし、図1(B)、図2、図3、図4においては、外層領域と実効領域とにおいて誘電体層1aの厚みを同じ厚みに示している)。また、外層領域の誘電体層1aの材質は、実効領域の誘電体層1aの材質と異なっていてもよい。 On both the top and bottom of the capacitance element 1, an outer layer (protective layer) is provided that is composed only of the dielectric layer 1a, without the first internal electrode 2 and the second internal electrode 3. The thickness of the outer layer is arbitrary, but can be, for example, about 5 μm to 150 μm. The thickness of the dielectric layer 1a in the outer layer region may be greater than the thickness of the dielectric layer 1a in the effective region of capacitance formation where the first internal electrode 2 and the second internal electrode 3 are formed (however, in Figures 1(B), 2, 3, and 4, the thickness of the dielectric layer 1a is shown as the same in the outer layer region and the effective region). The material of the dielectric layer 1a in the outer layer region may be different from the material of the dielectric layer 1a in the effective region.

図2から分かるように、第1の内部電極2は、容量素子1の長さ方向Lに伸び、容量素子1の第1の端面1Eに引出されている。第2の内部電極3は、容量素子1の長さ方向Lに伸び、容量素子1の第2の端面1Fに引出されている。なお、第1の内部電極2と第2の内部電極3とは、原則として交互に積層されている。 As can be seen from FIG. 2, the first internal electrode 2 extends in the length direction L of the capacitive element 1 and is drawn out to the first end surface 1E of the capacitive element 1. The second internal electrode 3 extends in the length direction L of the capacitive element 1 and is drawn out to the second end surface 1F of the capacitive element 1. Note that the first internal electrodes 2 and the second internal electrodes 3 are, in principle, alternately stacked.

第1の内部電極2、第2の内部電極3の主成分(金属成分)の材質は任意であるが、本実施形態においては、Niを使用した。ただし、Niに代えて、Cu、Ag、Pd、Auなど、他の金属を使用してもよい。また、NiやCu、Ag、Pd、Auなどは、他の金属との合金であってもよい。第1の内部電極2、第2の内部電極3は、金属成分の外に、セラミックなどの他の成分を含んでいてもよい。 Although the material of the main component (metal component) of the first internal electrode 2 and the second internal electrode 3 is arbitrary, in this embodiment, Ni was used. However, other metals such as Cu, Ag, Pd, and Au may be used instead of Ni. Further, Ni, Cu, Ag, Pd, Au, etc. may be alloyed with other metals. The first internal electrode 2 and the second internal electrode 3 may contain other components such as ceramic in addition to the metal component.

第1の内部電極2、第2の内部電極3の厚みは任意であるが、たとえば、0.3μm~1.5μm程度とすることができる。 The thickness of the first internal electrode 2 and the second internal electrode 3 is arbitrary, and can be, for example, about 0.3 μm to 1.5 μm.

容量素子1の第1の端面1Eに、第1の外部電極4が形成されている。第2の端面1Fに、第2の外部電極5が形成されている。 A first external electrode 4 is formed on the first end face 1E of the capacitance element 1. A second external electrode 5 is formed on the second end face 1F.

第1の外部電極4は、キャップ形状に形成されており、縁の部分が、容量素子1の第1の端面1Eから、第1の主面1A、第2の主面1B、第1の側面1C、第2の側面1Dに延出され、折返し部4aが形成されている。 The first external electrode 4 is formed in a cap shape, and the edge portion extends from the first end surface 1E of the capacitive element 1 to the first main surface 1A, the second main surface 1B, and the first side surface. 1C and extends to the second side surface 1D, forming a folded portion 4a.

第2の外部電極5は、キャップ形状に形成されており、縁の部分が、容量素子1の第2の端面1Fから、第1の主面1A、第2の主面1B、第1の側面1C、第2の側面1Dに延出され、折返し部5aが形成されている。 The second external electrode 5 is formed in a cap shape, and the edge portion extends from the second end surface 1F of the capacitive element 1 to the first main surface 1A, the second main surface 1B, and the first side surface. 1C and extends to the second side surface 1D, forming a folded portion 5a.

積層セラミックコンデンサ100は、容量素子1の第1の端面1Eに引出された第1の内部電極2が、第1の外部電極4と電気的に接続されている。容量素子1の第2の端面1Fに引出された第2の内部電極3が、第2の外部電極5と電気的に接続されている。 In the multilayer ceramic capacitor 100, the first internal electrode 2 extended to the first end face 1E of the capacitance element 1 is electrically connected to the first external electrode 4. The second internal electrode 3 extended to the second end face 1F of the capacitance element 1 is electrically connected to the second external electrode 5.

第1の外部電極4、第2の外部電極5は、同一の多層構造を有している。具体的には、第1の外部電極4、第2の外部電極5は、図2、図3に示すように、それぞれ、容量素子1の表面に形成された下地電極層8と、下地電極層8の上に形成されたCuめっき電極層9と、Cuめっき電極層9の上に形成されNiめっき電極層10と、Niめっき電極層10の上に形成されたSnめっき電極層11とを有している。 The first external electrode 4 and the second external electrode 5 have the same multi-layer structure. Specifically, as shown in Figures 2 and 3, the first external electrode 4 and the second external electrode 5 each have an undercoat electrode layer 8 formed on the surface of the capacitance element 1, a Cu-plated electrode layer 9 formed on the undercoat electrode layer 8, a Ni-plated electrode layer 10 formed on the Cu-plated electrode layer 9, and a Sn-plated electrode layer 11 formed on the Ni-plated electrode layer 10.

下地電極層8は、第1の外部電極4、第2の外部電極5のベースとなる部分である。下地電極層8は、耐湿性を向上させる機能も果たしている。Cuめっき電極層9は、主に耐湿性を向上させる機能を果たしている。Niめっき電極層10は、主に、はんだ耐熱性を向上させるとともに、接合性を向上させる機能を果たしている。Snめっき電極層11は、主にはんだ付け性を向上させる機能を果たしている。 The base electrode layer 8 is a portion that becomes the base of the first external electrode 4 and the second external electrode 5. The base electrode layer 8 also functions to improve moisture resistance. The Cu-plated electrode layer 9 mainly functions to improve moisture resistance. The Ni-plated electrode layer 10 mainly functions to improve solder heat resistance and bondability. The Sn-plated electrode layer 11 mainly functions to improve solderability.

下地電極層8は、金属成分とセラミック成分とを有している。本実施形態においては、Niを、金属成分の主成分にしている。ただし、下地電極層8の金属成分の主成分の材質は任意であり、Niに代えて、たとえば、Cu、Agなどを主成分にしていてもよい。また、NiやCu、Agなどは、他の金属との合金であってもよい。また、下地電極層8のセラミック成分の主成分も任意である。ただし、たとえば、容量素子1(誘電体層1a)の材質と同じものを使用することができる。 Base electrode layer 8 includes a metal component and a ceramic component. In this embodiment, Ni is the main component of the metal component. However, the material of the main component of the metal component of the base electrode layer 8 is arbitrary, and instead of Ni, for example, Cu, Ag, etc. may be the main component. Further, Ni, Cu, Ag, etc. may be alloyed with other metals. Moreover, the main component of the ceramic component of the base electrode layer 8 is also arbitrary. However, for example, the same material as that of the capacitive element 1 (dielectric layer 1a) can be used.

下地電極層8の厚みは任意であるが、たとえば、第1の端面1Eや第2の端面1Fの中央部の厚みの大きい領域で、2μm~150μm程度とすることができる。 The thickness of the base electrode layer 8 is arbitrary, but for example, it can be about 2 μm to 150 μm in the thicker central areas of the first end face 1E and the second end face 1F.

Cuめっき電極層9の厚みは任意であるが、たとえば、2μm~20μm程度とすることができる。 Although the thickness of the Cu-plated electrode layer 9 is arbitrary, it can be, for example, about 2 μm to 20 μm.

Niめっき電極層10の厚みは任意であるが、たとえば、2μm~7μm程度とすることができる。 The thickness of the Ni-plated electrode layer 10 is arbitrary, but can be, for example, about 2 μm to 7 μm.

Snめっき電極層11の厚みは任意であるが、たとえば、1μm~8μm程度とすることができる。 The thickness of the Sn-plated electrode layer 11 is arbitrary, but can be, for example, approximately 1 μm to 8 μm.

積層セラミックコンデンサ100は、第1の端面1Eに凹部6が形成され、第2の端面1Fに凹部7が形成されている。本実施形態においては、第1の端面1Eに2つの凹部6が形成され、第2の端面1Fに2つの凹部7が形成されているが、凹部6、7の個数は任意であり、それぞれ増減させてもよい。 The multilayer ceramic capacitor 100 has a recess 6 formed on the first end face 1E and a recess 7 formed on the second end face 1F. In this embodiment, two recesses 6 are formed on the first end face 1E and two recesses 7 are formed on the second end face 1F, but the number of recesses 6, 7 is arbitrary and may be increased or decreased.

図4に示すように、本実施形態においては、凹部6、7が、幅Fと、幅Fよりも長い長さFとを有している。なお、図4は、第1の端面1Eに形成された凹部6を示しているが、第2の端面1Fに形成された凹部7も同様の形状をしている。凹部6、7の、幅F、および、長さFの大きさは任意であり、自由に設定することができる。 As shown in FIG. 4, in this embodiment, the recesses 6 and 7 have a width FW and a length FL longer than the width FW . Although FIG. 4 shows the recess 6 formed on the first end surface 1E, the recess 7 formed on the second end surface 1F also has a similar shape. The width F W and length F L of the recesses 6 and 7 are arbitrary and can be set freely.

図4から分かるように、第1の端面1Eに形成された凹部6の長さFの方向が、第1の端面1Eに露出した第1の内部電極2が延びる方向と、同じ方向である。同様に、第2の端面1Fに形成された凹部7の長さFの方向が、第2の端面1Fに露出した第2の内部電極3が延びる方向と、同じ方向である。ただし、凹部6、7の長さFの方向は任意であり、自由に設定することができる。 4, the direction of the length FL of the recess 6 formed on the first end face 1E is the same as the direction in which the first internal electrode 2 exposed on the first end face 1E extends. Similarly, the direction of the length FL of the recess 7 formed on the second end face 1F is the same as the direction in which the second internal electrode 3 exposed on the second end face 1F extends. However, the direction of the length FL of the recesses 6, 7 is arbitrary and can be freely set.

図2、図3から分かるように、凹部6、7の深さFの方向は、第1の内部電極2および第2の内部電極3が延びる方向と、同じ方向である。 As can be seen from FIGS. 2 and 3, the direction of the depth F D of the recesses 6 and 7 is the same direction as the direction in which the first internal electrode 2 and the second internal electrode 3 extend.

図2、図3から分かるように、凹部6に、第1の外部電極4の下地電極層8の部分8aと、Cuめっき電極層9の部分9aとが入り込んでいる。同様に、凹部7に、第1の外部電極4の下地電極層8の部分8aと、Cuめっき電極層9の部分9aとが入り込んでいる。 As can be seen from FIGS. 2 and 3, a portion 8a of the base electrode layer 8 of the first external electrode 4 and a portion 9a of the Cu-plated electrode layer 9 enter into the recess 6. Similarly, a portion 8a of the base electrode layer 8 of the first external electrode 4 and a portion 9a of the Cu-plated electrode layer 9 enter into the recess 7.

凹部6に入り込んだ、第1の外部電極4の下地電極層8の部分8aが、第1の内部電極2と電気的に接続されている。同様に、凹部7に入り込んだ、第2の外部電極5の下地電極層8の部分8aが、第2の内部電極3と電気的に接続されている。 The portion 8a of the base electrode layer 8 of the first external electrode 4 that extends into the recess 6 is electrically connected to the first internal electrode 2. Similarly, the portion 8a of the base electrode layer 8 of the second external electrode 5 that extends into the recess 7 is electrically connected to the second internal electrode 3.

凹部6、7は、その部分において、第1の外部電極4および第2の外部電極5の下地電極層8(あるいは下地電極層8およびCuめっき電極層9)の厚みを大きくして、耐湿性を向上させるために形成されたものである。すなわち、凹部6、7に入り込んだ下地電極層8の部分8aの深さも、下地電極層8の厚みに加えることにより、下地電極層8の実質的な厚みが大きくなる。したがって、凹部6、7は、容量素子1の第1の端面1Eおよび第2の端面1Fにおいて、下地電極層8の厚みが小さくなりやすい、外周近傍に設けることが好ましい。 The recesses 6, 7 are formed to increase the thickness of the base electrode layer 8 (or the base electrode layer 8 and Cu-plated electrode layer 9) of the first external electrode 4 and the second external electrode 5 in those areas, thereby improving moisture resistance. That is, the depth of the portions 8a of the base electrode layer 8 that extend into the recesses 6, 7 is added to the thickness of the base electrode layer 8, and the effective thickness of the base electrode layer 8 increases. Therefore, it is preferable to provide the recesses 6, 7 near the outer periphery of the first end face 1E and the second end face 1F of the capacitance element 1, where the thickness of the base electrode layer 8 is likely to be small.

なお、凹部6に入り込んだ下地電極層8の部分8aと、第1の内部電極2とは、必ずしも電気的に接続される必要はない。ただし、凹部6に入り込んだ下地電極層8の部分8aは、第2の内部電極3と電気的に絶縁される必要がある。同様に、凹部7に入り込んだ下地電極層8の部分8aと、第2の内部電極3とは、必ずしも電気的に接続される必要はない。ただし、凹部7に入り込んだ下地電極層8の部分8aは、第1の内部電極2と電気的に絶縁される必要がある。 Note that the portion 8a of the base electrode layer 8 that has entered the recess 6 and the first internal electrode 2 do not necessarily need to be electrically connected. However, the portion 8a of the base electrode layer 8 that has entered the recess 6 needs to be electrically insulated from the second internal electrode 3. Similarly, the portion 8a of the base electrode layer 8 that has entered the recess 7 and the second internal electrode 3 do not necessarily need to be electrically connected. However, the portion 8a of the base electrode layer 8 that has entered the recess 7 needs to be electrically insulated from the first internal electrode 2.

図2から分かるように、本実施形態においては、凹部6に入り込んだ下地電極層8の部分8aと、最も第1の主面1A側に配置された第1の内部電極2、および、最も第2の主面1B側に配置された第1の内部電極2とが、それぞれ電気的に接続されている。同様に、凹部7に入り込んだ下地電極層8の部分8aと、最も第1の主面1A側に配置された第2の内部電極3、および、最も第2の主面1B側に配置された第2の内部電極3とが、それぞれ電気的に接続されている。これらの領域は、下地電極層8の厚みが小さくなりやすいので、凹部6、7を形成し、下地電極層8の実質的な厚みを大きくして、耐湿性を向上させているのである。 As can be seen from FIG. 2, in this embodiment, the portion 8a of the base electrode layer 8 that has entered the recess 6, the first internal electrode 2 disposed closest to the first main surface 1A side, and the The first internal electrodes 2 arranged on the main surface 1B side of the first internal electrodes 2 are electrically connected to each other. Similarly, the portion 8a of the base electrode layer 8 that has entered the recess 7, the second internal electrode 3 located closest to the first main surface 1A, and the second internal electrode 3 located closest to the second main surface 1B. The second internal electrodes 3 are electrically connected to each other. Since the thickness of the base electrode layer 8 tends to be small in these regions, the recesses 6 and 7 are formed to increase the substantial thickness of the base electrode layer 8, thereby improving moisture resistance.

本実施形態においては、凹部6に入り込んだ下地電極層8の部分8aと、1つの第1の内部電極2とが電気的に接続されているが、これに代えて、凹部6に入り込んだ下地電極層8の部分8aと、複数の第1の内部電極2とを電気的に接続させてもよい。同様に、凹部7に入り込んだ下地電極層8の部分8aと、1つの第2の内部電極3とが電気的に接続されているが、これに代えて、凹部7に入り込んだ下地電極層8の部分8aと、複数の第2の内部電極3とを電気的に接続させてもよい。 In this embodiment, the portion 8a of the base electrode layer 8 that has entered the recess 6 is electrically connected to one first internal electrode 2; The portion 8a of the electrode layer 8 and the plurality of first internal electrodes 2 may be electrically connected. Similarly, the portion 8a of the base electrode layer 8 that has entered the recess 7 is electrically connected to one second internal electrode 3; however, instead of this, the base electrode layer 8 that has entered the recess 7 The portion 8a may be electrically connected to the plurality of second internal electrodes 3.

凹部6、7の深さFの大きさは任意であり、自由に設定することができる。ただし、図3に示すように、凹部6、7の深さFは、その部分における、第1の端面1Eまたは第2の端面1Fを基準とした、下地電極層8の厚みPよりも大きいことが好ましい。この場合には、良好に耐湿性を向上させることができるからである。また、凹部6、7の深さFは、第1の外部電極4、第2の外部電極5の折返し部4a、5aの長さQよりも小さいことが好ましい。凹部6、7の深さFを大きくし過ぎると、短絡防止のために、第1の内部電極2、第2の内部電極3の長さを短くしなければならず、積層セラミックコンデンサ100の容量が小さくなってしまう虞があるからである。 The depth FD of the recesses 6, 7 may be any size and may be freely set. However, as shown in FIG. 3, the depth FD of the recesses 6, 7 is preferably larger than the thickness P of the base electrode layer 8 at that portion based on the first end face 1E or the second end face 1F. In this case, the moisture resistance can be improved satisfactorily. The depth FD of the recesses 6, 7 is preferably smaller than the length Q of the folded portions 4a, 5a of the first external electrode 4 and the second external electrode 5. If the depth FD of the recesses 6, 7 is too large, the lengths of the first internal electrode 2 and the second internal electrode 3 must be shortened to prevent short circuits, which may reduce the capacitance of the multilayer ceramic capacitor 100.

本実施形態にかかる積層セラミックコンデンサ100は、耐湿性が向上しており、IRが大きくなっている。 The multilayer ceramic capacitor 100 according to this embodiment has improved moisture resistance and large IR.

(積層セラミックコンデンサ100の製造方法の一例)
第1実施形態にかかる積層セラミックコンデンサ100は、たとえば、図5(A)~図6(F)に示す製造方法で製造することができる。
(Example of manufacturing method of multilayer ceramic capacitor 100)
The multilayer ceramic capacitor 100 according to the first embodiment can be manufactured, for example, by the manufacturing method shown in FIGS. 5(A) to 6(F).

まず、図5(A)に示す、未焼成容量素子51を作製する。未焼成容量素子51は、複数のセラミックグリーンシート11aと、第1の内部電極2を形成するための複数の導電性ペースト12と、第2の内部電極3を形成するための複数の導電性ペースト13とが積層され、加圧され、一体化されたものからなる。 First, an unfired capacitive element 51 shown in FIG. 5(A) is manufactured. The green capacitive element 51 includes a plurality of ceramic green sheets 11a, a plurality of conductive pastes 12 for forming the first internal electrode 2, and a plurality of conductive pastes for forming the second internal electrode 3. 13 are laminated, pressurized, and integrated.

図示は省略するが、まず、誘電体セラミックスの粉末、バインダー樹脂、溶剤などを用意し、これらを湿式混合してセラミックスラリーを作製する。 Although not shown in the figure, first, dielectric ceramic powder, binder resin, solvent, etc. are prepared and then wet-mixed to produce ceramic slurry.

次に、キャリアフィルム上に、セラミックスラリーをダイコータ、グラビアコーター、マイクログラビアコーターなどを用いてシート状に塗布し、乾燥させて、セラミックグリーンシートを作製する。 Next, the ceramic slurry is applied in sheet form onto a carrier film using a die coater, gravure coater, microgravure coater, etc., and then dried to produce a ceramic green sheet.

次に、所定のセラミックグリーンシートの主面に、第1の内部電極2、第2の内部電極3を形成するために、予め用意した導電性ペースト12、13を所望のパターン形状に塗布(たとえば印刷)する。なお、外層となるセラミックグリーンシートには、導電性ペーストは塗布しない。なお、導電性ペーストには、たとえば、溶剤、バインダー樹脂、金属粉末(たとえばNi粉末)などを混合したものを使用することができる。 Next, in order to form the first internal electrode 2 and the second internal electrode 3 on the main surfaces of the specified ceramic green sheets, the conductive pastes 12 and 13 prepared in advance are applied (for example, printed) in the desired pattern shape. Note that the conductive paste is not applied to the ceramic green sheets that will become the outer layers. Note that the conductive paste may be, for example, a mixture of a solvent, a binder resin, a metal powder (for example, Ni powder), etc.

次に、セラミックグリーンシートを所定の順番に積層し、加熱圧着して一体化させ、図5(A)に示す未焼成容量素子51を作製する。なお、一般的な製造ラインにおいては、多数個の積層セラミックコンデンサ100を高い生産性で製造するために、マザーセラミックグリーンシートを作製し、それらに導電性ペースト12、13を塗布し、マザーセラミックグリーンシートを積層し、加圧し、一体化させてマザー未焼成容量素子を作製し、そのマザー未焼成容量素子を個々に分割して未焼成容量素子51を作製する場合が多い。 Next, the ceramic green sheets are stacked in a predetermined order and integrated by heating and pressing to produce the unsintered capacitance element 51 shown in FIG. 5(A). In a typical production line, in order to manufacture a large number of multilayer ceramic capacitors 100 with high productivity, mother ceramic green sheets are prepared, conductive pastes 12 and 13 are applied to them, and the mother ceramic green sheets are stacked, pressed, and integrated to produce the mother unsintered capacitance element, and the mother unsintered capacitance element is then divided into individual pieces to produce the unsintered capacitance elements 51.

次に、必要に応じて、図5(B)に示すように、未焼成容量素子51をバレル研磨にかけ、未焼成容量素子51の角部や稜線部に丸みRを形成する。 Next, as necessary, as shown in FIG. 5(B), the unsintered capacitance element 51 is subjected to barrel polishing to form roundness R at the corners and edges of the unsintered capacitance element 51.

次に、図5(C)に示すように、未焼成容量素子51の両端面をブレードなどで部分的に切削し、凹部6、7を形成するための未焼成凹部16、17を形成する。なお、切削に使用する手段はブレードには限られず、レーザー光の照射など、別の手段であってもよい。 Next, as shown in FIG. 5C, both end surfaces of the unfired capacitive element 51 are partially cut with a blade or the like to form unfired recesses 16 and 17 for forming the recesses 6 and 7. Note that the means used for cutting is not limited to the blade, and other means such as laser light irradiation may be used.

次に、図6(D)に示すように、未焼成容量素子51の両端面に、たとえばディップによって、下地電極層8を形成するための導電性ペースト18を塗布する。なお、導電性ペーストには、たとえば、溶剤、バインダー樹脂、金属粉末(たとえばNi粉末)、セラミック粉末などを混合したものを使用することができる。図6(D)に示すように、導電性ペースト18は、未焼成凹部16、17の内壁や底部にも塗布される。 Next, as shown in FIG. 6(D), a conductive paste 18 for forming the base electrode layer 8 is applied to both end faces of the unsintered capacitance element 51, for example by dipping. The conductive paste may be, for example, a mixture of a solvent, a binder resin, a metal powder (for example, Ni powder), a ceramic powder, etc. As shown in FIG. 6(D), the conductive paste 18 is also applied to the inner walls and bottoms of the unsintered recesses 16 and 17.

次に、未焼成容量素子51を、所定のプロファイルで焼成して、図6(E)に示す容量素子1を完成させる。このとき、セラミックグリーンシート11aが焼成されて誘電体層1aになり、セラミックグリーンシート11aの主面に塗布された導電性ペースト12、13が同時に焼成されて第1の内部電極2、第2の内部電極3になり、未焼成容量素子51の端面に塗布された導電性ペースト18が同時に焼成されて下地電極層8になる。また、未焼成凹部16、17が凹部6、7になり、凹部6、7の内壁や底部には、下地電極層8の部分8aが形成される。なお、下地電極層8の部分8aは、凹部6、7の内部を埋めきってもよい。 Next, the unfired capacitive element 51 is fired with a predetermined profile to complete the capacitive element 1 shown in FIG. 6(E). At this time, the ceramic green sheet 11a is fired to become the dielectric layer 1a, and the conductive pastes 12 and 13 applied to the main surface of the ceramic green sheet 11a are fired at the same time to form the first internal electrode 2 and the second internal electrode. The conductive paste 18 that becomes the internal electrode 3 and is applied to the end face of the unfired capacitive element 51 is simultaneously fired and becomes the base electrode layer 8 . Furthermore, the unfired recesses 16 and 17 become recesses 6 and 7, and portions 8a of the base electrode layer 8 are formed on the inner walls and bottoms of the recesses 6 and 7. Note that the portion 8a of the base electrode layer 8 may completely fill the insides of the recesses 6 and 7.

次に、図6(F)に示すように、下地電極層8の上にCuめっき電極層9を形成し、Cuめっき電極層9の上にNiめっき電極層10を形成し、Niめっき電極層10の上にSnめっき電極層11を形成し、積層セラミックコンデンサ100を完成させる。下地電極層8の部分8aの内部には、Cuめっき電極層9の部分9aが形成される。 Next, as shown in FIG. 6(F), a Cu plating electrode layer 9 is formed on the base electrode layer 8, a Ni plating electrode layer 10 is formed on the Cu plating electrode layer 9, and the Ni plating electrode layer 9 is formed on the base electrode layer 8. A Sn-plated electrode layer 11 is formed on the layer 10 to complete the multilayer ceramic capacitor 100. A portion 9a of the Cu plating electrode layer 9 is formed inside the portion 8a of the base electrode layer 8.

(実験1)
本発明の有効性を確認するために、次の実験1をおこなった。
(Experiment 1)
In order to confirm the effectiveness of the present invention, the following Experiment 1 was conducted.

実施例として、上述した積層セラミックコンデンサ100を、20個、作製した。また、比較例として、積層セラミックコンデンサ100から凹部6、7を省略した従来の積層セラミックコンデンサを、20個、作製した。なお、作製した積層セラミックコンデンサは、全て、必要なIRの大きさを備えていた。 As an example, 20 multilayer ceramic capacitors 100 as described above were fabricated. As a comparative example, 20 conventional multilayer ceramic capacitors were fabricated in which the recesses 6 and 7 were omitted from the multilayer ceramic capacitor 100. All of the fabricated multilayer ceramic capacitors had the required IR value.

次に、温度125℃、湿度95%の環境下において、72時間の間、実施例および比較例の各積層セラミックコンデンサに、3.2Vの電圧を印加した。 Next, a voltage of 3.2 V was applied to each of the multilayer ceramic capacitors of the examples and comparative examples for 72 hours in an environment with a temperature of 125°C and a humidity of 95%.

72時間経過後、各積層セラミックコンデンサのIRを測定し、基準となる大きさを上回ったものを「良」とし、基準となる大きさを下回ったものを「不良」とした。実施例の不良率は0%であった。比較例の不良率は10%であった。 After 72 hours had passed, the IR of each multilayer ceramic capacitor was measured, and those that exceeded the standard size were considered "good," and those that fell below the standard size were classified as "defective." The defective rate in the example was 0%. The defect rate of the comparative example was 10%.

以上より、本発明の有効性が確認された。 From the above, the effectiveness of the present invention was confirmed.

[第2実施形態]
図7に、第2実施形態にかかる積層セラミックコンデンサ200を示す。ただし、積層セラミックコンデンサ200の要部断面図である。
[Second embodiment]
FIG. 7 shows a multilayer ceramic capacitor 200 according to a second embodiment. However, it is a sectional view of a main part of the multilayer ceramic capacitor 200.

第2実施形態にかかる積層セラミックコンデンサ200は、上述した第1実施形態にかかる積層セラミックコンデンサ100の構成の一部に変更を加えた。具体的には、積層セラミックコンデンサ100では、凹部6、7を、それぞれ、ある1層の誘電体層1aと、その上下に積層された誘電体層1aの一部部分とに亘って形成した。積層セラミックコンデンサ200は、これを変更し、凹部26、27を、隣接する2層の誘電体層1aの境界領域に形成した。そして、凹部26、27の内部に、下地電極層8の部分8bと、Cuめっき電極層9の部分9bとを形成した。積層セラミックコンデンサ200の他の構成は、積層セラミックコンデンサ100と同じにした。 The multilayer ceramic capacitor 200 according to the second embodiment has a part of the configuration of the multilayer ceramic capacitor 100 according to the first embodiment described above. Specifically, in the multilayer ceramic capacitor 100, the recesses 6 and 7 are each formed over one dielectric layer 1a and a portion of the dielectric layers 1a laminated above and below the dielectric layer 1a. In the multilayer ceramic capacitor 200, this is changed, and recesses 26 and 27 are formed in the boundary area between two adjacent dielectric layers 1a. Then, a portion 8b of the base electrode layer 8 and a portion 9b of the Cu-plated electrode layer 9 were formed inside the recesses 26 and 27. The other configurations of the multilayer ceramic capacitor 200 were the same as those of the multilayer ceramic capacitor 100.

(積層セラミックコンデンサ200の製造方法の一例)
第2実施形態にかかる積層セラミックコンデンサ200は、たとえば、図8(A)、(B)に示す製造方法で製造することができる。
(One Example of a Manufacturing Method for the Multilayer Ceramic Capacitor 200)
The multilayer ceramic capacitor 200 according to the second embodiment can be manufactured, for example, by the manufacturing method shown in FIGS.

まず、図示しないが、第1実施形態の製造方法で示したのと同じ方法で、セラミックグリーンシート11aを作製する。 First, although not shown, the ceramic green sheet 11a is produced by the same method as shown in the production method of the first embodiment.

次に、所定のセラミックグリーンシート11aの上側主面または下側主面の凹部26、27を形成しようとする領域に、剥離剤20を塗布する。剥離剤20の材質は任意であり、振動を与えることによって、セラミックグリーンシート11aどうしを部分的に剥離させることができるものであればよい。 Next, a release agent 20 is applied to the area on the upper or lower main surface of a given ceramic green sheet 11a where recesses 26, 27 are to be formed. Any material can be used for the release agent 20, as long as it can partially release the ceramic green sheets 11a from each other by applying vibration.

次に、所定のセラミックグリーンシート11aの主面に、第1の内部電極2、第2の内部電極3を形成するために、予め用意した導電性ペースト12、13を所望のパターン形状に塗布する。なお、セラミックグリーンシート11aの主面上に剥離剤20を塗布する工程と、セラミックグリーンシート11aの主面上に導電性ペースト12、13を塗布する工程とは、順番を入れ替えてもよい。 Next, the conductive pastes 12 and 13 prepared in advance are applied in a desired pattern shape to the main surface of a given ceramic green sheet 11a to form the first internal electrode 2 and the second internal electrode 3. Note that the order of the process of applying the release agent 20 to the main surface of the ceramic green sheet 11a and the process of applying the conductive pastes 12 and 13 to the main surface of the ceramic green sheet 11a may be reversed.

次に、図8(A)に示すように、セラミックグリーンシート11aを所定の順番に積層し、加熱圧着して一体化させ、未焼成容量素子51を作製する。 Next, as shown in FIG. 8(A), the ceramic green sheets 11a are stacked in a predetermined order and integrated by heat-pressing, thereby producing an unfired capacitive element 51.

次に、図8(B)に示すように、未焼成容量素子51をバレル研磨にかけ、未焼成容量素子51の角部や稜線部に丸みRを形成するとともに、バレル研磨の振動によって剥離剤20を塗布した部分のセラミックグリーンシート11aどうしを部分的に剥離させ、未焼成凹部56、57を形成する。なお、このとき、振動によって、未焼成凹部56、57の内部の導電性ペースト12、13も除去される。 Next, as shown in FIG. 8B, the unfired capacitive element 51 is subjected to barrel polishing to form rounded corners and ridges of the unfired capacitive element 51, and the release agent 20 is removed by the vibration of the barrel polishing. The ceramic green sheets 11a are partially peeled off from each other to form unfired recesses 56 and 57. Note that at this time, the conductive pastes 12 and 13 inside the unfired recesses 56 and 57 are also removed by the vibration.

次に、図示しないが、第1実施形態の製造方法と同じ方法で、未焼成容量素子51の両端面に、たとえばディップによって、下地電極層8を形成するための導電性ペースト18を塗布する。 Next, although not shown, a conductive paste 18 for forming the base electrode layer 8 is applied to both end faces of the unsintered capacitance element 51, for example by dipping, in the same manner as in the manufacturing method of the first embodiment.

次に、未焼成容量素子51を、所定のプロファイルで焼成して、容量素子1を完成させる。このとき、セラミックグリーンシート11aが焼成されて誘電体層1aになり、セラミックグリーンシート11aの主面に塗布された導電性ペースト12、13が同時に焼成されて第1の内部電極2、第2の内部電極3になり、未焼成容量素子51の端面に塗布された導電性ペースト18が同時に焼成されて下地電極層8になる。そして、未焼成凹部56、57が凹部26、27になり、凹部26、27の内壁や底部には、下地電極層8の部分8bが形成される。 Next, the unfired capacitive element 51 is fired with a predetermined profile to complete the capacitive element 1. At this time, the ceramic green sheet 11a is fired to become the dielectric layer 1a, and the conductive pastes 12 and 13 applied to the main surface of the ceramic green sheet 11a are fired at the same time to form the first internal electrode 2 and the second internal electrode. The conductive paste 18 that becomes the internal electrode 3 and is applied to the end face of the unfired capacitive element 51 is simultaneously fired and becomes the base electrode layer 8 . The unfired recesses 56 and 57 become recesses 26 and 27, and portions 8b of the base electrode layer 8 are formed on the inner walls and bottoms of the recesses 26 and 27.

次に、下地電極層8の上にCuめっき電極層9を形成し、Cuめっき電極層9の上にNiめっき電極層10を形成し、Niめっき電極層10の上にSnめっき電極層を形成し、積層セラミックコンデンサ200を完成させる。下地電極層8の部分8bの内部には、Cuめっき電極層9の部分9bが形成される。 Next, a Cu-plated electrode layer 9 is formed on the base electrode layer 8, a Ni-plated electrode layer 10 is formed on the Cu-plated electrode layer 9, and a Sn-plated electrode layer is formed on the Ni-plated electrode layer 10. Then, the multilayer ceramic capacitor 200 is completed. A portion 9b of the Cu plating electrode layer 9 is formed inside the portion 8b of the base electrode layer 8.

第2実施形態にかかる積層セラミックコンデンサ200も、第1の外部電極4、第2の外部電極5の凹部26、27を形成した部分の耐湿性が向上しており、IRが大きくなっている。 In the multilayer ceramic capacitor 200 according to the second embodiment, the moisture resistance of the portions of the first external electrode 4 and the second external electrode 5 where the recesses 26 and 27 are formed is also improved, and the IR is increased.

[第3実施形態]
図9に、第3実施形態にかかる積層セラミックコンデンサ300を示す。ただし、図9は、積層セラミックコンデンサ300の要部断面図である。なお、図9は、容量素子1の第1の端面1Eに形成した凹部36と、第1の外部電極4とを示しているが、容量素子1の第2の端面1Fにも、同様に、凹部37と、第2の外部電極5とが形成されている。
[Third embodiment]
Fig. 9 shows a multilayer ceramic capacitor 300 according to the third embodiment. Fig. 9 is a cross-sectional view of a main portion of the multilayer ceramic capacitor 300. Note that Fig. 9 shows the recess 36 and the first external electrode 4 formed on the first end face 1E of the capacitance element 1, but a recess 37 and a second external electrode 5 are also formed on the second end face 1F of the capacitance element 1 in the same manner.

第3実施形態にかかる積層セラミックコンデンサ300も、上述した第1実施形態にかかる積層セラミックコンデンサ100の構成の一部に変更を加えた。具体的には、積層セラミックコンデンサ100では、凹部6(凹部7)の内部に形成された下地電極層8の部分8aが、1つの第1の内部電極2(第2の内部電極3)と電気的に接続されていたが、積層セラミックコンデンサ300はこれを変更し、凹部36(凹部37)の内部に形成された下地電極層8の部分8cを、複数の第1の内部電極2(第2の内部電極3)と電気的に接続させた。なお、下地電極層8の部分8cの内部には、Cuめっき電極層9の部分9cが形成されている。積層セラミックコンデンサ300の他の構成は、積層セラミックコンデンサ100と同じにした。 The multilayer ceramic capacitor 300 according to the third embodiment also has a part of the configuration of the multilayer ceramic capacitor 100 according to the first embodiment described above. Specifically, in the multilayer ceramic capacitor 100, the portion 8a of the base electrode layer 8 formed inside the recess 6 (recess 7) is electrically connected to one first internal electrode 2 (second internal electrode 3). However, the multilayer ceramic capacitor 300 changes this and connects the portion 8c of the base electrode layer 8 formed inside the recess 36 (recess 37) to the plurality of first internal electrodes 2 (second It was electrically connected to the internal electrode 3). Note that a portion 9c of the Cu plating electrode layer 9 is formed inside the portion 8c of the base electrode layer 8. The other configurations of the multilayer ceramic capacitor 300 were the same as those of the multilayer ceramic capacitor 100.

第3実施形態にかかる積層セラミックコンデンサ300も、第1の外部電極4、第2の外部電極5の凹部36、37を形成した部分の耐湿性が向上しており、IRが大きくなっている。 The multilayer ceramic capacitor 300 according to the third embodiment also has improved moisture resistance in the areas where the recesses 36, 37 of the first external electrode 4 and the second external electrode 5 are formed, resulting in a large IR.

[第4実施形態]
図10(A)、(B)、図11に、第4実施形態にかかる積層セラミックコンデンサ400を示す。ただし、図10(A)は、積層セラミックコンデンサ400の平面図である。図10(B)は、積層セラミックコンデンサ400の側面図である。図11は、積層セラミックコンデンサ400の断面図であり、図10(A)の一点鎖線矢印で示すY-Y部分を示している。
[Fourth embodiment]
10A, 10B, and 11 show a multilayer ceramic capacitor 400 according to the fourth embodiment. Fig. 10A is a plan view of the multilayer ceramic capacitor 400. Fig. 10B is a side view of the multilayer ceramic capacitor 400. Fig. 11 is a cross-sectional view of the multilayer ceramic capacitor 400, showing the Y-Y portion indicated by the dashed dotted line arrow in Fig. 10A.

第1実施形態~第3実施形態にかかる積層セラミックコンデンサ100、200、300は、それぞれ、1対の外部電極である、第1の外部電極4と第2の外部電極5とを備えた積層セラミックコンデンサであった。第4実施形態の積層セラミックコンデンサ400は、第1の外部電極4、第2の外部電極5の他に、更に第3の外部電極40a、40bを形成することによって、3端子型コンデンサを構成している。 The multilayer ceramic capacitors 100, 200, and 300 according to the first to third embodiments each include a first external electrode 4 and a second external electrode 5, which are a pair of external electrodes. It was a capacitor. The multilayer ceramic capacitor 400 of the fourth embodiment constitutes a three-terminal capacitor by further forming third external electrodes 40a and 40b in addition to the first external electrode 4 and the second external electrode 5. ing.

積層セラミックコンデンサ100、200、300では、容量素子1の内部に、第1の内部電極2と、第2の内部電極3とが、交互に積層されていた。第4実施形態の積層セラミックコンデンサ400は、これに代えて、容量素子1の内部に、第3の内部電極44と、第1の内部電極2と、第2の内部電極3とを、この順番に繰り返して積層している。 In the multilayer ceramic capacitors 100, 200, and 300, the first internal electrode 2 and the second internal electrode 3 are alternately stacked inside the capacitance element 1. Instead, in the multilayer ceramic capacitor 400 of the fourth embodiment, the third internal electrode 44, the first internal electrode 2, and the second internal electrode 3 are repeatedly stacked in this order inside the capacitance element 1.

各第3の内部電極44は、容量素子1の第1の側面1Cと第2の側面1Dとの両側面に引き出されている。そして、第1の側面1Cに引き出された第3の内部電極44が、第3の外部電極40aに接続され、第2の側面1Dに引き出された第3の内部電極44が、第3の外部電極40bに接続されている。なお、第3の外部電極40aと第3の外部電極40bとは、容量素子1の第1の主面1Aおよび/または第2の主面1Bを経由して、相互に電気的に接続されてもよい。 Each third internal electrode 44 is drawn out to both the first side surface 1C and the second side surface 1D of the capacitance element 1. The third internal electrode 44 drawn out to the first side surface 1C is connected to the third external electrode 40a, and the third internal electrode 44 drawn out to the second side surface 1D is connected to the third external electrode 40b. The third external electrode 40a and the third external electrode 40b may be electrically connected to each other via the first main surface 1A and/or the second main surface 1B of the capacitance element 1.

積層セラミックコンデンサ400は、容量素子1の第1の側面1Cに2つの凹部46が形成され、第2の側面1Dに2つの凹部47が形成されている。 In the multilayer ceramic capacitor 400, two recesses 46 are formed on the first side surface 1C of the capacitive element 1, and two recesses 47 are formed on the second side surface 1D.

第3の外部電極40a、40bは、第1の外部電極4、第2の外部電極5と同様に、下地電極層8、Cuめっき電極層9と、Niめっき電極層10と、Snめっき電極層11とが積層された構造からなる。そして、凹部46、47に、下地電極層8の部分8dと、Cuめっき電極層9の部分9dとが入り込んでいる。そして、最上に積層された第3の内部電極44および最下に積層された第3の内部電極44が、それぞれ、凹部46の内部に入り込んだ下地電極層8の部分8aと、凹部47の内部に入り込んだ下地電極層8の部分8aとに、それぞれ電気的に接続されている。積層セラミックコンデンサ400の他の構成は、第1実施形態の積層セラミックコンデンサ100と同じにした。 Similarly to the first external electrode 4 and the second external electrode 5, the third external electrodes 40a and 40b include a base electrode layer 8, a Cu plating electrode layer 9, a Ni plating electrode layer 10, and a Sn plating electrode layer. 11 are laminated. A portion 8d of the base electrode layer 8 and a portion 9d of the Cu-plated electrode layer 9 are inserted into the recesses 46 and 47. The third internal electrode 44 stacked on top and the third internal electrode 44 stacked on the bottom are connected to the portion 8a of the base electrode layer 8 that has entered the inside of the recess 46 and the inside of the recess 47, respectively. They are electrically connected to the portions 8a of the base electrode layer 8 that have entered the base electrode layer 8. The other configuration of the multilayer ceramic capacitor 400 was the same as the multilayer ceramic capacitor 100 of the first embodiment.

積層セラミックコンデンサ400は、3端子型コンデンサとして使用することができる。すなわち、積層セラミックコンデンサ400は、回路において電源ラインまたは信号ラインを途中で分断し、分断した一方に第1の外部電極4を接続し、分断した他方に第2の外部電極5を接続し、かつ、第3の外部電極40a、40bをグランドに接続することによって、3端子型コンデンサとして使用することができる。 The multilayer ceramic capacitor 400 can be used as a three-terminal capacitor. That is, the multilayer ceramic capacitor 400 can be used as a three-terminal capacitor by dividing the power supply line or signal line in the circuit, connecting the first external electrode 4 to one of the divided lines, connecting the second external electrode 5 to the other of the divided lines, and connecting the third external electrodes 40a and 40b to ground.

第4実施形態にかかる積層セラミックコンデンサ400も、第3の外部電極40a、40bの凹部46、47を形成した部分の耐湿性が向上しており、IRが大きくなっている。 The multilayer ceramic capacitor 400 according to the fourth embodiment also has improved moisture resistance in the portions of the third external electrodes 40a, 40b where the recesses 46, 47 are formed, resulting in a larger IR.

以上、第1実施形態~第4実施形態にかかる積層セラミックコンデンサ100、200、300、400について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って種々の変更をなすことができる。 The multilayer ceramic capacitors 100, 200, 300, and 400 according to the first to fourth embodiments have been described above. However, the present invention is not limited to the above-described content, and various modifications can be made in accordance with the spirit of the invention.

たとえば、積層セラミックコンデンサ100、200、300、400では、下地電極層8の金属成分の主成分にNiを使用したが、金属成分の主成分の種類は任意であり、Niに代えて、たとえば、Cu、Agなどを使用してもよい。 For example, in the multilayer ceramic capacitors 100, 200, 300, and 400, Ni is used as the main component of the metal component of the base electrode layer 8, but the type of the main component of the metal component is arbitrary, and instead of Ni, for example, Cu, Ag, etc. may also be used.

また、容量素子1に形成する凹部6、7等の延びる方向(長さの方向)も任意であり、各実施形態で示した方向から変更してもよい。また、容量素子1に形成する凹部6、7等の個数も任意であり、各実施形態で示した個数から増減させてもよい。 Further, the extending direction (length direction) of the recesses 6, 7, etc. formed in the capacitive element 1 is also arbitrary, and may be changed from the direction shown in each embodiment. Further, the number of recesses 6, 7, etc. formed in the capacitive element 1 is also arbitrary, and may be increased or decreased from the number shown in each embodiment.

本発明の一実施態様にかかる積層セラミックコンデンサは、「課題を解決するための手段」の欄に記載したとおりである。 A multilayer ceramic capacitor according to an embodiment of the present invention is as described in the section "Means for Solving the Problems".

この積層セラミックコンデンサにおいて、凹部内に、下地電極層およびCuめっき電極層が入り込んでいることも好ましい。この場合には、凹部内に入り込んだ、下地電極層およびCuめっき電極層によって、耐湿性を向上させることができる In this multilayer ceramic capacitor, it is also preferable that the base electrode layer and the Cu-plated electrode layer are embedded in the recess. In this case, the moisture resistance can be improved by the base electrode layer and the Cu-plated electrode layer embedded in the recess.

また、第1の端面に形成された凹部に入り込んだ下地電極層と、少なくとも1つの第1の内部電極とが電気的に接続され、第2の端面に形成された凹部に入り込んだ下地電極層と、少なくとも1つの第2の内部電極とが電気的に接続されることも好ましい。この場合には、当該第1の内部電極や、当該第2の内部電極に、外部から水分が浸入することが抑制される。 It is also preferable that the base electrode layer that is embedded in the recess formed in the first end face is electrically connected to at least one first internal electrode, and that the base electrode layer that is embedded in the recess formed in the second end face is electrically connected to at least one second internal electrode. In this case, the intrusion of moisture from the outside into the first internal electrode and the second internal electrode is suppressed.

第1の外部電極を取り除いた第1の端面、または、第2の外部電極を取り除いた第2の端面を見たとき、凹部は、幅と、幅よりも長い長さとを有し、凹部の長さの方向と、第1の端面に露出した第1の内部電極が延びる方向、または、第2の端面に露出した第2の内部電極が延びる方向とが、同じ方向であることも好ましい。この場合には、当該凹部において、第1の内部電極と第1の外部電極との電気的な接続、または、第2の内部電極と第2の外部電極との電気的な接続が、良好におこなわれる。 When looking at the first end surface from which the first external electrode is removed or the second end surface from which the second external electrode is removed, the recess has a width and a length longer than the width, and the recess has a width and a length longer than the width. It is also preferable that the length direction and the direction in which the first internal electrode exposed on the first end face extends or the direction in which the second internal electrode exposed on the second end face extends are the same direction. In this case, the electrical connection between the first internal electrode and the first external electrode or the electrical connection between the second internal electrode and the second external electrode is not good in the recess. It is carried out.

第1の側面および第2の側面と平行な容量素子の断面を見たとき、凹部の深さの方向と、第1の内部電極および第2の内部電極の延びる方向とが、同じ方向であることも好ましい。この場合には、当該凹部において、第1の内部電極と第1の外部電極との電気的な接続、または、第2の内部電極と第2の外部電極との電気的な接続が、良好におこなわれる。 When looking at a cross section of the capacitive element parallel to the first side surface and the second side surface, the depth direction of the recess and the extending direction of the first internal electrode and the second internal electrode are the same direction. It is also preferable. In this case, the electrical connection between the first internal electrode and the first external electrode or the electrical connection between the second internal electrode and the second external electrode is not good in the recess. It is carried out.

第1の側面および第2の側面と平行な容量素子の断面を見たとき、凹部の深さが、当該凹部が形成された位置における、第1の端面または第2の端面を基準にした、下地電極層の厚みよりも大きいことも好ましい。この場合には、良好に耐湿性を向上させることができる。 When looking at a cross section of the capacitive element parallel to the first side surface and the second side surface, the depth of the recess is based on the first end surface or the second end surface at the position where the recess is formed. It is also preferable that the thickness is greater than the thickness of the underlying electrode layer. In this case, moisture resistance can be favorably improved.

第1の端面上に配置された第1の外部電極、および、第2の端面上に配置された第2の外部電極が、それぞれ、第1の主面および第2の主面にそれぞれ延びる、折返し部を有し、第1の側面および第2の側面と平行な容量素子の断面を見たとき、凹部の深さが、折返し部の長さよりも小さいことも好ましい。凹部の深さを大きくし過ぎると、短絡防止のために、第1の内部電極、第2の内部電極の長さを短くしなければならず、積層セラミックコンデンサの容量が小さくなってしまう虞があるからである。 A first external electrode disposed on the first end surface and a second external electrode disposed on the second end surface extend to the first main surface and the second main surface, respectively. It is also preferable that the depth of the recess is smaller than the length of the folded portion when looking at a cross section of the capacitive element that has the folded portion and is parallel to the first side surface and the second side surface. If the depth of the recess is too large, the lengths of the first internal electrode and the second internal electrode must be shortened to prevent short circuits, which may reduce the capacitance of the multilayer ceramic capacitor. Because there is.

第1の側面および第2の側面と平行な容量素子の断面を見たとき、第1の端面に形成された凹部に入り込んだ下地電極層と、最も第1の主面の近くに配置された第1の内部電極、および/または、最も第2の主面の近くに配置された第1の内部電極とが電気的に接続され、第2の端面に形成された凹部に入り込んだ下地電極層と、最も第1の主面の近くに配置された第2の内部電極、および/または、最も第2の主面の近くに配置された第2の内部電極とが電気的に接続されることも好ましい。この場合には、耐湿性が低くなってしまいがちな領域の耐湿性を向上させることができる。 When viewing a cross section of the capacitance element parallel to the first side and the second side, it is also preferable that the base electrode layer that penetrates the recess formed in the first end face is electrically connected to the first internal electrode that is located closest to the first main surface and/or the first internal electrode that is located closest to the second main surface, and that the base electrode layer that penetrates the recess formed in the second end face is electrically connected to the second internal electrode that is located closest to the first main surface and/or the second internal electrode that is located closest to the second main surface. In this case, it is possible to improve the moisture resistance of areas that tend to have low moisture resistance.

下地電極層の金属成分が、Niを主成分とすることも好ましい。この場合には、容量素子や内部電極の焼成と同時に、下地電極層を焼成することが可能になり、生産性が向上する。 It is also preferable that the metal component of the base electrode layer is mainly composed of Ni. In this case, it becomes possible to fire the base electrode layer at the same time as firing the capacitance element and internal electrodes, improving productivity.

複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、容量素子の内部に位置し、第1の側面、および/または、第2の側面に露出した第3の内部電極と、第1の側面上、および/または、第2の側面上に配置され、第3の内部電極と接続された第3の外部電極とを、更に有し、3端子型コンデンサが構成されることも好ましい。この場合には、耐湿性が高く、IRの大きい、3端子型の積層セラミックコンデンサを得ることができる。 It is also preferable that the capacitor further comprises a third internal electrode that is disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, is located inside the capacitance element, and is exposed on the first side and/or the second side, and a third external electrode that is disposed on the first side and/or the second side and is connected to the third internal electrode, thereby forming a three-terminal type capacitor. In this case, a three-terminal type multilayer ceramic capacitor with high moisture resistance and large IR can be obtained.

1・・・容量素子
1A・・・第1の主面
1B・・・第2の主面
1C・・・第1の側面
1D・・・第2の側面
1E・・・第1の端面
1F・・・第2の端面
1a・・・誘電体層
2・・・第1の内部電極
3・・・第2の内部電極
4・・・第1の外部電極
4a・・・折返し部
5・・・第2の外部電極
5a・・・折返し部
6、7、26、27、36、37、46、47・・・凹部
8・・・下地電極層
9・・・Cuめっき層
10・・・Niめっき層
11・・・Snめっき層
40a、40b・・・第3の外部電極
44・・・第3の内部電極
1... Capacitive element 1A... First main surface 1B... Second main surface 1C... First side surface 1D... Second side surface 1E... First end surface 1F. ...Second end surface 1a...Dielectric layer 2...First internal electrode 3...Second internal electrode 4...First external electrode 4a...Folded portion 5... Second external electrode 5a...Folded portions 6, 7, 26, 27, 36, 37, 46, 47...Concave portion 8...Base electrode layer 9...Cu plating layer 10...Ni plating Layer 11...Sn plating layer 40a, 40b...Third external electrode 44...Third internal electrode

Claims (12)

高さ方向に相対する第1の主面および第2の主面と、高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、前記高さ方向に複数の誘電体層が積層された容量素子と、
前記複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、前記容量素子の内部に位置し、前記第1の端面に露出した第1の内部電極と、
前記複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、前記容量素子の内部に位置し、前記第2の端面に露出した第2の内部電極と、
前記第1の端面上に配置され、前記第1の内部電極と電気的に接続された第1の外部電極と、
前記第2の端面上に配置され、前記第2の内部電極と電気的に接続された第2の外部電極と、を有する積層セラミックコンデンサであって、
前記第1の外部電極および前記第2の外部電極は、それぞれ、金属成分とセラミック成分とを有する下地電極層と、前記下地電極層上に配置されたCuめっき電極層と、前記Cuめっき電極層上に配置されたNiめっき電極層と、前記Niめっき電極層上に配置されたSnめっき電極層と、を有し、
前記容量素子の前記第1の端面および前記第2の端面に、それぞれ、凹部が形成され、前記凹部内に、前記下地電極層および前記Cuめっき電極層が入り込んでいる、
積層セラミックコンデンサ。
a capacitance element having a first main surface and a second main surface opposed to each other in a height direction, a first side surface and a second side surface opposed to each other in a width direction perpendicular to the height direction, and a first end surface and a second end surface opposed to each other in a length direction perpendicular to the height direction and the width direction, the capacitance element being formed by stacking a plurality of dielectric layers in the height direction;
a first internal electrode disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, positioned inside the capacitance element, and exposed at the first end surface;
a second internal electrode disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, positioned inside the capacitance element, and exposed at the second end surface;
a first outer electrode disposed on the first end surface and electrically connected to the first inner electrode;
a second external electrode disposed on the second end surface and electrically connected to the second internal electrode,
each of the first external electrode and the second external electrode has a base electrode layer having a metal component and a ceramic component, a Cu-plated electrode layer disposed on the base electrode layer, a Ni-plated electrode layer disposed on the Cu-plated electrode layer, and a Sn-plated electrode layer disposed on the Ni-plated electrode layer;
a recess is formed on each of the first end face and the second end face of the capacitance element, and the base electrode layer and the Cu-plated electrode layer are embedded in the recess;
Multilayer ceramic capacitor.
高さ方向に相対する第1の主面および第2の主面と、高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、前記高さ方向に複数の誘電体層が積層された容量素子と、a capacitance element having a first main surface and a second main surface opposed to each other in a height direction, a first side surface and a second side surface opposed to each other in a width direction perpendicular to the height direction, and a first end surface and a second end surface opposed to each other in a length direction perpendicular to the height direction and the width direction, the capacitance element being formed by stacking a plurality of dielectric layers in the height direction;
前記複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、前記容量素子の内部に位置し、前記第1の端面に露出した第1の内部電極と、a first internal electrode disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, positioned inside the capacitance element, and exposed at the first end surface;
前記複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、前記容量素子の内部に位置し、前記第2の端面に露出した第2の内部電極と、a second internal electrode disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, located inside the capacitive element, and exposed to the second end surface;
前記第1の端面上に配置され、前記第1の内部電極と電気的に接続された第1の外部電極と、a first external electrode disposed on the first end surface and electrically connected to the first internal electrode;
前記第2の端面上に配置され、前記第2の内部電極と電気的に接続された第2の外部電極と、を有する積層セラミックコンデンサであって、a second external electrode disposed on the second end surface and electrically connected to the second internal electrode,
前記第1の外部電極および前記第2の外部電極は、それぞれ、金属成分とセラミック成分とを有する下地電極層と、前記下地電極層上に配置されたCuめっき電極層と、前記Cuめっき電極層上に配置されたNiめっき電極層と、前記Niめっき電極層上に配置されたSnめっき電極層と、を有し、The first external electrode and the second external electrode each include a base electrode layer having a metal component and a ceramic component, a Cu plating electrode layer disposed on the base electrode layer, and the Cu plating electrode layer. comprising a Ni plating electrode layer disposed on the Ni plating electrode layer and a Sn plating electrode layer disposed on the Ni plating electrode layer,
前記容量素子の前記第1の端面および前記第2の端面に、それぞれ、凹部が形成され、前記凹部内に、前記下地電極層が入り込み、recesses are formed in the first end surface and the second end surface of the capacitive element, respectively, and the base electrode layer enters into the recesses,
前記第1の端面に形成された前記凹部に入り込んだ前記下地電極層と、少なくとも1つの前記第1の内部電極とが電気的に接続され、the base electrode layer extending into the recess formed on the first end face is electrically connected to at least one of the first internal electrodes,
前記第2の端面に形成された前記凹部に入り込んだ前記下地電極層と、少なくとも1つの前記第2の内部電極とが電気的に接続された、the base electrode layer that has entered the recess formed in the second end surface and at least one of the second internal electrodes are electrically connected;
積層セラミックコンデンサ。Multilayer ceramic capacitor.
前記第1の外部電極を取り除いた前記第1の端面、または、前記第2の外部電極を取り除いた前記第2の端面を見たとき、
前記凹部は、幅と、前記幅よりも長い長さとを有し、
前記凹部の前記長さの方向と、前記第1の端面に露出した前記第1の内部電極が延びる方向、または、前記第2の端面に露出した前記第2の内部電極が延びる方向とが、同じ方向である、
請求項1または2に記載された積層セラミックコンデンサ。
When looking at the first end surface from which the first external electrode is removed or the second end surface from which the second external electrode is removed,
The recess has a width and a length longer than the width,
The direction of the length of the recess and the direction in which the first internal electrode exposed on the first end face extends, or the direction in which the second internal electrode exposed on the second end face extends, in the same direction,
A multilayer ceramic capacitor according to claim 1 or 2 .
前記第1の側面および前記第2の側面と平行な前記容量素子の断面を見たとき、
前記凹部の深さの方向と、前記第1の内部電極および前記第2の内部電極の延びる方向とが、同じ方向である、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
When a cross section of the capacitance element parallel to the first side surface and the second side surface is viewed,
a depth direction of the recess and an extension direction of the first internal electrode and the second internal electrode are the same direction;
4. A multilayer ceramic capacitor according to claim 1.
前記第1の側面および前記第2の側面と平行な前記容量素子の断面を見たとき、
前記凹部の深さが、
当該凹部が形成された位置における、前記第1の端面または前記第2の端面を基準にした、前記下地電極層の厚みよりも大きい、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
When a cross section of the capacitance element parallel to the first side surface and the second side surface is viewed,
The depth of the recess is
the thickness of the base electrode layer is greater than the thickness of the base electrode layer at the position where the recess is formed, based on the first end face or the second end face;
5. A multilayer ceramic capacitor according to claim 1.
前記第1の端面上に配置された前記第1の外部電極、および、前記第2の端面上に配置された前記第2の外部電極が、それぞれ、前記第1の主面および前記第2の主面にそれぞれ延びる、折返し部を有し、
前記第1の側面および前記第2の側面と平行な前記容量素子の断面を見たとき、
前記凹部の深さが、
前記折返し部の長さよりも小さい、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
The first external electrode arranged on the first end face and the second external electrode arranged on the second end face are connected to the first main face and the second main face, respectively. having folded portions each extending to the main surface;
When looking at a cross section of the capacitive element parallel to the first side surface and the second side surface,
The depth of the recess is
smaller than the length of the folded portion;
A multilayer ceramic capacitor according to any one of claims 1 to 5 .
前記第1の側面および前記第2の側面と平行な前記容量素子の断面を見たとき、
前記第1の端面に形成された前記凹部に入り込んだ前記下地電極層と、最も前記第1の主面の近くに配置された前記第1の内部電極、および/または、最も前記第2の主面の近くに配置された前記第1の内部電極とが電気的に接続され、
前記第2の端面に形成された前記凹部に入り込んだ前記下地電極層と、最も前記第1の主面の近くに配置された前記第2の内部電極、および/または、最も前記第2の主面の近くに配置された前記第2の内部電極とが電気的に接続された、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
When looking at a cross section of the capacitive element parallel to the first side surface and the second side surface,
The base electrode layer that has entered the recess formed in the first end surface, the first internal electrode disposed closest to the first main surface, and/or the first internal electrode disposed closest to the second main surface electrically connected to the first internal electrode disposed near the surface;
The base electrode layer that has entered the recess formed in the second end surface, the second internal electrode that is located closest to the first main surface, and/or the second internal electrode that is located closest to the second main surface. electrically connected to the second internal electrode located near the surface;
A multilayer ceramic capacitor according to any one of claims 1 to 6 .
前記下地電極層の前記金属成分が、Niを主成分とする、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
The metal component of the base electrode layer is mainly composed of Ni.
8. A multilayer ceramic capacitor according to claim 1.
前記複数の誘電体層から任意に選ばれた複数の誘電体層上に配置され、前記容量素子の内部に位置し、前記第1の側面、および/または、前記第2の側面に露出した第3の内部電極と、
前記第1の側面上、および/または、前記第2の側面上に配置され、前記第3の内部電極と接続された第3の外部電極とを、更に有し、
3端子型コンデンサが構成された、
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサ。
a third internal electrode disposed on a plurality of dielectric layers arbitrarily selected from the plurality of dielectric layers, positioned inside the capacitance element, and exposed to the first side surface and/or the second side surface;
a third external electrode disposed on the first side surface and/or the second side surface and connected to the third internal electrode;
A three-terminal capacitor is configured.
9. A multilayer ceramic capacitor according to claim 1.
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサの製造方法であって、
複数のセラミックグリーンシートを作製する工程と、
前記複数のセラミックグリーンシートから任意に選ばれた複数のセラミックグリーンシートの主面に、内部電極を形成するための導電性ペーストを所望の形状に塗布する工程と、
前記複数のセラミックグリーンシートを積層し、一体化させて、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有する未焼成容量素子を作製する工程と、
前記未焼成容量素子の前記第1の端面および前記第2の端面を切削し、それぞれに未焼成凹部を形成する工程と、
前記未焼成凹部を含む、前記第1の端面および前記第2の端面に、それぞれ、外部電極の下地電極層を形成するための導電性ペーストを塗布する工程と、
前記未焼成容量素子を焼成し、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有し、内部に、複数の誘電体層と、複数の第1の内部電極と、複数の第2の内部電極とが積層され、前記第1の端面および前記第2の端面にそれぞれ凹部が形成され、前記凹部を含む前記第1の端面に第1の外部電極の前記下地電極層が形成され、前記凹部を含む前記第2の端面に第2の外部電極の前記下地電極層が形成された、容量素子を作製する工程と、
前記下地電極層の上に、Cuめっき電極層を形成する工程と、
前記Cuめっき電極層の上に、Niめっき電極層を形成する工程と、
前記Niめっき電極層の上に、Snめっき電極層を形成する工程と、を備えた、
積層セラミックコンデンサの製造方法。
A method for manufacturing a multilayer ceramic capacitor according to any one of claims 1 to 9 , comprising:
A process of producing multiple ceramic green sheets,
a step of applying a conductive paste to form an internal electrode in a desired shape on the main surface of a plurality of ceramic green sheets arbitrarily selected from the plurality of ceramic green sheets;
The plurality of ceramic green sheets are laminated and integrated to form a first main surface and a second main surface, a first side surface and a second side surface, and a first end surface and a second end surface. a step of producing a green capacitive element having;
cutting the first end face and the second end face of the green capacitive element to form green recesses in each;
Applying a conductive paste for forming a base electrode layer of an external electrode to the first end surface and the second end surface including the unfired recess, respectively;
The green capacitive element is fired and has a first main surface and a second main surface, a first side surface and a second side surface, a first end surface and a second end surface, and inside thereof, A plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated, and a recess is formed in each of the first end face and the second end face, and includes the recess. A capacitive element is manufactured, in which the base electrode layer of a first external electrode is formed on the first end face, and the base electrode layer of a second external electrode is formed on the second end face including the recess. process and
forming a Cu plating electrode layer on the base electrode layer;
forming a Ni-plated electrode layer on the Cu-plated electrode layer;
forming a Sn plating electrode layer on the Ni plating electrode layer,
Manufacturing method for multilayer ceramic capacitors.
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサの製造方法であって、
複数のセラミックグリーンシートを作製する工程と、
前記複数のセラミックグリーンシートから任意に選ばれたセラミックグリーンシートの主面上の任意に選ばれた領域に、剥離剤を所望の形状に塗布する工程と、
前記複数のセラミックグリーンシートから任意に選ばれた複数のセラミックグリーンシートの主面、および/または、塗布された前記剥離剤上に、内部電極を形成するための導電性ペーストを所望の形状に塗布する工程と、
前記複数のセラミックグリーンシートを積層し、一体化させて、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有する未焼成容量素子を作製する工程と、
前記未焼成容量素子に振動を加え、前記剥離剤が塗布された部分において、積層された前記セラミックグリーンシートと前記セラミックグリーンシートとを部分的に剥離させ、前記第1の端面および前記第2の端面に、それぞれ未焼成凹部を形成する工程と、
前記未焼成凹部を含む、前記第1の端面および前記第2の端面に、それぞれ、外部電極の下地電極層を形成するための導電性ペーストを塗布する工程と、
前記未焼成容量素子を焼成し、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有し、内部に、複数の誘電体層と、複数の第1の内部電極と、複数の第2の内部電極とが積層され、前記第1の端面および前記第2の端面にそれぞれ凹部が形成され、前記凹部を含む前記第1の端面に第1の外部電極の前記下地電極層が形成され、前記凹部を含む前記第2の端面に第2の外部電極の前記下地電極層が形成された、容量素子を作製する工程と、
前記下地電極層の上に、Cuめっき電極層を形成する工程と、
前記Cuめっき電極層の上に、Niめっき電極層を形成する工程と、
前記Niめっき電極層の上に、Snめっき電極層を形成する工程と、を備えた、
積層セラミックコンデンサの製造方法。
A method for manufacturing a multilayer ceramic capacitor according to any one of claims 1 to 9 , comprising:
A process of producing multiple ceramic green sheets,
applying a release agent in a desired shape to an arbitrarily selected area on the main surface of a ceramic green sheet arbitrarily selected from the plurality of ceramic green sheets;
Applying a conductive paste to form internal electrodes in a desired shape on the main surface of a plurality of ceramic green sheets arbitrarily selected from the plurality of ceramic green sheets and/or on the applied release agent. The process of
The plurality of ceramic green sheets are laminated and integrated to form a first main surface and a second main surface, a first side surface and a second side surface, and a first end surface and a second end surface. a step of producing a green capacitive element having;
Vibration is applied to the unfired capacitive element to partially peel off the laminated ceramic green sheets and the ceramic green sheets in the area where the release agent has been applied, so that the first end face and the second end face are separated. forming unfired recesses on the end faces, respectively;
Applying a conductive paste for forming a base electrode layer of an external electrode to the first end surface and the second end surface including the unfired recess, respectively;
The green capacitive element is fired and has a first main surface and a second main surface, a first side surface and a second side surface, a first end surface and a second end surface, and inside thereof, A plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated, and a recess is formed in each of the first end face and the second end face, and includes the recess. A capacitive element is manufactured, in which the base electrode layer of a first external electrode is formed on the first end face, and the base electrode layer of a second external electrode is formed on the second end face including the recess. process and
forming a Cu plating electrode layer on the base electrode layer;
forming a Ni-plated electrode layer on the Cu-plated electrode layer;
forming a Sn plating electrode layer on the Ni plating electrode layer,
Manufacturing method for multilayer ceramic capacitors.
請求項1ないしのいずれか1項に記載された積層セラミックコンデンサの製造方法であって、
複数のセラミックグリーンシートを作製する工程と、
前記複数のセラミックグリーンシートから任意に選ばれた複数のセラミックグリーンシートの主面上に、内部電極を形成するための導電性ペーストを所望の形状に塗布する工程と、
前記複数のセラミックグリーンシートから任意に選ばれたセラミックグリーンシートの主面、および/または、塗布された前記導電性ペースト上の任意に選ばれた領域に、剥離剤を所望の形状に塗布する工程と、
前記複数のセラミックグリーンシートを積層し、一体化させて、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有する未焼成容量素子を作製する工程と、
前記未焼成容量素子に振動を加え、前記剥離剤が塗布された部分において、積層された前記セラミックグリーンシートと前記セラミックグリーンシートとを部分的に剥離させ、前記第1の端面および前記第2の端面に、それぞれ未焼成凹部を形成する工程と、
前記未焼成凹部を含む、前記第1の端面および前記第2の端面に、それぞれ、外部電極の下地電極層を形成するための導電性ペーストを塗布する工程と、
前記未焼成容量素子を焼成し、第1の主面および第2の主面と、第1の側面および第2の側面と、第1の端面および第2の端面とを有し、内部に、複数の誘電体層と、複数の第1の内部電極と、複数の第2の内部電極とが積層され、前記第1の端面および前記第2の端面にそれぞれ凹部が形成され、前記凹部を含む前記第1の端面に第1の外部電極の前記下地電極層が形成され、前記凹部を含む前記第2の端面に第2の外部電極の前記下地電極層が形成された、容量素子を作製する工程と、
前記下地電極層の上に、Cuめっき電極層を形成する工程と、
前記Cuめっき電極層の上に、Niめっき電極層を形成する工程と、
前記Niめっき電極層の上に、Snめっき電極層を形成する工程と、を備えた、
積層セラミックコンデンサの製造方法。
A method for producing a multilayer ceramic capacitor according to any one of claims 1 to 9 , comprising the steps of:
preparing a plurality of ceramic green sheets;
applying a conductive paste for forming internal electrodes in a desired shape onto main surfaces of a plurality of ceramic green sheets arbitrarily selected from the plurality of ceramic green sheets;
applying a release agent in a desired shape to a main surface of a ceramic green sheet selected from the plurality of ceramic green sheets and/or to an area selected from the conductive paste applied;
stacking and integrating the plurality of ceramic green sheets to produce an unfired capacitive element having first and second main surfaces, first and second side surfaces, and first and second end surfaces;
applying vibration to the unsintered capacitance element to partially peel off the laminated ceramic green sheets at the portions where the release agent is applied, thereby forming unsintered recesses on the first end face and the second end face;
applying a conductive paste for forming a base electrode layer of an external electrode to each of the first end face and the second end face including the unsintered recess;
a step of firing the unsintered capacitance element to produce a capacitance element having first and second main surfaces, first and second side surfaces, and first and second end surfaces, a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes laminated therein, a recess formed in each of the first end surface and the second end surface, the base electrode layer of a first external electrode formed on the first end surface including the recess, and the base electrode layer of a second external electrode formed on the second end surface including the recess;
forming a Cu-plated electrode layer on the base electrode layer;
forming a Ni-plated electrode layer on the Cu-plated electrode layer;
and forming a Sn-plated electrode layer on the Ni-plated electrode layer.
A method for manufacturing a multilayer ceramic capacitor.
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