JP7229122B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関するものである。

従来、均一な拡散層を形成するために鏡面部を有する面を含む半導体基板とメタル層とを備えた半導体装置がある。メタル層は、鏡面部を有する面を覆っている。半導体ウエハを切断して半導体装置を製造する製造方法において、半導体基板の鏡面部とメタル層との接触面積が小さいため、半導体基板にチッピングに伴うメタル層の剥がれが発生する。

例えば、特開２０１６－５８６１０号公報（特許文献１）には、鏡面部および粗面部を有する面を含む半導体基板と、メタル層とを備える半導体装置が記載されている。粗面部は、半導体基板とメタル層との接触面積を大きくするために設けられている。鏡面部と粗面部との境界に段差が設けられている。メタル層は、半導体基板の鏡面部および粗面部を有する面を覆っている。メタル層の表面の形状は鏡面部、粗面部および段差の形状に沿って形成されている。半導体ウエハを切断して半導体装置を製造する製造方法において、メタル層の表面がマウントテープに貼り付けられた状態で、ダイシングブレードによって粗面部を通るように半導体基板およびメタル層が切断される。

特開２０１６－５８６１０号公報

上記公報に記載された半導体装置においては、鏡面部（第１部）と粗面部（第２部）との境界に段差が設けられているため、メタル層（バックメタル膜）の表面にも段差が設けられている。メタル層（バックメタル膜）の表面の段差によって、半導体ウエハとマウントテープとの間に隙間が生じる。半導体ウエハを切断するダイシング時に、ダイシングブレードは、半導体ウエハとマウントテープとの間の隙間を通る。このため、ダイシングブレードによる切断の衝撃によって、半導体ウエハのバタつきが発生する。したがって、半導体基板にチッピングに伴うメタル層（バックメタル膜）の剥がれが生じる可能性がある。

本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体基板にチッピングに伴うメタル層（バックメタル膜）の剥がれが発生することを抑制できる半導体装置および半導体装置の製造方法を提供することである。

半導体装置は、半導体素子と、半導体基板と、バックメタル膜とを備えている。半導体基板は、半導体素子が配置された第１面と、第１面に対向する第２面とを含んでいる。バックメタル膜は、第２面に配置されている。第２面は、第１面から第２面に向かう方向に半導体素子と重なる第１部と、第１部と隣り合う第２部とを含んでいる。第２部は、第１部よりも表面粗さが粗い。バックメタル膜は、第１部を覆う第１膜部と、第２部を覆いかつ第１膜部と隣り合う第２膜部とを含んでいる。第２膜部は、凹部と、凹部と隣り合う凸部とを含んでいる。凹部は、第２面から第１面に向かう方向に第１膜部よりも凹んでいる。凸部は、第１面から第２面に向かう方向に第１膜部の高さ位置に達している。

本発明の半導体装置によれば、第２膜部の凸部は、第１面から第２面に向かう方向に第１膜部の高さ位置に達している。このため、ダイシング時にマウントテープに凸部が接するため、半導体ウエハのバタつきを抑制することにより、半導体基板にチッピングに伴うメタル層の剥がれが発生することを抑制できる。

本発明の実施の形態１に係る半導体装置の構成を概略的に示す斜視図である。 本発明の実施の形態１に係る半導体装置の構成を概略的に示す平面図である。 図１のＩＩＩ－ＩＩＩ線に沿う断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態１に係る半導体装置の製造方法において、第１面に半導体素子が設けられた状態の半導体ウエハを概略的に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、第２面の第１部が切断される領域に粗面加工が施された状態の半導体ウエハを概略的に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、バックメタル膜が第２面に形成された状態の半導体ウエハを概略的に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、バックメタル膜がマウントテープによってステージに固定された状態の半導体ウエハを概略的に示す平面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、バックメタル膜がマウントテープによってステージに固定された状態の半導体ウエハを概略的に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、半導体基板およびバックメタル膜がダイシングブレードによって切断された状態の半導体ウエハを概略的に示す断面図である。 本発明の実施の形態１に係る半導体基板を模式的に示す部分断面図である。 図１０のＸＩＩ部分の拡大図である。 本発明の実施の形態１に係る半導体装置の製造方法の切断工程の直前の状態を概略的に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法の切断工程を概略的に示す断面図である。 比較例に係る半導体装置の構成を概略的に示す図１２に対応する拡大図である。 比較例に係る半導体装置の製造方法の切断工程の直前の状態を概略的に示す断面図である。 比較例に係る半導体装置の製造方法の切断工程を概略的に示す断面図である。 本発明の実施の形態２に係る半導体ウエハの構成を概略的に示す平面図である。 本発明の実施の形態３に係る半導体ウエハの構成を概略的に示す平面図である。

以下、本発明の実施の形態について図に基づいて説明する。なお、以下においては、同一または相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。

実施の形態１．
図１～図３を参照して本実施の形態１に係る半導体装置１０の構成について説明する。図１は、実施の形態１に係る半導体装置１０の構成を概略的に示す斜視図である。図２は、実施の形態１に係る半導体装置１０を半導体装置１０の裏面から見た平面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿う断面図である。

図１に示されるように、半導体装置１０は、半導体素子１と、半導体基板２と、バックメタル膜３とを備えている。半導体素子１は、半導体デバイス部１１および絶縁部１２を含んでいる。絶縁部１２は、半導体デバイス部１１の周囲に形成されている。

図１および図３に示されるように、半導体基板２は、第１面２１と、第２面２２とを含んでいる。第２面２２は、第１面２１と対向している。半導体素子１は、第１面２１に配置されている。第２面２２は、第１面２１から第２面２２に向かう方向に、半導体素子１と重なる第１部２２１を含んでいる。第２面２２は、第１部２２１と隣り合う第２部２２２を含んでいる。第２部２２２は、第１部２２１よりも表面粗さＲａが粗い。ここで、表面粗さＲａは、ＪＩＳ規格Ｂ０６０１で定められる算術平均粗さである。表面粗さＲａは、基準長さにおける、中心線と粗さ曲線との差の絶対値の平均である。半導体基板２の材料は、たとえば、珪素（Ｓｉ）または炭化珪素（ＳｉＣ）などである。

第１部２２１は、第２面２２が研削処理またはポリッシュ処理により鏡面に仕上げられることで形成される。第１部２２１の第１算術平均粗さＲａ１は、５ｎｍ以下である。第２部２２２は、第２面２２が粗面に加工されることで形成される。第２部２２２の第２算術平均粗さＲａ２は、５ｎｍよりも大きく、１０００ｎｍ以下である。

望ましくは第１部２２１および第２部２２２の平均高さが同一となるように、第２部２２２が形成される。本実施の形態において、第１部２２１および第２部２２２の間に段差がない。本願において、段差がないとは、第２部２２２が第１部２２１に対して第１面２１から第２面２２に向かう方向に突出している寸法が、５００ｎｍ以下であることである。段差がない場合、第２部２２２の第２算術平均粗さＲａ２は、１０００ｎｍ以下である。

図２および図３に示されるように、バックメタル膜３は、第２面２２に配置されている。バックメタル膜３は、第１膜部３１と、第２膜部３２とを含んでいる。第１膜部３１は、第１部２２１を覆っている。第２膜部３２は、第２部２２２を覆っている。第２膜部３２は、第１膜部３１と隣り合っている。第２膜部３２は、凹部３２１と、凸部３２２とを含んでいる。凸部３２２は、凹部３２１と隣り合っている。凹部３２１は、第２面２２から第１面２１に向かう方向に、第１膜部３１よりも凹んでいる。凹部３２１は、第１面２１から第２面２２に向かう方向において第１膜部３１が最も突出している部分よりも凹んでいる。凸部３２２は、第１面２１から第２面２２に向かう方向に、第１膜部３１の高さ位置に達している。第１膜部３１の高さ位置は、第１面２１から第２面２２に向かう方向において最も突出した部分の高さ位置である。凸部３２２は、第１面２１から第２面２２に向かう方向に、第１膜部３１よりも突出していてもよい。

バックメタル膜３は、第２面２２の第１部２２１および第２部２２２の表面に形成されている。バックメタル膜３の厚みは、均一である。よって、バックメタル膜３の表面の形状は、第１部２２１および第２部２２２の表面の形状に沿う形状である。第１部２２１および第２部２２２の間に段差がない場合、第１膜部３１および第２膜部３２の間にも段差がない。第１部２２１の平均高さおよび第２部２２２の平均高さが同一である場合、第１膜部３１の平均高さおよび第２膜部３２の平均高さも同一となる。

第２部２２２が第１部２２１に対して第１面２１から第２面２２に向かう方向に突出している寸法が５００ｎｍ以下であるため、凸部３２２が、第１面２１から第２面２２に向かう方向に、第１膜部３１から突出している寸法は、５００ｎｍ以下である。

次に、図４～図１１を参照して、本実施の形態に係る半導体装置１０の製造方法を説明する。１つの半導体ウエハ１００から、複数の半導体装置１０が製造される。図４は、本実施の形態に係る半導体装置１０の製造方法を示すフローチャートである。図４に示されるように、本実施の形態の半導体装置１０の製造方法は、準備工程Ｓ１１と、バックメタル膜形成工程Ｓ１２と、切断工程Ｓ１３とを備えている。

図５は、第１面２１に半導体素子１が設けられた状態の半導体ウエハ１００を概略的に示す断面図である。図６は、第２面２２において、第１部２２１が切断される領域（以下、ダイシングライン部）に粗面加工が施された状態の半導体ウエハ１００を概略的に示す断面図である。図７は、バックメタル膜３が第２面２２に形成された状態の半導体ウエハ１００を概略的に示す断面図である。図８は、本実施の形態に係る半導体装置１０の製造方法において、半導体基板およびバックメタル膜がマウントテープによってステージに固定された状態の半導体ウエハ１００を概略的に示す平面図である。図９は、半導体基板２およびバックメタル膜３がマウントテープ５によってステージ６（図１３参照）に固定された状態の半導体ウエハ１００を概略的に示す断面図である。図１０は、半導体基板２およびバックメタル膜３がダイシングブレード４によって切断された状態の半導体ウエハ１００を概略的に示す断面図である。図１１は、半導体基板２を模式的に示す部分断面図である。

図５および図６に示されるように、準備工程Ｓ１１においては、複数の半導体素子１と、第１面２１および第１面２１に対向する第２面２２を含む半導体基板２とが準備される。複数の半導体素子１は、第１面２１に配置されている。第２面２２は、複数の第１部２２１と、第１部２２１と隣り合う第２部２２２とを含んでいる。複数の第１部２２１の各々は、第１面２１から第２面２２に向かう方向に複数の半導体素子１の各々と重なるように第２面２２に配置される。第２部２２２は、第１部２２１よりも粗い表面粗さＲａを有している。

図５に示されるように、半導体基板２の第１面２１に半導体素子１が設けられる。半導体素子１は、たとえば４つの半導体素子１ａ～１ｄを含んでいてもよい。続いて、第２面２２に鏡面加工が施される。これにより、第１面２１から前記第２面２２に向かう方向に半導体素子１と重なる第１部２２１が形成される。具体的には、４つの第１部２２１ａ～２２１ｄの各々が、半導体素子１ａ～１ｄの各々と重なる部分に形成される。鏡面加工の種類は、たとえば、研削処理またはポリッシュ処理である。

図６に示されるように、第２面２２において、ダイシングライン部に粗面加工が施される。よって、第２部２２２が、ダイシングライン部において第１部２２１と隣り合うように形成される。具体的には、第２部２２２ａは、第１部２２１ａおよび第１部２２１ｂと隣り合っている。具体的には、第２部２２２ｂは、第１部２２１ｂおよび第１部２２１ｃと隣り合っている。具体的には、第２部２２２ｃは、第１部２２１ｃおよび第１部２２１ｄと隣り合っている。ダイシングライン部は第１部２２１と重ならない。粗面加工の種類は、たとえば、レーザー加工である。

図１１を参照して、本実施の形態における準備工程Ｓ１１をより詳細に説明する。第１部２２１の第１算術平均粗さＲａ１は、５ｎｍ以下である。第２部２２２の第２算術平均粗さＲａ２は、５ｎｍよりも大きく１０００ｎｍ以下である。望ましくは第１部２２１および第２部２２２の平均高さが同一となるように、第１部２２１および第２部２２２が形成される。この場合、第１面２１から第２面２２に向かう方向に、第２部２２２が第１部２２１よりも突出している部分の寸法は、５００ｍ以下となる。第１膜部３１の高さ位置Ｈは、第１面２１から第２面２２に向かう方向において最も突出した部分の高さ位置Ｈである。

第２部２２２は、第２面２２において、レーザー加工により形成される。レーザー加工が行われる場合、第２面２２に対してレジストなどの保護膜が形成されない。レーザーの照射条件は、半導体基板２の種類と、第２部２２２の第２算術平均粗さＲａ２が５ｎｍよりも大きく１０００ｎｍ以下となる範囲とを考慮して決められる。

レーザー加工によって第２部２２２が形成される場合、第２面２２には保護膜が設けられず、かつ、第２面２２の表面のみが加工される。これにより、第１部２２１および第２部２２２の平均高さが同一となり、かつ、第２部２２２の第２算術平均粗さＲａ２は第１部２２１の第１算術平均粗さＲａ１よりも粗くなる。

さらに、図７に示されるように、均一な厚みを有するバックメタル膜３が第１部２２１および第２部２２２の表面に形成される。これにより、第１膜部３１よりも凹んでいる凹部３２１と、第１膜部３１の高さ位置に達している凸部３２２とを含んでいる第２膜部３２が形成される。

レーザー加工以外の、たとえばエッチングなどの他の加工方法では、加工部分が取り除かれる。よって、第２部２２２が第１部２２１よりも凹むため、凹部３２１および凸部３２２を含む第２膜部３２を形成することができない。したがって、バックメタル膜３とマウントテープ５（図９参照）との間に隙間が生じる。

図７に示されるように、バックメタル膜形成工程Ｓ１２においては、第２面２２に、バックメタル膜３が形成される。バックメタル膜３は、第１膜部３１と、第１膜部３１と隣り合う第２膜部３２とを含んでいる。第１膜部３１は、第１部２２１を覆っている。第２膜部３２は、第２部２２２を覆っている。第２膜部３２は、凹部３２１と、凹部３２１と隣り合う凸部３２２とを含んでいる。凹部３２１は、第２面２２から第１面２１に向かう方向に、第１膜部３１よりも凹んでいる。凸部３２２は、第１面２１から第２面２２に向かう方向に、第１膜部３１の高さ位置に達している。

バックメタル膜３が、半導体基板２の第２面２２にスパッタまたは蒸着などによって、均一な厚みを有するように形成される。具体的には、４つの第１膜部３１ａ～３１ｄの各々が、４つの第１部２２１ａ～２２１ｄの各々を覆い、３つの第２膜部３２ａ～３２ｃの各々が、３つの第２部２２２ａ～２２２ｃの各々を覆っている。

第１部２２１および第２部２２２の平均高さが同一であるため、第１膜部３１および第２膜部３２の平均高さも同一である。第２部２２２が凹凸を有しているため、第２膜部３２も凹凸を有している。特に、第２部２２２の第２算術平均粗さＲａ２が１０００ｎｍ以下であるため、凸部３２２が、第１面２１から第２面２２に向かう方向に、第１膜部３１から突出している寸法は、５００ｎｍ以下である。

図８～図１０に示されるように、切断工程Ｓ１３においては、半導体基板２およびバックメタル膜３が、複数の半導体素子１の各々の四方において切断される。半導体ウエハ１００が、高速回転する薄刃砥石（以下、ダイシングブレード４（図１３参照））によって切断（以下、ダイシング）され、個々の半導体装置１０に分割される。ダイシングブレード４が半導体素子１の各々の間および第２膜部３２を通るように、半導体基板２およびバックメタル膜３が切断される。

図９に示されるように、半導体基板２およびバックメタル膜３が、マウントテープ５によってステージ６（図１３参照）に固定される。マウントテープ５は、バックメタル膜３とステージ６とに挟まれるように配置される。バックメタル膜３が、凸部３２２においてマウントテープ５と密着する。

半導体基板２およびバックメタル膜３が、ダイシングブレード４によって切断される。半導体基板２およびバックメタル膜３が切断される方向は、第１面２１からステージ６に向かう方向である。半導体ウエハ１００がマウントテープ５に達する深さまで切断されることで、半導体ウエハ１００は個々の半導体装置１０へと分割される。

図１２～図１５を参照して、本実施の形態における切断工程Ｓ１３をより詳細に説明する。図１２は、図１０のＸＩＩ部分の拡大図である。半導体基板２およびバックメタル膜３が、半導体素子１ａおよび半導体素子１ｂの間の幅ｗの内側でダイシングブレード４によって切断される。本実施の形態の準備工程Ｓ１１において、第２部２２２ａは、第１部２２１ａと第１部２２１ｂとの間にわたって形成されている。よって、切断工程Ｓ１３において幅ｗの内側で半導体基板２およびバックメタル膜３が切断されると、第２部２２２ａも切断される。第２部２２２ａは、半導体素子１ａと半導体素子１ｂとの間で、ダイシングブレード４のダイシングブレード幅ｔだけ切り落とされる。半導体素子１ａは、半導体デバイス部１１ａおよび絶縁部１２ａを含んでいる。半導体素子１ｂは、半導体デバイス部１１ｂおよび絶縁部１２ｂを含んでいる。第２膜部３２ａは、ダイシングブレード幅ｔを挟んで両側に凹部３２１および凸部３２２を含んでいる。

図１３は、切断工程Ｓ１３の直前の状態を図１０とは異なる角度から概略的に示す断面図である。図１４は、切断工程Ｓ１３を図１０とは異なる角度から概略的に示す断面図である。図１２～図１４に示されるように、半導体装置１０は、凹部３２１および凸部３２２を有しているため、凸部３２２においてマウントテープ５と密着する。これにより、ダイシングブレード４によって切断される際に半導体ウエハ１００の振動は抑制され、半導体ウエハ１００のバタつきは抑制される。

図１５～図１７を参照して、比較例における切断工程Ｓ１３を説明する。図１５は、図１２に対応する拡大図である。図１６は、比較例における切断工程Ｓ１３の直前の状態を図１０とは異なる角度から概略的に示す断面図である。図１７は、比較例における切断工程Ｓ１３の構成を図１０とは異なる角度から概略的に示す断面図である。

比較例における半導体基板２は、第２面２２に本実施の形態における半導体基板２の第２部２２２を含まないため、第２膜部３２の凸部３２２も含まない。そのため、マウントテープ５と半導体装置１０との間に隙間が生じる。よって、切断工程Ｓ１３において、ダイシングブレード４が押し当てられると、半導体ウエハ１００が振動し、バタつく。これにより、切断工程Ｓ１３において、チッピング、欠け、割れが発生する。チッピングを起点としてバックメタル膜３が半導体ウエハ１００から剥がれることがある。チッピングとは、半導体ウエハ１００のダイシングされた部分のエッジが欠落する異常である。欠けとは、半導体ウエハ１００の角部が欠落する異常である。割れとは、半導体ウエハ１００が分断される異常である。

次に、本実施の形態の作用効果について説明する。
本実施の形態に係る半導体装置１０によれば、バックメタル膜３の第２膜部３２の凸部３２２は、第１面２１から第２面２２に向かう方向に第１膜部３１の高さ位置に達している。このため、切断工程Ｓ１３において、半導体装置１０のダイシングライン部を、凸部３２２においてマウントテープ５に接着させることができる。よって、ダイシングを行う際に、半導体ウエハ１００がバタつくことを抑制できる。したがって、切断工程Ｓ１３において、半導体基板２にチッピング、欠け、および割れが生じることを抑制できる。また、半導体基板２からバックメタル膜３がチッピングに伴って剥がれることを抑制できる。このため、半導体装置１０の品質および歩留まりを向上させることができる。

バックメタル膜３は、第１膜部３１の高さ位置に達している第２膜部３２の凸部３２２を含んでいる。このため、第２膜部３２を含むバックメタル膜３がマウントテープ５と接触する面積は、第１膜部３１と第２膜部３２との間に段差がある場合にバックメタル膜３がマウントテープ５と接触する面積よりも大きい。バックメタル膜３とマウントテープ５との接触面積が大きいため、バックメタル膜３は、マウントテープ５に強く密着できる。

第２面２２は、第１部２２１よりも表面粗さＲａが粗い第２部２２２を含んでいる。このため、第２部２２２を含む第２面がバックメタル膜３と接触する面積は、全面が第１部２２１である第２面２２がバックメタル膜３と接触する面積よりも大きい。第２面２２とバックメタル膜３との接触面積が大きいため、半導体基板２は、バックメタル膜３に強く密着できる。これにより、切断工程Ｓ１３において、仮にチッピングが発生した場合でも、バックメタル膜３が半導体基板２から剥がれることが抑制される。

実施の形態２．
実施の形態２は、特に説明しない限り、上記の実施の形態１と同一の構成、製造方法および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

次に、図１８を参照して、実施の形態２に係る半導体ウエハ１００の構成を概略的に示す。図１８は、実施の形態２に係る半導体ウエハ１００の構成を概略的に平面図である。

本実施の形態に係る第２面２２は、複数の第１部２２１のうち隣り合う２つの第１部２２１に挟み込まれる複数の第２部２２２のうちの２つの第２部２２２と、第３部２２３を含んでいる。つまり、２つの第２部２２２は、２つの第１部２２１に挟み込まれている。第３部２２３は、２つの第２部２２２に挟み込まれている。第３部２２３は、２つの第２部２２２と隣り合っている。第２部２２２は、第３部２２３よりも表面粗さＲａが粗い。

図１８に示されるように、たとえば、第２面２２は、第２部２２２ｅおよび第２部２２２ｆを含んでいる。第２部２２２ｅおよび第２部２２２ｆは、第１部２２１ｅおよび第１部２２１ｆに挟み込まれている。第３部２２３は、第２部２２２ｅおよび第２部２２２ｆに挟み込まれ、かつ、第２部２２２ｅおよび第２部２２２ｆと隣り合っている。第２部２２２ｅは第１部２２１ｅと隣り合い、第２部２２２ｆは第１部２２１ｆと隣り合っている。本実施の形態において、ダイシングライン部は、第２部２２２ｅおよび第２部２２２ｆの少なくとも一部と、第３部２２３と重なる。

第３部２２３は、第１部２２１と同じく鏡面に仕上げられる。よって、第３部２２３の表面粗さは、５ｎｍ以下である。第３部２２３には、粗面加工が施されない。

本実施の形態に係る切断工程Ｓ１３において、複数の半導体素子１の各々の四方において、２つの第２部２２２と、第３部２２３とを通るように半導体基板２およびバックメタル膜３が切断される。図１８には、半導体素子１の四方のうち１方向のみを示す。第２部２２２ｅおよび第２部２２２ｆと、第３部２２３とが切断されるためには、第１部２２１ｅと第１部２２１ｆとの間の幅をｗ２、ダイシングブレード幅をｔ、第２部２２２の幅をｌ２とする場合に、ｌ２＞（ｗ２－ｔ）／２、という関係式が満たされる。第３部２２３の幅をｌ３とする場合に、ｔ＞ｌ３という関係式が満たされる。ダイシングの精度を考慮すると、ｌ２≧（ｗ２－ｔ）／２＋２０μｍ、という関係式がさらに満たされることが望ましい。

次に、本実施の形態の作用効果について説明する。
本実施の形態においては、第２面２２のうち第１部２２１と第３部２２３とを除いた部分に粗面加工が施される。このため、第２面２２のうち第１部２２１を除いた部分に粗面加工が施される実施の形態１と比較して、粗面加工の加工時間を短くすることができる。

実施の形態３．
実施の形態３は、特に説明しない限り、上記の実施の形態１と同一の構成、製造方法および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

次に、図１９を参照して、実施の形態３に係る半導体ウエハ１００の構成を概略的に示す。図１９は、実施の形態３に係る半導体ウエハ１００の構成を概略的に示す平面図である。

本実施の形態に係る第２面２２は、複数の第４部２２４をさらに含んでいる。複数の第１部２２１の各々の四隅に複数の第２部２２２の各々が配置されている。複数の第４部２２４の各々は、複数の第２部２２２の各々の間に配置され、かつ、複数の第１部２２１の各々と隣り合っている。第２部２２２は、第４部２２４よりも表面粗さが粗い。切断工程Ｓ１３において、複数の半導体素子１の各々の四方において、複数の第２部２２２の各々および複数の第４部２２４の各々を通るように半導体基板２およびバックメタル膜３が切断される。

図１９に示されるように、第２面２２は、たとえば、矩形状である第１部２２１ｇと、４つの矩形状である第２部２２２ｇ～２２２ｊと、４つの矩形状である第４部２２４ａ～２２４ｄとを含んでいる。第２部２２２ｇおよび第２部２２２ｈが、第４部２２４ａを挟むように、配置されている。第２部２２２ｉおよび第２部２２２ｊが、第４部２２４ｂを挟むように配置されている。第２部２２２ｇおよび第２部２２２ｉは、第４部２２４ｃを挟んでいる。第２部２２２ｈおよび第２部２２２ｊは、第４部２２４ｄを挟んでいる。第１部２２１ｇは、頂点の各々において、第２部２２２ｇ～２２２ｊと隣り合っている。第１部２２１ｇは、四方の各々において、第４部２２４ａ～２２４ｄと隣り合っている。

よって、第１部２２１ｇの四方は、第２部２２２ｇ～２２２ｊおよび第４部２２４ａ～２２４ｄに囲まれている。したがって、第１部２２１ｇの四方が切断工程Ｓ１３において切断される際、第２部２２２ｇ～２２２ｊおよび第４部２２４ａ～２２４ｄを通るように切断される。本実施の形態においては、ダイシングライン部は、たとえば、第２部２２２ｇ～２２２ｊおよび第４部２２４ａ～２２４ｄと重なる。第４部２２４ａ～２２４ｄにおいて、複数のダイシングライン部同士が交差する。

本実施の形態において、第２部２２２は、複数のダイシングライン部が交差する領域にのみ設けられる。半導体素子１の四方が切断されるため、複数のダイシングライン部は、半導体素子１の四隅において交差する。したがって、第２部２２２は、半導体素子１の四隅に設けられる。半導体ウエハ１００が個々の半導体装置１０に切り離された後においても、半導体装置の四隅には第２部２２２が形成されている。

第４部２２４は、第１部２２１と同じく鏡面に仕上げられる。よって、第４部２２４の表面粗さは、５ｎｍ以下である。第４部２２４には、粗面加工が施されない。

次に、本実施の形態の作用効果について説明する。
本実施の形態においては、第２面２２のうち第２部２２２にのみ粗面加工が施される。このため、第２面２２のうち第１部２２１を除いた部分に粗面加工が施される実施の形態１と比較して、加工時間を短くすることができる。

切断工程Ｓ１３において半導体基板２およびバックメタル膜３がダイシングされる際に、ダイシングブレード４は、第１部２２１の１つの頂点の付近を異なる２つの方向から通過する。このため、第１部２２１の頂点は、第１部２２１の他の部分よりも衝撃が加えられる。よって、チッピング、欠け、割れ、およびそれらを原因としたバックメタル膜３の剥離は、第１部２２１の頂点において特に発生しやすい。第２部２２２が、特に第１部２２１の頂点と隣り合うように形成されることで、第１部２２１の頂点にチッピング、欠け、割れ、およびそれらを原因としたバックメタル膜３の剥離が発生することを抑制できる。

第２部２２２を、４つの第１部２２１および４つの第４部２２４に挟み込まれるように形成することで、加工時間の短縮と、チッピング、欠け、割れ、およびそれらを原因としたバックメタル膜３の剥離の抑制とを両立することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体素子、２ 半導体基板、３ バックメタル膜、１０ 半導体装置、２１ 第１面、２２ 第２面、３１ 第１膜部、３２ 第２膜部、１００ 半導体ウエハ、２２１ 第１部、２２２ 第２部、２２３ 第３部、２２４ 第４部、３２１ 凹部、３２２ 凸部。

Claims (7)

1. 半導体素子と、
   前記半導体素子が配置された第１面と、前記第１面に対向する第２面とを含む半導体基板と、
   前記第２面に配置されたバックメタル膜とを備え、
   前記第２面は、前記第１面から前記第２面に向かう方向に前記半導体素子と重なる第１部と、前記第１部と隣り合う第２部とを含み、
   前記半導体基板の前記第２面において、前記第２部は、基板凹部と、前記基板凹部と隣り合う基板凸部とを含み、
   前記第１面から前記第２面に向かう方向に、前記第１部の高さ位置より前記基板凸部が突出しており、
   前記第２部は、前記第１部よりも表面粗さが粗く、
   前記バックメタル膜は、前記第１部を覆う第１膜部と、前記第２部を覆いかつ前記第１膜部と隣り合う第２膜部とを含み、
   前記第２膜部は、凹部と、前記凹部と隣り合う凸部とを含み、
   前記凹部は、前記第２面から前記第１面に向かう方向に前記第１膜部よりも凹み、
   前記凸部は、前記第１面から前記第２面に向かう方向に、前記第１膜部の高さ位置より突出している、半導体装置。
2. 前記凸部が、前記第１面から前記第２面に向かう前記方向に、前記第１膜部から突出している寸法は、５００ｎｍ以下である、請求項１に記載の半導体装置。
3. 前記第１部の第１算術平均粗さＲａ１が、５ｎｍ以下であり、
   前記第２部の第２算術平均粗さＲａ２が、５ｎｍよりも大きく１０００ｎｍ以下である、請求項１または２に記載の半導体装置。
4. 第１面と前記第１面に対向する第２面とを有し、かつ前記第１面に複数の半導体素子が配置され、前記第２面が前記第１面から前記第２面に向かう方向に前記半導体素子と重なる複数の第１部と、複数の前記第１部の各々と隣り合いかつ前記第１部よりも表面粗さが粗い複数の第２部とを含み、前記第２面において、前記第２部は基板凹部と、前記基板凹部と隣り合う基板凸部とを含み、前記第１面から前記第２面に向かう方向に前記第１部の高さ位置より前記基板凸部が突出している半導体基板を準備する準備工程と、
   前記第２面に、複数の前記第１部を覆う第１膜部と、複数の前記第２部を覆いかつ前記第１膜部と隣り合う第２膜部とを含むバックメタル膜を形成するバックメタル膜形成工程と、
   複数の前記半導体素子の各々の四方において前記半導体基板および前記バックメタル膜を切断する切断工程とを備え、
   前記第２膜部は、凹部と、前記凹部と隣り合う凸部とを含み、
   前記凹部は、前記第２面から前記第１面に向かう方向に前記第１膜部よりも凹み、
   前記凸部は、前記第１面から前記第２面に向かう方向に、前記第１膜部の高さ位置より突出している、半導体装置の製造方法。
5. 前記第２面は、複数の前記第１部のうちの隣り合う２つの前記第１部に挟み込まれる複数の前記第２部のうちの２つの前記第２部と、２つの前記第２部に挟まれる第３部とを含み、
   前記第２部は、前記第３部よりも表面粗さが粗く、
   前記切断工程において、複数の前記半導体素子の各々の四方において、２つの前記第２部および前記第３部を通るように前記半導体基板および前記バックメタル膜が切断される、請求項４に記載の半導体装置の製造方法。
6. 前記第２面は、複数の第４部をさらに含み、
   複数の前記第２部の各々は、複数の前記第１部の各々の四隅に配置され、
   複数の前記第４部の各々は、複数の前記第２部の各々の間に配置され、かつ、複数の前記第１部の各々と隣り合い、
   前記第２部は、前記第４部よりも表面粗さが粗く、
   前記切断工程において、複数の前記半導体素子の各々の四方において、複数の前記第２部の各々および複数の前記第４部の各々を通るように前記半導体基板および前記バックメタル膜が切断される、請求項４に記載の半導体装置の製造方法。
7. 前記準備工程において、前記第２部がレーザー加工により形成される、請求項４～６のいずれか１項に記載の半導体装置の製造方法。

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