JP7175048B2 - 複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスおよび方法 - Google Patents

複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスおよび方法 Download PDF

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Description

本発明は、複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスおよび方法に関する。
従来、共有通信バスの時分割多重化に依拠するいくつかのデバイスおよび方法が提案されてきた。その発想は、各電子コンポーネントがその情報をホストデバイスに転送するためにタイムスロット中に共有通信バスにアクセスできるようにすることである。この電子コンポーネントは、光学センサの画素に関連することがある。それは、センサからの生データを情報として含んでいる場合があり、または、この情報は電子コンポーネントに含まれる情報を得るために前処理されたものの場合もある。読出速度を改善するため、ホストへ送信すべき情報を実際に含む電子コンポーネントのみにアクセスを許すことが知られている。
ＵＳ５４０４５５６に説明される知られているシステムは、情報を持たない電子コンポーネントにバスアクセスをさせない時分割多重化共有通信バスを通して複数の電子コンポーネントから情報を読み出す。ただし、共有通信バスの前記時分割多重化は、受信ホストとの非同期ハンドシェイクプロトコルを通した二分決定木によってアービトレート（ａｒｂｉｔｒａｔｅ）される。したがって、情報は非系統的なシーケンスで読み出される。そのようなシステムは、情報を有するすべての電子コンポーネントが所定時間内にサービスされることを確実とすることができない。バスアクセス時間を常に要求する故障電子コンポーネントは、共有通信バスに支障をきたす場合がある。さらに、そのようなシステムが同期受信ホストと通信しているとき、非同期ハンドシェイクプロトコルは同期化される必要があり、それがさらなる遅延を招来する。
故障電子コンポーネントが存在する場合でも公正なバスアクセスを確実とするため、ＵＳ７８４３５０３は、クロック多重化共有通信バスを通して複数の電子コンポーネントから情報を読み出し、また、情報を持たない電子コンポーネントをスキップするシステムを提案する。この多重化はクロック制御されることによって、情報は系統的に、およびシーケンシャルに読み出される。これにもかかわらず、同期受信ホストによって読出しが行われる場合、バス多重化クロックを受信ホストクロックと同期するためには追加の同期化ステップが必要とされる。この追加の同期化ステップは、通信バスの各多重化において追加のホストクロック周期を招来し、所与のホストクロック周波数における読出速度を大幅に遅くする。
米国特許第５，４０４，５５６号明細書 米国特許第７，８４３，５０３号明細書
本発明の目的は、所与のホストクロック周波数において、より高い読出速度を有しながら、複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスおよび方法を提案することである。
この目的は、請求項１の特徴を有するデバイスを提供し、請求項１５の特徴を有する方法を提供することにより、本発明によって達せられる。本発明のさらなる有利な実施形態は、下位請求項の主題である。
本発明の一態様において、複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスが提案される。本デバイスは、複数の電子コンポーネントに接続された処理ブロックのチェーンを備え、それによって処理ブロックのそれぞれは、複数の電子コンポーネントのうちの１つまたは複数の電子コンポーネントのうちの電子コンポーネントのセットと関連付けられる。情報の転送の過程で、許可信号が処理ブロックのチェーン中を伝搬し、許可信号が、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられた処理ブロックに遭遇したときに、通信バスを通したホストデバイスへの情報値の転送を実行するように、処理ブロックは構成される。さらに、処理ブロックは、処理ブロックのチェーン内での許可信号の伝搬ステータスから独立して生成されたクロック信号に従ってそれらの処理を調整するように構成される。
対照的に、従来技術文献ＵＳ７８４３５０３を見ると、バスアクセストークンが情報を含む電子コンポーネントで止まったかを示す信号ｊ＿ｒｅａｄｙによって多重化クロックが自己決定される。現在の電子コンポーネントから次の電子コンポーネントへのバスアクセストークンの伝搬時間はバスアクセストークンによってスキップされている電子コンポーネントの数に依存するため、信号ｊ＿ｒｅａｄｙ、よって、バス多重化クロックは、固定されたおよび知られている時間間隔で切り換わらない。したがって、同期受信ホストと通信するためには、信号ｊ＿ｒｅａｄｙ、よって、バス多重化クロックを受信ホストクロックと同期化するために追加の同期化ステップが必要とされる。そのような追加の同期化ステップは、通信バスの各多重化において追加のホストクロック周期を招来する場合があり、所与のホストクロック周波数における読出速度を大幅に遅くする場合がある。一例として、信号ｊ＿ｒｅａｄｙを同期化するために１つの追加のホストクロック周期が使用される場合に、最大可能読出速度は半分となり、すなわち、最大可能読出速度は、２つのホストクロック周期あたり１つの電子コンポーネントの読み出しである。
本発明は、処理ブロックのチェーン内における許可信号の伝搬ステータスに依存しない独立クロック信号によって処理ブロックのチェーンがクロック制御され得るように、デバイスを設計するという発想に基づく。独立クロック信号を可能にすることによって、ホストデバイスを情報の読出しと同期化するために必要な同期化ステップは、実質的にデバイス側の処理ブロック内で既に行われている。したがってさらなる同期化ステップの必要性が取り除かれ得る。
処理ブロックのチェーン内での許可信号の伝搬ステータスから独立してクロック信号が生成されることは、特に、いくつかの実施形態において、許可信号が処理ブロックのチェーンの末端に到達したかに、クロック信号が依然として依存する場合があることを意味する。ただし、許可信号が処理ブロックのチェーン内にあり、特にまだ処理ブロックのチェーンの末端から離れている間に、クロック信号は許可信号の伝搬ステータスから独立して生成される。換言すると、クロック信号は、許可信号が処理ブロックのチェーンに沿ったどこに存在するかに依存しない。特に、クロック信号は、処理ブロックのチェーンにおいて処理ブロックのいずれかで生成されたトリガ信号から抽出されない。
そのような独立クロック信号は、特に、本発明によるデバイスから独立した、または少なくとも処理ブロックのチェーンから独立したクロックによって生成されてもよい。有利には、クロック信号は、ホストデバイスで生成される、および／またはホストデバイスから受信される。本実施形態において、電子コンポーネントとホストデバイスとの間の多重化通信は、ホストクロック制御される。それによって、多重化クロックは受信ホストデバイスによって決定される。よって、情報が系統的に、およびシーケンシャルに読み出されるだけでなく、デバイスと同期受信ホストデバイスとの間に追加の同期化ステップが必要とされない。
好適には、クロック信号は規則的であり、すなわち不可避のランダムなゆらぎは別として、時間的に変化しない規則的なクロックサイクルを有する。
有利な実施形態によれば、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられた処理ブロック中を、ホストデバイスから受信したクロック信号によって調整されて許可信号が伝搬されるように、処理ブロックが構成される。換言すると、クロック信号は、情報を有する電子コンポーネントと関連付けられた処理ブロック中の許可信号の伝搬を調整する。この場合、情報を有する電子コンポーネントと関連付けられていない処理ブロック中の許可信号の伝搬はクロック信号によって調整されない場合があり、自由に移動さえしていない場合がある。
有利には、クロック信号のクロックサイクルまたはクロック周期毎に、転送されるべき情報値を含む電子コンポーネントのうちの１つと関連付けられた最大１つの処理ブロック中を許可信号が伝搬されるように、処理ブロックが構成される。この場合、クロック信号の各クロックサイクルは、１つの電子コンポーネントから正確に１つの情報値が読み出されることか、または全く読出しが行われないことのいずれかにつながる。後者の状況は、許可信号が、情報を有する電子コンポーネントと関連付けられた処理ブロックに到達する前に、情報値を有しない電子ブロックと関連付けられた非常に多くの処理ブロック中を許可信号が伝搬しなければならず、経過した時間が、少なくともあるクロックサイクルから次のクロックサイクルへの時間と等しくなるときに生じる場合がある。
有利には、許可信号がスイッチングエッジ信号である。特に立ち上がりエッジ信号または立ち下がりエッジ信号の場合があり、すなわち信号を運ぶ出口の、低い値から高い値への切換えまたは高い値から低い値への切換えのいずれかである。そのようなスイッチングエッジ信号は２つの利点を有する：第１に、処理ブロックは許可信号が通過したか否かを登録することができる。これは、システムがクロックゲーティングを行う場合、許可信号が既に通過した処理ブロックのクロック制御を停止する上で有利な場合がある。第２に、各スイッチングエッジは起こり得るメタステーブル状態の源となる。許可信号がパルス信号の場合、それは、立ち下がりエッジの後の立ち上がりエッジから成る。この場合、メタステーブル状態が生じると、許可信号を正確に検出するように処理ブロックを設計することが（可能なら）非常に困難となる。したがって、許可信号をスイッチングエッジ信号として指定することが、許可信号のより確実な検出を可能にできる。
いくつかの有利な実施形態によれば、各処理ブロックが、許可信号が選択的に伝搬できるサービスパスおよびスキップパスを備える。換言すると、各処理ブロックを通過するために、許可信号はその処理ブロックのスキップパスまたはサービスパスのいずれかを使用する。処理ブロックと関連付けられた電子コンポーネントまたは電子コンポーネントのセットのうちの１つが転送されるべき情報値を含むとき、許可信号はその処理ブロックのサービスパスを通って伝搬する。そうでなければ、その処理ブロックのスキップパスを通って伝搬する。
有利には、スキップパスは、許可信号がサービスパスを通してよりも、例えば少なくとも１０倍、５０倍、１００倍、５００倍または１０００倍速く伝搬するように設計される。一例として、クロック周波数が数十ＭＨｚから数百ＭＨｚの範囲である場合、サービスパスに沿って１つの処理ブロックを通る許可信号に対する伝搬遅延は数ｎｓから数十ｎｓとなる場合がある一方、スキップパスに沿って処理ブロックを通る許可信号に対する伝搬遅延は典型的には０．０５ｎｓから０．１ｎｓの範囲である。
好ましくは、各処理ブロックが、そのサービスパス内に、許可信号が伝搬可能なフリップフロップを備える。特に、サービスパスはＤフリップフロップ（ＤＦＦ）を含んでもよい。したがって、処理ブロックのチェーンはＤＦＦのチェーンを備える。
有利には、各処理ブロックは、そのサービスパス内に、直列に接続され、許可信号を検出するための基準値としてフリップフロップの出力値をとらえるように構成されたさらなるフリップフロップ、特にＤフリップフロップを備えてもよい。それによって、さらなるフリップフロップ（以下の議論においてＰａｓｔフリップフロップまたはＰａｓｔＤＦＦと呼ばれる）は、フリップフロップ（以下の議論において、Ｐｒｅｓｅｎｔフリップフロップ、またはＰｒｅｓｅｎｔＤＦＦと呼ぶ）の出力における過去の値を保存する。それによって、特にスイッチングエッジ信号として許可信号を検出するために、Ｐｒｅｓｅｎｔフリップフロップ（スイッチングエッジ検出器へのＰｒｅｓｅｎｔ入力）およびＰａｓｔフリップフロップ（スイッチングエッジ検出器へのＰａｓｔ入力）の出力は、例えば１つの否定入力（ｎｅｇａｔｅｄ ｉｎｐｕｔ）を有するＡＮＤゲートを用いて、比較されることが可能である。そのようなセットアップは、以下において、スイッチングエッジ検出器、特に立ち上がりエッジ検出器または立ち下がりエッジ検出器として指定される。
好適な実施形態において、処理ブロックのそれぞれは、相補型トランジスタの１つまたは複数の対を備える。処理ブロックは、特に、相補型金属酸化膜半導体（ＣＭＯＳ）技術において作製される。ＣＭＯＳ技術において、ｐ型およびｎ型の酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の相補対がロジック関数のために使用される。典型的な実施形態において、相補対における２つのトランジスタは対称の場合があり、特に同一またはほぼ同一の閾値電圧を有する場合がある。ほぼ同一とは、プロセス関連または適用関連の閾値の不一致が存在する場合があることを意味し得、例えば、ｎ型トランジスタはｐ型トランジスタよりわずかに低い閾値を有する。ＣＭＯＳにおける実現の場合、これは、通常、相補型対称金属酸化膜半導体（ＣＯＳ－ＭＯＳ）と呼ばれる。
本デバイスの改善された実施形態によれば、相補型トランジスタの対のうちの少なくとも１つにおいて、トランジスタの一方がトランジスタの他方とは異なる閾値すなわち閾値電圧を有する。特に、そのような非対称閾値トランジスタ対は、許可信号を検出するように設計された回路において利用されてもよい。そのような非対称閾値トランジスタ対は、各処理ブロックのスキップパスおよび／またはサービスパスに含まれてもよい。
そのような非対称閾値トランジスタ対は、メタステーブル状態に起因するデバイス障害を防ぐために有利に利用され得る。そのようなメタステーブル状態障害は、例えば情報を含む電子素子と関連付けられた処理ブロックがスキップされたとき（欠落（ｏｍｉｓｓｉｏｎ）障害）、または例えばそれぞれが情報を含む電子素子と関連付けられた２つの処理ブロックが同時にサービスされたとき（衝突障害）に生じる場合がある。これらの起こり得る障害ステートが、以下において例示的実施形態と関連してさらに詳細に説明される。
有利には、サービスパスがＰｒｅｓｅｎｔフリップフロップ、Ｐａｓｔフリップフロップおよびスイッチング信号検出器を含むとき、欠落障害を避けるために、スイッチング信号検出器へのＰｒｅｓｅｎｔ入力はＰａｓｔフリップフロップへの入力よりも低いスイッチング閾値を有してもよい。さらなる有利な実施形態において、サービスパスがＰｒｅｓｅｎｔフリップフロップおよびＰａｓｔフリップフロップを含むとき、衝突障害を防ぐために、Ｐｒｅｓｅｎｔフリップフロップおよびスキップパスへの入力はＰａｓｔフリップフロップへの入力よりも高いスイッチング閾値を有してもよい。
なお、本明細書において、「スイッチング閾値」は、入力信号が回路によって登録され、したがって通過されることを可能とするために上回られる必要のある、相補型スイッチング素子対への入力の閾値を指す。有利には、このスイッチング閾値は無符号の絶対値である。立ち上がりエッジ許可信号に対してスイッチング閾値は論理「０」値（例えば０ボルト）から測定される一方、立ち下がりエッジ許可信号に対して「逆さまの」回路のスイッチング閾値は論理「１」（例えば１．２ボルト）から測定される必要がある。「逆さまの」回路の場合、「高スイッチング閾値」は、スイッチング信号が検出される信号値が０に近いことを意味する。対照的に、「閾値」または「電圧閾値」は、トランジスタ対における単一のトランジスタのアクティブ化電圧を指す。トランジスタにおいて、特にＣＭＯＳトランジスタ対の一部として、閾値または電圧閾値は、ソース端子とドレイン端子との間の伝導路を作るために必要される最小ゲート電圧ＶＧまたはゲート－ソース電圧ＶＧＳを指す場合がある。
上述したように、回路のスイッチング閾値は、入力信号が相補型スイッチング素子対および後続の回路出力の（ｏｎ／ｏｆｆ）ステートを変化させることを可能にするために横断される必要のある、相補型スイッチング素子対への入力の閾値を指す。
許可信号が立ち上がりエッジ信号であるとき、処理ブロックにおける回路のスイッチング閾値は、論理ローまたはゼロ（０）レベルから測定される入力信号の閾値電圧を指し、この場合、元々０として回路によって受信された入力信号は、その入力信号が論理ハイまたは１値として回路によって検出されることを可能にするために、立ち上がる必要がある。この場合のより高いスイッチング閾値は、閾値電圧が０からさらに離れて１に近いことを意味し、その逆も同様に意味する。例えば、０Ｖを論理ローまたは０レベルとし、１．２Ｖを論理ハイまたは１レベルとする回路に対して、標準スイッチング閾値は約０．６Ｖとなる場合があり、高スイッチング閾値は約０．８～０．９Ｖとなる場合があり、低スイッチング閾値は約０．３～０．４Ｖとなる場合がある。標準スイッチング閾値と、高スイッチング閾値と、低スイッチング閾値との間のマージンが大きいほど、ＣＭＯＳ製造プロセス変動によって設計が損なわれることはあまりないとされてよい。
許可信号が立ち下がりエッジ信号の場合、処理ブロックにおける回路のスイッチング閾値は、論理ローまたは１レベルから測定される入力信号の閾値電圧を指し、この場合、元々１として回路によって受信された入力信号は、その入力信号が０として回路によって検出されることを可能にするために、立ち下がる必要がある。この場合のより高スイッチング閾値は、閾値電圧が１からさらに離れて０に近いことを意味し、その逆も同様に意味する。例えば、０Ｖを論理ローまたは０レベルとし、１．２Ｖを論理ハイまたは１レベルとする回路に対して、標準スイッチング閾値は約０．６Ｖとなる場合があり、高スイッチング閾値は約０．３～０．４Ｖとなる場合があり、低スイッチング閾値は約０．８～０．９Ｖとなる場合がある。標準スイッチング閾値と、高スイッチング閾値と、低スイッチング閾値との間のマージンが大きいほど、ＣＭＯＳ製造プロセス変動によって設計が損なわれる可能性が低くなる。
欠落障害および／または衝突障害を避けるために、少なくとも１つの処理ブロックは、低スイッチング閾値を有する回路部と、高スイッチング閾値を有するさらなる回路部とを備えてもよい。特に、処理ブロックが、フリップフロップ回路と、そのフリップフロップ回路の出力に直列に接続されたさらなるフリップフロップ回路とを有するサービスパスを含むとき、Ｐｒｅｓｅｎｔフリップフロップ回路はＰａｓｔフリップフロップ回路よりも高いスイッチング閾値を有すると有利である。さらに、処理ブロックがスイッチングエッジ検出器を備えるとき、Ｐａｓｔフリップフロップ回路の出力から生じるスイッチングエッジ検出器への入力（ｐａｓｔ入力）はフリップフロップ回路の出力から生じるスイッチングエッジ検出器への入力（ｐｒｅｓｅｎｔ入力）とは異なるスイッチング閾値を有してもよい。
特に、有利な実施形態において、処理ブロックがスイッチングエッジ検出器を備えるとき、スイッチングエッジ検出器へのｐｒｅｓｅｎｔ入力は、Ｐａｓｔフリップフロップ回路への入力よりも低いスイッチング閾値を有する必要があり、これは、やはり、Ｐｒｅｓｅｎｔフリップフロップおよびスキップパスへの入力よりも小さなスイッチング閾値を有してもよい。エッジ検出器へのｐａｓｔ入力のスイッチング閾値は、エッジ検出器へのｐｒｅｓｅｎｔ入力に等しい、またはそれよりも高いまたは低いことが可能である。
代替的または累積的に、処理ブロックがスキップパス回路およびサービスパス回路を有する場合、スキップパス回路への入力は、サービスパス回路への入力と同一のスイッチング閾値を好ましく有し得る。
電子コンポーネントの複数のセットがデバイスによって読み出される実施形態において、電子コンポーネントは二次元アレイに配置されてもよい。この場合、それぞれが複数の電子コンポーネントのうちの電子コンポーネントの列と関連付けられた処理ブロックの第１のチェーンと、それぞれが複数の電子コンポーネントのうちの電子コンポーネントの行と関連付けられた処理ブロックの第２のチェーンとが提供されてもよい。この場合、許可信号が、電子コンポーネントの行と関連付けられた処理ブロックから電子コンポーネントの後続（直後）または連続した行と関連付けられた処理ブロックへ、処理ブロックの第２のチェーン中を伝搬し、電子コンポーネントの行毎に（または情報を含む電子コンポーネントの行毎に）、許可信号が、電子コンポーネントの列と関連付けられた処理ブロックから電子コンポーネントの後続（直後）または連続した列と関連付けられた処理ブロックへ、処理ブロックの第１のチェーン中を伝搬されるように、処理ブロックの第１および第２のチェーンが構成される。情報を有さない各行（共有ｒｅｑ信号によって示される。以下参照）に対しては、処理ブロックの第２のチェーンを通って行くことなく全ての行がスキップされる。
有利には、通信バスを通したホストデバイスへの情報値の転送を実行することは、情報値を含む電子コンポーネントに通信バスへのアクセスを許可し、情報値を含む電子コンポーネントの識別子をホストへ送信することによって行われる。電子コンポーネントが二次元アレイに配置される場合、電子コンポーネントの識別子は、特に、行識別子またはｙ識別子と、列識別子またはｘ識別子とを含んでもよい。識別子は、エンコーダ回路によって決定されてもよい。
本発明のさらなる態様において、複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するための方法が提供される。この方法は、それぞれが複数の電子コンポーネントのうちの１つまたは複数の電子コンポーネントのうちの電子コンポーネントのセットと関連付けられた処理ブロックのチェーンに対して行われる。本方法を行うことによって、情報の転送の過程で、許可信号が処理ブロックのチェーン中を伝搬し、許可信号が、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられた処理ブロックに遭遇したときに、情報値は通信バスを通してホストデバイスへ転送され、処理ブロックの処理は、ホストデバイスから受信したクロック信号に従って調整される。したがって、本デバイスに関して本明細書で説明されるあらゆる特徴は、本方法にも適用可能である。
本発明の実施形態のいくつかの例が、添付の概略図面を参照して以下の記載において、より詳細に説明される。
複数の電子コンポーネントからの、通信バスを通したホストデバイスへの情報の転送を制御するためのデバイスのコンポーネントの概略図である。 図１に示されるシステムのタイミング図である。 図１のシステムにおいて採用される処理ブロックの抽象図である。 一実施形態による図３の処理ブロックの内部詳細を示す図である。 起こり得るメタステーブル状況を論じるための、図４による処理ブロックのチェーンの２つのセグメントを示す図である。 図５に関して論じられたメタステーブル状況を避けるための、代替の実施形態による図３の処理ブロックの内部詳細を示す図である。 さらなる代替の実施形態による図３の処理ブロックの内部詳細を示す図である。 クロックゲーティングを利用した一実施形態のための回路図である。
以下に説明する本発明の実施形態において、情報が読み出される電子コンポーネントは（空間的または論理的に）二次元アレイに配置される。各電子コンポーネントは光学センサの画素を表すフォトダイオードでもよく、または処理された光学センサの画素を表す、信号プロセッサの記憶デバイス内の素子でもよい。各電子コンポーネントに含まれる情報値は、ビット、バイト、またはアナログ値などの他の情報でもよい。光学センサに関する場合、情報値は、対応する画素におけるセンサによる光学的な量の変化についてのインディケータでもよい。以下の実施形態は電子コンポーネントの二次元アレイに関するが、電子コンポーネントの一次元アレイから情報を読み出すために同様のアプローチが実施されてもよい。この場合、以下で説明されるような処理ブロックの２つのチェーンの代わりに、処理ブロックの１つのチェーンのみが必要とされる。
図１は、各電子コンポーネントからの情報が時分割多重方式でホスト（不図示）へ送信されることを可能とする通信バス４に接続された電子コンポーネントの二次元（２Ｄ）アレイ３を示す図である。通信バス４は、また、ホストに列インディケータ（ｘ＿ａｄｄｒ）を供給する列エンコーダ（以下：ｘエンコーダ）と、ホストに行インディケータ（ｙ＿ａｄｄｒ）を供給する行エンコーダ（以下：ｙエンコーダ）とに接続される。ｘ＿ａｄｄｒおよびｙ＿ａｄｄｒは、所与の時間においてその情報値をホストに送信するために通信バス４にアクセスした特定の電子コンポーネントを特定する。通信バス４を通してホストデバイスにｘ＿ａｄｄｒおよびｙ＿ａｄｄｒを提示するために、列エンコーダおよび行エンコーダの両方は、また、通信バス４を通してホストデバイスに接続されることが可能である。
電子コンポーネントの２Ｄアレイ３の読出しを制御するために、それぞれがアレイ３の列と関連付けられた処理ブロックの第１のチェーン１と、それぞれがアレイ３の行と関連付けられた処理ブロックの第２のチェーン２とが提供される。それによって、第１のチェーン１はアレイ３の列間においてバスアクセス時間を多重化するように指定され、第２のチェーンはアレイ３の行間において多重化するように指定される。
３つのバス、すなわちｉｎｆｏ、ｘ＿ａｄｄｒ、およびｙ＿ａｄｄｒ、の組み合わせと見なされ得る通信バス４に加えて、信号線のあらゆるセットが、バスへと組み合わされることが可能である。特に、各行および／または各列に対する選択信号および要求信号は個別のバスへと組み合わされることが可能である。例えば、以下において、２Ｄアレイ３への処理ブロックの第１のチェーン１へつながる要求信号のＸの信号線を備えるｘ＿ｒｅｑ（１：ｘ）バスへの参照がなされる。
アレイ３は、Ｙ行×Ｘ列の電子コンポーネントを含む。任意の行ｊ、ｊ∈［１：Ｙ］、に対して、行要求信号ｙ＿ｒｅｑ（ｊ）および行選択信号ｙ＿ｓｅｌ（ｊ）はこの行のすべての電子コンポーネントによって共有される。行ｊにおいて情報を有する電子コンポーネントがある場合は、ｙ＿ｒｅｑ（ｊ）＝１である。行ｊにおいて情報を有する電子コンポーネントがない場合、ｙ＿ｒｅｑ（ｊ）＝０である。ｙ＿ｒｅｑ（１：Ｙ）バス、すなわち値ｙ＿ｒｅｑ（１）からｙ＿ｒｅｑ（Ｙ）まで運ぶＹの信号線を有するバスは、ホストにより生成される信号ｙ＿ｓａｍｐｌｅによって更新される。任意の列ｉ、ｉ∈［１：Ｘ］、に対して、列要求信号ｘ＿ｒｅｑ（ｉ）および列選択信号ｘ＿ｓｅｌ（ｉ）はこの列のすべての電子コンポーネントによって共有される。ｘ＿ｒｅｑ（１：Ｘ）バス、すなわち値ｘ＿ｒｅｑ（１）からｘ＿ｒｅｑ（Ｘ）まで運ぶＸの信号線を有するバスは、任意の時において最大１行によってアクセスされることしかできない。ｙ＿ｓｅｌ（ｊ）＝１の場合、行ｊにおける電子コンポーネントがｘ＿ｒｅｑ（１：Ｘ）バスにアクセスする。ｙ＿ｓｅｌ（ｊ）＝１の間に、電子コンポーネント（ｉ，ｊ）が情報を有する場合に、ｘ＿ｒｅｑ（ｉ）＝１となる。ｘ＿ｒｅｑ（１：Ｘ）バスは、信号ｘ＿ｓａｍｐｌｅ（ホストにより生成される行クロック信号ｙ＿ｃｌｋから導出される）によって更新される。
処理ブロックの第１のチェーン１は、Ｘ＋１個の処理ブロックを有し、この場合、最初のＸ処理ブロックはｘ＿ｒｅｑ（１：Ｘ）を受信する。末端処理ブロックは、１にハードワイヤードされた信号ｘ＿ｒｅｑ（Ｘ＋１）を有し、その結果末端セグメントはスキップされない。これはさらに下で説明される。同様に、処理ブロックの第２のチェーン２はＹ＋１個の処理ブロックを有し、この場合、最初のＹ処理ブロックはｙ＿ｒｅｑ（１：Ｙ）を受信し、末端処理ブロックは１にハードワイヤードされたｙ＿ｒｅｑ（Ｙ＋１）を有する。
第１のチェーン１は列選択信号ｘ＿ｓｅｌ（１：Ｘ＋１）を発生し、これらは、ｘ＿ａｄｄｒバスまたは通信バス４のｘ＿ａｄｄｒ部を通してどの列アドレスをホストへ送信するかを決定するために、ｘエンコーダを制御する列選択信号ｘ＿ｓｅｌ（１：Ｘ＋１）を発生する。第２のチェーン２は行選択信号ｙ＿ｓｅｌ（１：Ｙ＋１）を発生し、これらは、ｙ＿ａｄｄｒバスまたは通信バス４のｙ＿ａｄｄｒ部を通してどの行アドレスをホストへ送信するかを決定するために、ｙエンコーダを制御する行選択信号ｙ＿ｓｅｌ（１：Ｙ＋１）を発生する。信号ｘ＿ｓｅｌ（１：Ｘ）およびｙ＿ｓｅｌ（１：Ｙ）はともに、２Ｄアレイ３におけるどの電子コンポーネントが、２Ｄアレイ３から読み出された情報を運ぶ共有ｉｎｆｏバスまたは通信バス４の部分にアクセスできるかを決定する。例えば、ｘ＿ｓｅｌ（ｉ）＝１およびｙ＿ｓｅｌ（ｊ）＝１の場合、ｘエンコーダはｘ＿ａｄｄｒバスを通して列ｉアドレスを送信し、ｙエンコーダはｙ＿ａｄｄｒバスを通して行ｊアドレスを送信し、電子コンポーネント（ｉ，ｊ）は、共有ｉｎｆｏバスにアクセスして、その情報をホストに送信する。ｘ＿ａｄｄｒバスおよびｉｎｆｏバスの両方は、ホストにより生成される列クロック信号ｘ＿ｃｌｋによって更新される。ｙ＿ａｄｄｒバスは、ホストにより生成される行クロック信号ｙ＿ｃｌｋによって更新される。ｘ＿ａｄｄｒバス、ｙ＿ａｄｄｒバス、およびｉｎｆｏバスのそれぞれまたはすべてがアクセスされていないとき、それらはそれぞれ一意の空値（ｅｍｐｔｙ ｖａｌｕｅ）にリセットされることによって、ホストは空値と有効値とを区別できる。
さらに、ホストデバイスによって列サンプル信号ｘ＿ｓａｍｐｌｅおよび行サンプル信号ｙ＿ｓａｍｐｌｅが生成され、２Ｄアレイ３からの読出しを制御する。要約すると、システム全体、したがって通信バス４を通した２Ｄアレイ３からの情報の読出しはホストからの信号ｘ＿ｃｌｋ、ｘ＿ｒｓｔ、ｙ＿ｃｌｋ、ｙ＿ｒｓｔ、ｙ＿ｓａｍｐｌｅによって制御される。信号ｘ＿ｓａｍｐｌｅはｙ＿ｃｌｋから導出され、現在の場合ｙ＿ｃｌｋと同一である。
図２は、図１に図示したシステムのタイミング図である。２Ｄアレイ３の走査プロセスを始めるため、ｙ＿ｓａｍｐｌｅパルスはｙ＿ｒｅｑ（１：Ｙ）バスにその値を更新させる。行リセット信号ｙ＿ｒｓｔが依然として１である間に、ｙ＿ｃｌｋにおけるパルスは第２のチェーン２をリセットする。導出されたｘ＿ｓａｍｐｌｅも１パルスを有し、それがｘ＿ｒｅｑ（１：Ｘ）バスにその値を更新させる。この場合、第２のチェーン２は依然としてリセットであり、ｙ＿ｓｅｌ（１：Ｙ）のいずれも１ではなく、これはいずれの行もｘ＿ｒｅｑ（１：Ｘ）バスにアクセスできないことを意味し、よってｘ＿ｒｅｑ（１：Ｘ）＝０である。また、いずれの行もｙエンコーダにアクセスできないため、ｙ＿ａｄｄｒバスはｙ＿ｃｌｋパルスに従ってその空値にリセットされ、この場合、ｙ＿ａｄｄｒ＝０である。
行リセット信号ｙ＿ｒｓｔが０に切り換わった後、第２のチェーン２は、第２のチェーン２の最初から第２のチェーン２を通して立ち上がりエッジ信号を伝搬することによって走査を開始する。行ｊがｙ＿ｒｅｑ（ｊ）＝１を有すると仮定する。立ち上がりエッジ信号が、セグメントｊ、これは２Ｄアレイ３の電子コンポーネントの行ｊの略であるが、すなわち行ｊと関連付けられた第２のチェーン２の処理ブロックによって検出されると、セグメントｊは、行クロック信号ｙ＿ｃｌｋによってクロック制御されて、行ｊの行選択信号を１に等しく設定する、すなわちｙ＿ｓｅｌ（ｊ）＝１。これによって、ｙエンコーダにｙ＿ａｄｄｒバスを通してホストへ行ｊのアドレスを送信させる。同時に、ｙ＿ｓｅｌ（ｊ）＝１が行ｊをｘ＿ｒｅｑ（１：Ｘ）バスにアクセスさせるため、ｘ＿ｒｅｑ（１：Ｘ）バスはｘ＿ｓａｍｐｌｅ（ｙ＿ｃｌｋ）パルスに従って行ｊから値をとる。
列リセット信号ｘ＿ｒｓｔが依然として１である間に、列クロック信号ｘ＿ｃｌｋにおけるパルスは第１のチェーン１をリセットする。これはさらに下で説明される。いずれの列もｘエンコーダにアクセスできないため、ｘ＿ａｄｄｒバスは列クロック信号ｘ＿ｃｌｋパルスに従ってその空値にリセットされる。この場合、ｘ＿ａｄｄｒ＝０である。
ホストデバイスが、有効な、すなわち特に空でない行アドレスｙ＿ａｄｄｒ値を受信すると、ホストは列リセット信号ｘ＿ｒｓｔを０に設定し、第１のチェーン１は、第１のチェーン１の最初から初めて第１のチェーン１を通して立ち上がりエッジ信号を伝搬することによって走査を始める。列ｉがｘ＿ｒｅｑ（ｉ）＝１を有すると仮定すると、立ち上がりエッジ信号がセグメントｉによって検出されると、セグメントｉはｘ＿ｓｅｌ（ｉ）＝１を設定し（ｘ＿ｃｌｋによってクロック制御される）、これは、ｘエンコーダに、ｘ＿ｃｌｋパルスに従ってｘ＿ａｄｄｒバスを通してホストへ列ｉのアドレスを送信させる。同時に、ｙ＿ｓｅｌ（ｊ）＝１およびｘ＿ｓｅｌ（ｉ）＝１であるため、電子コンポーネント（ｉ，ｊ）は、ｉｎｆｏバスにアクセスして、ｘ＿ｃｌｋパルスに従ってホストデバイスへその情報を送信する。
第１のチェーン１に沿って伝搬する立ち上がりエッジ信号が第１のチェーン１の末端に到達すると、番号Ｘ＋１を有する最後の処理ブロックすなわち末端の処理ブロックはｘ＿ｓｅｌ（Ｘ＋１）＝１を設定する（ｘ＿ｃｌｋによってクロック制御される）。それによって、ｘエンコーダは、ｘ＿ｃｌｋパルスに従って、ｘ＿ａｄｄｒバスを通してホストデバイスへ末端アドレスｘ＿ｅｎｄを送信する。一方、ｘ＿ｓｅｌ（１：Ｘ）＝０なので、２Ｄアレイ３からの電子コンポーネントはｉｎｆｏバスにアクセスできず、ｘ＿ｃｌｋパルスに従ってｉｎｆｏバスはすべて０にリセットされる。ホストがｘ＿ｅｎｄを受信すると、ホストはｘ＿ｒｓｔ＝１を設定し、続いて行クロックｙ＿ｃｌｋパルスを生成する。
第２のチェーン２に沿って伝搬する立ち上がりエッジ信号が第２チェーン２の末端に到着すると、番号Ｙ＋１を有する末端処理ブロックはｙ＿ｓｅｌ（Ｙ＋１）＝１を設定する（ｙ＿ｃｌｋによってクロック制御される）。それによって、ｙエンコーダは、ｙ＿ｃｌｋパルスに従って、ｙ＿ａｄｄｒバスを通してホストデバイスへその末端アドレスｙ＿ｅｎｄを送信する。ホストデバイスがｙ＿ｅｎｄを受信すると、ホストデバイスはｙ＿ｒｓｔ＝１を設定し、これはシステムが一度電子コンポーネントの２Ｄアレイ３全体の走査を１度完了したこと、および読出されるべき情報を含んだ全電子コンポーネントが適切にサービスされたことをシグナルする。その後、上述した２Ｄ走査プロセスは最初から繰り返されることが可能である。
図３は、処理ブロック、すなわち図１のシステムにおいて採用される第１のチェーン１または第２のチェーン２のセグメントの抽象図である。それぞれのチェーン１、２に沿って伝搬するスイッチングエッジ信号は、「前」信号ｐｒｅｖとして処理ブロックに入り、「次」信号ｎｅｘｔとして出る。各処理ブロックは２Ｄアレイ３の電子コンポーネントの行または列から要求信号ｒｅｑを受信し、その行または列へ選択信号ｓｅｌを送信する。各処理ブロックは、ホストデバイスによって生成された、すなわちホストにより生成された、リセットｒｓｔおよびクロックｃｌｋによって制御される。
各処理ブロックは、スイッチングエッジ信号を伝搬するために２つのパスの選択肢を含む：対応する行／列が情報を有する場合（ｒｅｑ＝１）、すなわちその処理ブロックと関連付けられた２Ｄアレイ３の行／列における少なくとも１つの電子コンポーネントが読出されるべき情報を含むとき、立ち上がりエッジはクロック制御されたサービスパスを通って伝搬する。対照的に、対応する行／列が情報を持たない場合（ｒｅｑ＝０）、立ち上がりエッジはクロック制御されないスキップパスを通って伝搬する。
図４は、特に許可信号としての立ち上がりエッジ信号を用いた処理ブロックの内部詳細を示す図である。各処理ブロックは、パス論理回路（図４ａに図示）と、リセット論理回路（図４ｂに図示）と、スキップパス回路（図４ｃに図示）と、サービスパス回路（図４ｄに図示）とを備える。さらに、処理ブロックは、図４ｅに示される立ち上がりエッジ検出器を備える。本明細書において、反転要求信号ｎｒｅｑは要求信号ｒｅｑのから反転された信号であり、反転クロック信号ｎｃｌｋはクロック信号ｃｌｋから反転された信号である。ｒｅｑ＝１およびｎｒｅｑ＝０は、対応する行／列が情報を有することを意味し、反対にｒｅｑ＝０およびｎｒｅｑ＝１は対応する行／列が情報を有さないことを意味する。パス論理回路は、これらの入力を変換し、そこから、サービスパス回路およびスキップパス回路を制御するための論理入力を生成する。
スキップパス回路は、入力ｐｒｅｖから来た立ち上がりエッジ信号がスキップパスを移動するときに処理ブロックの出力ｎｅｘｔに到着するために通過する必要のある、第１の中継器５１および第２の中継器５２を備える。一方、サービスパスは、図４ｄで「ｐｒｅｓｅｎｔＤＦＦ」として指定される第１のフリップフロップ、すなわちＤフリップフロップと、図４ｄで「ｐａｓｔＤＦＦ」として指定される第２のフリップフロップとを備える。サービスパスを通って行く場合、立ち上がりエッジ信号が処理ブロックを通過するためには、一般に１クロックサイクルが必要であり、一方、スキップパスを通って行く場合、それが処理ブロックを通過するためにはそのようなサイクルの何分の１かが必要である。一例として、クロック信号が、クロックサイクルが１０ｎｓの持続時間を有するようなものである場合、処理ブロックのいずれも２Ｄアレイ３の情報保持行／列と関連付けられておらず、したがって立ち上がりエッジ信号がそれらのスキップパスのみを移動するとき、立ち上がりエッジ信号は１クロックサイクル内に約２００の処理ブロックを通過することができる場合がある。
処理ブロックがリセットされたあと、ｐｒｅｖ＝０およびｐｒｅｓｅｎｔ＝０である。回路は以下の通り機能する：
●ｒｓｔ＝０のとき：
○ｒｅｑ＝１およびｎｒｅｑ＝０であれば、パス論理はｓｋｉｐ０＝０、ｎｓｋｉｐ０＝１、ｓｋｉｐ１＝０、ｎｓｋｉｐ１＝１を設定する。これによってスキップパス中継器５１、５２の両方がディセーブルとなることから、信号ｐｒｅｖはｐｒｅｓｅｎｔＤＦＦの入力に接続され、ｐｒｅｓｅｎｔＤＦＦの出力は信号ｎｅｘｔに接続される。立ち上がりエッジ信号はクロック制御されたサービスパスを通って伝搬する：時間ｔにおいて立ち上がりエッジ信号がｐｒｅｓｅｎｔＤＦＦの出力に到着すると仮定すると、ｐｒｅｓｅｎｔ＝１およびｐａｓｔ＝０となり、これによって立ち上がりエッジが検出され、その後時間ｔ＋１において、立ち上がりエッジ検出器は対応する行／列にサービスするためにｓｅｌ＝１を設定する。
〇ｒｅｑ＝０およびｎｒｅｑ＝１であれば、パス論理はｓｋｉｐ０＝１、ｎｓｋｉｐ０＝０、ｓｋｉｐ１＝１、ｎｓｋｉｐ１＝０を設定し、これによって両方のスキップパス中継器５１、５２がイネーブルとなることから、信号ｐｒｅｖはｐｒｅｓｅｎｔＤＦＦの入力から切り離され、ｐｒｅｓｅｎｔＤＦＦの出力は信号ｎｅｘｔから切り離される。立ち上がりエッジ信号はクロック制御されないスキップパスを通って伝搬する。
●ｒｓｔ＝１のとき、ｒｅｑおよびｎｒｅｑの値にかかわらず、パス論理はｓｋｉｐ１＝０、ｎｓｋｉｐ１＝１、ｓｋｉｐ０＝１、ｎｓｋｉｐ０＝０を設定し、それによって第１のスキップパス中継器５１がプルアップのみとなり、第２のスキップパス中継器５２がプルダウンのみとなることから、信号ｐｒｅｖはｐｒｅｓｅｎｔＤＦＦの入力に接続され、ｐｒｅｓｅｎｔＤＦＦの出力は信号ｎｅｘｔから切り離される。一方、リセット論理はｃｌｒ＝１を設定して、ｐｒｅｖを０にリセットする。ｃｌｒ＝１の間、ｐｒｅｓｅｎｔを０にリセットするために１クロック信号ｃｌｋ期間が必要である。
立ち上がりエッジ信号がクロック制御されないスキップパスを伝搬しているとき、それはもはや走査クロック信号ｃｌｋに従わなくなり、伝搬時間はスキップパスの長さに依存する。換言すると、スキップされ得る、情報を持たない連続した行／列がいくつ存在するかに依存する。立ち上がりエッジ信号が、１クロックサイクルまたは周期よりも長い間、立ち上がりエッジ信号がクロック制御されるサービスパスを選択する次の処理ブロックに到着するまで、クロック制御されないスキップパス上を伝搬している場合、立ち上がりエッジ信号が、処理ブロックのセットアップとホールドタイム制約を満たすという保証はない。よって、メタステーブル状態が起こる場合がある。
メタステーブル状態の起点は、立ち上がりエッジ信号がクロック制御されないスキップパスからクロック制御されるサービスパスへ伝搬するとき、立ち上がりエッジ信号が処理ブロック、特にフリップフロップのセットアップまたはホールドタイム制約に違反するという事実から生じる。したがって、１クロック周期の後、メタステーブルのフリップフロップの入力はクリーン１になるため、すなわち立ち上がりエッジが通過したため、メタステーブル状態の起点は最大で１クロックｃｌｋ周期の間のみ継続することができる。よって、起点から伝搬されたあらゆるメタステーブル状態は、クロック制御されたサービスパスにおける任意の後続のフリップフロップにおいて最大で１クロック周期のみ継続できると仮定すると安全である。
図５は、２つの処理ブロックのサービスパス、および立ち上がりエッジ検出器を示す図で、そのサービスパスを許可信号が続けて移動する。これらは、図５ａに示す処理ブロックのチェーン１、２における処理ブロックｍと、図５ｂに示されるそのチェーン１、２における次の処理ブロックｎである。処理ブロックｍとｎとの間には他の処理ブロックがないか、またはいくつか存在する場合があり、さらに許可信号がそれらのいくつかの処理ブロックのスキップパスを通ってのみ伝搬することを明確にするため、処理ブロックｍとｎとの間の接続は点線によって示される。上記の仮定に基づくと、メタステーブル状態を起因として処理ブロックのチェーン１、２が障害を有する道筋は２つある：
１．欠落障害は、情報を有し、それゆえサービスされる必要がある行／列が、代わりにスキップされたときに起こる。この状況は以下の通り説明できる：時間ｔにおいて、立ち上がりエッジ信号は、処理ブロックｍのｐｒｅｓｅｎｔＤＦＦにメタステーブル出力０＜ｐｒｅｓｅｎｔ（ｍ）＜１を発生させる。時間ｔ＋１において、処理ブロックｍの立ち上がりエッジ検出器がｓｅｌ（ｍ）＝０または０＜ｓｅｌ（ｍ）＜１を発生して処理ブロックｍのｐａｓｔＤＦＦがｐａｓｔ（ｍ）＝１を発生した場合、時間ｔ＋２において、ｓｅｌ（ｍ）＝０となる（ｔ＋１において、ｐｒｅｓｅｎｔ（ｍ）＝１およびｐａｓｔ（ｍ）＝１であるから）。したがって、サービスされる必要がある対応する行／列が代わりにスキップされるか、もしくは不十分にのみサービスされる。このシナリオは以下のように要約して説明され、ここで例えばｐａｓｔ（ｍ）は図５に示される処理ブロック（ｍ）のｐａｓｔＤＦＦの出力を記述する：
ｔｉｍｅ＝ｔ： ０＜ｐｒｅｓｅｎｔ（ｍ）＜１，
ｐａｓｔ（ｍ）＝０，
ｓｅｌ（ｍ）＝０
ｔｉｍｅ＝ｔ＋１： ｐｒｅｓｅｎｔ（ｍ）＝１，
ｐａｓｔ（ｍ）＝１，
ｓｅｌ（ｍ）＜１
ｔｉｍｅ＝ｔ＋２： ｐｒｅｓｅｎｔ（ｍ）＝１，
ｐａｓｔ（ｍ）＝１，
ｓｅｌ（ｍ）＝０
２．衝突障害は、複数の行／列が同時にサービスされたときに起こる。この状況は以下の通り説明され得る：時間ｔにおいて、立ち上がりエッジ信号は処理ブロックｍのｐｒｅｓｅｎｔＤＦＦにメタステーブル出力０＜ｐｒｅｓｅｎｔ（ｍ）＜１を発生させる。時間ｔ＋１において、処理ブロックｍのｐａｓｔＤＦＦがｐａｓｔ（ｍ）＝０を発生したが、次の処理ブロックｎのｐｒｅｓｅｎｔＤＦＦ（クロック制御されたサービスパス上の）がｐｒｅｓｅｎｔ（ｎ）＝１を発生した場合、時間ｔ＋２において、処理ブロックｍおよびｎの立ち上がりエッジ検出器はｓｅｌ（ｍ）＝１およびｓｅｌ（ｎ）＝１を設定することになる。その結果、２つの対応する行／列が同時にサービスされる。このシナリオは以下のように要約して説明され、ここで例えばｐａｓｔ（ｎ）は図５に示される処理ブロック（ｎ）のｐａｓｔＤＦＦの出力を記述する：
ｔｉｍｅ＝ｔ： ０＜ｐｒｅｓｅｎｔ（ｍ）＜ｔ，
ｐａｓｔ（ｍ）＝０，
ｐｒｅｓｅｎｔ（ｎ）＝０，
ｐａｓｔ（ｎ）＝０，
ｓｅｌ（ｍ）＝０，
ｓｅｌ（ｎ）＝０
ｔｉｍｅ＝ｔ＋１： ｐｒｅｓｅｎｔ（ｍ）＝１，
ｐａｓｔ（ｍ）＝０，
ｐｒｅｓｅｎｔ（ｎ）＝１，
ｐａｓｔ（ｎ）＝０，
ｓｅｌ（ｍ）＝０／１，
ｓｅｌ（ｎ）＝０
ｔｉｍｅ＝ｔ＋２： ｐｒｅｓｅｎｔ（ｍ）＝１，
ｐａｓｔ（ｍ）＝１，
ｐｒｅｓｅｎｔ（ｎ）＝１，
ｐａｓｔ（ｎ）＝１，
ｓｅｌ（ｍ）＝１，
ｓｅｌ（ｎ）＝１
上記２つの障害を防ぐため、処理ブロックはスイッチング閾値ディスパリティ技術を用いて実現される：
１．欠落障害を防ぐため、立ち上がりエッジ検出器へのｐｒｅｓｅｎｔ入力は、ｐａｓｔＤＦＦへの入力よりも低いスイッチング閾値を有するように設計されてもよい。図５を参照して上で説明された欠落障害シナリオに戻ると：時間ｔにおいて、立ち上がりエッジ信号は処理ブロックｍのｐｒｅｓｅｎｔＤＦＦにメタステーブル出力０＜ｐｒｅｓｅｎｔ（ｍ）＜１を発生させる。時間ｔ＋１において、処理ブロックｍの立ち上がりエッジ検出器がｓｅｌ（ｍ）＝０または０＜ｓｅｌ（ｍ）＜１を発生する場合、処理ブロックｍのｐａｓｔＤＦＦは、そのより高いスイッチング閾値に起因してｐａｓｔ（ｍ）＝０を発生しなければならない。よって、時間ｔ＋２において、処理ブロックｍの立ち上がりエッジ検出器はｓｅｌ（ｍ）＝１を発生することになるが、これは対応する行／列がサービスされることを保証する。
２．衝突障害を防ぐため、ｐｒｅｓｅｎｔＤＦＦおよびスキップパス中継器５１、５２への入力は、ｐａｓｔＤＦＦへの入力より高いスイッチング閾値を有するように設計されてもよい。図５を参照して上で説明された衝突障害シナリオに戻ると：時間ｔにおいて、立ち上がりエッジ信号は処理ブロックｍのｐｒｅｓｅｎｔＤＦＦにメタステーブル出力０＜ｐｒｅｓｅｎｔ（ｍ）＜１を発生させる。時間ｔ＋１において、処理ブロックｍのｐａｓｔＤＦＦがｐａｓｔ（ｍ）＝０を発生すると、次の処理ブロックｎのｐｒｅｓｅｎｔＤＦＦ（クロック制御されたサービスパス上）は、ｐｒｅｓｅｎｔＤＦＦおよびスキップパス中継器５１、５２のより高いスイッチング閾値に起因してｐｒｅｓｅｎｔ（ｎ）＝０を発生しなければならない。この場合、時間ｔ＋２において、処理ブロックｍの立ち上がりエッジ検出器はｓｅｌ（ｍ）＝１を設定するが、処理ブロックｎの立ち上がりエッジ検出器はｓｅｌ（ｎ）＝０を設定し、したがって一度に１つの行／列のみがサービスされる。
上記２つの対策によって、チェーン１、２は、メタステーブル状態を経験したにもかかわらず機能することができる。メタステーブル状態が起きた場合、最悪の場合のシナリオは、立ち上がりエッジが、クロック制御されたサービスパス上の次の処理ブロックへ伝搬するために、１つの追加のクロックサイクルまたはクロック周期を必要とすることである。
欠落障害に対する対策（立ち上がりエッジ検出器へのｐｒｅｓｅｎｔ入力がｐａｓｔＤＦＦへの入力よりも低いスイッチング閾値を有する）および衝突障害に対する対策（ｐｒｅｓｅｎｔＤＦＦおよびスキップパス中継器への入力がｐａｓｔＤＦＦへの入力よりも高いスイッチング閾値を有する）の両方を実施するため、スイッチング閾値は以下の通り調節されてもよい：
－ 立ち上がりエッジ検出器へのｐｒｅｓｅｎｔ入力は低いスイッチング閾値を有する、
－ ｐａｓｔＤＦＦへの入力は中間のスイッチング閾値を有する、および
－ ｐｒｅｓｅｎｔＤＦＦおよびスキップパス中継器への入力の両方は高スイッチング閾値を有する。
このスイッチング閾値ディスパリティ技術を実現する１つの方法を図６に示す。ここでは、名称「ｌｖｔ」は、対応するトランジスタ（ＦＥＴ）が低い電圧閾値を有することを意味し、名称「ｈｖｔ」は、それが高い電圧閾値を有することを意味する。ラベルがないトランジスタは標準（中間）閾値を有する。
図６ａは、変形されたスキップパス回路を示す図であり、スキップパス中継器５１、５２は高スイッチング閾値を有するように変形されている。この目的のため、第１の中継器５１の２つの相補型ＦＥＴは異なる電圧閾値を有し、上方（サプライ側）のＦＥＴは低い電圧閾値を有する一方、下方（接地側）ＦＥＴは高い電圧閾値を有する。
図６ｂは、ｐｒｅｓｅｎｔＤＦＦへの入力のための高スイッチング閾値をも達成するための、図６ａの変形されたスキップパス回路の中継器５１、５２と同様の入力中継器を有するｐｒｅｓｅｎｔＤＦＦを示す図である。図６ｃは、ｐａｓｔＤＦＦのための変形された回路を示す図であり、ここでは、ｐａｓｔＤＦＦの入力に２つの中継器が追加されており、それらは、ＦＥＴ電圧閾値がミスマッチしていない。結果として、正規のスイッチング閾値となる。ここでは、図６ｂの変形されたｐｒｅｓｅｎｔＤＦＦ回路を通した場合と、図６ｃの変形されたｐａｓｔＤＦＦ回路を通した場合の立ち上がりエッジ信号に対する同一の伝搬遅延を達成するために、２つの中継器が好ましい。図６ｂおよび６ｃに示される２つの回路は、図４ｄに示されるものと置き換える変形された処理ブロックを得るために組み合わされることが必要である。
最後に、図６ｄは変形された立ち上がりエッジ検出器を示す図であり、入力について全体的な低スイッチング閾値を得るために、相補型ＦＥＴ対が電圧閾値において変形されたものである。
上で説明されたスイッチング閾値ディスパリティ状態またはスイッチング閾値ディスパリティ技術を実現する他のオプションおよび技術がある。図７ａは、図６ｂに示されるものの代わりにｐｒｅｓｅｎｔＤＦＦに対して使用可能な高スイッチング閾値Ｃ２ＭＯＳ－ＤＦＦの実施形態を示す図であり、図７ｂは、図６ｃに示されるものの代わりにｐａｓｔＤＦＦに対して使用可能な中間スイッチング閾値Ｃ２ＭＯＳ－ＤＦＦの実施形態を示す図である。
さらに、処理ブロックにおける電力消費を削減するためにクロックゲーティングを利用可能である。そのような実施形態の一例を図８に示され、ここでは、クロック信号ｃｌｋおよび否定クロック信号ｎｃｌｋは、ホストデバイスによって生成されるＭａｉｎクロック信号を、処理ブロック回路からの様々な信号と組み合わせることによって得られる。これらの信号は：図４および図５に関連して論じられたリセット信号ｒｓｔ、要求信号ｒｅｑ、ｐａｓｔおよびｐｒｅｓｅｎｔ信号である。Ｍａｉｎクロック信号を要求信号と組み合わせることが、情報を含んでいる電子コンポーネントまたは電子コンポーネントのセットと関連付けられた処理ブロックのみがクロック制御されることを確実とする。Ｍａｉｎクロック信号をリセット信号と組み合わせると、情報を含んでいる電子コンポーネントと関連付けられているか否かに関わらず、すべての処理ブロックがリセットされることが可能になることを確実とする。Ｍａｉｎクロック信号をｐｒｅｓｅｎｔおよびｐａｓｔ信号と組み合わせると、立ち上がりエッジ信号が通過したとき、処理ブロックがもはやクロック制御されないことを確実にする。この後者のオプションは、許可信号としてパルスの代わりにスイッチングエッジ信号を有するという独自の利点である。
以上の説明は、許可信号として立ち上がりエッジ信号を用いて動作する、情報の転送を制御するためのデバイスの実施形態を示す。さらに上述したように、立ち下がりエッジ信号を代わりに使用されることが可能であり、すなわち、論理ローから論理ハイへの切換えの代わりに論理ハイから論理ローへの値の切換えも使用可能である。図４から図７に示される回路は、デバイスが、許可信号として立ち下がりエッジ信号を用いて動作するために、以下の方法で変形される必要がある：図４ｂにおいて、ＡＮＤゲートの後のトランジスタは、そのソースが以前は論理ロー値または接地に接続されており、今度は代わりに論理ハイ値に接続される。さらに、そのトランジスタのゲート上の信号は、反転されたｃｌｒ信号ｎｃｌｒである。図４ｃにおいて、ｎｓｋｉｐ０およびｎｓｋｉｐ１のための信号入力は入れ替えられるとともに、ｓｋｉｐ０およびｓｋｉｐ１のための信号入力も入れ替わる。立ち上がりエッジ信号の場合とは対照的に、ここではｒｓｔ＝１のとき、ｐｒｅｖ、ｎｅｘｔ、およびｐｒｅｓｅｎｔは１にリセットされなければならない。最後に、図４ｅの立ち上がりエッジ検出器は、ｐａｓｔ入力の代わりにＡＮＤゲートへのｐｒｅｓｅｎｔ入力を反転することによって、立ち下がりエッジ検出器に変形される。
これらの変形により、欠落障害が起こるシナリオは以下の通り要約して説明される（図５に関連して上で説明されたものと同様）：
ｔｉｍｅ＝ｔ： ０＜ｐｒｅｓｅｎｔ（ｍ）＜１，
ｐａｓｔ（ｍ）＝１，
ｓｅｌ（ｍ）＝０
ｔｉｍｅ＝ｔ＋１： ｐｒｅｓｅｎｔ（ｍ）＝０，
ｐａｓｔ（ｍ）＝０，
ｓｅｌ（ｍ）＜１
ｔｉｍｅ＝ｔ＋２： ｐｒｅｓｅｎｔ（ｍ）＝０，
ｐａｓｔ（ｍ）＝０，
ｓｅｌ（ｍ）＝０
さらに、衝突障害が起こるシナリオは、以下の通り要約して説明される（図５に関連して上で説明されたものと同様）：
ｔｉｍｅ＝ｔ： ０＜ｐｒｅｓｅｎｔ（ｍ）＜ｔ，
ｐａｓｔ（ｍ）＝１，
ｐｒｅｓｅｎｔ（ｎ）＝１，
ｐａｓｔ（ｎ）＝１，
ｓｅｌ（ｍ）＝０，
ｓｅｌ（ｎ）＝０
ｔｉｍｅ＝ｔ＋１： ｐｒｅｓｅｎｔ（ｍ）＝０，
ｐａｓｔ（ｍ）＝１，
ｐｒｅｓｅｎｔ（ｎ）＝０，
ｐａｓｔ（ｎ）＝１，
ｓｅｌ（ｍ）＝０／１，
ｓｅｌ（ｎ）＝０
ｔｉｍｅ＝ｔ＋２： ｐｒｅｓｅｎｔ（ｍ）＝０，
ｐａｓｔ（ｍ）＝０，
ｐｒｅｓｅｎｔ（ｎ）＝０，
ｐａｓｔ（ｎ）＝０，
ｓｅｌ（ｍ）＝１，
ｓｅｌ（ｎ）＝１
立ち下がりエッジ許可信号を用いた処理ブロックにおけるスイッチング閾値ディスパリティの実施は、以下の変形を除いて、図６に示されるものと同様とすることができる：図６ａ、６ｂおよび６ｄにおいて、低電圧閾値を有するトランジスタ（ＦＥＴ）は、高電圧閾値を有するトランジスタに置き換えられ、その逆も行われる。換言すると、「ｌｖｔ」および「ｈｖｔ」というラベルは図６ａ、６ｂおよび６ｄにおいて入れ替えられている。さらに、信号入力ｐｒｅｓｅｎｔおよびｐａｓｔも、図６ｄにおける立ち下がりエッジ検出器を得るために入れ替えられなければならない。
最後に、立ち下がりエッジ許可信号の状況において、ＤＦＦにおける直接的なスイッチング閾値ディスパリティの代替の実施は、図７ａにおいてすべての低電圧閾値トランジスタを高電圧閾値トランジスタと入れ替え、その逆も行うことによって、図７における回路と同様に実現されることが可能である。
１ 処理ブロックの第１のチェーン
１１ ｘエンコーダ
２ 処理ブロックの第２のチェーン
２１ ｙエンコーダ
３ 電子コンポーネントの２Ｄアレイ
４ 通信バス
５ 処理ブロック
５１ 第１のスキップパス中継器
５２ 第２のスキップパス中継器

Claims (14)

  1. 複数の電子コンポーネント（３）からの、通信バス（４）を通したホストデバイスへの情報の転送を制御するためのデバイスであって、複数の電子コンポーネント（３）に接続された処理ブロック（５）のチェーン（１、２）を備え、処理ブロック（５）のそれぞれは、複数の電子コンポーネント（３）のうちの１つまたは複数の電子コンポーネント（３）のうちの電子コンポーネントのセットと関連付けられ、情報の転送の過程で、許可信号が処理ブロック（５）のチェーン（１、２）中を伝搬し、許可信号が、転送されるべき情報値を含む電子コンポーネント（３）のうちの１つまたは電子コンポーネント（３）のセットのうちの１つと関連付けられた処理ブロック（５）に遭遇したときに、通信バス（４）を通したホストデバイスへの情報値の転送を実行するように、処理ブロック（５）は構成され、処理ブロック（５）は、処理ブロック（５）のチェーン（１、２）内での許可信号の伝搬ステータスから独立したクロック信号に従って処理ブロック（５）の処理を調整するように構成され、
    各処理ブロックが、許可信号が選択的に伝搬するためのサービスパスおよびスキップパスを備え、処理ブロックが、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられている場合に、許可信号がサービスパスを通って伝搬し、そうでなければスキップパスを通って伝搬する、デバイス。
  2. 処理ブロック（５）が、ホストデバイスから受信したクロック信号に従って処理ブロック（５）の処理を調整するように構成されることを特徴とする、請求項１に記載のデバイス。
  3. 転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられた処理ブロック中を、ホストデバイスから受信したクロック信号によって調整されて許可信号が伝搬されるように、処理ブロック（５）が構成されることを特徴とする、請求項１または２に記載のデバイス。
  4. クロック信号のクロックサイクル毎に、転送されるべき情報値を含む電子コンポーネントのうちの１つと関連付けられた最大１つの処理ブロック中を許可信号が伝搬されるように、処理ブロックが構成されることを特徴とする、請求項３に記載のデバイス。
  5. 許可信号がスイッチングエッジ信号であることを特徴とする、請求項１から４のいずれか一項に記載のデバイス。
  6. 各処理ブロックが、そのサービスパス内に、許可信号が伝搬可能なフリップフロップを備えることを特徴とする、請求項１から５のいずれか一項に記載のデバイス。
  7. 各処理ブロックが、そのサービスパス内に、直列に接続され、許可信号を検出するための基準値としてフリップフロップの出力値をとらえるように構成されたさらなるフリップフロップを備えることを特徴とする、請求項６に記載のデバイス。
  8. 処理ブロックのそれぞれが、相補型トランジスタの１つまたは複数の対を備えることを特徴とする、請求項１から７のいずれか一項に記載のデバイス。
  9. 相補型トランジスタの対のうちの少なくとも１つにおいて、トランジスタの一方がトランジスタの他方とは異なる閾値を有することを特徴とする、請求項８に記載のデバイス。
  10. 相補型トランジスタうちの前記少なくとも１つの対が、低閾値トランジスタおよび／または高閾値トランジスタを備えることを特徴とする、請求項９に記載のデバイス。
  11. 少なくとも１つの処理ブロックが、低スイッチング閾値を有する回路部と、高スイッチング閾値を有するさらなる回路部とを備えることを特徴とする、請求項１から１０のいずれか一項に記載のデバイス。
  12. それぞれが複数の電子コンポーネント（３）の電子コンポーネントの列と関連付けられた処理ブロックの第１のチェーン（１）と、それぞれが複数の電子コンポーネント（３）の電子コンポーネントの行と関連付けられた処理ブロックの第２のチェーン（２）とを特徴とし、許可信号が、電子コンポーネントの行と関連付けられた処理ブロックから電子コンポーネントの後続の行と関連付けられた処理ブロックへ、処理ブロックの第２のチェーン（２）中を伝搬され、電子コンポーネントの行毎に、許可信号が、電子コンポーネントの列と関連付けられた処理ブロックから電子コンポーネントの後続の列と関連付けられた処理ブロックへ、処理ブロックの第１のチェーン（１）中を伝搬されるように、処理ブロックの第１および第２のチェーンが構成される、請求項１から１１のいずれか一項に記載のデバイス。
  13. 通信バス（４）を通したホストデバイスへの情報値の転送を実行することが、情報値を含む電子コンポーネントに通信バス（４）へのアクセスを許可し、情報値を含む電子コンポーネントの識別子をホストへ送信することによって行われることを特徴とする、請求項１から１２のいずれか一項に記載のデバイス。
  14. 複数の電子コンポーネント（３）からの、通信バス（４）を通したホストデバイスへの情報の転送を制御するための方法であって、処理ブロック（５）のチェーン（１、２）において、処理ブロックのそれぞれは、複数の電子コンポーネントのうちの１つまたは複数の電子コンポーネント（３）のうちの電子コンポーネントのセットと関連付けられ、情報の転送の過程で、許可信号が処理ブロックのチェーン（１、２）中を伝搬し、許可信号が、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられた処理ブロックに遭遇したときに、情報値は通信バス（４）を通してホストデバイスへ転送され、処理ブロックの処理は、処理ブロック（５）のチェーン（１、２）内での許可信号の伝搬ステータスから独立したクロック信号に従って調整され、
    各処理ブロックが、許可信号が選択的に伝搬するためのサービスパスおよびスキップパスを備え、処理ブロックが、転送されるべき情報値を含む電子コンポーネントのうちの１つまたは電子コンポーネントのセットのうちの１つと関連付けられている場合に、許可信号がサービスパスを通って伝搬し、そうでなければスキップパスを通って伝搬する、方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3962069B1 (en) 2020-08-31 2024-10-16 IniVation AG Event sensor and method for generating a signal stream comprising event data
EP4064686B1 (en) 2021-03-22 2024-05-01 IniVation AG Event sensor and method for producing a signal stream of event data

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140125994A1 (en) 2012-11-02 2014-05-08 Tae Chan Kim Motion sensor array device and depth sensing system and methods of using the same
JP2015015608A (ja) 2013-07-05 2015-01-22 キヤノン株式会社 走査回路、光電変換装置、および撮像システム
WO2015036592A1 (en) 2013-09-16 2015-03-19 Chronocam Dynamic, single photodiode pixel circuit and operating method thereof
JP2017085549A (ja) 2015-10-30 2017-05-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 記憶装置とその記憶方法及びビジョンセンサの動作方法、並びにコンピュータ読出可能記録媒体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458357A (en) * 1981-08-17 1984-07-03 Basic Four Corporation Circuit board identity generator
US5051985A (en) * 1988-10-28 1991-09-24 International Business Machines Corporation Contention resolution in a communications ring
US5404556A (en) 1992-06-15 1995-04-04 California Institute Of Technology Apparatus for carrying out asynchronous communication among integrated circuits
US6311284B1 (en) * 1999-03-15 2001-10-30 Advanced Micro Devices, Inc. Using an independent clock to coordinate access to registers by a peripheral device and a host system
JP2006317828A (ja) * 2005-05-16 2006-11-24 Mitsubishi Electric Corp 表示装置およびタイミングコントローラ
EP1772808B1 (fr) 2005-10-04 2009-07-08 CSEM Centre Suisse d'Electronique et de Microtechnique SA Recherche et Développement Dispositif et procédé de lecture d'informations dans un ensemble de composants électroniques reliés à un bus de communication, appliqué à la lecture d'une matrice de pixels
US7436217B2 (en) * 2006-06-27 2008-10-14 Allegro Microsystems, Inc. Methods and apparatus for serially connected devices
TWI423033B (zh) * 2009-12-22 2014-01-11 Ind Tech Res Inst 可串接之序列匯流排卡裝置及其管理方法及串接方法
US10579580B2 (en) * 2013-12-18 2020-03-03 Qorvo Us, Inc. Start of sequence detection for one wire bus
JP6424448B2 (ja) * 2014-03-28 2018-11-21 株式会社ソシオネクスト 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140125994A1 (en) 2012-11-02 2014-05-08 Tae Chan Kim Motion sensor array device and depth sensing system and methods of using the same
JP2015015608A (ja) 2013-07-05 2015-01-22 キヤノン株式会社 走査回路、光電変換装置、および撮像システム
WO2015036592A1 (en) 2013-09-16 2015-03-19 Chronocam Dynamic, single photodiode pixel circuit and operating method thereof
JP2017085549A (ja) 2015-10-30 2017-05-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 記憶装置とその記憶方法及びビジョンセンサの動作方法、並びにコンピュータ読出可能記録媒体

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