JP7165328B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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本明細書で開示する技術は、半導体装置および半導体装置の製造方法に関する。 The technology disclosed in this specification relates to a semiconductor device and a method for manufacturing a semiconductor device.

特許文献１には、窒化物半導体上にゲート絶縁膜を有する半導体装置が開示されている。この半導体装置において、ゲート絶縁膜は酸化アルミニウムと酸化シリコンとを含む混合膜である。 Patent Document 1 discloses a semiconductor device having a gate insulating film on a nitride semiconductor. In this semiconductor device, the gate insulating film is a mixed film containing aluminum oxide and silicon oxide.

特開２０１７－２１６３９３JP 2017-216393

一般的に、ゲート絶縁膜が酸化アルミニウムのみを含む場合における窒化物半導体とゲート絶縁膜の界面近傍の欠陥準位は、ゲート絶縁膜が酸化シリコンのみを含む場合における窒化物半導体とゲート絶縁膜の界面近傍の欠陥準位よりも多くなる。窒化物半導体とゲート絶縁膜の界面近傍における欠陥準位が多い程、ゲート閾値電圧の再現性が低下する。また、酸化アルミニウムのみを含むゲート絶縁膜の誘電率は、酸化シリコンのみを含むゲート絶縁膜の誘電率よりも大きい。誘電率が小さい程、一定のゲート電圧に対して、反転層の濃度が低下し、チャネル抵抗が増加する。 In general, the defect level in the vicinity of the interface between the nitride semiconductor and the gate insulating film when the gate insulating film contains only aluminum oxide is the same as that between the nitride semiconductor and the gate insulating film when the gate insulating film contains only silicon oxide. It becomes more than the defect level near the interface. As the number of defect levels near the interface between the nitride semiconductor and the gate insulating film increases, the reproducibility of the gate threshold voltage decreases. A gate insulating film containing only aluminum oxide has a higher dielectric constant than a gate insulating film containing only silicon oxide. The lower the dielectric constant, the lower the concentration of the inversion layer and the higher the channel resistance for a given gate voltage.

特許文献１の半導体装置では、ゲート絶縁膜が酸化アルミニウムと酸化シリコンとを含んでいる。このため、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、窒化物半導体とゲート絶縁膜の界面近傍における欠陥準位が低減される。従って、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、ゲート閾値電圧の再現性が高い。また、ゲート絶縁膜が酸化シリコンのみを含んでいる場合と比較して、ゲート絶縁膜全体の誘電率が高い。従って、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、一定のゲート電圧に対するチャネル抵抗が低い。 In the semiconductor device of Patent Document 1, the gate insulating film contains aluminum oxide and silicon oxide. Therefore, the defect level near the interface between the nitride semiconductor and the gate insulating film is reduced as compared with the case where the gate insulating film contains only aluminum oxide. Therefore, compared with the case where the gate insulating film contains only aluminum oxide, the reproducibility of the gate threshold voltage is high. In addition, the dielectric constant of the entire gate insulating film is higher than when the gate insulating film contains only silicon oxide. Therefore, compared with the case where the gate insulating film contains only aluminum oxide, the channel resistance with respect to a constant gate voltage is low.

半導体装置の性能を向上させるために、ゲート閾値電圧の再現性、及び、ゲート絶縁膜の誘電率をより高めることが望まれる。しかしながら、特許文献１の半導体装置では、ゲート閾値電圧の再現性を高めるために、ゲート絶縁膜におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比を高めると、ゲート絶縁膜の誘電率が低下してしまう。また、ゲート絶縁膜の誘電率を高めるために、ゲート絶縁膜におけるシリコン原子とアルミニウム原子の総和におけるアルミニウム原子の混合比を高めると、ゲート閾値電圧の再現性が低下してしまう。従って、ゲート閾値電圧の再現性、及び、ゲート絶縁膜の誘電率をより高めることが困難である。 In order to improve the performance of semiconductor devices, it is desired to further improve the reproducibility of the gate threshold voltage and the dielectric constant of the gate insulating film. However, in the semiconductor device of Patent Document 1, increasing the mixing ratio of silicon atoms in the total sum of silicon atoms and aluminum atoms in the gate insulating film in order to improve the reproducibility of the gate threshold voltage reduces the dielectric constant of the gate insulating film. Resulting in. Further, if the mixing ratio of aluminum atoms in the total sum of silicon atoms and aluminum atoms in the gate insulating film is increased in order to increase the dielectric constant of the gate insulating film, the reproducibility of the gate threshold voltage is lowered. Therefore, it is difficult to improve the reproducibility of the gate threshold voltage and the dielectric constant of the gate insulating film.

本明細書では、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる半導体装置を提供することを目的とする。 An object of the present specification is to provide a semiconductor device capable of suppressing variations in gate threshold voltage and increasing a dielectric constant.

本明細書で開示する半導体装置の一実施形態は、窒化物半導体上に設けられたゲート絶縁膜を有する半導体装置である。前記ゲート絶縁膜は、前記窒化物半導体上に設けられており、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられている第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の第１の混合比よりも小さい、前記第２のゲート絶縁層と、を備える。 One embodiment of the semiconductor device disclosed in this specification is a semiconductor device having a gate insulating film provided on a nitride semiconductor. The gate insulating film is provided on the nitride semiconductor, and includes a first gate insulating layer containing aluminum oxide and silicon oxide, and a second gate provided on the first gate insulating layer. The insulating layer contains aluminum oxide and silicon oxide, and a second mixture ratio of silicon atoms in the sum of silicon atoms and aluminum atoms in the second gate insulating layer is silicon in the first gate insulating layer. and the second gate insulating layer being smaller than a first mixing ratio of silicon atoms in the sum of atoms and aluminum atoms.

上記の構成では、ゲート絶縁膜は、第１のゲート絶縁層と第２のゲート絶縁層とを備える。そして、第１のゲート絶縁層は、窒化物半導体上に設けられている。このため、第１のゲート絶縁層における第１の混合比を調整することで、窒化物半導体と第１のゲート絶縁層の界面近傍における欠陥準位を低減することができる。また、上記の半導体装置では、第２のゲート絶縁層における第２の混合比は、第１のゲート絶縁層における第１の混合比よりも小さい。従って、第１のゲート絶縁層及び第２のゲート絶縁層を含むゲート絶縁膜全体におけるリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比は、ゲート絶縁膜全体における混合比が第１の混合比である場合よりも小さくなる。従って、ゲート絶縁膜全体における混合比が第１の混合比である場合よりも、ゲート絶縁膜全体の誘電率を高めることができる。従って、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。 In the above configuration, the gate insulating film includes the first gate insulating layer and the second gate insulating layer. The first gate insulating layer is provided on the nitride semiconductor. Therefore, by adjusting the first mixture ratio in the first gate insulating layer, the defect level in the vicinity of the interface between the nitride semiconductor and the first gate insulating layer can be reduced. Further, in the above semiconductor device, the second mixture ratio in the second gate insulating layer is smaller than the first mixture ratio in the first gate insulating layer. Therefore, the mixing ratio of silicon atoms in the sum of silicon atoms and aluminum atoms in the entire gate insulating film including the first gate insulating layer and the second gate insulating layer is the first mixing ratio in the entire gate insulating film. is smaller than when . Therefore, the dielectric constant of the entire gate insulating film can be made higher than when the mixing ratio of the entire gate insulating film is the first mixing ratio. Therefore, it is possible to suppress variations in the gate threshold voltage and increase the dielectric constant.

第１の混合比は、２０％以上であってもよい。効果の詳細は実施例で説明する。 The first mixing ratio may be 20% or more. Details of the effect will be described in Examples.

第１のゲート絶縁層と第２のゲート絶縁層が積層されている方向における第１のゲート絶縁層の膜厚は、５ｎｍ以上であってもよい。効果の詳細は実施例で説明する。 The film thickness of the first gate insulating layer in the direction in which the first gate insulating layer and the second gate insulating layer are stacked may be 5 nm or more. Details of the effect will be described in Examples.

第２の混合比は、１３％以上であってもよい。効果の詳細は実施例で説明する。 The second mixing ratio may be 13% or more. Details of the effect will be described in Examples.

本明細書が開示する半導体装置の製造方法は、窒化物半導体上に、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層を成膜する工程と、前記第１のゲート絶縁層上に、第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層を成膜する工程と、前記窒化物半導体上に積層されている前記第１のゲート絶縁層と前記第２のゲート絶縁層とを熱処理する工程と、備える。効果の詳細は実施例で説明する。 A method for manufacturing a semiconductor device disclosed in the present specification includes the steps of forming a first gate insulating layer containing aluminum oxide and silicon oxide on a nitride semiconductor; The second gate insulating layer contains aluminum oxide and silicon oxide, and the second mixture ratio, which is the proportion of silicon atoms in the total sum of silicon atoms and aluminum atoms in the second gate insulating layer, is depositing the second gate insulating layer having a ratio of silicon atoms in the sum of silicon atoms and aluminum atoms in one gate insulating layer, which is smaller than a first mixing ratio, and stacking the second gate insulating layer on the nitride semiconductor. and heat-treating the first gate insulating layer and the second gate insulating layer. Details of the effect will be described in Examples.

第１実施例の半導体装置の要部断面図を模式的に示す。1 schematically shows a cross-sectional view of a main part of a semiconductor device according to a first embodiment; FIG. 第１実施例の半導体装置の製造方法を示すフローチャートである。4 is a flow chart showing a method of manufacturing the semiconductor device of the first embodiment; 第１実施例の半導体装置の製造工程を示す図である。4A to 4C are diagrams showing a manufacturing process of the semiconductor device of the first embodiment; FIG. 第１実施例の半導体装置の製造工程を示す図である。4A to 4C are diagrams showing a manufacturing process of the semiconductor device of the first embodiment; FIG. 熱処理前における窒化物半導体と第１ゲート絶縁層の界面近傍の準位を示す図である。FIG. 4 is a diagram showing levels near the interface between the nitride semiconductor and the first gate insulating layer before heat treatment; 熱処理後における窒化物半導体と第１ゲート絶縁層の界面近傍の準位を示す図である。FIG. 4 is a diagram showing levels near the interface between the nitride semiconductor and the first gate insulating layer after heat treatment; ゲート絶縁層中の混合比とゲート絶縁層中のＳｉ－Ｏ－Ｓｉ結合の割合の相関図である。4 is a correlation diagram between the mixing ratio in the gate insulating layer and the proportion of Si—O—Si bonds in the gate insulating layer; FIG. 第２実施例の半導体装置の要部断面図を模式的に示す。FIG. 4 schematically shows a cross-sectional view of a main part of a semiconductor device according to a second embodiment; 第３実施例の半導体装置の要部断面図を模式的に示す。FIG. 10 schematically shows a cross-sectional view of a main part of a semiconductor device according to a third embodiment; 第４実施例の半導体装置の要部断面図を模式的に示す。FIG. 11 schematically shows a cross-sectional view of a main part of a semiconductor device according to a fourth embodiment; 第５実施例の半導体装置の要部断面図を模式的に示す。FIG. 12 schematically shows a cross-sectional view of a main part of a semiconductor device according to a fifth embodiment; 第６実施例の半導体装置の要部断面図を模式的に示す。FIG. 12 schematically shows a cross-sectional view of a main part of a semiconductor device according to a sixth embodiment;

（第１実施例）
（半導体装置１の構造）
図１の要部断面図に示されるように、半導体装置１は、横型のＭＯＳＦＥＴである。半導体装置１は、半導体基板１０、窒化物半導体２０、ドレイン電極３２、ソース電極３４、及び、絶縁ゲート４０を備えている。 (First embodiment)
(Structure of semiconductor device 1)
As shown in the cross-sectional view of the main part of FIG. 1, the semiconductor device 1 is a horizontal MOSFET. The semiconductor device 1 includes a semiconductor substrate 10 , a nitride semiconductor 20 , a drain electrode 32 , a source electrode 34 and an insulating gate 40 .

半導体基板１０は、窒化物半導体２０の下地基板であり、窒化物半導体２０が結晶成長可能な組成の材料で構成されている。半導体基板１０は、いわゆる窒化物半導体基板であり、例えばＧａＮの単結晶基板である。 The semiconductor substrate 10 is a base substrate for the nitride semiconductor 20 and is made of a material having a composition that allows the nitride semiconductor 20 to crystal grow. The semiconductor substrate 10 is a so-called nitride semiconductor substrate, such as a GaN single crystal substrate.

窒化物半導体２０は、半導体基板１０の表面上に設けられている。窒化物半導体２０は、ＧａＮの単結晶からなる。窒化物半導体２０は、ｐ型のボディ領域２２、ｎ＋型のドレイン領域２４、及び、ｎ＋型のソース領域２６を有している。 Nitride semiconductor 20 is provided on the surface of semiconductor substrate 10 . The nitride semiconductor 20 is made of a GaN single crystal. The nitride semiconductor 20 has a p-type body region 22 , an n + -type drain region 24 and an n + -type source region 26 .

ボディ領域２２は、ＧａＮのエピ成長層であり、ドレイン領域２４とソース領域２６を隔てるように設けられている。ドレイン領域２４は、ボディ領域２２上に設けられており、窒化物半導体２０の表層部の一部に設けられており、窒化物半導体２０の表面に露出している。ドレイン領域２４は、窒化物半導体２０の表面上の一部に設けられているドレイン電極３２にオーミック接触している。ソース領域２６は、ボディ領域２２上に設けられており、窒化物半導体２０の表層部の一部に設けられており、窒化物半導体２０の表面に露出している。ソース領域２６は、窒化物半導体２０の表面上の一部に設けられているソース電極３４にオーミック接触している。このように、ボディ領域２２の一部は、ドレイン領域２４とソース領域２６の間に配置されており、窒化物半導体２０の表面に露出している。なお、ボディ領域２２は、ｐ型に代えてｉ型であってもよい。 The body region 22 is an epitaxial growth layer of GaN and is provided so as to separate the drain region 24 and the source region 26 . The drain region 24 is provided on the body region 22 , is provided on a part of the surface layer of the nitride semiconductor 20 , and is exposed on the surface of the nitride semiconductor 20 . The drain region 24 is in ohmic contact with a drain electrode 32 provided partially on the surface of the nitride semiconductor 20 . The source region 26 is provided on the body region 22 , is provided in part of the surface layer portion of the nitride semiconductor 20 , and is exposed to the surface of the nitride semiconductor 20 . The source region 26 is in ohmic contact with a source electrode 34 provided partially on the surface of the nitride semiconductor 20 . Thus, part of the body region 22 is arranged between the drain region 24 and the source region 26 and exposed to the surface of the nitride semiconductor 20 . Body region 22 may be i-type instead of p-type.

絶縁ゲート４０は、ドレイン領域２４とソース領域２６の間に位置するボディ領域２２に対向するように、窒化物半導体２０の表面上に設けられており、ゲート絶縁膜４２及びゲート電極４４を有している。ゲート絶縁膜４２は、窒化物半導体２０（詳細にはボディ領域２２）の表面に接しており、窒化物半導体２０とゲート電極４４の間に配置されている。ゲート絶縁膜４２は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを有している。第１のゲート絶縁層４２ａは、窒化物半導体２０の表面上に設けられており、酸化アルミニウム（Ａｌ２Ｏ３）と酸化シリコン（ＳｉＯ２）とを含む。第１のゲート絶縁層４２ａにおいて、第１のゲート絶縁層４２ａにおけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比は、５０％である。第１ゲート絶縁膜の膜厚ｔ１は、１０ｎｍである。第２のゲート絶縁層４２ｂは、第１のゲート絶縁層４２ａ上に設けられており、酸化アルミニウム（Ａｌ２Ｏ３）と酸化シリコン（ＳｉＯ２）とを含む。第２のゲート絶縁層４２ｂにおいて、第２のゲート絶縁層４２ｂにおけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比は、１５％である。即ち、第２の混合比は、第１の混合比よりも小さい。ゲート電極４４は、ゲート絶縁膜４２（詳細には第２のゲート絶縁層４２ｂ）上に設けられている。ゲート電極４４は、ゲート絶縁膜４２を介してドレイン領域２４とソース領域２６の間に位置するボディ領域２２に対向している。ゲート電極４４は、例えばアルミニウムである。 The insulated gate 40 is provided on the surface of the nitride semiconductor 20 so as to face the body region 22 located between the drain region 24 and the source region 26, and has a gate insulating film 42 and a gate electrode 44. ing. The gate insulating film 42 is in contact with the surface of the nitride semiconductor 20 (specifically, the body region 22 ) and arranged between the nitride semiconductor 20 and the gate electrode 44 . The gate insulating film 42 has a first gate insulating layer 42a and a second gate insulating layer 42b. The first gate insulating layer 42a is provided on the surface of the nitride semiconductor 20 and contains aluminum oxide (Al 2 O 3 ) and silicon oxide (SiO 2 ). In the first gate insulating layer 42a, the first mixing ratio, which is the proportion of silicon atoms in the total sum of silicon atoms and aluminum atoms in the first gate insulating layer 42a, is 50%. The film thickness t1 of the first gate insulating film is 10 nm. The second gate insulating layer 42b is provided on the first gate insulating layer 42a and contains aluminum oxide (Al 2 O 3 ) and silicon oxide (SiO 2 ). In the second gate insulating layer 42b, the second mixing ratio, which is the proportion of silicon atoms in the total sum of silicon atoms and aluminum atoms in the second gate insulating layer 42b, is 15%. That is, the second mixing ratio is smaller than the first mixing ratio. The gate electrode 44 is provided on the gate insulating film 42 (specifically, the second gate insulating layer 42b). The gate electrode 44 faces the body region 22 located between the drain region 24 and the source region 26 with the gate insulating film 42 interposed therebetween. The gate electrode 44 is, for example, aluminum.

次に、半導体装置１の動作を説明する。ゲート電極４４にオン電圧が印加されると、ゲート絶縁膜４２の下方のボディ領域２２に反転層が形成される。これにより、ドレイン電極３２に接続するドレイン領域２４とソース電極３４に接続するソース領域２６が反転層を介して接続され、ドレイン電極３２とソース電極３４が導通する。以下では、ドレイン電極３２とソース電極３４との間の導通が開始される際に、ゲート電極４４に印加される電圧をゲート閾値電圧と呼ぶ。 Next, operation of the semiconductor device 1 will be described. When an ON voltage is applied to the gate electrode 44 , an inversion layer is formed in the body region 22 below the gate insulating film 42 . As a result, the drain region 24 connected to the drain electrode 32 and the source region 26 connected to the source electrode 34 are connected via the inversion layer, and the drain electrode 32 and the source electrode 34 are electrically connected. Hereinafter, the voltage applied to the gate electrode 44 when conduction between the drain electrode 32 and the source electrode 34 is started is called a gate threshold voltage.

（半導体装置１の製造方法）
図２～図４を参照して、半導体装置１の製造方法について説明する。図２のフローチャートのステップＳ１において、窒化物半導体形成工程が行われる。具体的には、ＧａＮの単結晶基板である半導体基板１０を用意し、周知の有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いて、半導体基板１０上に、２～４μｍ程度の窒化物半導体２０を成長させる。 (Manufacturing method of semiconductor device 1)
A method for manufacturing the semiconductor device 1 will be described with reference to FIGS. In step S1 of the flowchart of FIG. 2, a nitride semiconductor forming step is performed. Specifically, a semiconductor substrate 10, which is a GaN single crystal substrate, is prepared, and a well-known metal organic chemical vapor deposition (MOCVD) method is used to deposit a thickness of about 2 to 4 μm on the semiconductor substrate 10. of nitride semiconductor 20 is grown.

ステップＳ２において、窒化物半導体２０に、ドレイン領域２４及びソース領域２６を形成する（ドレイン領域、ソース領域形成工程）。具体的には、周知のフォトリソグラフィー技術及びドライエッチング加工を用いて、窒化物半導体２０上に、ドレイン領域２４及びソース領域２６が開口しているマスクを加工する。次いで、マスクを介してＳｉイオンを注入する。次いで、窒化物半導体２０上のマスクを除去し、窒化物半導体２０上に、保護膜（例えば、ＳｉＯ２、ＡｌＮ膜）を成膜し、窒素中において、熱処理する。これにより、窒化物半導体２０に注入されたＳｉイオンが活性化され、ドレイン領域２４及びソース領域２６が形成される。その後、窒化物半導体２０上の保護膜を除去する。 In step S2, the drain region 24 and the source region 26 are formed in the nitride semiconductor 20 (drain region and source region forming process). Specifically, a well-known photolithographic technique and dry etching process are used to process a mask in which the drain region 24 and the source region 26 are opened on the nitride semiconductor 20 . Si ions are then implanted through a mask. Next, the mask on the nitride semiconductor 20 is removed, a protective film (eg, SiO 2 , AlN film) is formed on the nitride semiconductor 20, and heat treatment is performed in nitrogen. This activates the Si ions implanted into the nitride semiconductor 20 to form the drain region 24 and the source region 26 . After that, the protective film on the nitride semiconductor 20 is removed.

ステップＳ３において、窒化物半導体２０の表面に形成される酸化膜（ＧａＯ膜）を洗浄する（表面洗浄工程）。表面洗浄工程では、希フッ酸（ＤＨＦ）が利用される。 In step S3, the oxide film (GaO film) formed on the surface of the nitride semiconductor 20 is cleaned (surface cleaning step). Dilute hydrofluoric acid (DHF) is used in the surface cleaning process.

ステップＳ４において、原子層堆積法（ＡＬＤ法）を利用して、窒化物半導体２０上に、第１のゲート絶縁層４２ａを成膜する（第１成膜工程）。原子層堆積法では、酸化アルミニウム（Ａｌ２Ｏ３）層を成膜する工程（酸化アルミニウム成膜工程）と、酸化シリコン（ＳｉＯ２）層を成膜する工程（酸化シリコン成膜工程）と、が行われる。第１成膜工程では、第１のゲート絶縁層４２ａにおける混合比が第１の混合比（５０％）となるように、酸化アルミニウム成膜工程のサイクル数と酸化シリコン成膜工程のサイクル数とを調整する。これにより、図３に示す構造が形成される。なお、変形例では、第１のゲート絶縁層４２ａは、化学気相堆積法（ＣＶＤ法）やスパッタリング法等の公知の方法を用いて成膜されてもよい。この時点において、第１のゲート絶縁層４２ａ内の一部の酸化アルミニウムには、酸素空孔が生じている。即ち、第１のゲート絶縁層４２ａ中の一部の酸化アルミニウムは、Ａｌ－Ａｌ結合を有する。第１のゲート絶縁層４２ａ中に酸化アルミニウムの酸素空孔の影響で、図５に示すように、窒化物半導体２０とゲート絶縁膜４２（詳細には第１のゲート絶縁層４２ａ）の界面近傍における価電子帯ＶＢと伝導体ＣＢとの間の禁制帯ＦＢ中に欠陥準位ＤＬが存在する。 In step S4, the atomic layer deposition method (ALD method) is used to form the first gate insulating layer 42a on the nitride semiconductor 20 (first film formation step). In the atomic layer deposition method, a step of forming an aluminum oxide (Al 2 O 3 ) layer (aluminum oxide forming step), a step of forming a silicon oxide (SiO 2 ) layer (a silicon oxide forming step), is done. In the first film formation process, the number of cycles of the aluminum oxide film formation process and the number of cycles of the silicon oxide film formation process are set so that the mixture ratio in the first gate insulating layer 42a becomes the first mixture ratio (50%). to adjust. This forms the structure shown in FIG. In addition, in a modification, the first gate insulating layer 42a may be formed using a known method such as a chemical vapor deposition method (CVD method) or a sputtering method. At this point, oxygen vacancies are generated in a portion of the aluminum oxide in the first gate insulating layer 42a. That is, part of the aluminum oxide in the first gate insulating layer 42a has Al--Al bonds. Due to the influence of oxygen vacancies of aluminum oxide in the first gate insulating layer 42a, as shown in FIG. A defect level DL exists in the forbidden band FB between the valence band VB and the conductor CB in .

ステップＳ５において、原子層堆積法を利用して、第１のゲート絶縁層４２ａ上に、第２のゲート絶縁層４２ｂを成膜する（第２成膜工程）。第２成膜工程では、第２のゲート絶縁層４２ｂにおける混合比が第２の混合比（１５％）となるように、酸化アルミニウム成膜工程のサイクル数と酸化シリコン成膜工程のサイクル数とを調整する。これにより、図４に示す構造が形成される。なお、第２のゲート絶縁層４２ｂ内の一部の酸化アルミニウムにも、酸素空孔が生じている。 In step S5, the atomic layer deposition method is used to form the second gate insulating layer 42b on the first gate insulating layer 42a (second film forming step). In the second film formation process, the number of cycles of the aluminum oxide film formation process and the number of cycles of the silicon oxide film formation process are adjusted so that the mixture ratio in the second gate insulating layer 42b becomes the second mixture ratio (15%). to adjust. This forms the structure shown in FIG. Oxygen vacancies are also generated in part of the aluminum oxide in the second gate insulating layer 42b.

ステップＳ６において、熱処理が行われる（熱処理工程）。熱処理の条件は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを含むゲート絶縁膜４２中のＡｌ－Ａｌ結合と、当該Ａｌ－Ａｌ結合に隣接するＳｉ－Ｏ－Ｓｉ結合が反応するように、調整される。本実施例では、３ｅＶ以上のエネルギーが与えられるように、熱処理の条件が設定される。これにより、ゲート絶縁膜４２全体において、Ａｌ－Ａｌ結合と、当該Ａｌ－Ａｌ結合に隣接するＳｉ－Ｏ－Ｓｉ結合が反応し、Ａｌ－Ｏ－Ａｌ結合及びＳｉ－Ｓｉ結合が形成される。本実施例では、第１のゲート絶縁層４２ａにおける第１の混合比は５０％であり、第２の混合比は１５％である。この場合、第１のゲート絶縁層４２ａでは、第２のゲート絶縁層４２ｂと比較して、多くのＡｌ－Ａｌ結合がＡｌ－Ｏ－Ａｌ結合に変化する。なお、Ｓｉ－Ｏ－Ｓｉ結合がＳｉ－Ｓｉ結合に変化することで、酸化シリコンに酸素空孔が生じる。しかしながら、酸化シリコンに酸素空孔が生じても、禁制帯ＦＢ中に欠陥準位ＤＬを生じない。このため、第１のゲート絶縁層４２ａ中の酸化アルミニウムの酸素空孔が低減することで、図６に示すように、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくなる。 In step S6, heat treatment is performed (heat treatment step). The heat treatment conditions are such that Al—Al bonds in the gate insulating film 42 including the first gate insulating layer 42a and the second gate insulating layer 42b and Si—O—Si bonds adjacent to the Al—Al bonds are formed. adjusted to respond. In this embodiment, the heat treatment conditions are set so that an energy of 3 eV or more is applied. As a result, the Al--Al bond reacts with the Si--O--Si bond adjacent to the Al--Al bond in the entire gate insulating film 42 to form an Al--O--Al bond and a Si--Si bond. In this embodiment, the first mixture ratio in the first gate insulating layer 42a is 50% and the second mixture ratio is 15%. In this case, more Al--Al bonds change to Al--O--Al bonds in the first gate insulating layer 42a than in the second gate insulating layer 42b. Oxygen vacancies are generated in silicon oxide by changing Si--O--Si bonds to Si--Si bonds. However, even if oxygen vacancies are generated in silicon oxide, no defect level DL is generated in the forbidden band FB. Therefore, the number of oxygen vacancies in aluminum oxide in the first gate insulating layer 42a is reduced, and as shown in FIG. 6, the defect level DL does not exist in the forbidden band FB.

ステップＳ７において、ゲート絶縁膜４２上に、ゲート電極４４を形成する（ゲート電極形成工程）。次いで、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、絶縁ゲート４０以外の領域に形成されているＡｌ層を除去する。これにより、ゲート電極４４が形成される。 In step S7, the gate electrode 44 is formed on the gate insulating film 42 (gate electrode forming step). Next, the Al layer formed in the regions other than the insulating gate 40 is removed using a well-known photolithographic technique and dry etching process. Thereby, the gate electrode 44 is formed.

ステップＳ８において、窒化物半導体２０上に、ドレイン電極３２及びソース電極３４を形成する（ドレイン電極、ソース電極形成工程）。具体的には、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、ドレイン電極３２及びソース電極３４を形成する領域のゲート絶縁膜４２を除去する。次いで、Ｔｉ層及びＡｌ層の積層膜を成膜する。次いで、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、Ｔｉ層およびＡｌ層を、ドレイン電極３２及びソース電極３４に加工する。次いで、窒素中で熱処理を行う。これにより、図１に示す半導体装置１が形成される。 In step S8, the drain electrode 32 and the source electrode 34 are formed on the nitride semiconductor 20 (drain electrode, source electrode forming step). Specifically, the gate insulating film 42 in the regions where the drain electrode 32 and the source electrode 34 are to be formed is removed using a well-known photolithographic technique and dry etching. Next, a laminated film of a Ti layer and an Al layer is formed. Next, the Ti layer and the Al layer are processed into the drain electrode 32 and the source electrode 34 using well-known photolithography technology and dry etching. A heat treatment is then performed in nitrogen. Thereby, the semiconductor device 1 shown in FIG. 1 is formed.

（本実施例の効果）
一般的に、ＭＯＳＦＥＴ等の半導体装置では、ゲート閾値電圧の再現性が高く、かつ、ゲート絶縁膜４２の誘電率が高いことが望ましい。ゲート閾値電圧の再現性は、窒化物半導体２０とゲート絶縁膜４２の界面近傍における価電子帯ＶＢと伝導体ＣＢとの間の禁制帯ＦＢ中の欠陥準位ＤＬに依存する。禁制帯ＦＢ中に欠陥準位ＤＬが存在すると、電子、ホールが捕獲され得る。このため、禁制帯ＦＢ中に欠陥準位ＤＬが存在すると、ゲート絶縁膜４２に帯電が生じ、この結果、ゲート閾値電圧の変動が引き起こされる。従って、ゲート電圧の再現性を高めるためには、禁制帯ＦＢ中における欠陥準位ＤＬを低減する必要がある。また、ゲート絶縁膜の誘電率が小さい程、一定のゲート電圧に対して、反転層の濃度が低下し、チャネル抵抗が増加する。従って、一定のゲート電圧に対するチャネル抵抗を低減させるためには、ゲート絶縁膜の誘電率を高くする必要がある。 (Effect of this embodiment)
Generally, in a semiconductor device such as a MOSFET, it is desirable that the reproducibility of the gate threshold voltage is high and the dielectric constant of the gate insulating film 42 is high. The reproducibility of the gate threshold voltage depends on the defect level DL in the forbidden band FB between the valence band VB and the conductor CB near the interface between the nitride semiconductor 20 and the gate insulating film 42 . If the defect level DL exists in the forbidden band FB, electrons and holes can be captured. Therefore, if the defect level DL exists in the forbidden band FB, the gate insulating film 42 is charged, and as a result, the gate threshold voltage fluctuates. Therefore, in order to improve the reproducibility of the gate voltage, it is necessary to reduce the defect level DL in the forbidden band FB. Also, the smaller the dielectric constant of the gate insulating film, the lower the concentration of the inversion layer and the higher the channel resistance with respect to a constant gate voltage. Therefore, in order to reduce the channel resistance for a given gate voltage, it is necessary to increase the dielectric constant of the gate insulating film.

そこで、本実施例の半導体装置１では、ゲート絶縁膜４２は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを備えている。そして、第１のゲート絶縁層４２ａが、窒化物半導体２０上に設けられている。このため、第１のゲート絶縁層４２ａにおける第１の混合比を調整することで、窒化物半導体２０と第１のゲート絶縁層４２ａの界面近傍における禁制帯ＦＢ中の欠陥準位ＤＬを低減することができる。また、本実施例の半導体装置１では、第２のゲート絶縁層４２ｂにおける第２の混合比は、第１のゲート絶縁層４２ａにおける第１の混合比よりも小さい。従って、第１のゲート絶縁層４２ａ及び第２のゲート絶縁層４２ｂを含むゲート絶縁膜４２全体におけるリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比は、ゲート絶縁膜４２全体における混合比が第１の混合比である場合よりも小さくなる。従って、ゲート絶縁膜４２全体における混合比が第１の混合比である場合よりも、ゲート絶縁膜４２全体の誘電率を高めることができる。従って、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。 Therefore, in the semiconductor device 1 of this embodiment, the gate insulating film 42 includes a first gate insulating layer 42a and a second gate insulating layer 42b. A first gate insulating layer 42 a is provided on the nitride semiconductor 20 . Therefore, by adjusting the first mixture ratio in the first gate insulating layer 42a, the defect level DL in the forbidden band FB near the interface between the nitride semiconductor 20 and the first gate insulating layer 42a is reduced. be able to. Moreover, in the semiconductor device 1 of the present embodiment, the second mixture ratio in the second gate insulating layer 42b is smaller than the first mixture ratio in the first gate insulating layer 42a. Therefore, the mixing ratio of silicon atoms in the total sum of silicon atoms and aluminum atoms in the entire gate insulating film 42 including the first gate insulating layer 42a and the second gate insulating layer 42b is smaller than in the case of a mixing ratio of 1. Therefore, the dielectric constant of the entire gate insulating film 42 can be made higher than when the mixture ratio of the entire gate insulating film 42 is the first mixture ratio. Therefore, it is possible to suppress variations in the gate threshold voltage and increase the dielectric constant.

また、上記の半導体装置１では、第１の混合比は５０％であり、２０％よりも大きい。図７に、ゲート絶縁層中の混合比とゲート絶縁層中の酸化シリコンに占めるＳｉ－Ｏ－Ｓｉ結合の割合の相関が示されている。図７において、近似直線ＰＬは、混合比が２０％以上である場合に、混合比が２０％未満である場合と比較して、ゲート絶縁層中の混合比が大きくなることに応じてゲート絶縁層中のＳｉ－Ｏ－Ｓｉ結合の割合が大きくなりやすい傾向にあることを示す直線である。本発明者らは、第１のゲート絶縁層４２ａにおける第１の混合比が２０％以上である場合に、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくなることを見出した。従って、第１の混合比を２０％以上にすることで、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくすることができ、この結果、ゲート閾値電圧の変動をより抑制することができる。 Also, in the semiconductor device 1 described above, the first mixing ratio is 50%, which is greater than 20%. FIG. 7 shows the correlation between the mixing ratio in the gate insulating layer and the proportion of Si--O--Si bonds in silicon oxide in the gate insulating layer. In FIG. 7, the approximation straight line PL indicates that the gate insulating layer increases as the mixture ratio in the gate insulating layer increases when the mixture ratio is 20% or more, compared to when the mixture ratio is less than 20%. The straight line indicates that the proportion of Si--O--Si bonds in the layer tends to increase. The inventors have found that the defect level DL does not exist in the forbidden band FB when the first mixture ratio in the first gate insulating layer 42a is 20% or more. Therefore, by setting the first mixture ratio to 20% or more, the defect level DL can be eliminated from the forbidden band FB, and as a result, the fluctuation of the gate threshold voltage can be further suppressed.

また、上記の半導体装置１では、第１のゲート絶縁層４２ａの膜厚ｔ１は、１０ｎｍであり、５ｎｍ以上である。禁制帯ＦＢ中に欠陥準位ＤＬが存在する場合において、帯電は、窒化物半導体２０とゲート絶縁膜４２との界面から約５ｎｍの範囲で発生する。このため、第１のゲート絶縁層４２ａの膜厚ｔ１を５ｎｍ以上にすることで、禁制帯ＦＢ中の帯電する領域内に欠陥準位ＤＬが存在しないようにすることができ、この結果、ゲート絶縁膜４２中に帯電が発生することを防止することができる。 In the semiconductor device 1 described above, the film thickness t1 of the first gate insulating layer 42a is 10 nm, which is 5 nm or more. When the defect level DL exists in the forbidden band FB, charging occurs within a range of about 5 nm from the interface between the nitride semiconductor 20 and the gate insulating film 42 . Therefore, by setting the film thickness t1 of the first gate insulating layer 42a to 5 nm or more, the defect level DL can be prevented from existing in the charged region in the forbidden band FB. It is possible to prevent electrification from occurring in the insulating film 42 .

また、上記の半導体装置１では、第２のゲート絶縁層４２ｂの第２の混合比は、１５％であり、１３％以上である。本発明者らは、ゲート絶縁層の混合比が１３％未満である場合に、熱処理が行われると、ゲート絶縁層が微結晶化しやすい傾向にあることを見出した。ゲート絶縁層が微結晶化すると、結晶粒界を介してリーク電流が流れやすくなり、この結果、半導体装置１の絶縁破壊電界強度が低下する。このため、第２のゲート絶縁層４２ｂの第２の混合比を１３％以上にすることで、図２のステップＳ６の熱処理において、第２のゲート絶縁層４２ｂが微結晶化することが抑制される。従って、半導体装置１の絶縁破壊電界強度が低下することを抑制することができる。 In the semiconductor device 1 described above, the second mixture ratio of the second gate insulating layer 42b is 15%, which is 13% or more. The inventors have found that when the mixture ratio of the gate insulating layer is less than 13%, the gate insulating layer tends to microcrystallize when heat treatment is performed. When the gate insulating layer is microcrystallized, leakage current easily flows through the crystal grain boundary, and as a result, the dielectric breakdown electric field strength of the semiconductor device 1 is lowered. Therefore, by setting the second mixture ratio of the second gate insulating layer 42b to 13% or more, microcrystallization of the second gate insulating layer 42b in the heat treatment of step S6 in FIG. 2 is suppressed. be. Therefore, it is possible to prevent the dielectric breakdown electric field intensity of the semiconductor device 1 from decreasing.

（第２実施例）
図８に、第２実施例の半導体装置２０１の要部断面図を模式的に示す。半導体装置２０１は、縦型のＭＯＳＦＥＴであり、トレンチゲート型である。半導体装置２０１は、半導体基板２１０、窒化物半導体２２０、シリコン酸化膜からなる絶縁膜２２８、ドレイン電極２３２、ソース電極２３４、及び、絶縁ゲート２４０を備える。半導体基板２１０は、ＧａＮの単結晶基板である。窒化物半導体２２０は、ｎ－型のドリフト領域２２２と、ｐ型のボディ領域２２４と、ｎ＋型のソース領域２２６と、を備える。 (Second embodiment)
FIG. 8 schematically shows a cross-sectional view of essential parts of a semiconductor device 201 of the second embodiment. The semiconductor device 201 is a vertical MOSFET of trench gate type. The semiconductor device 201 includes a semiconductor substrate 210 , a nitride semiconductor 220 , an insulating film 228 made of silicon oxide, a drain electrode 232 , a source electrode 234 and an insulating gate 240 . The semiconductor substrate 210 is a GaN single crystal substrate. The nitride semiconductor 220 includes an n − -type drift region 222 , a p-type body region 224 and an n + -type source region 226 .

半導体装置２０１の表層部には、トレンチ型の絶縁ゲート２４０が形成されている。絶縁ゲート２４０は、トレンチ２４０Ｔ内に設けられている。トレンチ２４０Ｔは、絶縁膜２２８、ソース領域２２６、及び、ボディ領域２２４を貫通してドリフト領域２２２の一部に到達している。絶縁ゲート２４０は、ゲート絶縁膜２４２及びゲート電極２４４を備えている。ゲート絶縁膜２４２は、第１のゲート絶縁層２４２ａ及び第２のゲート絶縁層２４２ｂを備えている。第１のゲート絶縁層２４２ａ、第２のゲート絶縁層２４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。ゲート電極２４４は、ゲート絶縁膜２４２上に設けられている。 A trench-type insulating gate 240 is formed in the surface layer of the semiconductor device 201 . Insulated gate 240 is provided in trench 240T. Trench 240T penetrates insulating film 228, source region 226, and body region 224 to reach part of drift region 222. As shown in FIG. The insulating gate 240 has a gate insulating film 242 and a gate electrode 244 . The gate insulating film 242 includes a first gate insulating layer 242a and a second gate insulating layer 242b. The first gate insulating layer 242a and the second gate insulating layer 242b have the same structures as the first gate insulating layer 42a and the second gate insulating layer 42b of the first embodiment, respectively. A gate electrode 244 is provided on the gate insulating film 242 .

ソース領域２２６の表面の一部には、ソース電極２３４が配置されている。ソース電極２３４とゲート電極２４４とは、絶縁膜２２８によって絶縁されている。上述のように、第２のゲート絶縁層２４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層２４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置２０１は、第１実施例の半導体装置１と同様の効果を奏することができる。 A source electrode 234 is arranged on part of the surface of the source region 226 . The source electrode 234 and gate electrode 244 are insulated by an insulating film 228 . As described above, the second mixture ratio (15%) in the second gate insulation layer 242b is less than the first mixture ratio (50%) in the first gate insulation layer 242a. Therefore, the semiconductor device 201 can have the same effect as the semiconductor device 1 of the first embodiment.

（第３実施例）
図９に第３実施例の半導体装置３０１の要部断面図を模式的に示す。半導体装置３０１は、縦型のＭＯＳＦＥＴであり、プレーナゲート型である。半導体装置３０１は、半導体基板３１０、窒化物半導体３２０、シリコン酸化膜からなる絶縁膜３２８、ドレイン電極３３２、ソース電極３３４、及び、絶縁ゲート３４０を備える。半導体基板３１０は、ＧａＮの単結晶基板である。 (Third embodiment)
FIG. 9 schematically shows a cross-sectional view of essential parts of a semiconductor device 301 of the third embodiment. The semiconductor device 301 is a vertical MOSFET of planar gate type. The semiconductor device 301 includes a semiconductor substrate 310 , a nitride semiconductor 320 , an insulating film 328 made of a silicon oxide film, a drain electrode 332 , a source electrode 334 and an insulating gate 340 . The semiconductor substrate 310 is a GaN single crystal substrate.

窒化物半導体３２０は、半導体基板３１０の表面上に設けられている。窒化物半導体３２０は、ｎ－型のドリフト領域３２２と、ｐ型のボディ領域３２４と、ｎ＋型のソース領域３２６と、を備える。ドリフト領域３２２は、窒化物半導体３２０の表層部の一部に設けられており、窒化物半導体３２０の表面に露出している。ボディ領域３２４は、ドリフト領域３２２の上に設けられており、互いに離間している。ボディ領域３２４の一部は、窒化物半導体３２０の表面に露出している。ソース領域３２６は、ボディ領域３２４に囲まれており、窒化物半導体３２０の表面に露出している。 A nitride semiconductor 320 is provided on the surface of the semiconductor substrate 310 . The nitride semiconductor 320 includes an n − -type drift region 322 , a p-type body region 324 and an n + -type source region 326 . The drift region 322 is provided in a part of the surface layer of the nitride semiconductor 320 and exposed on the surface of the nitride semiconductor 320 . Body regions 324 are provided over drift region 322 and are spaced apart from each other. A portion of body region 324 is exposed at the surface of nitride semiconductor 320 . Source region 326 is surrounded by body region 324 and exposed to the surface of nitride semiconductor 320 .

絶縁ゲート３４０は、ドリフト領域３２２、ボディ領域３２４、及び、ソース領域３２６に対向するように、窒化物半導体３０の表面上に設けられており、ゲート絶縁膜３４２及びゲート電極３４４を備えている。ゲート絶縁膜３４２は、第１のゲート絶縁層３４２ａ及び第２のゲート絶縁層３４２ｂを備えている。第１のゲート絶縁層３４２ａ、第２のゲート絶縁層３４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。ゲート電極３４４は、ゲート絶縁膜３４２上に設けられている。 The insulated gate 340 is provided on the surface of the nitride semiconductor 30 so as to face the drift region 322 , the body region 324 and the source region 326 , and includes a gate insulating film 342 and a gate electrode 344 . The gate insulating film 342 includes a first gate insulating layer 342a and a second gate insulating layer 342b. The first gate insulating layer 342a and the second gate insulating layer 342b have the same structures as the first gate insulating layer 42a and the second gate insulating layer 42b of the first embodiment, respectively. A gate electrode 344 is provided on the gate insulating film 342 .

ボディ領域３２４、及び、ソース領域３２６の表面の一部には、ソース電極３３４が配置されている。ソース電極３３４とゲート電極３４４とは、絶縁膜３２８によって絶縁されている。上述のように、第２のゲート絶縁層３４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層３４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置３０１は、第１実施例の半導体装置１と同様の効果を奏することができる。 A source electrode 334 is arranged on part of the surface of the body region 324 and the source region 326 . The source electrode 334 and gate electrode 344 are insulated by an insulating film 328 . As described above, the second mixture ratio (15%) in the second gate insulation layer 342b is less than the first mixture ratio (50%) in the first gate insulation layer 342a. Therefore, the semiconductor device 301 can have the same effect as the semiconductor device 1 of the first embodiment.

（第４実施例）
図１０に、第４実施例の半導体装置４０１の要部断面図を模式的に示す。半導体装置４０１は、ＨＥＭＴ（High Electron Mobility Transistor）であり、ノーマリオン型である。半導体装置４０１は、半導体基板４１０、窒化物半導体４２０、シリコン酸化膜からなる絶縁膜４２６、ドレイン電極４３２、ソース電極４３４、及び、絶縁ゲート４４０を備えている。半導体基板４１０は、Ｓｉの単結晶基板である。窒化物半導体４２０は、超格子（ＡｌＮ／ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバッファ層４２１、アンドープのＧａＮからなる電子走行層４２２、ＡｌＧａＮからなる電子供給層４２４が積層している構造を備える。窒化物半導体４２０の表面には、ドレイン電極４３２及びソース電極４３４が配置されている。ドレイン電極４３２、ソース電極４３４は、絶縁膜４２６によって絶縁されている。 (Fourth embodiment)
FIG. 10 schematically shows a cross-sectional view of essential parts of a semiconductor device 401 of the fourth embodiment. The semiconductor device 401 is a HEMT (High Electron Mobility Transistor) and is of a normally-on type. A semiconductor device 401 includes a semiconductor substrate 410 , a nitride semiconductor 420 , an insulating film 426 made of a silicon oxide film, a drain electrode 432 , a source electrode 434 and an insulating gate 440 . The semiconductor substrate 410 is a Si single crystal substrate. The nitride semiconductor 420 has a structure in which a buffer layer 421 made of superlattice (AlN/GaN) or aluminum gallium nitride (AlGaN), an electron transit layer 422 made of undoped GaN, and an electron supply layer 424 made of AlGaN are laminated. Prepare. A drain electrode 432 and a source electrode 434 are arranged on the surface of the nitride semiconductor 420 . The drain electrode 432 and source electrode 434 are insulated by an insulating film 426 .

半導体装置４０１の表層部には、トレンチ型の絶縁ゲート４４０が形成されている。絶縁ゲート４４０は、トレンチ４４０Ｔ内に設けられている。トレンチ４４０Ｔは、絶縁膜４２６を貫通し、窒化物半導体４２０の表面に到達している。絶縁ゲート４４０は、ゲート絶縁膜４４２及びゲート電極４４４を備えている。ゲート絶縁膜４４２は、第１のゲート絶縁層４４２ａ及び第２のゲート絶縁層４４２ｂを備えている。第１のゲート絶縁層４４２ａ、第２のゲート絶縁層４４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層４４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層４４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置４０１は、第１実施例の半導体装置１と同様の効果を奏することができる。 A trench-type insulating gate 440 is formed in the surface layer of the semiconductor device 401 . Insulated gate 440 is provided in trench 440T. Trench 440T penetrates insulating film 426 and reaches the surface of nitride semiconductor 420 . The insulating gate 440 has a gate insulating film 442 and a gate electrode 444 . The gate insulating film 442 includes a first gate insulating layer 442a and a second gate insulating layer 442b. The first gate insulating layer 442a and the second gate insulating layer 442b have the same structures as the first gate insulating layer 42a and the second gate insulating layer 42b of the first embodiment, respectively. That is, the second mixture ratio (15%) in the second gate insulating layer 442b is smaller than the first mixture ratio (50%) in the first gate insulating layer 442a. Therefore, the semiconductor device 401 can have the same effect as the semiconductor device 1 of the first embodiment.

（第５実施例）
図１１に、第５実施例の半導体装置５０１の要部断面図を模式的に示す。半導体装置５０１は、ＨＥＭＴであり、ノーマリオフ型である。第５実施例の半導体基板５１０、窒化物半導体５２０（バッファ層５２１、電子走行層５２２、電子供給層５２４）、ドレイン電極５３２、ソース電極５３４は、それぞれ、第４実施例の半導体基板４１０、窒化物半導体４２０（バッファ層４２１、電子走行層４２２、電子供給層４２４）、ドレイン電極４３２、ソース電極４３４と同様の構造を有する。 (Fifth embodiment)
FIG. 11 schematically shows a cross-sectional view of essential parts of a semiconductor device 501 of the fifth embodiment. A semiconductor device 501 is a HEMT and is of a normally-off type. The semiconductor substrate 510, nitride semiconductor 520 (buffer layer 521, electron transport layer 522, electron supply layer 524), drain electrode 532, and source electrode 534 of the fifth embodiment correspond to the semiconductor substrate 410 of the fourth embodiment, the nitride semiconductor 520, and the nitride semiconductor 520, respectively. It has the same structure as the material semiconductor 420 (buffer layer 421 , electron transit layer 422 , electron supply layer 424 ), drain electrode 432 and source electrode 434 .

半導体装置５０１の表層部には、トレンチ型の絶縁ゲート５４０が形成されている。絶縁ゲート５４０は、トレンチ５４０Ｔ内に設けられている。トレンチ５４０Ｔは、絶縁層５２６、電子供給層５２４を貫通し、電子走行層５２２の一部に到達している。絶縁ゲート５４０は、ゲート絶縁膜５４２及びゲート電極５４４を備えている。ゲート絶縁膜５４２は、第１のゲート絶縁層５４２ａ及び第２のゲート絶縁層５４２ｂを備えている。第１のゲート絶縁層５４２ａ、第２のゲート絶縁層５４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層５４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層５４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置５０１は、第１実施例の半導体装置１と同様の効果を奏することができる。 A trench-type insulating gate 540 is formed in the surface layer of the semiconductor device 501 . Insulated gate 540 is provided in trench 540T. The trench 540T penetrates the insulating layer 526 and the electron supply layer 524 and reaches part of the electron transit layer 522 . The insulating gate 540 has a gate insulating film 542 and a gate electrode 544 . The gate insulating film 542 includes a first gate insulating layer 542a and a second gate insulating layer 542b. The first gate insulating layer 542a and the second gate insulating layer 542b have the same structures as the first gate insulating layer 42a and the second gate insulating layer 42b of the first embodiment, respectively. That is, the second mixture ratio (15%) in the second gate insulating layer 542b is smaller than the first mixture ratio (50%) in the first gate insulating layer 542a. Therefore, the semiconductor device 501 can have the same effect as the semiconductor device 1 of the first embodiment.

（第６実施例）
図１２に、第６実施例の半導体装置６０１の要部断面図を模式的に示す。半導体装置６０１は、横型のＭＯＳＦＥＴの一実施形態である。半導体装置６０１は、半導体基板６１０、窒化物半導体６２０、シリコン酸化膜からなる絶縁膜６２８、ドレイン電極６３２、ソース電極６３４、及び、絶縁ゲート６４０を備える。 (Sixth embodiment)
FIG. 12 schematically shows a cross-sectional view of essential parts of a semiconductor device 601 of the sixth embodiment. Semiconductor device 601 is an embodiment of a lateral MOSFET. A semiconductor device 601 includes a semiconductor substrate 610 , a nitride semiconductor 620 , an insulating film 628 made of a silicon oxide film, a drain electrode 632 , a source electrode 634 and an insulating gate 640 .

窒化物半導体６２０は、バッファ層６２１と、ｐ型のボディ領域６２２、ｎ－型の第１ドレイン領域６２４、ｎ＋型の第２ドレイン領域６２５、ｎ＋型のソース領域６２６を有している。窒化物半導体６２０の表面には、ドレイン電極６３２、ソース電極６３４、及び、絶縁膜６２８が設けられている。ドレイン電極６３２、ソース電極６３４は、絶縁膜６２８によって絶縁されている。 The nitride semiconductor 620 has a buffer layer 621 , a p-type body region 622 , an n − -type first drain region 624 , an n + -type second drain region 625 and an n + -type source region 626 . . A drain electrode 632 , a source electrode 634 and an insulating film 628 are provided on the surface of the nitride semiconductor 620 . The drain electrode 632 and source electrode 634 are insulated by an insulating film 628 .

半導体装置６０１の表層部には、トレンチ型の絶縁ゲート６４０が形成されている。絶縁ゲート６４０は、トレンチ６４０Ｔ内に設けられている。トレンチ６４０Ｔは、絶縁膜６２８を貫通し、窒化物半導体６２０の表面に到達している。絶縁ゲート６４０は、ゲート絶縁膜６４２及びゲート電極６４４を備えている。ゲート絶縁膜６４２は、第１のゲート絶縁層６４２ａ及び第２のゲート絶縁層６４２ｂを備えている。第１のゲート絶縁層６４２ａ、第２のゲート絶縁層６４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層６４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層６４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置６０１は、第１実施例の半導体装置１と同様の効果を奏することができる。 A trench-type insulating gate 640 is formed in the surface layer of the semiconductor device 601 . Insulated gate 640 is provided in trench 640T. Trench 640T penetrates insulating film 628 and reaches the surface of nitride semiconductor 620 . The insulating gate 640 has a gate insulating film 642 and a gate electrode 644 . The gate insulating film 642 includes a first gate insulating layer 642a and a second gate insulating layer 642b. The first gate insulating layer 642a and the second gate insulating layer 642b have the same structures as the first gate insulating layer 42a and the second gate insulating layer 42b of the first embodiment, respectively. That is, the second mixture ratio (15%) in the second gate insulating layer 642b is smaller than the first mixture ratio (50%) in the first gate insulating layer 642a. Therefore, the semiconductor device 601 can have the same effect as the semiconductor device 1 of the first embodiment.

第２実施例～第６実施例に示すように、本明細書が開示するゲート絶縁膜は、種々の半導体装置に用いることができる。これらの半導体装置においても、電極と窒化物半導体との間に本明細書が開示するゲート絶縁膜を配置することによって、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。 As shown in the second to sixth embodiments, the gate insulating film disclosed in this specification can be used in various semiconductor devices. In these semiconductor devices as well, by arranging the gate insulating film disclosed in this specification between the electrode and the nitride semiconductor, it is possible to suppress fluctuations in the gate threshold voltage and increase the dielectric constant.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in this specification or in the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings can simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.

１：半導体装置、１０：半導体基板、２０：窒化物半導体、２２：ボディ領域、２４：ソース領域、２６：ドレイン領域、３２：ソース電極、３４：ドレイン電極、４０：絶縁ゲート、４２：ゲート絶縁膜、４２ａ：第１のゲート絶縁層、４２ｂ：第２のゲート絶縁層、４４：ゲート電極 1: semiconductor device, 10: semiconductor substrate, 20: nitride semiconductor, 22: body region, 24: source region, 26: drain region, 32: source electrode, 34: drain electrode, 40: insulating gate, 42: gate insulating film, 42a: first gate insulating layer, 42b: second gate insulating layer, 44: gate electrode

Claims (5)

窒化物半導体上に設けられたゲート絶縁膜を有する半導体装置であって、
前記ゲート絶縁膜は、
前記窒化物半導体上に設けられており、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられている第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層と、
を備える、半導体装置。 A semiconductor device having a gate insulating film provided on a nitride semiconductor,
The gate insulating film is
a first gate insulating layer provided on the nitride semiconductor and containing aluminum oxide and silicon oxide;
A second gate insulating layer provided on the first gate insulating layer, the second gate insulating layer containing aluminum oxide and silicon oxide, wherein the silicon atoms in the sum of the silicon atoms and the aluminum atoms in the second gate insulating layer is smaller than the first mixture ratio of silicon atoms in the sum of silicon atoms and aluminum atoms in the first gate insulating layer; ,
A semiconductor device comprising: 前記第１の混合比は、２０％以上である、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said first mixing ratio is 20% or more. 前記第１のゲート絶縁層と前記第２のゲート絶縁層が積層されている方向における前記第１のゲート絶縁層の厚みは、５ｎｍ以上である、請求項１又は２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the thickness of said first gate insulating layer in the direction in which said first gate insulating layer and said second gate insulating layer are stacked is 5 nm or more. 前記第２の混合比は、１３％以上である、請求項１～３のいずれか一項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein said second mixing ratio is 13% or more. 半導体装置の製造方法であって、
窒化物半導体上に、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層を成膜する工程と、
前記第１のゲート絶縁層上に、第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層を成膜する工程と、
前記窒化物半導体上に積層されている前記第１のゲート絶縁層と前記第２のゲート絶縁層とを熱処理する工程と、
を備える、半導体装置の製造方法。 A method for manufacturing a semiconductor device,
forming a first gate insulating layer containing aluminum oxide and silicon oxide on the nitride semiconductor;
A second gate insulating layer on the first gate insulating layer, the second gate insulating layer containing aluminum oxide and silicon oxide, at a ratio of silicon atoms to the sum of silicon atoms and aluminum atoms in the second gate insulating layer Depositing the second gate insulating layer in which a certain second mixture ratio is smaller than a ratio of silicon atoms in the sum of silicon atoms and aluminum atoms in the first gate insulating layer. process and
heat-treating the first gate insulating layer and the second gate insulating layer stacked on the nitride semiconductor;
A method of manufacturing a semiconductor device, comprising:
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329237A (en) 2006-06-07 2007-12-20 Toshiba Corp Semiconductor device
JP2013140835A (en) 2011-12-28 2013-07-18 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
US20160204207A1 (en) 2013-09-27 2016-07-14 Intel Corporation Composite High-K Metal Gate Stack for Enhancement Mode GaN Semiconductor Devices
JP2018186127A (en) 2017-04-24 2018-11-22 株式会社東芝 Semiconductor device, power supply circuit, and computer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054341A (en) * 2010-08-31 2012-03-15 Nagoya Institute Of Technology Semiconductor substrate and semiconductor device
JP6523885B2 (en) * 2015-09-11 2019-06-05 株式会社東芝 Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329237A (en) 2006-06-07 2007-12-20 Toshiba Corp Semiconductor device
JP2013140835A (en) 2011-12-28 2013-07-18 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
US20160204207A1 (en) 2013-09-27 2016-07-14 Intel Corporation Composite High-K Metal Gate Stack for Enhancement Mode GaN Semiconductor Devices
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