JP7153690B2 - Ｆｏｄ接着フィルム、及びこれを含む半導体パッケージ - Google Patents

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Description

本発明は、ＦＯＤ（Ｆｉｌｍ ｏｎ ｄｉｅ）適用方式の半導体パッケージに適用されるコントローラダイ埋込型接着フィルム、及びこれを用いた半導体パッケージに関する。
従来、半導体パッケージの製造過程では、リードフレームや回路基板部材に半導体チップを付着するにおいて、先ず、ダイ固定用パッド部位に液状接着剤を注入して塗布し、ここに半導体チップを搭載した後、液状接着剤層を一定時間高温硬化させた後、半導体チップのボンディングパッドと基板のボンディング領域との間を電気的信号交換が可能であるようにワイヤでボンディングする工程と、半導体チップとワイヤ等を囲むモールディング工程を行う多段階過程の工程法が採用されてきた。従来に多く使用されていた液状接着剤は、突出または半導体素子の傾斜に起因するワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）時の異常発生、気泡発生、厚さの制御が難しい点等の短所があった。よって、最近は、液状接着剤に代えて接着フィルムが主に用いられつつある。
最近、電子機器の小型化、高機能化、大容量化が拡大しつつあり、これに伴う半導体パッケージの高密度化、高集積化に対する必要性が急激に大きくなるにつれて、半導体チップの大きさがますます大きくなっており、集積度の点からも改善するために、チップを多段に積層するスタックパッケージ方法が増加しつつある。
かかる半導体パッケージでは、半導体素子間の信号や動作を制御するためのコントローラダイ（Ｃｏｎｔｒｏｌｌｅｒ ｄｉｅ）が用いられ、コントローラダイは、通常、構造的特性により半導体の外郭部または半導体の上部側に位置している。
しかし、コントローラダイが半導体の外郭部に位置する場合は、半導体パッケージの面積が増加して、パッケージの縮小における限界を有しており、半導体の上部側に位置する場合は、コントローラの接続に要するワイヤの長さが長くなるにつれて、抵抗が増加するようになり、高速伝送に困難性がある。
したがって、このコントローラダイを半導体積層部の下端に埋込むことで、パッケージ面積の効率的活用、及び信号の高速伝送に優れる構造を確保することができる。コントローラダイを半導体積層部の下端に埋込むために、前記コントローラダイより厚い厚さを有するＦＯＤ（ｆｉｌｍ ｏｖｅｒ ｄｉｅ）接着フィルムが用いられた。
しかし、ＦＯＤ接着フィルムの適用された半導体パッケージは、ＦＯＤ接着フィルム上に積層する半導体ダイ（ウエハーチップ）と、ダイアタッチフィルム上に積層する半導体ダイをそれぞれ別途管理しなければならない。これによって、ＦＯＤ接着フィルムの適用された半導体パッケージは、通常の半導体パッケージに比べて、総歩留まりが減少する問題がある。
また、ＦＯＤ接着フィルムを半導体パッケージに適用するうちに、ＦＯＤ接着フィルムが一定サイズにカットされる切断工程が行われるとき、接着層の過度な融着によりピックアップ不良率が上がる問題が生じてきた。
さらに、ＦＯＤ接着フィルムを半導体パッケージに適用するためにＦＯＤ接着フィルムを移送するとき、ＦＯＤ接着フィルムの比較的に厚い厚さによりジャム（ｊａｍ）現象が発生する問題がある。
また、ＦＯＤ接着フィルムを基板に付着させ、前記ＦＯＤ接着フィルム上に半導体ダイを積層させるダイアタッチ工程が行われるとき、コントローラダイがＦＯＤ接着フィルム内にしっかり埋込まれず、半導体ダイの積層不良が発生する問題がある。
上記のような問題点のため、当該業界では、ＦＯＤ接着フィルムの適用された半導体パッケージを回避する現象が生じている。
これによって、上記のような問題点を解決することのできる新規なＦＯＤ接着フィルムが求められる。
本発明は、上述した技術的問題点を解決するために、新しい物性と構造を有するＦＯＤ接着フィルムを提供することを目的とする。
また、本発明は、製造工程が簡単、かつ製造歩留まりの高いＦＯＤ接着フィルムが適用された半導体パッケージを提供することを目的とする。
上記課題を解決するために、本発明の第１実施態様によるＦＯＤ接着フィルムは、接着層の一面にサポート層の積層した新規な積層構造を含む。
また、上記課題を解決するために、本発明の第２実施態様によるＦＯＤ接着フィルムは、プローブタック測定値と溶融粘度を制御した接着層を含む。
また、上記課題を解決するために、本発明の半導体パッケージは、接着層の一面にサポート層の積層した新規な積層構造を有するＦＯＤ接着フィルムを含み、コントローラダイの少なくとも一部が前記接着層の内部に埋込まれている構造を有する。
本発明の第１実施態様によるＦＯＤ接着フィルムは、接着層の一面にサポート層の積層した新規な積層構造を含み、前記サポート層によりカッティング工程時に不良率の発生が著しく減少する、優れる効果を有する。
また、本発明の第２実施態様によるＦＯＤ接着フィルムは、プローブタック測定値と溶融粘度を制御した接着層を含み、ＦＯＤ接着フィルムの移送工程とダイアタッチ工程における不良率が著しく減少する効果を有する。
また、本発明によるＦＯＤ接着フィルムの適用された半導体パッケージは、ＦＯＤ接着フィルム上に積層する半導体ダイと、ダイアタッチフィルムによって積層する半導体ダイを別途管理する必要がないため、従来のＦＯＤ接着フィルムの適用された半導体パッケージに比べて、歩留まりが飛躍的に上昇する効果を有する。
本発明の一実施例によるＦＯＤ接着フィルムを示した断面図。 本発明の他の一実施例によるＦＯＤ接着フィルムを示した断面図。 本発明によるＦＯＤ接着フィルムが半導体パッケージに適用される工程を概略的に示した工程図。 本発明による半導体パッケージを示した断面図。
前述した目的、特徴及び長所は詳細に後述され、これによって本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施することができる。本発明を説明するにおいて、本発明に係る公知技術に対する具体的な説明が本発明の要旨を曖昧にすると判断される場合には詳細な説明を省略する。以下では、本発明による好ましい実施例を詳説する。
本発明は、以下に開示する実施例に限定されるものではなく、互いに異なる様々な形態に具現することができる。ただし、本実施例は、本発明の開示を完全にして、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
以下では、本発明によるＦＯＤ接着フィルム、及びこれを含む半導体パッケージについて詳説する。
＜ＦＯＤ（ｆｉｌｍ ｏｖｅｒ ｄｉｅ）接着フィルム＞
１．第１実施態様によるＦＯＤ接着フィルム
図１を参照すれば、本発明の第１実施態様によるＦＯＤ接着フィルム１００は、接着層１０及び前記接着層１０の一面にサポート層２０の積層した積層構造；を含む。さらに、本発明のＦＯＤ接着フィルムに含まれた前記積層構造が半導体パッケージにそのまま適用される。
従来のＦＯＤ接着フィルムは、接着層のみが半導体パッケージに適用されていた。これと違って、本発明によるＦＯＤ接着フィルム１００は、接着層１０及び前記接着層１０の一面にサポート層２０の積層した積層構造を含み、前記積層構造が半導体パッケージに適用される。このように、本発明によるＦＯＤ接着フィルム１００は、少なくとも２層の積層構造を有する点から、従来のＦＯＤ接着フィルムと構成上において相違する。
本発明のＦＯＤ接着フィルムに含まれたサポート層２０は、前記接着層１０の一面に積層して、前記接着層１０の一面を保護しつつ、ダイアタッチフィルムが接着されている半導体ダイがローディングされうる中問層機能を行う。
さらに、前記サポート層２０は、表面エネルギーが４０ｄｙｎｅ／ｃｍ以上であり、破断伸び率は、１００％以下に制御されうる。
前記サポート層２０の表面エネルギーが４０ｄｙｎｅ／ｃｍ未満である場合は、ＦＯＤ接着フィルムの切断工程における前記サポート層２０と前記接着層１０とが互いに剥離する問題が生じ得る。また、前記サポート層の表面エネルギーが４０ｄｙｎｅ／ｃｍ未満である場合は、前記サポート層２０と前記接着層１０との間の界面密着力の不足により製品不良が発生し得る。好ましくは、前記サポート層２０の表面エネルギーの上限を１００ｄｙｎｅ／ｃｍ以下に限定することができる。
また、前記サポート層２０の破断伸び率が１００％を超える場合は、ＦＯＤ接着フィルムの切断工程における前記サポート層２０のフィルム延伸によって不良の問題が生じ得る。好ましくは、前記サポート層２０の破断伸び率の下限を２０％以上に限定することができる。
前記サポート層２０は、前記接着層１０の一面に積層しつつ、前記接着層１０を保護し、かつダイアタッチフィルムの接着されている半導体ダイがローディングされうるポリマー素材であれば、制限なく適用可能である。好ましくは、前記サポート層２０は、ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）、ポリイミドアミド（ｐｏｌｙｉｍｉｄｅａｍｉｄｅ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ、ＰＥＩ）、ポリエチレンテレフタラート（ｐｏｌｙｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔａｌａｔｅ、ＰＥＴ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅ、ＰＥＮ）、及びポリエーテルエーテルケトン（ｐｏｌｙｅｔｈｅｒｅｔｈｅｒｋｅｔｏｎ、ＰＥＥＫ）のうち１種以上の材料を含んでいてもよい。
好ましくは、前記サポート層２０は、５～５０μｍの厚さを有し得る。前記サポート層２０の厚さが５μｍ未満であれば、前記接着層１０の一面を保護するための十分な厚さを有し得ないため、ＦＯＤ接着フィルムを切断する過程で不良が発生する可能性が高くなる。また、前記サポート層２０の厚さが５０μｍを超えると、不要な厚い厚さにより単価が上昇する等の問題がある。
次に、本発明のＦＯＤ接着フィルム１００に含まれた接着層１０は、半導体パッケージに含まれたコントローラダイの少なくとも一部を埋込む機能を有する。
また、前記接着層１０の破断伸び率は、２０％以上に制御することができる。前記接着層１０の破断伸び率が２０％未満である場合は、ＦＯＤ接着フィルムの切断工程における前記接着層１０の割れ現象により切断面不良の問題が生じ得る。好ましくは、前記接着層２０の破断伸び率の上限を１００％以下に限定することができる。
このように、本発明によるＦＯＤ接着フィルムは、前記サポート層２０と前記接着層１０の物性を制御して、切断工程で発生する不良を除去する特性を有する。
さらに、前記サポート層２０と接着層１０の物性を制御するための手段が特に制限されるものではない。好ましくは、前記サポート層２０と接着層１０を成す成分、組成等、様々な手段を適宜調節して物性を制御することができる。
前記接着層１０は、優れたコントローラダイ埋込性と共に、適正フィレット（ｆｉｌｌｅｔ）、ワイヤが押される性質の防止、適正硬化性、耐湿性及び耐熱性を確保するために公知の最適組成比で製造することができる。
好ましくは、前記接着層１０は、アクリル共重合体、エポキシ樹脂及び無機フィラーを含んでいてもよい。
前記接着層１０に含まれたアクリル共重合体は、ガラス転移温度０℃～２０℃及び重量平均分子量１００，０００～５００，０００のアクリル共重合体を含んでいてもよい。このとき、アクリル共重合体の重量平均分子量が１００，０００未満である場合は、前記接着層のフィルムの形成が難しい、かつ前記接着層の流動性が過多となり、ワイヤボンディングパッドの汚染を引き起こし得る。さらに、アクリル共重合体の重量平均分子量が５００，０００を超えると、高分子重合が難しくて、実際は適用されにくいだけでなく、コーティング性が不良であるおそれがある。何より、後述するサポート層との積層となる点を考慮して、アクリル共重合体の重量平均分子量は、１００，０００～５００，０００であることが好ましい。また、アクリル共重合体のガラス転移温度が０℃未満である場合は、接着層自体のｔａｃｋ（べたつき）特性が強く発現して、ピックアップ（ｐｉｃｋ ｕｐ）工程で歩留まりが低下するおそれがあり、ガラス転移温度が２０℃を超えると、付着特性が低下して、マウント（ｍｏｕｎｔ）工程でボイドを引き起こし得る。
さらに、前記アクリル共重合体は、エポキシ基を含有するアクリル共重合体であって、グリシジルアクリレートまたはグリシジルメタクリレート３～１５重量％を含んでいてもよい。アクリル共重合体内のエポキシ基の含量が３重量％未満であれば、エポキシ基樹脂と相溶性が十分でないし、エポキシの基含量が１５重量％を越えると、硬化による転移上昇速度が早過ぎて、硬化工程で熱圧によるコントローラダイの埋込が十分に行われない可能性がある。
また、前記接着層１０は、エポキシ樹脂を含んでいてもよい。より具体的には、前記エポキシ樹脂は、ビスフェノール系エポキシ樹脂、ビフェニル系エポキシ樹脂、ナフタレン系エポキシ樹脂、フローレン系エポキシ樹脂、フェノールノボラック系エポキシ樹脂、クレゾールノボラック系エポキシ樹脂、トリスヒドロキシフェニルメタン系エポキシ樹脂、及びテトラフェニルメタン系エポキシ樹脂のうちから選択された１種以上を含んでいてもよく、好ましくは、ビスフェノール系エポキシ樹脂、フェノールノボラック系エポキシ樹脂、及びクレゾールノボラック系エポキシ樹脂のうちから選択された１種以上を混合して用いることができる。このとき、前記ビスフェノール系エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、水素添加ビスフェノールＡ型エポキシ樹脂、ビスフェノールＡＦ型エポキシ樹脂等がある。
また、前記エポキシ樹脂は、１０℃～３５℃で液状のエポキシ樹脂；及び１０℃～３５℃で固状のエポキシ樹脂；を含んでいてもよく、これらが適正比で接着層に含まれていてもよい。前記液状のエポキシ樹脂は、エポキシ当量１５０～２１０ｇ／ｅｑ及び粘度１０，０００～１５，０００ｃｐｓ（２５℃）であってもよく、好ましくは、エポキシ当量１７０～２００ｇ／ｅｑ及び粘度１０，５００～１４，５００ｃｐｓ（２５℃）であってもよい。そして、前記固状のエポキシ樹脂は、エポキシ当量１８０～２４０ｇ／ｅｑ及び軟化点５０℃～７０℃であってもよく、好ましくは、エポキシ当量１９５～２２５ｇ／ｅｑ及び軟化点５０℃～６５℃であってもよい。
また、本発明による接着層１０は、無機フィラーを含んでいてもよい。前記無機フィラーは、好ましくは平均粒径約０．１μｍ～２μｍの球状粉末を含んでいてもよい。このとき、無機フィラーの平均粒径が０．１μｍ未満であれば、接着層内で固まって存在する問題があり得るし、２μｍを越えると、コントローラダイ及び／または半導体ダイが無機フィラーによるパターン損傷やクラックが発生し得るし、接着層の接着性が低下し得る。
前記球状粉末は、アルミナ、シリカ、水酸化マグネシウム、及び炭酸カルシウムのうちから選択された１種以上を含んでいてもよく、好ましくは、アルミナ及びシリカのうちから選択された１種以上を含んでいてもよい。
好ましくは、前記接着層１０は、６０～１５０μｍの厚さを有し得る。前記接着層２０の厚さが６０μｍ未満であれば、コントローラダイを埋込むための十分な厚さを有し得ないため、半導体パッケージの不良が発生する可能性が高くなる。また、前記接着層１０の厚さが１５０μｍを越えると、不要な厚い厚さにより単価が上昇する等の問題があり、ダイアタッチ工程が行われるとき、ｒｅｓｉｎ ｆｌｏｗ現象が発生し過ぎて、ボンディングパッドが汚染する等の問題がある。
本発明による接着フィルムは、前記接着層に対する前記サポート層の密着力が２０ｇｆ／ｃｍ以上に制御されることが好ましい。好ましくは、前記密着力は、Ｂ－ｓｔａｇｅで測定及び制御されてもよい。ここで、Ｂ－ｓｔａｇｅとは、前記接着層が熱風乾燥によって溶媒が乾燥した半硬化状態を意味する。仮に前記密着力が２０ｇｆ／ｃｍ未満であれば、前記接着フィルムのカッティング工程を行う過程で、サポート層と接着層との間に剥離が発生し得る。好ましくは、前記密着力の上限を１００ｇｆ／ｃｍ以下に限定することができる。
さらに、図２を参照すれば、本発明によるＦＯＤ接着フィルム１０１は、接着層１０の他の一面（サポート層２０が積層した面の反対面）に離型フィルム３０をさらに含んでいてもよい。また、サポート層２０の一面に離型フィルム３０がさらに含まれていてもよい。
前記離型フィルム３０の素材は、ＦＯＤ接着フィルム１０１を保護することのできるポリマーフィルム素材であれば制限されない。好ましくは、ポリエチレンテレフタラート（ｐｏｌｙｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔａｌａｔｅ、ＰＥＴ）を含む素材が前記離型フィルム３０に用いられる。
図３を参照すれば、図３には本発明によるＦＯＤ接着フィルム１００が移送、切断及びピックアップされて、後述する半導体パッケージに適用されるための工程が概略的に示されている。
本発明によるＦＯＤ接着フィルム１００が離型フィルム３０を含む場合は、先に離型フィルムが除去される工程が行われてもよい。もちろん、ＦＯＤ接着フィルム１００が離型フィルム３０を含まなければ、離型フィルムを除去する工程は省略される。
次に、ＦＯＤ接着フィルム１００は、移送工程を経てブレードによって一定サイズにカットされる切断工程を経る。その後、カットされたＦＯＤ接着フィルム１００は、ピックアップ（ｐｉｃｋ ｕｐ）されて、半導体パッケージに適用される。
上述したように、ＦＯＤ接着フィルムを半導体パッケージに適用するうちに、ＦＯＤ接着フィルムが一定サイズにカットされる切断工程が行われるとき、接着層の融着過多により、ピックアップ不良率が増加する問題が発生してきた。
しかし、本発明によるＦＯＤ接着フィルム１００は、従来のＦＯＤ接着フィルムと違って、接着層１０及び前記接着層１０に積層したサポート層２０を含む積層構造を有することで、カッティング工程時に、前記サポート層２０によって前記接着層１０の融着過多現象を抑制して、ピックアップ不良率の発生が著しく減少する効果がある。
２．第２実施態様によるＦＯＤ接着フィルム
次に、本発明の第２実施態様によるＦＯＤ接着フィルムは、プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１５ｇｆ以下であり、１１０℃における溶融粘度が２０００～９０００Ｐａ・ｓである接着層；を含む。
ＦＯＤ接着フィルムに用いられる接着層は、半導体パッケージに含まれたコントローラダイの少なくとも一部を埋込む機能を有する。また、前記接着層は、優れたコントローラダイ埋込性と共に、適正フィレット（ｆｉｌｌｅｔ）、ワイヤが押される性質の防止、適正硬化性、耐湿性及び耐熱性を確保するために製造されるものが好ましい。本発明における接着層は、プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１５ｇｆ以下であり、１１０℃における溶融粘度が２０００～９０００Ｐａ・ｓであるものが用いられる。
半導体パッケージを製作するとき、ＦＯＤ接着フィルムは、移送工程を経るが、ＦＯＤ接着フィルムの接着層は、比較的に厚い厚さを有しており、Ｂ－Ｓｔａｇｅ上で移送されるため、ジャム（ｊａｍ）現象がしばしば発生する。本発明の発明者は、接着層のタック特性を制御するとき、ジャム現象が抑制される点に着目して、移送工程でジャム現象を抑制するように接着層のプローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値を１５ｇｆ以下に制御した。プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値は、プローブタック試験によって測定された値を意味する。より好ましくは、接着層のプローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１～９ｇｆであってもよい。前記接着層のプローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１５ｇｆ以上であれば、過度な接着特性によりＦＯＤ接着フィルムの移送過程で接着層のジャム現象が頻繁に発生する。
さらに、ＦＯＤ接着フィルムを基板に付着させ、前記ＦＯＤ接着フィルム上に半導体ダイを積層させるダイアタッチ工程が行われるとき、コントローラダイがＦＯＤ接着フィルム内にうまく埋込まれず、特に、半導体ダイの積層不良が発生する問題がしばしば発生する。本発明の発明者は、接着層の溶融粘度を制御するとき、コントローラダイが接着層内にしっかり埋込まれるし、前記接着層上に半導体ダイがしっかり積層することに着目して、接着層の１１０℃における溶融粘度を２０００～９０００Ｐａ・ｓに制御した。より好ましくは、接着層の１１０℃における溶融粘度が５０００～８０００Ｐａ・ｓであってもよい。前記接着層の１１０℃における溶融粘度が２０００Ｐａ・ｓ未満であれば、接着層によってボンディングパッドが汚染する問題が生じ得るし、逆に、前記接着層の１１０℃における溶融粘度が９０００Ｐａ・ｓを越えると、コントローラダイ埋込不良が発生して、ワイヤが垂れる（ｓａｇｇｉｎｇ）問題が生じ得る。
このように、本発明による接着層は、プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１５ｇｆ以下であり、１１０℃における溶融粘度が２０００～９０００Ｐａ・ｓであるものであって、これによって、移送工程でジャム現象が抑制され、ダイアタッチ工程で不良が発生しない特性を有する。
前記接着層のプローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値と溶融粘度を制御するための手段が特に制限されるものではない。好ましくは、接着層を成す成分たちの物性を適宜調節する手段を用いて、プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値と溶融粘度を制御することができる。
第２実施態様の接着層の成分及び厚さは、第１実施態様の接着層の成分及び厚さと同様であってもよい。
また、第２実施態様によるＦＯＤ接着フィルムは、前記接着層の一面にサポート層の積層した積層構造を含んでいてもよく、前記積層構造が半導体パッケージに適用されてもよい。前記サポート層は、第１実施態様のサポート層の成分及び厚さと同様であってもよい。
＜半導体パッケージ＞
以下では、本発明による半導体パッケージについて詳説する。
図４を参照すれば、本発明の第１実施態様による半導体パッケージは、基板２００；前記基板２００の上部に実装されたコントローラダイ４０；前記基板２００の上部に形成されたＦＯＤ接着フィルム１００；及び前記ＦＯＤ接着フィルム１００上に積層した半導体ダイ６０；を含み、前記ＦＯＤ接着フィルム１００は、接着層１０及び前記接着層１０の一面にサポート層２０の積層した積層構造を含み、前記コントローラダイ４０の少なくとも一部が前記接着層１０の内部に埋込まれている構造を有する。
上述したように、前記サポート層の表面エネルギーが４０ｄｙｎｅ／ｃｍ以上であることが好ましいし、前記サポート層の破断伸び率は、１００％以下であることが好ましいし、前記接着層の破断伸び率は、２０％以上であることが好ましい。
本発明の第２実施態様による半導体パッケージは、基板２００；前記基板２００の上部に実装されたコントローラダイ４０；前記基板の上部に形成されたＦＯＤ接着フィルム１００；及び前記ＦＯＤ接着フィルム１００上に積層した半導体ダイ６０；を含み、前記ＦＯＤ接着フィルム１００は、プローブタック（Ｐｒｏｂｅ Ｔａｃｋ）測定値が１５ｇｆ以下であり、１１０℃における溶融粘度が２０００～９０００Ｐａ・ｓである接着層１０を含み、前記コントローラダイ４０の少なくとも一部が前記接着層１０の内部に埋込まれている。
好ましくは、図４を参照すれば、本発明による半導体パッケージは、前記接着層１０の一面に積層したサポート層２０；をさらに含む積層構造を有するＦＯＤ接着フィルム１００が適用されうる。
図４を参照すれば、本発明の第１及び第２実施態様による半導体パッケージは、前記基板２００上にボンディングパッド７０が形成されてもよく、前記ボンディングパッドは、半導体ダイ（チップ）６０上に形成されたボンディングパッド７０とワイヤで連結されてもよい。
前記半導体ダイ６０は、一面にダイアタッチフィルム５２の接着した形態で半導体パッケージに適用されてもよい。
また、本発明による半導体パッケージは、半導体ダイ６０を含む積層体がＥＭＣ（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）８０に埋込まれた構造を有し得る。
さらに、本発明による半導体パッケージは、前記接着層１０内の単数または複数個の受動素子；単数または複数個のボンディングパッド７０；及び単数または複数個のワイヤ；をさらに含んでいてもよい。
また、本発明による半導体パッケージは、前記基板２００及び実装されたコントローラダイ４０上にダイアタッチフィルム５１を含んでいてもよく、前記ＦＯＤ接着フィルムのサポート層２０と半導体ダイ６０との間にダイアタッチフィルム５２を含んでいてもよい。
上述したように、ＦＯＤ接着フィルムの適用された半導体パッケージは、ＦＯＤ接着フィルム上に積層する半導体ダイ（ウエハーチップ）と、ダイアタッチフィルム上に積層する半導体ダイをそれぞれ別途管理しなければならない。これによって、ＦＯＤ接着フィルムの適用された半導体パッケージは、通常の半導体パッケージ比べて、総歩留まりが減少する問題がある。
しかし、本発明によるＦＯＤ接着フィルム１００の適用された半導体パッケージは、ＦＯＤ接着フィルム１００上に積層する半導体ダイと、ダイアタッチフィルムによって積層する半導体ダイを別途管理する必要がない。言い換えれば、本発明によるＦＯＤ接着フィルム１００の適用された半導体パッケージは、ＦＯＤ接着フィルム１００上に積層する半導体ダイもダイアタッチフィルムを備えた半導体ダイを用いることができる。これによって、従来のＦＯＤ接着フィルムの適用された半導体パッケージに比べて、歩留まりが飛躍的に上昇する効果を有する。
＜実施例＞
１．第１実施態様によるＦＯＤ接着フィルムの製造及び試験
（１）第１実施態様によるＦＯＤ接着フィルムの製造
第１実施態様によるＦＯＤ接着フィルムを製造するために、次のような組成を用いて接着層を形成するコーティング液を製造した。
アクリル共重合体（ナガセケムテックスＳＧ－Ｐ３０７Ｓ、数平均分子量２５０，０００、ガラス転移温度１０℃）を準備した。
常温（１５～３５℃）で液状のエポキシ樹脂であるビスフェノールＡエポキシ樹脂（ＫＵＫＤＯ化学ＹＤ－１２８、エポキシ当量：１８７ｇ／ｅｑ）及び常温（１５～３５℃）で固状のエポキシ樹脂であるクレゾールノボラックエポキシ樹脂（ＫＵＫＤＯ化学ＹＤＣＮ－５００－５Ｐ、エポキシ当量：２０６ｇ／ｅｑ）を熱硬化性樹脂として準備した。
硬化剤として、フェノールノボラック樹脂（Ｋｏｌｏｎ ｃｈｅｍｉｃａｌ（株）ＫＰＨ－Ｆ２００４、ＯＨ当量：１０６ｇ／ｅｑ、軟化点：１２０）を準備しており、無機充填剤として球状シリカ（電気化学工業株式会社ＳＦＰ－３０Ｍ、平均粒径０．７μｍ）を準備した。
また、硬化促進剤としてイミダゾール系硬化促進剤（キュアゾール２ＰＨ）を準備した。
上記成分を用いて下記表１のような配合比で混合して混合液を製造した。
次に、コーティング性を確保する次元で、前記混合液をメチルエチルケトン（ＭＥＫ）と１：０．９重量比で混合して接着コーティング液を製造した。
［表１］
Figure 0007153690000001
次に、下記表２のようなサポート層を準備した。
［表２］
Figure 0007153690000002
表１に記載の各々のコーティング液を表２に記載のサポート層上に塗布した。前記接着コーティング液上に離型処理したポリエステルフィルムを積層し、１３０℃で５分間熱風乾燥機内で混合溶剤を乾燥、除去させることで、半導体パッケージ用のＦＯＤ接着シートを製作した。
表１、２に記載の表面エネルギーと破断伸び率は、下記の方法により測定された。
１）表面エネルギーの測定方法
測定対象それぞれを平らで硬い支持板上に一様な塗膜厚を有するようにコーティングして準備し、接触角測定機（サーフェスエレクトロオプティックス社、ＳＥＯ３００Ａ）を用いて水との表面エネルギーを測定した。
２）破断伸び率の測定方法
測定対象フィルムを１号ダンベル状（ＪＩＳ Ｋ ７１１３）に孔を空けて試験片を作成し、引張試験装置（ＪＩＳ Ｂ ７７２１）を用いて測定した。試験片に１００ｍｍの標線を入れた後、引張試験機を用いて標線間切断時の荷重（抗張力）と成長を測定した。ただし、引張速度は、１００ｍｍ／ｍｉｎにした。
３）密着力の測定方法
実施例及び比較例による接着フィルムについて接着層に対するサポート層の密着力を測定した。
密着力は、１８０℃剥離（ＰＥＥＬ）実験（測定温度：２５℃、剥離速度：５０ｍｍ／ｍｉｎ）によって測定された値である。
実施例及び比較例の界面密着力測定値を表３に記載した。
［表３］
Figure 0007153690000003
（２）コントローラダイの埋込まれた基板の製作
市販中の１０μｍダイアタッチ用のフィルムを用いて厚さ５０μｍ、長さ３ｍｍ×５ｍｍ（横×縦）サイズのコントローラチップ（ダイ）を温度１２０℃、圧力 １ｋｇ、時間１秒の条件でＰＣＢ基板上に付着して、コントローラが含まれた基板を製作した。
（３）第１実施態様によるＦＯＤ接着フィルムを移送、カッティング、ピックアップ、及び基板に付着して半導体パッケージを製作
準備したＦＯＤ接着フィルムを移送しながら切断し、実施例／比較例の各試片当たり総１００個のＦＯＤ接着フィルムサンプルを製作した。前記ＦＯＤ接着フィルムサンプルをダイボンディング装置ＳＰＡ－３００Ｓ（商品名、ＳＨＩＮＫＡＷＡ）を用いてニードル（ＮＥＥＤＬＥ）個数２１、ニードル高さ０．３０ｍｍでピックアップを行い、温度１２０℃、圧力１ｋｇｆ、時間１秒で、先に製作したコントローラチップの付着した基板に接着した。
（４）結果評価
本発明による実施例１及び２は、いずれも切断工程で不良がなかった。これに比べて、比較例１は、６８％のサンプルにおいて接着層の切断面に割れ現象が発生しており、比較例２は、５４％のサンプルにおいてサポート層と接着層とが互いに剥離されていた。
このように、サポート層と接着層の物性を制御した本発明による実施例は、切断工程で不良が発生していなかった。
２．第２実施態様によるＦＯＤ接着フィルムの製造及び試験
（１）第２実施態様によるＦＯＤ接着フィルムの製造
第２実施態様によるＦＯＤ接着フィルムを製造するために、下記のような組成を用いて接着層を形成するコーティング液を製造した。
アクリル共重合体（ナガセケムテックスＳＧ－Ｐ３０７Ｓ、数平均分子量２５０，０００、ガラス転移温度１０℃）を準備した。
常温（１５～３５℃）で液状のエポキシ樹脂であるビスフェノールＡエポキシ樹脂（ＫＵＫＤＯ化学ＹＤ－１２８、エポキシ当量：１８７ｇ／ｅｑ）及び常温（１５～３５℃）で固状のエポキシ樹脂であるクレゾールノボラックエポキシ樹脂（ＫＵＫＤＯ化学ＹＤＣＮ－５００－５Ｐ、エポキシ当量：２０６ｇ／ｅｑ）を熱硬化性樹脂として準備した。
硬化剤として、フェノールノボラック樹脂（Ｋｏｌｏｎ ｃｈｅｍｉｃａｌ（株）ＫＰＨ－Ｆ２００４、ＯＨ当量：１０６ｇ／ｅｑ、軟化点：１２０）を準備しており、無機充填剤として球状シリカ（電気化学工業株式会社ＳＦＰ－３０Ｍ、平均粒径０．７μｍ）を準備した。
また、硬化促進剤としてイミダゾール系硬化促進剤（キュアゾールＣ１１Ｚ）を準備した。
次に、前記アクリル樹脂、エポキシ樹脂、硬化剤、無機充填剤、及び硬化促進剤を下記表４に記載の配合比で混合して混合液を製造した。
次に、コーティング性を確保する次元で、前記混合液をメチルエチルケトン（ＭＥＫ）と１：０．９重量比で混合して、接着コーティング液を製造した。
［表４］
Figure 0007153690000004
次に、厚さ３０μｍの離型処理したポリエステルフィルム上に、実施例３、４と比較例３～４から得られた接着コーティング液をそれぞれ塗布した。これらを１３０℃で５分間熱風乾燥機内で混合溶剤を乾燥、除去させることで、半導体パッケージ用のＦＯＤ接着シートをそれぞれ製作した。
また、厚さ３０μｍのポリエーテルエーテルケトン（ｐｏｌｙｅｔｈｅｒｅｔｈｅｒｋｅｔｏｎ、ＰＥＥＫ）をサポート層として準備し、前記ＰＥＥＫフィルム上に実施例５及び６から得られた接着コーティング液を塗布した。前記接着コーティング液上に離型処理したポリエステルフィルムを積層し、１３０℃で５分間熱風乾燥機内で混合溶剤を乾燥、除去させることで、半導体パッケージ用のＦＯＤ接着シートをそれぞれ製作した。
（２）コントローラダイの埋込まれた基板の製作
市販中の１０μｍダイアタッチ用のフィルムを用いて厚さ５０μｍ、長さ３ｍｍ×５ｍｍ（横×縦）サイズのコントローラチップ（ダイ）を温度１２０℃、圧力１ｋｇ、時間１秒の条件で、ＰＣＢ基板上に付着して、コントローラの含まれた基板を製作した。
（３）第２実施態様によるＦＯＤ接着フィルムを移送、カッティング、ピックアップ及び基板に付着して、半導体パッケージを製作
準備したＦＯＤ接着フィルムを移送しながら切断し、実施例／比較例の各試片当たり総１００個のＦＯＤ接着フィルムサンプルを製作した。前記ＦＯＤ接着フィルムサンプルをダイボンディング装置ＳＰＡ－３００Ｓ（商品名、ＳＨＩＮＫＡＷＡ）を用いてニードル（ＮＥＥＤＬＥ）個数２１、ニードル高さ０．３０ｍｍでピックアップを行い、温度１２０℃、圧力１ｋｇｆ、時間１秒で、先に製作したコントローラチップの付着した基板に接着した。
（４）結果評価
１）ＦＯＤ接着フィルムの物性測定
ｉ）プローブタック測定
プローブタック測定値は、２５℃の温度条件で、φ１０ｍｍの平たいプローブを荷重０．５Ｎの圧力を加えながら、測定対象である各接着フィルム試片に１０秒間押した後、プローブをその熱伝導シートから外すときに要する力として測定した。
ｉｉ）溶融粘度測定
各接着フィルム試片を６００～８００μｍでロールラミネートを用いて積層した後、８ｍｍ径の円形に切断した後、ＡＲＥＳ Ｇ２ Ｒｈｅｏｍｅｔｅｒ（商品名、ＴＡ社製造）を用いて平行板法により温度２５℃～１８０℃（昇温速度２０℃／分）、ｓｔｒａｉｎ１０％、ｆｒｅｑｕｅｎｃｙ５ｒａｄ／秒、ｆｏｒｃｅ０．５Ｎで１１０℃溶融粘度を測定した。
各試片のプローブタック測定値と１１０℃溶融粘度測定値を下記表５に整理した。
［表５］
Figure 0007153690000005
２）不良率評価
本発明による実施例３～６は、いずれも移送工程とダイアタッチ工程における不良がなかった。これに比べて、比較例３は、移送工程でジャム現象によって不良率が１２％発生した。比較例４は、ダイアタッチ工程を行う過程で、コントローラダイ埋込不良現象によって不良率が３２％発生した。
また、実施例５及び６は、実施例３、４及び比較例３、４と違って、ウエハーとともにダイシングする必要がなく、ダイアタッチフィルムの付着したウエハーのみを用いて製造することができて、工程が簡単であり、歩留まりが向上した。
以上のように、本発明について説明したが、本明細書に開示した実施例によって本発明が限定されるものではないし、本発明の技術思想の範囲内で通常の技術者によって多様な変形がなされることは自明である。さらに、本発明の実施例を前述しながら本発明の構成による作用効果を明示的に記載して説明しなかったとしても、該構成によって予測可能な効果も認められるべきである。

Claims (14)

  1. 接着層及び前記接着層の一面にサポート層が積層した積層構造；を含み、
    前記接着層が、半導体パッケージに含まれるコントローラダイの少なくとも一部を埋め込むためのものであり、
    前記サポート層が、前記接着層を保護し、前記接着層が切断されるとき前記接着層の融着による切断不良を防止するためのものであり、
    前記サポート層の表面エネルギーが４０ｄｙｎｅ／ｃｍ以上であり、
    前記サポート層の破断伸び率は、１００％以下で、前記接着層の破断伸び率は、２０％以上であり、
    前記接着層に対する前記サポート層の密着力が２０ｇｆ／ｃｍ以上である、
    ＦＯＤ接着フィルム。
  2. 前記サポート層のガラス転移温度は、１３０℃以上である、
    請求項１に記載のＦＯＤ接着フィルム。
  3. 前記接着層の他の一面に積層した離型フィルム；をさらに含む、
    請求項１に記載のＦＯＤ接着フィルム。
  4. 前記サポート層は、
    ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）、ポリイミドアミド（ｐｏｌｙｉｍｉｄｅａｍｉｄｅ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ、ＰＥＩ）、ポリエチレンテレフタラート（ｐｏｌｙｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔａｌａｔｅ、ＰＥＴ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅ、ＰＥＮ）、及びポリエーテルエーテルケトン（ｐｏｌｙｅｔｈｅｒｅｔｈｅｒｋｅｔｏｎ、ＰＥＥＫ）のうち１種以上の材料を含む、
    請求項１に記載のＦＯＤ接着フィルム。
  5. 前記接着層は、
    アクリル共重合体、エポキシ樹脂及び無機フィラーを含む、
    請求項１に記載のＦＯＤ接着フィルム。
  6. 前記アクリル共重合体は、
    ガラス転移温度０℃～２０℃及び重量平均分子量１００，０００～５００，０００であるアクリル共重合体を含む、
    請求項５に記載のＦＯＤ接着フィルム。
  7. 前記エポキシ樹脂は、
    ビスフェノール系エポキシ樹脂、ビフェニル系エポキシ樹脂、ナフタレン系エポキシ樹脂、フローレン系エポキシ樹脂、フェノールノボラック系エポキシ樹脂、クレゾールノボラック系エポキシ樹脂、トリスヒドロキシフェニルメタン系エポキシ樹脂、及びテトラフェニルメタン系エポキシ樹脂のうち１種以上を含む、
    請求項５記載のＦＯＤ接着フィルム。
  8. 前記エポキシ樹脂は、
    １０℃～３５℃で液状のエポキシ樹脂；及び１０℃～３５℃で固状のエポキシ樹脂；を含むことを特徴とする、
    請求項５に記載のＦＯＤ接着フィルム。
  9. 前記接着層は、６０～１５０μｍの厚さを有する、
    請求項１に記載のＦＯＤ接着フィルム。
  10. 前記サポート層は、５～５０μｍの厚さを有する、
    請求項１に記載のＦＯＤ接着フィルム。
  11. 基板；
    前記基板の上部に実装されたコントローラダイ；
    前記基板の上部に形成されたＦＯＤ接着フィルム；及び、
    前記ＦＯＤ接着フィルム上に積層した半導体ダイ；を含み、
    前記ＦＯＤ接着フィルムは、接着層及び前記接着層の一面にサポート層が積層した積層構造を含み、
    前記コントローラダイの少なくとも一部が前記接着層の内部に埋込され、
    前記サポート層が、前記接着層を保護し、前記接着層が切断されるとき前記接着層の融着による切断不良を防止するためのものであり、
    前記サポート層の表面エネルギーが４０ｄｙｎｅ／ｃｍ以上であり、
    前記サポート層の破断伸び率は、１００％以下で、前記接着層の破断伸び率は、２０％以上であり、
    前記接着層に対する前記サポート層の密着力が２０ｇｆ／ｃｍ以上である、
    半導体パッケージ。
  12. 前記サポート層のガラス転移温度は、１３０℃以上である、
    請求項１１に記載の半導体パッケージ。
  13. 前記接着層内の単数または複数個の受動素子；単数または複数個のボンディングパッド；及び単数または複数個のワイヤ；をさらに含むことを特徴とする、
    請求項１１に記載の半導体パッケージ。
  14. 前記基板及び実装されたコントローラダイ上にダイアタッチフィルムを含み、
    前記ＦＯＤ接着フィルムのサポート層と半導体ダイとの間にダイアタッチフィルムを含むことを特徴とする、
    請求項１１に記載の半導体パッケージ。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013127014A (ja) 2011-12-16 2013-06-27 Hitachi Chemical Co Ltd 接着シート

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5343450B2 (ja) * 2007-08-29 2013-11-13 日立化成株式会社 半導体素子固定用接着フィルム及び接着シート
JP5524465B2 (ja) * 2007-10-24 2014-06-18 日立化成株式会社 接着シート及びこれを用いた半導体装置およびその製造方法
JP5580701B2 (ja) * 2010-09-13 2014-08-27 日東電工株式会社 ダイシング・ダイボンドフィルム
KR102605475B1 (ko) * 2016-06-24 2023-11-23 (주)이녹스첨단소재 비전도성 접착필름용 조성물 및 이를 포함하는 비전도성 접착필름
JP6926555B2 (ja) * 2017-03-17 2021-08-25 昭和電工マテリアルズ株式会社 半導体装置の製造方法
KR101936593B1 (ko) * 2017-06-16 2019-01-09 (주)이녹스첨단소재 컨트롤러 다이 매립형 fod 접착필름 및 이를 포함하는 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JP2013127014A (ja) 2011-12-16 2013-06-27 Hitachi Chemical Co Ltd 接着シート

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