JP7150668B2 - 高位合成装置及び高位合成方法 - Google Patents

Description

本発明は、プログラミング言語を用いて論理回路の記述を生成する高位合成装置に関する。

ＦＰＧＡ（Field Programmable Gate Array）等の集積回路（又は論理回路）の構成を記述する言語としてハードウェア記述言語（ＨＤＬ：hardware description language）が知られている。

ハードウェア記述言語を用いた集積回路の設計では、ソースコードの量が膨大になる場合があり、近年では、Ｃ言語などの高級言語を用いてアルゴリズム等の設計を行ってソースコード（高位合成コード）の量を低減し、ハードウェア記述言語を生成する技術が知られている（例えば、特許文献１）。

特許文献１では、高位合成コードに含まれるループ処理を抽出し、ループ内の処理時間を短縮するように高位合成コードを変更する技術が開示されている。

国際公開２０１７／１５４１８３号

近年では、ＦＰＧＡ等の集積回路で画像処理や機械学習等の大量のデータを処理することが検討されている。画像等の大量のデータを扱う場合では、ＦＰＧＡの外部にメモリを付加して、入力されたデータを一旦外部メモリに格納してから集積回路で処理する構成が望ましい。

しかしながら、上記従来例では、集積回路に外部メモリを付加した構成を考慮しておらず、外部メモリを利用する最適なハードウェア記述言語を自動的に生成できない、という問題があった。

そこで本発明は、上記問題点に鑑みてなされたもので、集積回路に外部メモリを付加したハードウェアに最適なハードウェア記述言語を自動的に生成することを目的とする。

本発明は、プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、前記高位合成コード調整部は、前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定部と、前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、を含む。

したがって、本発明は、外部メモリへのアクセスを効率よく行う集積回路の高位合成コードを生成することで、集積回路に外部メモリを付加したハードウェアに最適なハードウェア記述言語を自動的に生成することができる。

本明細書において開示される主題の、少なくとも一つの実施の詳細は、添付されている図面と以下の記述の中で述べられる。開示される主題のその他の特徴、態様、効果は、以下の開示、図面、請求項により明らかにされる。

本発明の実施例１を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例１を示し、設計対象のハードウェアで行われる処理の一例を示す図である。 本発明の実施例１を示し、生成されたハードウェア記述言語を集積回路に適用したハードウェアの一例を示すブロック図である。 本発明の実施例１を示し、集積回路が外部メモリにアクセスする処理の一例を示す図である。 本発明の実施例１を示し、高位合成装置で行われる処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置で行われるバーストアクセス判定処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置で行われるコード再構成処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置に入力される高位合成コードの一例を示す図である。 本発明の実施例１を示し、高位合成装置が使用するコード再構成情報の一例を示す図である。 本発明の実施例１を示し、外部メモリのアクセスパターンがアドレスのインクリメントの例を示す図である 本発明の実施例１を示し、外部メモリのアクセスパターンがアドレスのデクリメントの例を示す図である 本発明の実施例１を示し、外部メモリのアクセスパターンがランダムなアドレスの例を示す図である 本発明の実施例１を示し、高位合成装置が再構成した高位合成コードの一例を示す図である。 従来例を示し、従来例によるハードウェアの構成の一例を示すブロック図である。 従来例を示し、従来例による外部メモリへのアクセスの一例を示す図である。 本発明の実施例２を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例２を示し、高位合成装置で行われる処理の一例を示すフローチャートである。 本発明の実施例２を示し、高位合成装置で行われるデータ幅判定処理の一例を示すフローチャートである。 本発明の実施例２を示し、高位合成装置のコード再構成情報の一例を示す図である。 本発明の実施例２を示し、高位合成装置のコード再構成処理の一例を示す図である。 本発明の実施例２を示し、高位合成装置が生成する高位合成コードの一例を示す図である。 本発明の実施例３を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例４を示し、高位合成装置の一例を示すブロック図である。

以下、本発明の実施形態を添付図面に基づいて説明する。

図１は、本発明の実施例１を示し、高位合成装置１の一例を示すブロック図である。高位合成装置１は、高位合成コードと外部メモリ情報を受け付けて、外部メモリを接続した集積回路（論理回路）の構成を記述したハードウェア記述言語（ＨＤＬ：hardware description language）を生成する。

高位合成装置１は、処理装置（プロセッサ）１００と、主記憶（メモリ）１０１と、記憶装置（ストレージ）２００と、入力装置３００と、表示装置４００を含む計算機である。

記憶装置２００には、高位合成コード記憶部２１０と、外部メモリ情報記憶部２２０と、ＨＤＬコード記憶部２４０と、コード再構成データベース２３０が格納されている。

高位合成コード記憶部２１０には、Ｃ言語やＣ＋＋言語やＰｙｔｈｏｎ等の高級言語で記述された集積回路で行われる処理の定義（またはアルゴリズム）が格納される。外部メモリ情報記憶部２２０は、集積回路に付加された外部メモリの情報が格納される。

コード再構成データベース２３０には、外部メモリへのアクセスパターンに応じた集積回路の構成情報が格納される。ＨＤＬコード記憶部２４０には、高位合成装置１が生成したハードウェア記述言語が格納される。ハードウェア記述言語としては、ＶｅｒｉｌｏｇやＶＨＤＬを採用することができる。

主記憶１０１には、高位合成コードを調整（Ｔｕｎｅ ｕｐ）する高位合成コード調整部１０と、高位合成コード調整部１０で再構成された高位合成コードからＨＤＬコードを生成する高位合成部１６０がプログラムとして格納されて処理装置１００によって実行される。

高位合成コード調整部１０は、ループ処理抽出部１１０と、外部メモリアクセス変数決定部１２０と、アクセスパターン解析部１３０と、バーストアクセス判定部１４０と、コード再構成部１５０から構成される。

処理装置１００は、ループ処理抽出部１１０と、外部メモリアクセス変数決定部１２０と、アクセスパターン解析部１３０と、バーストアクセス判定部１４０と、コード再構成部１５０と、高位合成部１６０のプログラムを主記憶１０１から読み込んでそれぞれ機能させる。

処理装置１００は、各機能部のプログラムに従って処理を実行することによって、所定の機能を提供する機能部として稼働する。例えば、処理装置１００は、ループ処理検出プログラムに従って処理を実行することでループ処理抽出部１１０として機能する。他のプログラムについても同様である。さらに、処理装置１００は、各プログラムが実行する複数の処理のそれぞれの機能を提供する機能部としても稼働する。計算機及び計算機システムは、これらの機能部を含む装置及びシステムである。

ループ処理抽出部１１０は、高位合成コード記憶部２１０から高位合成コードを読み込んで、高位合成コード内のループ処理を検出する。外部メモリアクセス変数決定部１２０は、外部メモリ情報記憶部２２０から外部メモリ情報を読み込んで、ループ処理抽出部１１０で検出されたループ処理で外部メモリからアクセスした値を格納する変数を決定する。

アクセスパターン解析部１３０は、検出されたループ処理で、集積回路が外部メモリをアクセスするパターンを解析する。バーストアクセス判定部１４０は、アクセスパターンの解析結果と決定された変数に基づいて、ループ処理におけるバーストアクセスの適用を判定する。

コード再構成部１５０は、バーストアクセスの判定結果に基づいて高位合成コードのループ処理にバーストアクセスのコードを追加し、変数をバッファに置き換え、処理の並列化またはパイプライン処理を加え、再構成した高位合成コードを出力する。

高位合成部１６０は、コード再構成部１５０でコードを再構成された高位合成コードを読み込んで、集積回路のハードウェアの構成を決定するハードウェア記述言語のコード（以下ＨＤＬコード）を出力してＨＤＬコード記憶部２４０に格納する。

図２は、ハードウェアで行われる処理の一例を示す図である。本実施例では、集積回路を含むハードウェア５０に画像１と画像２を入力し、画像１と画像２を合成する積算処理と、図中水平方向で反転させた画像を出力させる反転処理を実行させる。

高位合成コードは、上記画像処理をハードウェア５０の集積回路で実現させるためのＨＤＬコードを高位合成装置１で生成させる入力である。

図３は、本発明の実施例１を示し、高位合成装置１で生成したハードウェア記述言語を集積回路に適用したハードウェア５０の一例を示すブロック図である。

ハードウェア５０は、基板上に集積回路６０と外部メモリ７０を配置し、メモリバス８０で集積回路６０と外部メモリ７０を接続する例を示す。集積回路６０としては、ＦＰＧＡ（Field Programmable Gate Array）や、ＡＳＩＣ（Application Specific Integrated Circuits）あるいはＰＬＤ（Programmable Logic Device）を採用することができる。外部メモリ７０としては、バースト転送が可能なＤＲＡＭ等を採用することができる。

集積回路６０の内部は、図４（後述）に示す処理を行うように、高位合成コードから生成されたＨＤＬコードによって構成された回路の一例を示す。

集積回路６０は、処理を並列的に実行する並列実行制御６２と、外部メモリ７０から画像１と画像２を連続的に読み込むバーストアクセス制御６３と、読み込んだ画像１と画像２を一時的に格納するバッファ（ＦＩＦＯ：Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）６４、６５と、バッファ６４、６５から画像１と画像２を読み込んで、積算処理と反転処理を実行して出力画像を生成する積算・反転処理６１と、出力画像を一時的に格納するバッファ（ＢＲＡＭ：Block RAM）６５を含む。なお、バッファ６５に格納された出力画像は、バーストアクセス制御６３によって、所定のタイミングで外部メモリ７０に書き込まれる。

図４は、集積回路６０が外部メモリ７０にアクセスする処理の一例を示す図である。集積回路６０は、外部メモリ７０から画像１と画像２を５画素ずつ連続的に読み込み（バーストアクセス）、ＦＩＦＯで構成されたバッファへ投入して積算及び反転処理を並列的に実行する。なお、バーストアクセスのデータは５個に限定されるものではなく、外部メモリ７０の仕様などに応じて適宜設定することができる。

バーストアクセス制御６３が読み込んだ画像１と画像２は、ＦＩＦＯで構成されたバッファ６４、６５へ並列的に読み込まれる。そして、バッファ６４、６５に読み込まれた順に積算・反転処理６１で画像１と画像２を取得して処理を実行し出力画像を生成する。

本実施例の高位合成コードから得られたＨＤＬコードを集積回路６０へ適用することで、複数の画素を連続的に読み込むバーストアクセスと、演算処理を並列的に実行させることで、ハードウェア５０の処理能力を向上させることができる。

図５は、高位合成装置１で行われる処理の一例を示すフローチャートである。この処理は、高位合成装置１の利用者等の指令に基づいて開始される。処理の開始に先立って、高位合成コードが高位合成コード記憶部２１０に格納され、集積回路６０が外部メモリ７０から読み込むデータを格納する変数の情報（外部メモリアクセス変数情報２２１）等が外部メモリ情報記憶部２２０に予め格納されている。

高位合成装置１の処理は、高位合成コード調整部１０が、高位合成コードと外部メモリアクセス変数情報２２１を受け付けて、高位合成コードの解析結果に基づいて当該高位合成コードを再構成する処理と、再構成された高位合成コードを高位合成部１６０へ入力してＨＤＬコードを生成する処理が行われる。

まず、ループ処理抽出部１１０が高位合成コード記憶部２１０から高位合成コードを読み込んで、高位合成コードに含まれるループ処理を抽出し、ループの抽出結果２３１をコード再構成データベース２３０のコード再構成情報２３５に格納する（Ｓ１００）。

次に、外部メモリアクセス変数決定部１２０は、外部メモリ情報記憶部２２０から外部メモリアクセス変数情報２２１を読み込んで、高位合成コードのループ処理で使用する変数を決定し、外部メモリアクセス変数決定結果２３２としてコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ２００）。

なお、外部メモリアクセス変数情報２２１としては、外部メモリ７０からデータを読み込む配列変数（図１０Ａ～図１０Ｃ）等であり、予め設定された情報である。また、外部メモリ情報記憶部２２０は、ハードウェア５０（基板上）に搭載する外部メモリ７０と、外部メモリ７０をアクセスする集積回路６０の設計情報等に基づいて予め設定される。

アクセスパターン解析部１３０は、高位合成コードのループ処理で外部メモリ７０からデータを読み込む際のアクセスパターンを解析し、解析結果をアクセスパターン結果２３３としてコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ３００）。アクセスパターン結果２３３は、例えば、外部メモリ７０のアドレスをインクリメントまたはデクリメントあるいはランダム等に分類することができる。

次に、バーストアクセス判定部１４０が、アクセスパターン結果２３３に基づいてバーストアクセスが可能か否かを判定し、バーストアクセス判定結果２３４をコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ４００）。

コード再構成部１５０は、コード再構成データベース２３０からコード再構成情報２３５を読み込んで、バーストアクセス判定結果２３４がバーストアクセス可能であれば、アクセス方法とアクセスパターンに基づいて、バーストアクセスのコードを高位合成コードのループ処理に追加する（Ｓ５００）。また、コード再構成部１５０は、高位合成コード２１１中の変数をバッファに変更する。また、コード再構成部１５０は、高位合成コード２１１中の処理を使用するバッファの種類に応じて並列化処理またはパイプライン処理に変更する。

上述のように、ステップＳ５００では、コード再構成部１５０が、バーストアクセス処理の追加や、バッファへの変更、並列化またはパイプライン化などのコードの再構成（変更）を実施する。コード再構成部１５０は、バーストアクセス等でコードを再構成した高位合成コードを生成して、高位合成部１６０へ出力する。

高位合成部１６０は、コード再構成部１５０から出力された高位合成コードを解析して、ＨＤＬコードを出力し、ＨＤＬコード記憶部２４０に格納する（Ｓ６００）。

上記処理により、高位合成コードのループ処理の抽出と、バーストアクセスの追加及び並列処理のコードの再構成が自動的に実行されて、コードが再構成された高位合成コードから高位合成部１６０がＨＤＬコード２４１を生成してＨＤＬコード記憶部２４０に格納する。

なお、本実施例では、高位合成コードと外部メモリアクセス変数情報２２１を記憶装置２００に予め格納しておいた例を示すが、処理の開始時に高位合成コードと外部メモリアクセス変数情報２２１を外部や入力装置３００から受け付けるようにしてもよい。

図８は、高位合成装置１に入力される高位合成コード２１１の一例を示す図である。高位合成コード２１１は、集積回路６０で実行する処理を記述したソースコードで、高位合成コード記憶部２１０に予め格納されている。

本実施例の高位合成コード２１１は、集積回路６０が２つの画像（図中ｉｍｇ１、ｉｍｇ２）を外部メモリ７０から読み込みながら、同一の座標の画素を加算して反転させて出力画像を生成する処理を示す。高位合成コード２１１には、２つのループ処理５００、５０１が含まれる。

ループ処理５００にはラベル「ＬＯＯＰ１」が設定され、ループ処理５０１には、ラベル「ＬＯＯＰ１１」が設定される。

本実施例では、高位合成コード２１１をＣ＋＋言語で記述した例を示すが、これに限定されるものではなく、Ｃ言語やＳｙｓｔｅｍＣ言語、Ｍａｔｌａｂ言語あるいはＰｙｔｈｏｎ言語等で記述することができる。

図９は、高位合成装置１が使用するコード再構成情報２３５の一例を示す図である。コード再構成情報２３５は、高位合成コード２１１から抽出したループ処理の識別子を格納するループ＃２３５１と、ループ処理の名称を格納するループ名２３５２と、データを格納する変数の識別子を格納する変数＃２３５３と、データを格納する変数の名称を格納する外部メモリアクセス変数２３５４と、外部メモリ７０へのアクセス方法及びアクセスパターンを格納するアクセス方法／アクセスパターン２３５５と、バーストアクセスの可否を格納するバーストアクセス２３５６と、バッファの形式を格納するバッファ２３５７と、バッファの名称を格納するバッファ名２３５８と、バッファの容量を格納するバッファサイズ２３５９をひとつのエントリに含む。

ループ＃２３５１は、ループ処理抽出部１１０によって付与される識別子で、高位合成コード２１１から抽出されたループ毎に設定される。ループ名２３５２は、ループ処理抽出部１１０が高位合成コード２１１から取得したループの名称（ラベル）を格納する。

変数＃２３５３は、外部メモリアクセス変数決定部１２０が設定した識別子が格納される。外部メモリアクセス変数２３５４には、外部メモリアクセス変数決定部１２０が高位合成コード２１１から取得した変数の名称が格納される。

アクセス方法／アクセスパターン２３５５には、アクセスパターン解析部１３０が解析したループ処理中の外部メモリ７０へのアクセス方法とアクセスパターンが格納される。バーストアクセス２３５６には、バーストアクセス判定部１４０が決定したバーストアクセスの可否が格納される。バーストアクセスが可能であれば「ＯＫ」が格納され、不可であれば「ＮＧ」が格納される。

バッファ２３５７には、バーストアクセス判定部１４０が決定した外部メモリアクセス変数２３５４に割り当てるバッファの形式が格納される。バッファの形式としては、ＦＩＦＯやダブルバッファなどを設定することができる。

バッファ名２３５８には、バーストアクセス判定部１４０が高位合成コード２１１に基づいて決定したバッファの名称が格納される。バッファサイズ２３５９には、バーストアクセス判定部１４０が高位合成コード２１１に基づいて決定した容量が格納される。

図１０Ａは、外部メモリ７０のアクセスパターンがインクリメントの例を示す図である。図示の例は、変数Ｘのデータ配列１３１に対して、アドレス（またはインデックス）ｉをインクリメント（加算）して隣り合うアドレスに順次アクセスするパターンを示す。アクセスする方向１３４は、アドレスが増大する方向となる。

図１０Ｂは、外部メモリ７０のアクセスパターンがデクリメントの例を示す図である。図示の例は、変数Ｙのデータ配列１３２に対して、アドレス（またはインデックス）ｉをデクリメント（減算）して隣り合うアドレスに順次アクセスするパターンを示す。アクセスする方向１３４は、アドレスが減少する方向となる。

図１０Ｃは、外部メモリ７０のアクセスパターンがランダムなアドレスの例を示す図である。図示の例は、変数Ｚのデータ配列１３３に対して、アドレス（またはインデックス）ｉがランダムに増減する方向１３４でアクセスを行う例を示す。

アクセスパターン解析部１３０では、ループ処理内の外部メモリ７０のアクセスパターンが上記図１０Ａ～図１０Ｃのいずれであるかを判定し、判定結果をコード再構成情報２３５のアクセス方法／アクセスパターン２３５５に書き込む。

本実施例では、図１０Ａや図１０Ｂで示すように、隣り合うアドレスのデータを順次アクセスするループ処理を、バーストアクセスに変更して隣り合うアドレスのデータを複数個まとめてアクセスする。

本実施例のバーストアクセスは、図４で示したように、１回のバーストリード命令で、アドレスが連続する５個のデータを読み込む例を示している。本実施例では、外部メモリ７０から画像のデータを読み込む際には、図１０Ａのアドレスをインクリメントする方向へバーストアクセスを行う。また、画像の反転処理では、図１０Ｂのように、アドレスをデクリメントする方向でアクセスする。

なお、アクセスパターン解析部１３０は、高位合成コード２１１の構文解析やコードをコンパイルしてからアドレスを解析することでアクセスパターンを解析することができる。

図６は、高位合成装置１で行われるバーストアクセス判定処理の一例を示すフローチャートである。この処理は、図５のステップＳ４００に示したバーストアクセス判定部１４０の処理である。

バーストアクセス判定部１４０は、コード再構成情報２３５から外部メモリアクセス変数２３５４をひとつ選択して当該エントリを読み込む（Ｓ４０１）。バーストアクセス判定部１４０は、アクセス方法／アクセスパターン２３５５のアクセスパターンがインクリメントであるか否かを判定する（Ｓ４０２）。インクリメントであればステップＳ４０４へ進み、そうでない場合にはステップＳ４０３に進む。

ステップＳ４０４では、バーストアクセス判定部１４０が当該変数をバーストアクセスが可能な変数と判定して、コード再構成情報２３５のバーストアクセス２３５６に「ＯＫ」を格納する。ステップＳ４０５では、バーストアクセス判定部１４０がバッファの形式をＦＩＦＯに決定して、コード再構成情報２３５のバッファ２３５７に書き込む。

一方、ステップＳ４０３では、バーストアクセス判定部１４０はアクセスパターンがデクリメントであるか否を判定する。デクリメントであればステップＳ４０５へ進み、そうでない場合にはステップＳ４０９に進む。

ステップＳ４０５では、バーストアクセス判定部１４０が当該変数をバーストアクセスが可能な変数と判定して、コード再構成情報２３５のバーストアクセス２３５６に「ＯＫ」を格納する。ステップＳ４０７では、バーストアクセス判定部１４０がバッファの形式をダブルバッファに決定して、コード再構成情報２３５のバッファ２３５７に書き込む。

次に、ステップＳ４０８では、バーストアクセス判定部１４０が、ループ処理の回数をバッファサイズ２３５９としてコード再構成情報２３５に登録する。

ステップＳ４０９では、バーストアクセス判定部１４０がコード再構成情報２３５の全ての変数について処理が完了したか否かを判定して、完了していなければステップＳ４０１へ戻って上記処理を繰り返し、完了していれば処理を終了する。

アクセスパターンがインクリメントの場合、集積回路６０は、アクセスしたデータを順次演算で使用することになるため、ＦＩＦＯ（先入れ先出し）にすることでバーストアクセスしながら「並列」に演算することが可能になる。

逆にデクリメントの場合、データのアクセス方向を逆にしなければならない。バーストアクセスはインクリメント方向のみ可能であるため、ＦＩＦＯの順番では演算順序が逆になってしまう。そこで、バーストアクセス判定部１４０は、ダブルバッファの構成を設定する。ダブルバッファでは、データアクセス用のバッファと演算用バッファの２つを設定し、交互に切り替えることでバーストアクセスと演算を同時に処理することが可能になる。すなわち、本実施例では、バーストアクセスと演算処理をパイプライン化することで処理の高速化を実現する。

図７は、高位合成装置で行われるコード再構成処理の一例を示すフローチャートである。この処理は、図５のステップＳ５００に示したコード再構成部１５０の処理である。

ステップＳ５０１でコード再構成部１５０は、コードの再構成処理が未実施で、かつ、外部メモリアクセス変数２３５４を内包するループ処理があるか否かを判定し、未実施のループ処理があればステップＳ５０２へ進み、そうでない場合には処理を終了する。

ステップＳ５０２では、コード再構成部１５０が、コード再構成情報２３５から未実施のループ処理（ループ名２３５２）をひとつ選択する。

ステップＳ５０３では、コード再構成部１５０が、コード再構成情報２３５のバーストアクセス２３５６を読み込んで、バーストアクセスが可能であるか否かを判定する。バーストアクセス２３５６が「ＯＫ」であればステップＳ５０４に進み、そうでなければステップＳ５０５へ進む。

ステップＳ５０５では、コード再構成部１５０がループ処理の高速化を行ってからステップＳ５０１へ戻って上記の処理を繰り返す。なお、ループ処理の高速化の一例としては、ループ処理内の演算をパイプライン化、もしくは並列化する等の処理を行えば良い。

ステップＳ５０４では、コード再構成部１５０が、選択されたループ処理から外部メモリアクセス変数２３５４をひとつ選択する。ステップＳ５０６では、コード再構成部１５０が、選択された変数がリードとライトのいずれであるかを判定する。リードであればステップＳ５０７へ進み、ライトであればステップＳ５０８へ進む。

ステップＳ５０７では、コード再構成部１５０が、現在選択されているループ処理の外側にバーストリードのコードを高位合成コード２１１に追加する。一方、ステップＳ５０８では、コード再構成部１５０が、現在選択されているループ処理の外側にバーストライトのコードを高位合成コード２１１に追加する。

次に、ステップＳ５０９では、コード再構成部１５０が、コード再構成情報２３５からバッファ名２５３８を読み込んで、バーストアクセスで使用するバッファ変数として高位合成コード２１１に追加する。

ステップＳ５１０では、コード再構成部１５０が、高位合成コード２１１の外部メモリアクセス変数２３５４を、バッファ変数（２３５８）に置き換える。そして、ステップＳ５１１では、コード再構成部１５０が、コード再構成情報２３５のバッファ２３５７を参照して、現在選択している変数のバッファがＦＩＦＯであるか否かを判定する。コード再構成部１５０は、バッファがＦＩＦＯであればステップＳ５１２へ進み、ＦＩＦＯでなければステップＳ５１３に進む。

ステップＳ５１２では、コード再構成部１５０が、高位合成コード２１１にバーストアクセスによるループの並列処理を追加する。一方、ステップＳ５１３では、コード再構成部１５０が、高位合成コード２１１にバーストアクセスによるループのパイプライン処理を追加する。

そして、コード再構成部１５０は、ステップＳ５０３へ戻って、同一のループ処理（２３５２）の他の変数について処理を行う。コード再構成部１５０は、処理対象の全てのループ処理について上記処理を実行する。

上記処理によって、入力された図８の高位合成コード２１１は、図１１に示すように再構成される。図１１は、高位合成装置１が再構成した高位合成コード２１２の一例を示す図である。

図中符号５１０のコード群は、図７のステップＳ５０９で追加されたバッファを示す。図中符号５１１のコード「＃ｐｒａｇａｍａ」はステップＳ５１２またはＳ５１３の並列処理またはパイプライン処理の制御コードである。「＃ｐｒａｇａｍａ」はプリプロセッサ指示子で、ループ処理のパイプライン化や並列化は、当該指示子に基づいて実施される。なお、高位合成部１６０の種類によって表記は異なる。

図中符号５１２のコード群は、図７のステップＳ５０７で追加されたバーストリードの制御コードを示す。また、図中符号５１３のコード群は、図７のステップＳ５０５及びＳ５１０による変数をバッファに置換し、処理の高速化を行う例を示す。図中符号５１３のコード群は、図７のステップＳ５０８で追加されたバーストライトの制御コードを示す。

図１２は、従来例を示し、従来例によるハードウェアの構成の一例を示すブロック図である。前記従来例によって、集積回路６０から外部メモリ７０にアクセスして積算及び反転処理を行うＨＤＬコードを生成し、ハードウェア５０に適用した例を示す。

図３に示した本実施例のＨＤＬコードによるハードウェア５０とは異なり、バーストアクセス制御やバッファ類はない。

図１３は、従来例を示し、従来例によるハードウェアの処理の一例を示す図である。図１２のハードウェア５０で、画像１と画像２を読み込んで、積算、反転処理を加えた出力画像を生成する処理では、１画素ずつ読み込んで演算処理を実施している。

これに対して本実施例によるＨＤＬコードを適用したハードウェア５０では、図４で示したように、５画素を連続して読み込んで、読み込みの途中から演算処理を開始できるため、処理速度を大幅に向上させることが可能となる。

以上のように、本実施例によれば、外部メモリ７０へのアクセスを効率よく行う高位合成コード２１２を生成することで、集積回路６０に外部メモリ７０を付加したハードウェア５０に最適なハードウェア記述言語を自動的に生成することが可能となる。

図１４は、本発明の実施例２を示し、高位合成装置の一例を示すブロック図である。実施例２では、高位合成コード調整部１０に前記実施例１のバーストアクセス判定部１４０に代わってデータ幅判定部１７０を設け、コード再構成情報２３５は、図１７で示すように前記実施例１のバーストアクセス２３５６を並列アクセス可能数２３６０に置き換え、バッファ２３５７、バッファ名２３５８、バッファサイズ２３５９をテンポラリレジスタ名２３６１に置き換えたもので、その他の構成は前記実施例１と同様である。

データ幅判定部１７０は、外部メモリ７０と集積回路６０を接続するメモリバス８０のデータ幅を有効に利用できるように、外部メモリアクセス変数のデータ型と比較して、並列にアクセス可能なデータ数を判別する。

例えば、メモリバス８０のデータ幅が１６ビットで、１画素が８ビットの場合、集積回路６０が２画素を並列的にアクセスすることで、処理速度を前記従来例に比して高速化させることが可能となる。

集積回路６０が外部メモリ７０からアクセスするデータのアドレスは連続している必要があるため、アクセスパターン解析部１３０では前記実施例１と同様にアクセスパターンを解析する。

図１５は、高位合成装置１で行われる処理の一例を示すフローチャートである。ステップＳ１００～Ｓ３００は、前記実施例１の図５と同様である。

データ幅判定部１７０が、ステップＳ３００のアクセスパターン結果に基づいて複数の画素を並列にアクセスすることが可能か否かを判定し、可能な場合は並列アクセス可能数を算出し、データ幅判定結果２３６をコード再構成データベース２３０のコード再構成情報２３５の並列アクセス可能数２３６０に書き込む（Ｓ４００）。

コード再構成部１５０は、コード再構成データベース２３０からコード再構成情報２３５を読み込んで、並列アクセス可能数２３６０が２以上であれば並列アクセスが可能であるので、アクセス方法とアクセスパターンに基づいて、並列アクセスのコードを高位合成コードのループ処理に追加する（Ｓ７００）。また、コード再構成部１５０は、高位合成コード２１１中の変数をテンポラリレジスタに変更する。

コード再構成部１５０は、並列アクセスの追加、テンポラリレジスタへの変更などのコードの再構成（変更）を実施する（Ｓ８００）。

コード再構成部１５０は、並列アクセス等でコードを再構成した高位合成コードを生成して、高位合成部１６０へ出力する。

高位合成部１６０は、コード再構成部１５０から出力された高位合成コードを解析して、ＨＤＬコードを出力し、ＨＤＬコード記憶部２４０に格納する（Ｓ６００）。

上記処理により、高位合成コードのループ処理の抽出と、並列アクセスの追加等の再構成が自動的に実行されて、コードが再構成された高位合成コードから高位合成部１６０がＨＤＬコード２４１を生成する。

図１６は、高位合成装置１で行われるデータ幅判定処理の一例を示すフローチャートである。この処理は、図１５のステップＳ７００に示したデータ幅判定部１７０の処理である。

データ幅判定部１７０は、コード再構成情報２３５から外部メモリアクセス変数２３５４をひとつ選択して当該エントリを読み込む（Ｓ７０１）。データ幅判定部１７０は、アクセス方法／アクセスパターン２３５５のアクセスパターンがインクリメントまたはデクリメントであるか否かを判定する（Ｓ７０２）。インクリメントまたはデクリメントであればステップＳ７０３へ進み、そうでない場合にはステップＳ７０５に進む。

ステップＳ７０３では、データ幅判定部１７０が当該変数を並列アクセスが可能な変数と判定して、読み込む１データのビット数とメモリバス８０のデータ幅に基づいて並列アクセス可能数を算出する。データ幅判定部１７０は、コード再構成情報２３５の並列アクセス可能数２３６０へ同時にアクセス可能な画素数を格納する。なお、本実施例では、画素数を用いるが、画像データ以外の場合はデータ数を格納すればよい。

ステップＳ７０４では、データ幅判定部１７０が、並列アクセスを実行するレジスタをコード再構成情報２３５のテンポラリレジスタ名２３６１へ登録する。テンポラリレジスタ名２３６１は、入出力を行う外部メモリアクセス変数２３５４に応じて設定することができる。

ステップＳ７０５では、データ幅判定部１７０がコード再構成情報２３５の全ての変数について処理が完了したか否かを判定して、完了していなければステップＳ７０１へ戻って上記処理を繰り返し、完了していれば処理を終了する。

図１７は、高位合成装置のコード再構成情報の一例を示す図である。コード再構成情報２３５は、実施例１のバーストアクセス２３５６を並列アクセス可能数２３６０に置き換え、バッファ２３５７、バッファ名２３５８、バッファサイズ２３５９をテンポラリレジスタ名２３６１に置き換えたものである。

図示の例では、変数のデータ型が８ビットで、メモリバス８０のデータ幅が１６ビットの例を示し、同時にアクセス可能なデータ数は「２」となる。

図１８は、高位合成装置１のコード再構成処理の一例を示す図である。この処理は、図１５のステップＳ８００に示したコード再構成部１５０の処理である。

ステップＳ８０１でコード再構成部１５０は、コードの再構成処理が未実施で、かつ、外部メモリアクセス変数２３５４を内包するループ処理があるか否かを判定し、未実施のループ処理があればステップＳ８０２へ進み、そうでない場合には処理を終了する。

ステップＳ８０２では、コード再構成部１５０が、コード再構成情報２３５から未実施のループ処理（ループ名２３５２）をひとつ選択する。

ステップＳ８０３では、コード再構成部１５０が、コード再構成情報２３５の並列アクセス可能数２３６０を読み込んで、並列アクセスが可能であるか否かを判定する。並列アクセス可能数２３６０が２以上であればステップＳ８０４に進み、そうでなければステップＳ８０１へ戻って、次のループについて上記処理を実施する。

ステップＳ８０４では、コード再構成部１５０が、選択されたループ処理から外部メモリアクセス変数２３５４をひとつ選択する。ステップＳ８０５では、コード再構成部１５０が、選択された変数のデータ型（ビット数）を並列アクセス可能数２３６０に応じて変更する。

ステップＳ８０６では、コード再構成部１５０が、現在選択されている変数に対応するテンポラリレジスタ変数を高位合成コード２１１に追加する。

次に、ステップＳ８０７では、コード再構成部１５０が、データ型を変更した外部メモリアクセス変数を上記テンポラリレジスタに置換する。

ステップＳ８０８では、コード再構成部１５０が、コード再構成情報２３５のアクセス方法／アクセスパターン２３５５を参照して、外部メモリアクセス変数のアクセスがリードであるか否かを判定する。コード再構成部１５０は、アクセスがリードであればステップＳ８０９へ進み、ライトであればステップＳ８１０に進む。

ステップＳ８０９では、コード再構成部１５０が、外部メモリアクセス変数２３５４からテンポラリレジスタへの代入処理を高位合成コード２１１へ追加する。なお、コード再構成部１５０は、複数の画素を同時にアクセスするために、画素毎にシフトさせるなどの所定のビット操作を追加する。

一方、ステップＳ８１０では、コード再構成部１５０が、テンポラリレジスタから外部メモリアクセス変数２３５４への代入処理を高位合成コード２１１へ追加する。なお、コード再構成部１５０は、複数の画素を同時にアクセスするために、画素毎にシフトさせるなどの所定のビット操作を追加する。

次に、ステップＳ８１１では、コード再構成部１５０が、現在のループ処理で並列アクセスが可能な未処理の変数があるか否かを判定し、未処理の変数があればステップＳ８０４に戻って上記処理を繰り返し、未処理の変数がなければステップＳ８１２へ進む。

ステップＳ８１２では、コード再構成部１５０が、高位合成コード２１１のループ処理の回数を、ループ処理回数／並列アクセス数に変更する。そして、上記ステップＳ８０１へ戻って上記処理を繰り返して、処理対象の全てのループ処理について上記処理を実行する。

上記処理によって、入力された図８の高位合成コード２１１は、図１９に示すように再構成される。図１９は、高位合成装置１が再構成した高位合成コード２１３の一例を示す図である。

本実施例の高位合成コード２１３は、集積回路６０がアクセスしたデータを並列数に応じて用意したテンポラリレジスタに読み込んで、並列的に演算を実施する処理に再構成されたものである。

図中符号５２０のコードは、図１８のステップＳ８０５で変更されたデータ型（ビット数）を示す。図中符号５２１のコード群は、図１８のステップＳ８０６によって追加されたテンポラリレジスタを示す。

図中符号５２２のコードは、図１８のステップＳ８１２で変更されたループ数を示す。図中符号５２３のコード群は、図１８のステップＳ８０９による、外部メモリアクセス変数からテンポラリレジスタへの代入処理を示す。

図中符号５２４のコード群は、図１８のステップＳ８０７による外部メモリアクセス変数のテンポラリレジスタへの置換と演算の並列化の記述を示す。図中符号５２５のコード群は、図１８のステップＳ８１０によるテンポラリレジスタから外部メモリアクセス変数への代入処理を示す。

以上のように、本実施例では、高位合成コード調整部１０が、外部メモリ７０のメモリバス８０のデータ幅に合わせて並列演算数を増やすことで処理時間を短縮してハードウェア５０の処理性能を向上させることが可能となる。

図２０は、本発明の実施例３を示し、高位合成装置１の一例を示すブロック図である。本実施例では、集積回路６０の制約条件として最大バッファサイズが指定されていた場合に、再構成後の高位合成コードが制約条件を満足するようにループ数を分割させる例を示す。

本実施例の高位合成装置１は、前記実施例１の構成に、制約条件記憶部２５０と、制約条件判定部１８０と、コード修正案決定部１９０を加えたもので、その他の構成は前記実施例１と同様である。なお、制約条件判定部１８０と、コード修正案決定部１９０は、高位合成コード調整部１０内に追加される。

制約条件記憶部２５０には、集積回路６０で設定可能なバッファサイズの最大値が格納されている。制約条件判定部１８０は、コード再構成部１５０が出力した高位合成コード２１２を読み込んで、記述されたバッファサイズが制約条件記憶部２５０の条件を満たしているか否かを判定する。

制約条件判定部１８０は、高位合成コード２１２のバッファサイズが制約条件記憶部２５０の最大値を超えている場合、コード修正案決定部１９０に通知する。コード修正案決定部１９０は、バッファサイズが制約条件記憶部２５０の最大値を超えているループ処理を特定し、ループ処理の分割等を提案する。なお、提案の内容は、表示装置４００へ出力すればよい。

本実施例では、集積回路６０の制約条件を超えた場合、高位合成装置１の利用者に、ループ処理の修正個所を提案することが可能となる。

図２１は、本発明の実施例４を示し、高位合成装置の一例を示すブロック図である。本実施例では、実施例１のバーストアクセス制御と、実施例２の並列アクセスを組み合わせたものである。

高位合成コード調整部１０内ではデータ幅判定部１７０の後段にバーストアクセス判定部１４０が配置される。その他の構成は前記実施例１、２と同様である。

本実施例の構成によれば、バーストアクセスに加えて、テンポラリレジスタによる並列アクセスによって、集積回路６０の処理性能をさらに向上させることが可能となる。

＜結び＞
以上のように、上記実施例１～４の高位合成装置は、以下のような構成とすることができる。

（１）プロセッサ（処理装置１００）とメモリ（主記憶１０１）を有し、外部メモリ（７０）に接続された集積回路（６０）の構成を記述したハードウェア記述コードを生成する高位合成装置（１）であって、前記集積回路（６０）に実行させる処理を記述した高位合成コード（２１１）と、前記外部メモリ（７０）との間でデータの授受を行う外部メモリアクセス変数（２２１）とを受け付けて、前記高位合成コード（２１１）を解析し、解析結果に基づいて前記高位合成コード（２１１）を再構成する高位合成コード調整部（１０）を有し、前記高位合成コード調整部（１０）は、前記高位合成コード（２１１）内の外部メモリアクセス変数（２２１）を解析し、前記外部メモリ（７０）にバーストアクセスが可能か否かを判定するバーストアクセス判定部（１４０）と、前記バーストアクセスが可能な外部メモリアクセス変数（２２１）に対して、バーストアクセスを実行するコードを前記高位合成コード（２１１）に付加して再構成するコード再構成部（１５０）と、を含む。

上記構成によれば、高位合成コード２１１の外部メモリアクセス変数でバーストアクセスが可能であれば、高位合成装置は、高位合成コード２１１にバーストアクセスを実行するコードを付加して高位合成コード２１２を再構成することができる。バーストアクセスによりデータをまとめてアクセスすることで、集積回路６０で行われる処理を高速化することができる。

（２）上記（１）に記載の高位合成装置（１）であって、コード再構成部（１５０）で再構成された前記高位合成コード（２１２）を入力して、前記ハードウェア記述コードを生成する高位合成部（１６０）を、さらに有する。

上記構成によれば、高位合成部１６０は、バーストアクセスのコードを付加された高位合成コード２１２を入力として集積回路６０のＨＤＬコードを生成することができる。集積回路６０に当該ＨＤＬコードを適用することで、集積回路６０はバーストアクセスによりデータをまとめてアクセスすることで、処理を高速化することができる。

（３）上記（１）に記載の高位合成装置（１）であって、前記高位合成コード調整部（１０）は、前記高位合成コード（２１１）内のループ処理を抽出するループ処理抽出部（１１０）と、前記ループ処理内に記述された前記外部メモリアクセス変数（２２１）を決定する外部メモリアクセス変数決定部（１２０）と、さらに含む。

上記構成によれば、高位合成コード２１１のループ処理内に記述された外部メモリアクセス変数をバーストアクセスの対象とすることで、バーストアクセスのコードを付加して高位合成コード２１２を再構成することができる。

（４）上記（３）に記載の高位合成装置（１）であって、前記高位合成コード調整部（１０）は、前記外部メモリアクセス変数（２２１）において、前記外部メモリ（７０）へのアクセスパターンを解析するアクセスパターン解析部（１３０）を、さらに含む。

上記構成によれば、高位合成コード２１１のループ処理内に記述された外部メモリアクセス変数をバーストアクセスの対象とし、バーストアクセスのパターンを判定することが可能となる。

（５）上記（４）に記載の高位合成装置（１）であって、前記バーストアクセス判定部（１４０）は、前記アクセスパターンに応じて予め設定されたバッファを決定し、前記コード再構成部（１５０）は、前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加する。

上記構成によれば、コード再構成部１５０が、バーストアクセス処理の追加や、バッファへの変更、並列化またはパイプライン化などのコードの再構成（変更）を実施する。コード再構成部１５０は、バーストアクセス等でコードを再構成した高位合成コード２１２を生成して高位合成部１６０へ出力することができる。高位合成コード２１２からＨＤＬコードを生成することで、集積回路６０が外部メモリ７０を効率よくアクセスして高速に演算処理を実行することが可能となる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に記載したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、又は置換のいずれもが、単独で、又は組み合わせても適用可能である。

また、上記の各構成、機能、処理部、及び処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、及び機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

＜補足＞
特許請求の範囲に記載した以外の本発明の観点の代表的なものとして、次のものがあげられる。

＜１３＞
プロセッサとメモリを有する高位合成装置が、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成方法であって、
前記高位合成装置が、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
前記高位合成装置が、前記高位合成コード内の外部メモリアクセス変数のデータ型と前記外部メモリのデータ幅から、並列にアクセス可能なデータ数を算出するデータ幅判定ステップと、
前記高位合成装置が、前記並列にアクセスが可能な前記外部メモリアクセス変数に対して、並列に所定の処理を実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
を含むことを特徴とする高位合成方法。

＜１４＞
上記＜１３＞に記載の高位合成方法であって、
前記高位合成装置が、前記再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成ステップを、さらに含むことを特徴とする高位合成方法。

＜１５＞
プロセッサとメモリとストレージ装置を備えた計算機で、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成させるためのプログラムを格納した記憶媒体であって、
前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定ステップと、
前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
を前記計算機に実行させるためのプログラムを格納した非一時的な計算機読み取り可能な記憶媒体。

１ 高位合成装置
５０ ハードウェア
６０ 集積回路
７０ 外部メモリ
１００ 処理装置
１０１ 主記憶
１１０ ループ処理抽出部
１２０ 外部メモリアクセス変数決定部
１３０ アクセスパターン解析部
１４０ バーストアクセス判定部
１５０ コード再構成部
１６０ 高位合成部
２００ 記憶装置
２１１、２１２ 高位合成コード
２２０ 外部メモリ情報記憶部
２２１ 外部メモリアクセス変数情報２２１
２３０ コード再構成データベース
２３５ コード再構成情報
３００ 入力装置
４００ 出力装置

Claims (12)

1. プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、
   前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、
   前記高位合成コード調整部は、
   前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定部と、
   前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、
   を含むことを特徴とする高位合成装置。
2. 請求項１に記載の高位合成装置であって、
   前記コード再構成部で再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成部を、さらに有することを特徴とする高位合成装置。
3. 請求項１に記載の高位合成装置であって、
   前記高位合成コード調整部は、
   前記高位合成コード内のループ処理を抽出するループ処理抽出部と、
   前記ループ処理内に記述された前記外部メモリアクセス変数を決定する外部メモリアクセス変数決定部と、
   をさらに含むことを特徴とする高位合成装置。
4. 請求項３に記載の高位合成装置であって、
   前記高位合成コード調整部は、
   前記外部メモリアクセス変数において、前記外部メモリへのアクセスパターンを解析するアクセスパターン解析部を、さらに含むことを特徴とする高位合成装置。
5. 請求項４に記載の高位合成装置であって、
   前記バーストアクセス判定部は、
   前記アクセスパターンに応じて予め設定されたバッファを決定し、
   前記コード再構成部は、
   前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加することを特徴とする高位合成装置。
6. プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、
   前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、
   前記高位合成コード調整部は、
   前記高位合成コード内の外部メモリアクセス変数のデータ型と前記外部メモリのデータ幅から、並列にアクセス可能なデータ数を算出するデータ幅判定部と、
   前記並列にアクセスが可能な前記外部メモリアクセス変数に対して、並列に所定の処理を実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、
   を含むことを特徴とする高位合成装置。
7. 請求項６に記載の高位合成装置であって、
   前記コード再構成部で再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成部を、さらに有することを特徴とする高位合成装置。
8. プロセッサとメモリを有する高位合成装置が、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成方法であって、
   前記高位合成装置が、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
   前記高位合成装置が、前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定ステップと、
   前記高位合成装置が、前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
   を含むことを特徴とする高位合成方法。
9. 請求項８に記載の高位合成方法であって、
   前記高位合成装置が、前記再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成ステップを、さらに含むことを特徴とする高位合成方法。
10. 請求項８に記載の高位合成方法であって、
    前記高位合成装置が、前記高位合成コード内のループ処理を抽出するループ処理抽出ステップと、
    前記高位合成装置が、前記ループ処理内に記述された前記外部メモリアクセス変数を決定する外部メモリアクセス変数決定ステップと、
    をさらに含むことを特徴とする高位合成方法。
11. 請求項１０に記載の高位合成方法であって、
    前記高位合成装置が、前記外部メモリアクセス変数において、前記外部メモリへのアクセスパターンを解析するアクセスパターン解析ステップを、さらに含むことを特徴とする高位合成方法。
12. 請求項１１に記載の高位合成方法であって、
    前記バーストアクセス判定ステップでは、
    前記アクセスパターンに応じて予め設定されたバッファを決定し、
    前記コード再構成ステップでは、
    前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加することを特徴とする高位合成方法。

Images