WO2020255576A1 - 高位合成装置及び高位合成方法 - Google Patents

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WO2020255576A1
WO2020255576A1 PCT/JP2020/018589 JP2020018589W WO2020255576A1 WO 2020255576 A1 WO2020255576 A1 WO 2020255576A1 JP 2020018589 W JP2020018589 W JP 2020018589W WO 2020255576 A1 WO2020255576 A1 WO 2020255576A1
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WO
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code
level synthesis
level
external memory
access
Prior art date
Application number
PCT/JP2020/018589
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English (en)
French (fr)
Inventor
和治 永島
一樹 池田
Original Assignee
株式会社日立製作所
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Definitions

  • the present invention relates to a high-level synthesizer that generates a description of a logic circuit using a programming language.
  • HDL hardware description language
  • FPGA Field Programmable Gate Array
  • Patent Document 1 discloses a technique of extracting the loop processing included in the high-level synthesis code and changing the high-level synthesis code so as to shorten the processing time in the loop.
  • an object of the present invention is to automatically generate an optimal hardware description language for hardware in which an external memory is added to an integrated circuit.
  • the present invention is a high-level synthesizer that has a processor and a memory and generates a hardware description code that describes the configuration of an integrated circuit connected to an external memory, and describes a process to be executed by the integrated circuit.
  • a high-level synthesis code adjustment unit that accepts a code and an external memory access variable that exchanges data between the external memory, analyzes the high-level synthesis code, and reconstructs the high-level synthesis code based on the analysis result.
  • the high-level synthesis code adjusting unit has a burst access determination unit that analyzes an external memory access variable in the high-level synthesis code and determines whether or not burst access is possible to the external memory, and the burst access unit. It includes a code reconstructing unit that reconstructs the high-level synthesis code by adding a code that executes burst access to a possible external memory access variable.
  • the present invention automatically generates an optimal hardware description language for hardware in which an external memory is added to an integrated circuit by generating a high-level synthesis code of an integrated circuit that efficiently accesses an external memory. be able to.
  • FIG. 1 is a diagram showing Example 1 of the present invention and showing an example of processing performed on the hardware to be designed. It is a block diagram which shows Example 1 of this invention and shows an example of the hardware which applied the generated hardware description language to an integrated circuit. It is a figure which shows Example 1 of this invention and shows an example of the process which an integrated circuit accesses an external memory.
  • FIG. 5 is a flowchart showing Example 1 of the present invention and showing an example of processing performed by a high-level synthesizer.
  • FIG. 5 is a flowchart showing Example 1 of the present invention and showing an example of burst access determination processing performed by a high-level synthesizer.
  • Example 1 of this invention shows an example of the code reconstruction processing performed in the high-level synthesis apparatus. It is a figure which shows Example 1 of this invention and shows an example of the high-level synthesis code input to the high-level synthesis apparatus. It is a figure which shows Example 1 of this invention and shows an example of the code reconstruction information used by a high-level synthesizer. It is a figure which shows Example 1 of this invention, and shows the example of the access pattern of an external memory incrementing an address. It is a figure which shows Example 1 of this invention, and shows the example of the decrement of an address whose access pattern of an external memory shows.
  • Example 1 of this invention shows the example of the address where the access pattern of an external memory is random. It is a figure which shows Example 1 of this invention and shows an example of the high-level synthesis code reconstructed by a high-level synthesis apparatus. It is a block diagram which shows the conventional example and shows an example of the hardware structure by the conventional example. It is a figure which shows the conventional example and shows an example of the access to the external memory by the conventional example. 2 is a block diagram showing Example 2 of the present invention and showing an example of a high-level synthesizer. 2 is a flowchart showing Example 2 of the present invention and showing an example of processing performed by a high-level synthesizer.
  • Example 2 is a flowchart showing Example 2 of the present invention and showing an example of data width determination processing performed by a high-level synthesizer. It is a figure which shows Example 2 of this invention and shows an example of the code reconstruction information of a high-level synthesizer. It is a figure which shows Example 2 of this invention and shows an example of the code reconstruction processing of a high-level synthesizer. It is a figure which shows Example 2 of this invention and shows an example of the high-level synthesis code generated by the high-level synthesis apparatus. It is a block diagram which shows Example 3 of this invention and shows an example of a high-level synthesizer. FIG. 4 is a block diagram showing Example 4 of the present invention and showing an example of a high-level synthesizer.
  • FIG. 1 is a block diagram showing Example 1 of the present invention and an example of a high-level synthesizer 1.
  • the high-level synthesizer 1 receives the high-level synthesis code and external memory information, and generates a hardware description language (HDL) that describes the configuration of an integrated circuit (logic circuit) to which an external memory is connected.
  • HDL hardware description language
  • the high-level synthesizer 1 is a computer including a processing device (processor) 100, a main storage (memory) 101, a storage device (storage) 200, an input device 300, and a display device 400.
  • the high-level synthesis code storage unit 210, the external memory information storage unit 220, the HDL code storage unit 240, and the code reconstruction database 230 are stored in the storage device 200.
  • the high-level synthesis code storage unit 210 stores the definition (or algorithm) of processing performed in an integrated circuit described in a high-level language such as C language, C ++ language, or Python.
  • the external memory information storage unit 220 stores information of the external memory added to the integrated circuit.
  • the code reconstruction database 230 stores integrated circuit configuration information according to the access pattern to the external memory.
  • the hardware description language generated by the high-level synthesizer 1 is stored in the HDL code storage unit 240. Verilog and VHDL can be adopted as the hardware description language.
  • a high-level synthesis code adjusting unit 10 that adjusts the high-level synthesis code (Tune up) and a high-level synthesis unit 160 that generates an HDL code from the high-level synthesis code reconstructed by the high-level synthesis code adjustment unit 10 are programmed. It is stored as and executed by the processing device 100.
  • the high-level synthesis code adjustment unit 10 is composed of a loop processing extraction unit 110, an external memory access variable determination unit 120, an access pattern analysis unit 130, a burst access determination unit 140, and a code reconstruction unit 150.
  • the processing device 100 mainly includes programs of a loop processing extraction unit 110, an external memory access variable determination unit 120, an access pattern analysis unit 130, a burst access determination unit 140, a code reconstruction unit 150, and a high-level synthesis unit 160. It is read from the memory 101 and made to function respectively.
  • the processing device 100 operates as a functional unit that provides a predetermined function by executing processing according to a program of each functional unit.
  • the processing device 100 functions as the loop processing extraction unit 110 by executing the processing according to the loop processing detection program.
  • the processing device 100 also operates as a functional unit that provides each function of a plurality of processes executed by each program.
  • a computer and a computer system are devices and systems including these functional parts.
  • the loop processing extraction unit 110 reads the high-level synthesis code from the high-level synthesis code storage unit 210 and detects the loop processing in the high-level synthesis code.
  • the external memory access variable determination unit 120 reads the external memory information from the external memory information storage unit 220, and determines a variable for storing the value accessed from the external memory in the loop processing detected by the loop processing extraction unit 110.
  • the access pattern analysis unit 130 analyzes the pattern in which the integrated circuit accesses the external memory by the detected loop processing.
  • the burst access determination unit 140 determines the application of burst access in the loop processing based on the analysis result of the access pattern and the determined variable.
  • the code reconstruction unit 150 added the burst access code to the loop processing of the high-level synthesis code based on the burst access determination result, replaced the variables with buffers, added parallel processing or pipeline processing, and reconstructed. Output high-level synthesis code.
  • the high-level synthesis unit 160 reads the high-level synthesis code whose code has been reconstructed by the code reconstruction unit 150, and outputs a hardware description language code (hereinafter referred to as HDL code) that determines the hardware configuration of the integrated circuit. It is stored in the HDL code storage unit 240.
  • HDL code hardware description language code
  • FIG. 2 is a diagram showing an example of processing performed by hardware.
  • the image 1 and the image 2 are input to the hardware 50 including the integrated circuit, and the integration process of synthesizing the image 1 and the image 2 and the inversion process of outputting the image inverted in the horizontal direction in the figure are executed. Let me.
  • the high-level synthesis code is an input in which the high-level synthesis device 1 generates an HDL code for realizing the above image processing in the integrated circuit of the hardware 50.
  • FIG. 3 is a block diagram showing Example 1 of the present invention and showing an example of hardware 50 in which the hardware description language generated by the high-level synthesizer 1 is applied to an integrated circuit.
  • the hardware 50 shows an example in which the integrated circuit 60 and the external memory 70 are arranged on the board, and the integrated circuit 60 and the external memory 70 are connected by the memory bus 80.
  • the integrated circuit 60 FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuits), or PLD (Programmable Logic Device) can be adopted.
  • the external memory 70 a DRAM or the like capable of burst transfer can be adopted.
  • the inside of the integrated circuit 60 shows an example of a circuit composed of an HDL code generated from a high-level synthesis code so as to perform the processing shown in FIG. 4 (described later).
  • the integrated circuit 60 temporarily stores the parallel execution control 62 that executes processing in parallel, the burst access control 63 that continuously reads the images 1 and 2 from the external memory 70, and the read images 1 and 2.
  • Buffers FIFO: First In First Out
  • 64, 65, and integration / inversion processing 61 which reads images 1 and 2 from buffers 64 and 65 and executes integration processing and inversion processing to generate an output image.
  • a buffer (BRAM: BlockRAM) 65 for temporarily storing an output image is included. The output image stored in the buffer 65 is written to the external memory 70 at a predetermined timing by the burst access control 63.
  • FIG. 4 is a diagram showing an example of a process in which the integrated circuit 60 accesses the external memory 70.
  • the integrated circuit 60 continuously reads 5 pixels each of images 1 and 2 from the external memory 70 (burst access), inputs them into a buffer composed of a FIFO, and executes integration and inversion processing in parallel.
  • the burst access data is not limited to five, and can be appropriately set according to the specifications of the external memory 70 and the like.
  • the image 1 and the image 2 read by the burst access control 63 are read in parallel into the buffers 64 and 65 configured by the FIFO. Then, the image 1 and the image 2 are acquired by the integration / inversion process 61 in the order of being read into the buffers 64 and 65, and the process is executed to generate an output image.
  • FIG. 5 is a flowchart showing an example of processing performed by the high-level synthesizer 1. This process is started based on a command from the user of the high-level synthesizer 1. Prior to the start of processing, the high-level synthetic code is stored in the high-level synthetic code storage unit 210, and variable information (external memory access variable information 221) for storing data read by the integrated circuit 60 from the external memory 70 is external memory information. It is stored in the storage unit 220 in advance.
  • variable information external memory access variable information 221 for storing data read by the integrated circuit 60 from the external memory 70 is external memory information. It is stored in the storage unit 220 in advance.
  • the processing of the high-level synthesis device 1 includes a process in which the high-level synthesis code adjusting unit 10 receives the high-level synthesis code and the external memory access variable information 221 and reconstructs the high-level synthesis code based on the analysis result of the high-level synthesis code. A process of inputting the reconstructed high-level synthesis code into the high-level synthesis unit 160 to generate an HDL code is performed.
  • the loop processing extraction unit 110 reads the high-level synthesis code from the high-level synthesis code storage unit 210, extracts the loop processing included in the high-level synthesis code, and extracts the loop extraction result 231 as the code reconstruction information of the code reconstruction database 230. It is stored in 235 (S100).
  • the external memory access variable determination unit 120 reads the external memory access variable information 221 from the external memory information storage unit 220, determines the variable to be used in the loop processing of the high-level synthesis code, and determines the external memory access variable determination result 232. Is written in the code reconstruction information 235 of the code reconstruction database 230 (S200).
  • the external memory access variable information 221 is an array variable (FIGS. 10A to 10C) for reading data from the external memory 70, and is preset information. Further, the external memory information storage unit 220 is preset based on the design information of the external memory 70 mounted on the hardware 50 (on the board) and the integrated circuit 60 for accessing the external memory 70.
  • the access pattern analysis unit 130 analyzes the access pattern when reading data from the external memory 70 in the loop processing of the high-level synthesis code, and writes the analysis result as the access pattern result 233 in the code reconstruction information 235 of the code reconstruction database 230. (S300).
  • the access pattern result 233 can, for example, classify the address of the external memory 70 into increment, decrement, random, or the like.
  • the burst access determination unit 140 determines whether or not burst access is possible based on the access pattern result 233, and writes the burst access determination result 234 to the code reconstruction information 235 of the code reconstruction database 230 (S400). ..
  • the code reconstruction unit 150 reads the code reconstruction information 235 from the code reconstruction database 230, and if the burst access determination result 234 is burst accessible, the code of the burst access is set to a higher level based on the access method and the access pattern. It is added to the loop processing of the synthetic code (S500). Further, the code reconstruction unit 150 changes the variable in the high-level synthesis code 211 into a buffer. Further, the code reconstruction unit 150 changes to parallel processing or pipeline processing according to the type of buffer that uses the processing in the high-level synthesis code 211.
  • the code reconstruction unit 150 reconfigures (changes) the code such as adding burst access processing, changing to the buffer, parallelizing or pipelined.
  • the code reconstruction unit 150 generates a high-level synthesis code in which the code is reconstructed by burst access or the like, and outputs the high-level synthesis code to the high-level synthesis unit 160.
  • the high-level synthesis unit 160 analyzes the high-level synthesis code output from the code reconstruction unit 150, outputs the HDL code, and stores it in the HDL code storage unit 240 (S600).
  • the loop processing of the high-level synthesis code is extracted, the burst access is added, and the code of the parallel processing is automatically reconstructed, and the high-level synthesis unit 160 is HDL from the high-level synthesis code in which the code is reconstructed.
  • the code 241 is generated and stored in the HDL code storage unit 240.
  • the high-level synthesis code and the external memory access variable information 221 are stored in advance in the storage device 200, but the high-level synthesis code and the external memory access variable information 221 are stored in the external device 200 at the start of processing. It may be accepted from the input device 300.
  • FIG. 8 is a diagram showing an example of the high-level synthesis code 211 input to the high-level synthesis device 1.
  • the high-level synthesis code 211 is a source code that describes the processing to be executed by the integrated circuit 60, and is stored in advance in the high-level synthesis code storage unit 210.
  • the integrated circuit 60 reads two images (img1 and img2 in the figure) from the external memory 70, adds pixels having the same coordinates, and inverts them to generate an output image. Is shown.
  • the high-level synthesis code 211 includes two loop processes 500 and 501.
  • the label “LOOP1” is set in the loop process 500, and the label “LOOP11” is set in the loop process 501.
  • FIG. 9 is a diagram showing an example of code reconstruction information 235 used by the high-level synthesizer 1.
  • the code reconstruction information 235 includes a loop # 2351 that stores the loop processing identifier extracted from the high-level synthesis code 211, a loop name 2352 that stores the loop processing name, and a variable # that stores the identifier of the variable that stores the data. 2353, an external memory access variable 2354 that stores the name of the variable that stores data, an access method / access pattern 2355 that stores the access method and access pattern to the external memory 70, and burst access that stores the availability of burst access.
  • One entry includes 2356, a buffer 2357 for storing the buffer format, a buffer name 2358 for storing the buffer name, and a buffer size 2359 for storing the buffer capacity.
  • Loop # 2351 is an identifier given by the loop processing extraction unit 110, and is set for each loop extracted from the high-level synthesis code 211.
  • the loop name 2352 stores the name (label) of the loop acquired from the high-level synthesis code 211 by the loop processing extraction unit 110.
  • Variable # 2353 stores an identifier set by the external memory access variable determination unit 120.
  • the external memory access variable 2354 stores the name of the variable acquired by the external memory access variable determination unit 120 from the high-level synthesis code 211.
  • the access method / access pattern 2355 stores the access method and access pattern to the external memory 70 during the loop processing analyzed by the access pattern analysis unit 130.
  • the burst access 2356 stores the possibility of burst access determined by the burst access determination unit 140. If burst access is possible, "OK" is stored, and if burst access is not possible, "NG" is stored.
  • the buffer 2357 stores the format of the buffer assigned to the external memory access variable 2354 determined by the burst access determination unit 140.
  • As the buffer format FIFO, double buffer, or the like can be set.
  • the buffer name 2358 stores the name of the buffer determined by the burst access determination unit 140 based on the high-level synthesis code 211.
  • the buffer size 2359 stores a capacity determined by the burst access determination unit 140 based on the high-level synthesis code 211.
  • FIG. 10A is a diagram showing an example in which the access pattern of the external memory 70 is incremented.
  • the illustrated example shows a pattern in which the address (or index) i is incremented (added) to the data array 131 of the variable X to sequentially access adjacent addresses.
  • the access direction 134 is the direction in which the address increases.
  • FIG. 10B is a diagram showing an example in which the access pattern of the external memory 70 is decremented.
  • the illustrated example shows a pattern in which the address (or index) i is decremented (subtracted) from the data array 132 of the variable Y to sequentially access adjacent addresses.
  • the access direction 134 is the direction in which the address decreases.
  • FIG. 10C is a diagram showing an example of an address in which the access pattern of the external memory 70 is random.
  • the illustrated example shows an example in which the data array 133 of the variable Z is accessed in the direction 134 in which the address (or index) i randomly increases or decreases.
  • the access pattern analysis unit 130 determines which of the above FIGS. 10A to 10C is the access pattern of the external memory 70 in the loop processing, and writes the determination result in the access method / access pattern 2355 of the code reconstruction information 235. ..
  • the loop process for sequentially accessing the data of adjacent addresses is changed to burst access, and a plurality of data of adjacent addresses are collectively accessed.
  • the burst access of this embodiment shows an example of reading five data having consecutive addresses with one burst read instruction.
  • burst access is performed in the direction of incrementing the address of FIG. 10A.
  • the image inversion process as shown in FIG. 10B, the address is accessed in the direction of decrementing.
  • the access pattern analysis unit 130 can analyze the access pattern by parsing the high-level synthesis code 211 or by compiling the code and then analyzing the address.
  • FIG. 6 is a flowchart showing an example of burst access determination processing performed by the high-level synthesizer 1. This process is the process of the burst access determination unit 140 shown in step S400 of FIG.
  • the burst access determination unit 140 selects one external memory access variable 2354 from the code reconstruction information 235 and reads the entry (S401). The burst access determination unit 140 determines whether or not the access pattern of the access method / access pattern 2355 is an increment (S402). If it is an increment, the process proceeds to step S404, and if not, the process proceeds to step S403.
  • step S404 the burst access determination unit 140 determines that the variable is a variable capable of burst access, and stores "OK" in the burst access 2356 of the code reconstruction information 235.
  • step S405 the burst access determination unit 140 determines the buffer format to FIFO and writes it to the buffer 2357 of the code reconstruction information 235.
  • step S403 the burst access determination unit 140 determines whether or not the access pattern is decrement. If it is a decrement, the process proceeds to step S405, and if not, the process proceeds to step S409.
  • step S405 the burst access determination unit 140 determines that the variable is a variable capable of burst access, and stores "OK" in the burst access 2356 of the code reconstruction information 235.
  • step S407 the burst access determination unit 140 determines the buffer format as the double buffer and writes it in the buffer 2357 of the code reconstruction information 235.
  • step S408 the burst access determination unit 140 registers the number of loop processes as the buffer size 2359 in the code reconstruction information 235.
  • step S409 the burst access determination unit 140 determines whether or not the processing has been completed for all the variables of the code reconstruction information 235, and if not, returns to step S401 and repeats the above processing to complete the processing. If so, the process ends.
  • the integrated circuit 60 uses the accessed data in sequential calculation. Therefore, by setting the FIFO (first in, first out), it is possible to perform calculation in "parallel" while performing burst access.
  • the burst access determination unit 140 sets the double buffer configuration.
  • the double buffer two buffers, a data access buffer and an arithmetic buffer, are set, and by switching alternately, burst access and arithmetic can be processed at the same time. That is, in this embodiment, the speed of processing is realized by pipelined the burst access and the arithmetic processing.
  • FIG. 7 is a flowchart showing an example of the code reconstruction process performed by the high-level synthesizer. This process is the process of the code reconstructing unit 150 shown in step S500 of FIG.
  • step S501 the code reconstruction unit 150 determines whether or not the code reconstruction process has not been executed and there is a loop process including the external memory access variable 2354, and if there is an unexecuted loop process, the step The process proceeds to S502, and if not, the process ends.
  • step S502 the code reconstruction unit 150 selects one unexecuted loop process (loop name 2352) from the code reconstruction information 235.
  • step S503 the code reconstruction unit 150 reads the burst access 2356 of the code reconstruction information 235 and determines whether or not burst access is possible. If the burst access 2356 is "OK", the process proceeds to step S504, otherwise the process proceeds to step S505.
  • step S505 the code reconstructing unit 150 speeds up the loop processing, then returns to step S501 and repeats the above processing.
  • speeding up the loop processing processing such as pipelined or parallelized operations in the loop processing may be performed.
  • step S504 the code reconstruction unit 150 selects one external memory access variable 2354 from the selected loop processing.
  • step S506 the code reconstruction unit 150 determines whether the selected variable is a read or a write. If it is a read, the process proceeds to step S507, and if it is a write, the process proceeds to step S508.
  • step S507 the code reconstruction unit 150 adds the burst read code to the high-level synthesis code 211 outside the currently selected loop processing.
  • step S508 the code reconstruction unit 150 adds the burst write code to the high-level synthesis code 211 outside the currently selected loop processing.
  • step S509 the code reconstruction unit 150 reads the buffer name 2538 from the code reconstruction information 235 and adds it to the high-level synthesis code 211 as a buffer variable used in burst access.
  • step S510 the code reconstruction unit 150 replaces the external memory access variable 2354 of the high-level synthesis code 211 with the buffer variable (2358). Then, in step S511, the code reconstruction unit 150 refers to the buffer 2357 of the code reconstruction information 235 and determines whether or not the buffer of the currently selected variable is the FIFO. The code reconstruction unit 150 proceeds to step S512 if the buffer is FIFO, and proceeds to step S513 if the buffer is not FIFO.
  • step S512 the code reconstruction unit 150 adds parallel processing of the loop by burst access to the high-level synthesis code 211.
  • step S513 the code reconstruction unit 150 adds a loop pipeline process by burst access to the high-level synthesis code 211.
  • the code reconstruction unit 150 returns to step S503 and performs processing on other variables of the same loop processing (2352).
  • the code reconstructing unit 150 executes the above processing for all the loop processing to be processed.
  • FIG. 11 is a diagram showing an example of the high-level synthesis code 212 reconstructed by the high-level synthesis device 1.
  • the code group of reference numeral 510 in the figure indicates the buffer added in step S509 of FIG.
  • the code "#pragama” of reference numeral 511 in the figure is a control code for parallel processing or pipeline processing in steps S512 or S513.
  • "#Pragama” is a preprocessor directive, and pipeline and parallelization of loop processing are performed based on the directive. The notation differs depending on the type of the high-level synthesis unit 160.
  • the code group of reference numeral 512 in the figure indicates the control code of the burst read added in step S507 of FIG.
  • the code group of reference numeral 513 in the figure shows an example in which the variables according to steps S505 and S510 in FIG. 7 are replaced with buffers to speed up the processing.
  • the code group of reference numeral 513 in the figure indicates the control code of the burst light added in step S508 of FIG.
  • FIG. 12 is a block diagram showing a conventional example and showing an example of the hardware configuration according to the conventional example. An example is shown in which an HDL code that accesses an external memory 70 from an integrated circuit 60 to perform integration and inversion processing is generated according to the conventional example and applied to the hardware 50.
  • FIG. 13 shows a conventional example and is a diagram showing an example of hardware processing according to the conventional example.
  • the calculation process is performed by reading the image 1 pixel at a time.
  • the present embodiment by generating the high-level synthesis code 212 that efficiently accesses the external memory 70, the optimum hardware for the hardware 50 in which the external memory 70 is added to the integrated circuit 60. It is possible to automatically generate a description language.
  • FIG. 14 is a block diagram showing Example 2 of the present invention and showing an example of a high-level synthesizer.
  • the high-level synthesis code adjusting unit 10 is provided with a data width determination unit 170 in place of the burst access determination unit 140 of the first embodiment, and the code reconstruction information 235 is the code reconstruction information 235 of the first embodiment as shown in FIG.
  • the burst access 2356 of the above is replaced with the parallel accessible number 2360, and the buffer 2357, the buffer name 2358, and the buffer size 2359 are replaced with the temporary register name 2361.
  • Other configurations are the same as those of the first embodiment.
  • the data width determination unit 170 compares the data type of the external memory access variable with the number of data that can be accessed in parallel so that the data width of the memory bus 80 connecting the external memory 70 and the integrated circuit 60 can be effectively used. To determine.
  • the integrated circuit 60 accesses the two pixels in parallel to increase the processing speed as compared with the conventional example. Is possible.
  • the access pattern analysis unit 130 analyzes the access pattern in the same manner as in the first embodiment.
  • FIG. 15 is a flowchart showing an example of processing performed by the high-level synthesizer 1. Steps S100 to S300 are the same as in FIG. 5 of the first embodiment.
  • the data width determination unit 170 determines whether or not a plurality of pixels can be accessed in parallel based on the access pattern result in step S300, calculates the number of parallel accessible numbers if possible, and determines the data width determination result. 236 is written to the parallel accessible number 2360 of the code reconstruction information 235 of the code reconstruction database 230 (S400).
  • the code reconstruction unit 150 reads the code reconstruction information 235 from the code reconstruction database 230, and if the number of parallel accesses 2360 is 2 or more, parallel access is possible. Therefore, based on the access method and the access pattern, the code reconstruction unit 150 can perform parallel access.
  • the parallel access code is added to the loop processing of the high-level synthesis code (S700). Further, the code reconstruction unit 150 changes the variable in the high-level synthesis code 211 to a temporary register.
  • the code reconstruction unit 150 reconstructs (changes) the code such as adding parallel access and changing to the temporary register (S800).
  • the code reconstruction unit 150 generates a high-level synthesis code in which the code is reconstructed by parallel access or the like, and outputs it to the high-level synthesis unit 160.
  • the high-level synthesis unit 160 analyzes the high-level synthesis code output from the code reconstruction unit 150, outputs the HDL code, and stores it in the HDL code storage unit 240 (S600).
  • FIG. 16 is a flowchart showing an example of data width determination processing performed by the high-level synthesizer 1. This process is the process of the data width determination unit 170 shown in step S700 of FIG.
  • the data width determination unit 170 selects one external memory access variable 2354 from the code reconstruction information 235 and reads the entry (S701). The data width determination unit 170 determines whether or not the access pattern of the access method / access pattern 2355 is increment or decrement (S702). If it is increment or decrement, the process proceeds to step S703, otherwise the process proceeds to step S705.
  • step S703 the data width determination unit 170 determines that the variable is a variable that can be accessed in parallel, and calculates the number of parallel accessable numbers based on the number of bits of one data to be read and the data width of the memory bus 80.
  • the data width determination unit 170 stores the number of pixels that can simultaneously access the parallel accessible number 2360 of the code reconstruction information 235. In this embodiment, the number of pixels is used, but in the case of other than image data, the number of data may be stored.
  • step S704 the data width determination unit 170 registers the register for executing parallel access in the temporary register name 2361 of the code reconstruction information 235.
  • the temporary register name 2361 can be set according to the external memory access variable 2354 for input / output.
  • step S705 the data width determination unit 170 determines whether or not the processing has been completed for all the variables of the code reconstruction information 235, and if not, returns to step S701 and repeats the above processing to complete the process. If so, the process ends.
  • FIG. 17 is a diagram showing an example of code reconstruction information of the high-level synthesizer.
  • the burst access 2356 of the first embodiment is replaced with the parallel accessible number 2360, and the buffer 2357, the buffer name 2358, and the buffer size 2359 are replaced with the temporary register name 2361.
  • the data type of the variable is 8 bits
  • the data width of the memory bus 80 is 16 bits
  • the number of data that can be accessed at the same time is "2".
  • FIG. 18 is a diagram showing an example of the code reconstruction process of the high-level synthesizer 1. This process is the process of the code reconstructing unit 150 shown in step S800 of FIG.
  • step S801 the code reconstruction unit 150 determines whether or not the code reconstruction process has not been executed and there is a loop process including the external memory access variable 2354. If there is an unexecuted loop process, the step Proceed to S802, and if not, the process ends.
  • step S802 the code reconstruction unit 150 selects one unexecuted loop process (loop name 2352) from the code reconstruction information 235.
  • step S803 the code reconstruction unit 150 reads the parallel accessable number 2360 of the code reconstruction information 235 and determines whether or not parallel access is possible. If the number of parallel accessible numbers 2360 is 2 or more, the process proceeds to step S804, otherwise the process returns to step S801 and the above processing is performed for the next loop.
  • step S804 the code reconstruction unit 150 selects one external memory access variable 2354 from the selected loop processing.
  • step S805 the code reconstruction unit 150 changes the data type (number of bits) of the selected variable according to the number of parallel accessible numbers 2360.
  • step S806 the code reconstruction unit 150 adds the temporary register variable corresponding to the currently selected variable to the high-level synthesis code 211.
  • step S807 the code reconstruction unit 150 replaces the external memory access variable whose data type has been changed with the temporary register.
  • step S808 the code reconstruction unit 150 refers to the access method / access pattern 2355 of the code reconstruction information 235 and determines whether or not the access of the external memory access variable is the read.
  • the code reconstructing unit 150 proceeds to step S809 if the access is read, and proceeds to step S810 if the access is write.
  • step S809 the code reconstruction unit 150 adds the assignment process from the external memory access variable 2354 to the temporary register to the high-level synthesis code 211.
  • the code reconstruction unit 150 adds a predetermined bit operation such as shifting for each pixel in order to access a plurality of pixels at the same time.
  • step S810 the code reconstruction unit 150 adds the assignment process from the temporary register to the external memory access variable 2354 to the high-level synthesis code 211.
  • the code reconstruction unit 150 adds a predetermined bit operation such as shifting for each pixel in order to access a plurality of pixels at the same time.
  • step S811 the code reconstructing unit 150 determines whether or not there is an unprocessed variable that can be accessed in parallel in the current loop processing, and if there is an unprocessed variable, returns to step S804 and described above. The process is repeated, and if there are no unprocessed variables, the process proceeds to step S812.
  • step S812 the code reconstruction unit 150 changes the number of loop processes of the high-level synthesis code 211 to the number of loop processes / the number of parallel accesses. Then, the process returns to step S801 and the above process is repeated to execute the above process for all the loop processes to be processed.
  • FIG. 19 is a diagram showing an example of the high-level synthesis code 213 reconstructed by the high-level synthesis device 1.
  • the high-level synthesis code 213 of this embodiment is reconstructed into a process of reading the data accessed by the integrated circuit 60 into a temporary register prepared according to the number of parallels and performing operations in parallel.
  • the code of reference numeral 520 in the figure indicates the data type (number of bits) changed in step S805 of FIG.
  • the code group of reference numeral 521 in the figure indicates a temporary register added by step S806 of FIG.
  • the code of reference numeral 522 in the figure indicates the number of loops changed in step S812 of FIG.
  • the code group of reference numeral 523 in the figure shows the assignment process from the external memory access variable to the temporary register in step S809 of FIG.
  • the code group of reference numeral 524 in the figure shows the description of the replacement of the external memory access variable with the temporary register and the parallelization of the operation in step S807 of FIG.
  • the code group of reference numeral 525 in the figure shows the assignment process from the temporary register to the external memory access variable in step S810 of FIG.
  • the high-level synthesis code adjusting unit 10 shortens the processing time by increasing the number of parallel operations according to the data width of the memory bus 80 of the external memory 70, and the processing performance of the hardware 50. Can be improved.
  • FIG. 20 is a block diagram showing Example 3 of the present invention and an example of the high-level synthesizer 1.
  • the maximum buffer size is specified as the constraint condition of the integrated circuit 60
  • the number of loops is divided so that the high-level synthesis code after reconstruction satisfies the constraint condition.
  • the high-level synthesizer 1 of this embodiment is obtained by adding a constraint condition storage unit 250, a constraint condition determination unit 180, and a code modification proposal determination unit 190 to the configuration of the first embodiment, and the other configurations are the above-mentioned embodiment. It is the same as Example 1.
  • the constraint condition determination unit 180 and the code modification proposal determination unit 190 are added to the high-level synthesis code adjustment unit 10.
  • the constraint condition storage unit 250 stores the maximum value of the buffer size that can be set by the integrated circuit 60.
  • the constraint condition determination unit 180 reads the high-level synthesis code 212 output by the code reconstruction unit 150 and determines whether or not the described buffer size satisfies the condition of the constraint condition storage unit 250.
  • the constraint condition determination unit 180 When the buffer size of the high-level synthesis code 212 exceeds the maximum value of the constraint condition storage unit 250, the constraint condition determination unit 180 notifies the code modification proposal determination unit 190.
  • the code modification proposal determination unit 190 identifies the loop processing in which the buffer size exceeds the maximum value of the constraint condition storage unit 250, and proposes division of the loop processing and the like. The content of the proposal may be output to the display device 400.
  • FIG. 21 is a block diagram showing Example 4 of the present invention and showing an example of a high-level synthesizer. In this embodiment, the burst access control of the first embodiment and the parallel access of the second embodiment are combined.
  • the burst access determination unit 140 is arranged after the data width determination unit 170.
  • Other configurations are the same as those in Examples 1 and 2.
  • the processing performance of the integrated circuit 60 can be further improved by the parallel access by the temporary register in addition to the burst access.
  • the high-level synthesizer of Examples 1 to 4 can have the following configuration.
  • a high-level synthesizer (1) having a processor (processing device 100) and a memory (main memory 101) and generating a hardware description code describing the configuration of an integrated circuit (60) connected to an external memory (70). 1), the high-level synthesis code (211) describing the processing to be executed by the integrated circuit (60), and the external memory access variable (221) for exchanging data between the external memory (70).
  • a burst access determination unit (140) that analyzes the external memory access variable (221) in the high-level composite code (211) and determines whether or not burst access is possible to the external memory (70).
  • a code reconstructing unit (150) for reconstructing the external memory access variable (221) capable of burst access by adding a code for executing burst access to the high-level composite code (211) is included.
  • the high-level synthesis device adds a code for executing burst access to the high-level synthesis code 211 to re-execute the high-level synthesis code 212.
  • a code for executing burst access to the high-level synthesis code 211 to re-execute the high-level synthesis code 212.
  • the high-level synthesis code (212) reconstructed by the code reconstructing unit (150) is input to input the hardware description code. It further has a high-level synthesis unit (160) to be generated.
  • the high-level synthesis unit 160 can generate the HDL code of the integrated circuit 60 by inputting the high-level synthesis code 212 to which the burst access code is added.
  • the integrated circuit 60 can speed up the processing by collectively accessing the data by burst access.
  • the high-level synthesis code adjusting unit (10) is a loop processing extraction unit (1) that extracts the loop processing in the high-level synthesis code (211). 110), and an external memory access variable determination unit (120) for determining the external memory access variable (221) described in the loop processing are further included.
  • the high-level synthesis code 212 can be reconstructed by adding the burst access code. it can.
  • the high-level synthesis code adjusting unit (10) accesses the external memory (70) in the external memory access variable (221). It further includes an access pattern analysis unit (130) that analyzes the pattern.
  • the external memory access variable described in the loop processing of the high-level synthesis code 211 can be targeted for burst access, and the burst access pattern can be determined.
  • the burst access determination unit (140) determines a preset buffer according to the access pattern, and the code reconstruction unit. (150) adds the code for pipeline processing or parallel processing according to the determined type of the buffer.
  • the code reconfiguration unit 150 reconfigures (changes) the code such as adding burst access processing, changing to a buffer, parallelizing, or pipelined.
  • the code reconstruction unit 150 can generate a high-level synthesis code 212 whose code is reconstructed by burst access or the like and output it to the high-level synthesis unit 160.
  • the integrated circuit 60 can efficiently access the external memory 70 and execute arithmetic processing at high speed.
  • the present invention is not limited to the above-mentioned examples, and includes various modifications.
  • the above-described embodiment is described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one having all the configurations described.
  • any of addition, deletion, or replacement of other configurations can be applied alone or in combination.
  • each of the above configurations, functions, processing units, processing means, etc. may be realized by hardware by designing a part or all of them, for example, by an integrated circuit. Further, each of the above configurations, functions, and the like may be realized by software by the processor interpreting and executing a program that realizes each function. Information such as programs, tables, and files that realize each function can be placed in a memory, a hard disk, a recording device such as an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, or a DVD.
  • SSD Solid State Drive
  • control lines and information lines indicate what is considered necessary for explanation, and not all control lines and information lines are necessarily shown on the product. In practice, it can be considered that almost all configurations are interconnected.
  • a high-level synthesis device having a processor and a memory is a high-level synthesis method that generates a hardware description code that describes the configuration of an integrated circuit connected to an external memory.
  • a code reconstruction step in which the high-level synthesizer reconstructs the high-level synthesis code by adding a code that executes a predetermined process in parallel to the external memory access variable that can be accessed in parallel.
  • a high-level synthesis method characterized by containing.
  • a high-level synthesis method wherein the high-level synthesis apparatus further includes a high-level synthesis step of inputting the reconstructed high-level synthesis code to generate the hardware description code.
  • a computer equipped with a processor, memory, and storage device which is a storage medium that stores a program for generating a hardware description code that describes the configuration of an integrated circuit connected to an external memory.
  • An input step that accepts a high-level synthesis code that describes a process to be executed by the integrated circuit and an external memory access variable that exchanges data between the external memory and the external memory.
  • a burst access determination step that analyzes an external memory access variable in the high-level synthesis code and determines whether or not burst access is possible to the external memory.
  • a non-temporary computer-readable storage medium that stores a program for causing the computer to execute.

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Abstract

プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置は、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数を受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、前記高位合成コード調整部は、前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能かを判定するバーストアクセス判定部と、前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加するコード再構成部と、を含む。

Description

高位合成装置及び高位合成方法 参照による取り込み
　本出願は、令和１年（２０１９年）６月２１日に出願された日本出願である特願２０１９－１１５２０５の優先権を主張し、その内容を参照することにより、本出願に取り込む。
　本発明は、プログラミング言語を用いて論理回路の記述を生成する高位合成装置に関する。
　ＦＰＧＡ（Field Programmable Gate Array）等の集積回路（又は論理回路）の構成を記述する言語としてハードウェア記述言語（ＨＤＬ：hardware description language）が知られている。
　ハードウェア記述言語を用いた集積回路の設計では、ソースコードの量が膨大になる場合があり、近年では、Ｃ言語などの高級言語を用いてアルゴリズム等の設計を行ってソースコード（高位合成コード）の量を低減し、ハードウェア記述言語を生成する技術が知られている（例えば、特許文献１）。
　特許文献１では、高位合成コードに含まれるループ処理を抽出し、ループ内の処理時間を短縮するように高位合成コードを変更する技術が開示されている。
国際公開２０１７／１５４１８３号
　近年では、ＦＰＧＡ等の集積回路で画像処理や機械学習等の大量のデータを処理することが検討されている。画像等の大量のデータを扱う場合では、ＦＰＧＡの外部にメモリを付加して、入力されたデータを一旦外部メモリに格納してから集積回路で処理する構成が望ましい。
　しかしながら、上記従来例では、集積回路に外部メモリを付加した構成を考慮しておらず、外部メモリを利用する最適なハードウェア記述言語を自動的に生成できない、という問題があった。
　そこで本発明は、上記問題点に鑑みてなされたもので、集積回路に外部メモリを付加したハードウェアに最適なハードウェア記述言語を自動的に生成することを目的とする。
　本発明は、プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、前記高位合成コード調整部は、前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定部と、前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、を含む。
　したがって、本発明は、外部メモリへのアクセスを効率よく行う集積回路の高位合成コードを生成することで、集積回路に外部メモリを付加したハードウェアに最適なハードウェア記述言語を自動的に生成することができる。
　本明細書において開示される主題の、少なくとも一つの実施の詳細は、添付されている図面と以下の記述の中で述べられる。開示される主題のその他の特徴、態様、効果は、以下の開示、図面、請求項により明らかにされる。
本発明の実施例１を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例１を示し、設計対象のハードウェアで行われる処理の一例を示す図である。 本発明の実施例１を示し、生成されたハードウェア記述言語を集積回路に適用したハードウェアの一例を示すブロック図である。 本発明の実施例１を示し、集積回路が外部メモリにアクセスする処理の一例を示す図である。 本発明の実施例１を示し、高位合成装置で行われる処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置で行われるバーストアクセス判定処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置で行われるコード再構成処理の一例を示すフローチャートである。 本発明の実施例１を示し、高位合成装置に入力される高位合成コードの一例を示す図である。 本発明の実施例１を示し、高位合成装置が使用するコード再構成情報の一例を示す図である。 本発明の実施例１を示し、外部メモリのアクセスパターンがアドレスのインクリメントの例を示す図である 本発明の実施例１を示し、外部メモリのアクセスパターンがアドレスのデクリメントの例を示す図である 本発明の実施例１を示し、外部メモリのアクセスパターンがランダムなアドレスの例を示す図である 本発明の実施例１を示し、高位合成装置が再構成した高位合成コードの一例を示す図である。 従来例を示し、従来例によるハードウェアの構成の一例を示すブロック図である。 従来例を示し、従来例による外部メモリへのアクセスの一例を示す図である。 本発明の実施例２を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例２を示し、高位合成装置で行われる処理の一例を示すフローチャートである。 本発明の実施例２を示し、高位合成装置で行われるデータ幅判定処理の一例を示すフローチャートである。 本発明の実施例２を示し、高位合成装置のコード再構成情報の一例を示す図である。 本発明の実施例２を示し、高位合成装置のコード再構成処理の一例を示す図である。 本発明の実施例２を示し、高位合成装置が生成する高位合成コードの一例を示す図である。 本発明の実施例３を示し、高位合成装置の一例を示すブロック図である。 本発明の実施例４を示し、高位合成装置の一例を示すブロック図である。
　以下、本発明の実施形態を添付図面に基づいて説明する。
　図１は、本発明の実施例１を示し、高位合成装置１の一例を示すブロック図である。高位合成装置１は、高位合成コードと外部メモリ情報を受け付けて、外部メモリを接続した集積回路（論理回路）の構成を記述したハードウェア記述言語（ＨＤＬ：hardware description language）を生成する。
　高位合成装置１は、処理装置（プロセッサ）１００と、主記憶（メモリ）１０１と、記憶装置（ストレージ）２００と、入力装置３００と、表示装置４００を含む計算機である。
　記憶装置２００には、高位合成コード記憶部２１０と、外部メモリ情報記憶部２２０と、ＨＤＬコード記憶部２４０と、コード再構成データベース２３０が格納されている。
　高位合成コード記憶部２１０には、Ｃ言語やＣ＋＋言語やＰｙｔｈｏｎ等の高級言語で記述された集積回路で行われる処理の定義（またはアルゴリズム）が格納される。外部メモリ情報記憶部２２０は、集積回路に付加された外部メモリの情報が格納される。
　コード再構成データベース２３０には、外部メモリへのアクセスパターンに応じた集積回路の構成情報が格納される。ＨＤＬコード記憶部２４０には、高位合成装置１が生成したハードウェア記述言語が格納される。ハードウェア記述言語としては、ＶｅｒｉｌｏｇやＶＨＤＬを採用することができる。
　主記憶１０１には、高位合成コードを調整（Ｔｕｎｅ　ｕｐ）する高位合成コード調整部１０と、高位合成コード調整部１０で再構成された高位合成コードからＨＤＬコードを生成する高位合成部１６０がプログラムとして格納されて処理装置１００によって実行される。
　高位合成コード調整部１０は、ループ処理抽出部１１０と、外部メモリアクセス変数決定部１２０と、アクセスパターン解析部１３０と、バーストアクセス判定部１４０と、コード再構成部１５０から構成される。
　処理装置１００は、ループ処理抽出部１１０と、外部メモリアクセス変数決定部１２０と、アクセスパターン解析部１３０と、バーストアクセス判定部１４０と、コード再構成部１５０と、高位合成部１６０のプログラムを主記憶１０１から読み込んでそれぞれ機能させる。
　処理装置１００は、各機能部のプログラムに従って処理を実行することによって、所定の機能を提供する機能部として稼働する。例えば、処理装置１００は、ループ処理検出プログラムに従って処理を実行することでループ処理抽出部１１０として機能する。他のプログラムについても同様である。さらに、処理装置１００は、各プログラムが実行する複数の処理のそれぞれの機能を提供する機能部としても稼働する。計算機及び計算機システムは、これらの機能部を含む装置及びシステムである。
　ループ処理抽出部１１０は、高位合成コード記憶部２１０から高位合成コードを読み込んで、高位合成コード内のループ処理を検出する。外部メモリアクセス変数決定部１２０は、外部メモリ情報記憶部２２０から外部メモリ情報を読み込んで、ループ処理抽出部１１０で検出されたループ処理で外部メモリからアクセスした値を格納する変数を決定する。
　アクセスパターン解析部１３０は、検出されたループ処理で、集積回路が外部メモリをアクセスするパターンを解析する。バーストアクセス判定部１４０は、アクセスパターンの解析結果と決定された変数に基づいて、ループ処理におけるバーストアクセスの適用を判定する。
　コード再構成部１５０は、バーストアクセスの判定結果に基づいて高位合成コードのループ処理にバーストアクセスのコードを追加し、変数をバッファに置き換え、処理の並列化またはパイプライン処理を加え、再構成した高位合成コードを出力する。
　高位合成部１６０は、コード再構成部１５０でコードを再構成された高位合成コードを読み込んで、集積回路のハードウェアの構成を決定するハードウェア記述言語のコード（以下ＨＤＬコード）を出力してＨＤＬコード記憶部２４０に格納する。
　図２は、ハードウェアで行われる処理の一例を示す図である。本実施例では、集積回路を含むハードウェア５０に画像１と画像２を入力し、画像１と画像２を合成する積算処理と、図中水平方向で反転させた画像を出力させる反転処理を実行させる。
　高位合成コードは、上記画像処理をハードウェア５０の集積回路で実現させるためのＨＤＬコードを高位合成装置１で生成させる入力である。
　図３は、本発明の実施例１を示し、高位合成装置１で生成したハードウェア記述言語を集積回路に適用したハードウェア５０の一例を示すブロック図である。
　ハードウェア５０は、基板上に集積回路６０と外部メモリ７０を配置し、メモリバス８０で集積回路６０と外部メモリ７０を接続する例を示す。集積回路６０としては、ＦＰＧＡ（Field Programmable Gate Array）や、ＡＳＩＣ（Application Specific Integrated Circuits）あるいはＰＬＤ（Programmable Logic Device）を採用することができる。外部メモリ７０としては、バースト転送が可能なＤＲＡＭ等を採用することができる。
　集積回路６０の内部は、図４（後述）に示す処理を行うように、高位合成コードから生成されたＨＤＬコードによって構成された回路の一例を示す。
　集積回路６０は、処理を並列的に実行する並列実行制御６２と、外部メモリ７０から画像１と画像２を連続的に読み込むバーストアクセス制御６３と、読み込んだ画像１と画像２を一時的に格納するバッファ（ＦＩＦＯ：Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）６４、６５と、バッファ６４、６５から画像１と画像２を読み込んで、積算処理と反転処理を実行して出力画像を生成する積算・反転処理６１と、出力画像を一時的に格納するバッファ（ＢＲＡＭ：Block RAM）６５を含む。なお、バッファ６５に格納された出力画像は、バーストアクセス制御６３によって、所定のタイミングで外部メモリ７０に書き込まれる。
　図４は、集積回路６０が外部メモリ７０にアクセスする処理の一例を示す図である。集積回路６０は、外部メモリ７０から画像１と画像２を５画素ずつ連続的に読み込み（バーストアクセス）、ＦＩＦＯで構成されたバッファへ投入して積算及び反転処理を並列的に実行する。なお、バーストアクセスのデータは５個に限定されるものではなく、外部メモリ７０の仕様などに応じて適宜設定することができる。
　バーストアクセス制御６３が読み込んだ画像１と画像２は、ＦＩＦＯで構成されたバッファ６４、６５へ並列的に読み込まれる。そして、バッファ６４、６５に読み込まれた順に積算・反転処理６１で画像１と画像２を取得して処理を実行し出力画像を生成する。
　本実施例の高位合成コードから得られたＨＤＬコードを集積回路６０へ適用することで、複数の画素を連続的に読み込むバーストアクセスと、演算処理を並列的に実行させることで、ハードウェア５０の処理能力を向上させることができる。
　図５は、高位合成装置１で行われる処理の一例を示すフローチャートである。この処理は、高位合成装置１の利用者等の指令に基づいて開始される。処理の開始に先立って、高位合成コードが高位合成コード記憶部２１０に格納され、集積回路６０が外部メモリ７０から読み込むデータを格納する変数の情報（外部メモリアクセス変数情報２２１）等が外部メモリ情報記憶部２２０に予め格納されている。
　高位合成装置１の処理は、高位合成コード調整部１０が、高位合成コードと外部メモリアクセス変数情報２２１を受け付けて、高位合成コードの解析結果に基づいて当該高位合成コードを再構成する処理と、再構成された高位合成コードを高位合成部１６０へ入力してＨＤＬコードを生成する処理が行われる。
　まず、ループ処理抽出部１１０が高位合成コード記憶部２１０から高位合成コードを読み込んで、高位合成コードに含まれるループ処理を抽出し、ループの抽出結果２３１をコード再構成データベース２３０のコード再構成情報２３５に格納する（Ｓ１００）。
　次に、外部メモリアクセス変数決定部１２０は、外部メモリ情報記憶部２２０から外部メモリアクセス変数情報２２１を読み込んで、高位合成コードのループ処理で使用する変数を決定し、外部メモリアクセス変数決定結果２３２としてコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ２００）。
　なお、外部メモリアクセス変数情報２２１としては、外部メモリ７０からデータを読み込む配列変数（図１０Ａ～図１０Ｃ）等であり、予め設定された情報である。また、外部メモリ情報記憶部２２０は、ハードウェア５０（基板上）に搭載する外部メモリ７０と、外部メモリ７０をアクセスする集積回路６０の設計情報等に基づいて予め設定される。
　アクセスパターン解析部１３０は、高位合成コードのループ処理で外部メモリ７０からデータを読み込む際のアクセスパターンを解析し、解析結果をアクセスパターン結果２３３としてコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ３００）。アクセスパターン結果２３３は、例えば、外部メモリ７０のアドレスをインクリメントまたはデクリメントあるいはランダム等に分類することができる。
　次に、バーストアクセス判定部１４０が、アクセスパターン結果２３３に基づいてバーストアクセスが可能か否かを判定し、バーストアクセス判定結果２３４をコード再構成データベース２３０のコード再構成情報２３５に書き込む（Ｓ４００）。
　コード再構成部１５０は、コード再構成データベース２３０からコード再構成情報２３５を読み込んで、バーストアクセス判定結果２３４がバーストアクセス可能であれば、アクセス方法とアクセスパターンに基づいて、バーストアクセスのコードを高位合成コードのループ処理に追加する（Ｓ５００）。また、コード再構成部１５０は、高位合成コード２１１中の変数をバッファに変更する。また、コード再構成部１５０は、高位合成コード２１１中の処理を使用するバッファの種類に応じて並列化処理またはパイプライン処理に変更する。
　上述のように、ステップＳ５００では、コード再構成部１５０が、バーストアクセス処理の追加や、バッファへの変更、並列化またはパイプライン化などのコードの再構成（変更）を実施する。コード再構成部１５０は、バーストアクセス等でコードを再構成した高位合成コードを生成して、高位合成部１６０へ出力する。
　高位合成部１６０は、コード再構成部１５０から出力された高位合成コードを解析して、ＨＤＬコードを出力し、ＨＤＬコード記憶部２４０に格納する（Ｓ６００）。
　上記処理により、高位合成コードのループ処理の抽出と、バーストアクセスの追加及び並列処理のコードの再構成が自動的に実行されて、コードが再構成された高位合成コードから高位合成部１６０がＨＤＬコード２４１を生成してＨＤＬコード記憶部２４０に格納する。
　なお、本実施例では、高位合成コードと外部メモリアクセス変数情報２２１を記憶装置２００に予め格納しておいた例を示すが、処理の開始時に高位合成コードと外部メモリアクセス変数情報２２１を外部や入力装置３００から受け付けるようにしてもよい。
　図８は、高位合成装置１に入力される高位合成コード２１１の一例を示す図である。高位合成コード２１１は、集積回路６０で実行する処理を記述したソースコードで、高位合成コード記憶部２１０に予め格納されている。
　本実施例の高位合成コード２１１は、集積回路６０が２つの画像（図中ｉｍｇ１、ｉｍｇ２）を外部メモリ７０から読み込みながら、同一の座標の画素を加算して反転させて出力画像を生成する処理を示す。高位合成コード２１１には、２つのループ処理５００、５０１が含まれる。
　ループ処理５００にはラベル「ＬＯＯＰ１」が設定され、ループ処理５０１には、ラベル「ＬＯＯＰ１１」が設定される。
　本実施例では、高位合成コード２１１をＣ＋＋言語で記述した例を示すが、これに限定されるものではなく、Ｃ言語やＳｙｓｔｅｍＣ言語、Ｍａｔｌａｂ言語あるいはＰｙｔｈｏｎ言語等で記述することができる。
　図９は、高位合成装置１が使用するコード再構成情報２３５の一例を示す図である。コード再構成情報２３５は、高位合成コード２１１から抽出したループ処理の識別子を格納するループ＃２３５１と、ループ処理の名称を格納するループ名２３５２と、データを格納する変数の識別子を格納する変数＃２３５３と、データを格納する変数の名称を格納する外部メモリアクセス変数２３５４と、外部メモリ７０へのアクセス方法及びアクセスパターンを格納するアクセス方法／アクセスパターン２３５５と、バーストアクセスの可否を格納するバーストアクセス２３５６と、バッファの形式を格納するバッファ２３５７と、バッファの名称を格納するバッファ名２３５８と、バッファの容量を格納するバッファサイズ２３５９をひとつのエントリに含む。
　ループ＃２３５１は、ループ処理抽出部１１０によって付与される識別子で、高位合成コード２１１から抽出されたループ毎に設定される。ループ名２３５２は、ループ処理抽出部１１０が高位合成コード２１１から取得したループの名称（ラベル）を格納する。
　変数＃２３５３は、外部メモリアクセス変数決定部１２０が設定した識別子が格納される。外部メモリアクセス変数２３５４には、外部メモリアクセス変数決定部１２０が高位合成コード２１１から取得した変数の名称が格納される。
　アクセス方法／アクセスパターン２３５５には、アクセスパターン解析部１３０が解析したループ処理中の外部メモリ７０へのアクセス方法とアクセスパターンが格納される。バーストアクセス２３５６には、バーストアクセス判定部１４０が決定したバーストアクセスの可否が格納される。バーストアクセスが可能であれば「ＯＫ」が格納され、不可であれば「ＮＧ」が格納される。
　バッファ２３５７には、バーストアクセス判定部１４０が決定した外部メモリアクセス変数２３５４に割り当てるバッファの形式が格納される。バッファの形式としては、ＦＩＦＯやダブルバッファなどを設定することができる。
　バッファ名２３５８には、バーストアクセス判定部１４０が高位合成コード２１１に基づいて決定したバッファの名称が格納される。バッファサイズ２３５９には、バーストアクセス判定部１４０が高位合成コード２１１に基づいて決定した容量が格納される。
　図１０Ａは、外部メモリ７０のアクセスパターンがインクリメントの例を示す図である。図示の例は、変数Ｘのデータ配列１３１に対して、アドレス（またはインデックス）ｉをインクリメント（加算）して隣り合うアドレスに順次アクセスするパターンを示す。アクセスする方向１３４は、アドレスが増大する方向となる。
　図１０Ｂは、外部メモリ７０のアクセスパターンがデクリメントの例を示す図である。図示の例は、変数Ｙのデータ配列１３２に対して、アドレス（またはインデックス）ｉをデクリメント（減算）して隣り合うアドレスに順次アクセスするパターンを示す。アクセスする方向１３４は、アドレスが減少する方向となる。
　図１０Ｃは、外部メモリ７０のアクセスパターンがランダムなアドレスの例を示す図である。図示の例は、変数Ｚのデータ配列１３３に対して、アドレス（またはインデックス）ｉがランダムに増減する方向１３４でアクセスを行う例を示す。
　アクセスパターン解析部１３０では、ループ処理内の外部メモリ７０のアクセスパターンが上記図１０Ａ～図１０Ｃのいずれであるかを判定し、判定結果をコード再構成情報２３５のアクセス方法／アクセスパターン２３５５に書き込む。
　本実施例では、図１０Ａや図１０Ｂで示すように、隣り合うアドレスのデータを順次アクセスするループ処理を、バーストアクセスに変更して隣り合うアドレスのデータを複数個まとめてアクセスする。
　本実施例のバーストアクセスは、図４で示したように、１回のバーストリード命令で、アドレスが連続する５個のデータを読み込む例を示している。本実施例では、外部メモリ７０から画像のデータを読み込む際には、図１０Ａのアドレスをインクリメントする方向へバーストアクセスを行う。また、画像の反転処理では、図１０Ｂのように、アドレスをデクリメントする方向でアクセスする。
　なお、アクセスパターン解析部１３０は、高位合成コード２１１の構文解析やコードをコンパイルしてからアドレスを解析することでアクセスパターンを解析することができる。
　図６は、高位合成装置１で行われるバーストアクセス判定処理の一例を示すフローチャートである。この処理は、図５のステップＳ４００に示したバーストアクセス判定部１４０の処理である。
　バーストアクセス判定部１４０は、コード再構成情報２３５から外部メモリアクセス変数２３５４をひとつ選択して当該エントリを読み込む（Ｓ４０１）。バーストアクセス判定部１４０は、アクセス方法／アクセスパターン２３５５のアクセスパターンがインクリメントであるか否かを判定する（Ｓ４０２）。インクリメントであればステップＳ４０４へ進み、そうでない場合にはステップＳ４０３に進む。
　ステップＳ４０４では、バーストアクセス判定部１４０が当該変数をバーストアクセスが可能な変数と判定して、コード再構成情報２３５のバーストアクセス２３５６に「ＯＫ」を格納する。ステップＳ４０５では、バーストアクセス判定部１４０がバッファの形式をＦＩＦＯに決定して、コード再構成情報２３５のバッファ２３５７に書き込む。
　一方、ステップＳ４０３では、バーストアクセス判定部１４０はアクセスパターンがデクリメントであるか否を判定する。デクリメントであればステップＳ４０５へ進み、そうでない場合にはステップＳ４０９に進む。
　ステップＳ４０５では、バーストアクセス判定部１４０が当該変数をバーストアクセスが可能な変数と判定して、コード再構成情報２３５のバーストアクセス２３５６に「ＯＫ」を格納する。ステップＳ４０７では、バーストアクセス判定部１４０がバッファの形式をダブルバッファに決定して、コード再構成情報２３５のバッファ２３５７に書き込む。
　次に、ステップＳ４０８では、バーストアクセス判定部１４０が、ループ処理の回数をバッファサイズ２３５９としてコード再構成情報２３５に登録する。
　ステップＳ４０９では、バーストアクセス判定部１４０がコード再構成情報２３５の全ての変数について処理が完了したか否かを判定して、完了していなければステップＳ４０１へ戻って上記処理を繰り返し、完了していれば処理を終了する。
　アクセスパターンがインクリメントの場合、集積回路６０は、アクセスしたデータを順次演算で使用することになるため、ＦＩＦＯ（先入れ先出し）にすることでバーストアクセスしながら「並列」に演算することが可能になる。
　逆にデクリメントの場合、データのアクセス方向を逆にしなければならない。バーストアクセスはインクリメント方向のみ可能であるため、ＦＩＦＯの順番では演算順序が逆になってしまう。そこで、バーストアクセス判定部１４０は、ダブルバッファの構成を設定する。ダブルバッファでは、データアクセス用のバッファと演算用バッファの２つを設定し、交互に切り替えることでバーストアクセスと演算を同時に処理することが可能になる。すなわち、本実施例では、バーストアクセスと演算処理をパイプライン化することで処理の高速化を実現する。
　図７は、高位合成装置で行われるコード再構成処理の一例を示すフローチャートである。この処理は、図５のステップＳ５００に示したコード再構成部１５０の処理である。
　ステップＳ５０１でコード再構成部１５０は、コードの再構成処理が未実施で、かつ、外部メモリアクセス変数２３５４を内包するループ処理があるか否かを判定し、未実施のループ処理があればステップＳ５０２へ進み、そうでない場合には処理を終了する。
　ステップＳ５０２では、コード再構成部１５０が、コード再構成情報２３５から未実施のループ処理（ループ名２３５２）をひとつ選択する。
　ステップＳ５０３では、コード再構成部１５０が、コード再構成情報２３５のバーストアクセス２３５６を読み込んで、バーストアクセスが可能であるか否かを判定する。バーストアクセス２３５６が「ＯＫ」であればステップＳ５０４に進み、そうでなければステップＳ５０５へ進む。
　ステップＳ５０５では、コード再構成部１５０がループ処理の高速化を行ってからステップＳ５０１へ戻って上記の処理を繰り返す。なお、ループ処理の高速化の一例としては、ループ処理内の演算をパイプライン化、もしくは並列化する等の処理を行えばよい。
　ステップＳ５０４では、コード再構成部１５０が、選択されたループ処理から外部メモリアクセス変数２３５４をひとつ選択する。ステップＳ５０６では、コード再構成部１５０が、選択された変数がリードとライトのいずれであるかを判定する。リードであればステップＳ５０７へ進み、ライトであればステップＳ５０８へ進む。
　ステップＳ５０７では、コード再構成部１５０が、現在選択されているループ処理の外側にバーストリードのコードを高位合成コード２１１に追加する。一方、ステップＳ５０８では、コード再構成部１５０が、現在選択されているループ処理の外側にバーストライトのコードを高位合成コード２１１に追加する。
　次に、ステップＳ５０９では、コード再構成部１５０が、コード再構成情報２３５からバッファ名２５３８を読み込んで、バーストアクセスで使用するバッファ変数として高位合成コード２１１に追加する。
　ステップＳ５１０では、コード再構成部１５０が、高位合成コード２１１の外部メモリアクセス変数２３５４を、バッファ変数（２３５８）に置き換える。そして、ステップＳ５１１では、コード再構成部１５０が、コード再構成情報２３５のバッファ２３５７を参照して、現在選択している変数のバッファがＦＩＦＯであるか否かを判定する。コード再構成部１５０は、バッファがＦＩＦＯであればステップＳ５１２へ進み、ＦＩＦＯでなければステップＳ５１３に進む。
　ステップＳ５１２では、コード再構成部１５０が、高位合成コード２１１にバーストアクセスによるループの並列処理を追加する。一方、ステップＳ５１３では、コード再構成部１５０が、高位合成コード２１１にバーストアクセスによるループのパイプライン処理を追加する。
　そして、コード再構成部１５０は、ステップＳ５０３へ戻って、同一のループ処理（２３５２）の他の変数について処理を行う。コード再構成部１５０は、処理対象の全てのループ処理について上記処理を実行する。
　上記処理によって、入力された図８の高位合成コード２１１は、図１１に示すように再構成される。図１１は、高位合成装置１が再構成した高位合成コード２１２の一例を示す図である。
　図中符号５１０のコード群は、図７のステップＳ５０９で追加されたバッファを示す。図中符号５１１のコード「＃ｐｒａｇａｍａ」はステップＳ５１２またはＳ５１３の並列処理またはパイプライン処理の制御コードである。「＃ｐｒａｇａｍａ」はプリプロセッサ指示子で、ループ処理のパイプライン化や並列化は、当該指示子に基づいて実施される。なお、高位合成部１６０の種類によって表記は異なる。
　図中符号５１２のコード群は、図７のステップＳ５０７で追加されたバーストリードの制御コードを示す。また、図中符号５１３のコード群は、図７のステップＳ５０５及びＳ５１０による変数をバッファに置換し、処理の高速化を行う例を示す。図中符号５１３のコード群は、図７のステップＳ５０８で追加されたバーストライトの制御コードを示す。
　図１２は、従来例を示し、従来例によるハードウェアの構成の一例を示すブロック図である。前記従来例によって、集積回路６０から外部メモリ７０にアクセスして積算及び反転処理を行うＨＤＬコードを生成し、ハードウェア５０に適用した例を示す。
　図３に示した本実施例のＨＤＬコードによるハードウェア５０とは異なり、バーストアクセス制御やバッファ類はない。
　図１３は、従来例を示し、従来例によるハードウェアの処理の一例を示す図である。図１２のハードウェア５０で、画像１と画像２を読み込んで、積算、反転処理を加えた出力画像を生成する処理では、１画素ずつ読み込んで演算処理を実施している。
　これに対して本実施例によるＨＤＬコードを適用したハードウェア５０では、図４で示したように、５画素を連続して読み込んで、読み込みの途中から演算処理を開始できるため、処理速度を大幅に向上させることが可能となる。
　以上のように、本実施例によれば、外部メモリ７０へのアクセスを効率よく行う高位合成コード２１２を生成することで、集積回路６０に外部メモリ７０を付加したハードウェア５０に最適なハードウェア記述言語を自動的に生成することが可能となる。
　図１４は、本発明の実施例２を示し、高位合成装置の一例を示すブロック図である。実施例２では、高位合成コード調整部１０に前記実施例１のバーストアクセス判定部１４０に代わってデータ幅判定部１７０を設け、コード再構成情報２３５は、図１７で示すように前記実施例１のバーストアクセス２３５６を並列アクセス可能数２３６０に置き換え、バッファ２３５７、バッファ名２３５８、バッファサイズ２３５９をテンポラリレジスタ名２３６１に置き換えたもので、その他の構成は前記実施例１と同様である。
　データ幅判定部１７０は、外部メモリ７０と集積回路６０を接続するメモリバス８０のデータ幅を有効に利用できるように、外部メモリアクセス変数のデータ型と比較して、並列にアクセス可能なデータ数を判別する。
　例えば、メモリバス８０のデータ幅が１６ビットで、１画素が８ビットの場合、集積回路６０が２画素を並列的にアクセスすることで、処理速度を前記従来例に比して高速化させることが可能となる。
　集積回路６０が外部メモリ７０からアクセスするデータのアドレスは連続している必要があるため、アクセスパターン解析部１３０では前記実施例１と同様にアクセスパターンを解析する。
　図１５は、高位合成装置１で行われる処理の一例を示すフローチャートである。ステップＳ１００～Ｓ３００は、前記実施例１の図５と同様である。
　データ幅判定部１７０が、ステップＳ３００のアクセスパターン結果に基づいて複数の画素を並列にアクセスすることが可能か否かを判定し、可能な場合は並列アクセス可能数を算出し、データ幅判定結果２３６をコード再構成データベース２３０のコード再構成情報２３５の並列アクセス可能数２３６０に書き込む（Ｓ４００）。
　コード再構成部１５０は、コード再構成データベース２３０からコード再構成情報２３５を読み込んで、並列アクセス可能数２３６０が２以上であれば並列アクセスが可能であるので、アクセス方法とアクセスパターンに基づいて、並列アクセスのコードを高位合成コードのループ処理に追加する（Ｓ７００）。また、コード再構成部１５０は、高位合成コード２１１中の変数をテンポラリレジスタに変更する。
　コード再構成部１５０は、並列アクセスの追加、テンポラリレジスタへの変更などのコードの再構成（変更）を実施する（Ｓ８００）。
　コード再構成部１５０は、並列アクセス等でコードを再構成した高位合成コードを生成して、高位合成部１６０へ出力する。
　高位合成部１６０は、コード再構成部１５０から出力された高位合成コードを解析して、ＨＤＬコードを出力し、ＨＤＬコード記憶部２４０に格納する（Ｓ６００）。
　上記処理により、高位合成コードのループ処理の抽出と、並列アクセスの追加等の再構成が自動的に実行されて、コードが再構成された高位合成コードから高位合成部１６０がＨＤＬコード２４１を生成する。
　図１６は、高位合成装置１で行われるデータ幅判定処理の一例を示すフローチャートである。この処理は、図１５のステップＳ７００に示したデータ幅判定部１７０の処理である。
　データ幅判定部１７０は、コード再構成情報２３５から外部メモリアクセス変数２３５４をひとつ選択して当該エントリを読み込む（Ｓ７０１）。データ幅判定部１７０は、アクセス方法／アクセスパターン２３５５のアクセスパターンがインクリメントまたはデクリメントであるか否かを判定する（Ｓ７０２）。インクリメントまたはデクリメントであればステップＳ７０３へ進み、そうでない場合にはステップＳ７０５に進む。
　ステップＳ７０３では、データ幅判定部１７０が当該変数を並列アクセスが可能な変数と判定して、読み込む１データのビット数とメモリバス８０のデータ幅に基づいて並列アクセス可能数を算出する。データ幅判定部１７０は、コード再構成情報２３５の並列アクセス可能数２３６０へ同時にアクセス可能な画素数を格納する。なお、本実施例では、画素数を用いるが、画像データ以外の場合はデータ数を格納すればよい。
　ステップＳ７０４では、データ幅判定部１７０が、並列アクセスを実行するレジスタをコード再構成情報２３５のテンポラリレジスタ名２３６１へ登録する。テンポラリレジスタ名２３６１は、入出力を行う外部メモリアクセス変数２３５４に応じて設定することができる。
　ステップＳ７０５では、データ幅判定部１７０がコード再構成情報２３５の全ての変数について処理が完了したか否かを判定して、完了していなければステップＳ７０１へ戻って上記処理を繰り返し、完了していれば処理を終了する。
　図１７は、高位合成装置のコード再構成情報の一例を示す図である。コード再構成情報２３５は、実施例１のバーストアクセス２３５６を並列アクセス可能数２３６０に置き換え、バッファ２３５７、バッファ名２３５８、バッファサイズ２３５９をテンポラリレジスタ名２３６１に置き換えたものである。
　図示の例では、変数のデータ型が８ビットで、メモリバス８０のデータ幅が１６ビットの例を示し、同時にアクセス可能なデータ数は「２」となる。
　図１８は、高位合成装置１のコード再構成処理の一例を示す図である。この処理は、図１５のステップＳ８００に示したコード再構成部１５０の処理である。
　ステップＳ８０１でコード再構成部１５０は、コードの再構成処理が未実施で、かつ、外部メモリアクセス変数２３５４を内包するループ処理があるか否かを判定し、未実施のループ処理があればステップＳ８０２へ進み、そうでない場合には処理を終了する。
　ステップＳ８０２では、コード再構成部１５０が、コード再構成情報２３５から未実施のループ処理（ループ名２３５２）をひとつ選択する。
　ステップＳ８０３では、コード再構成部１５０が、コード再構成情報２３５の並列アクセス可能数２３６０を読み込んで、並列アクセスが可能であるか否かを判定する。並列アクセス可能数２３６０が２以上であればステップＳ８０４に進み、そうでなければステップＳ８０１へ戻って、次のループについて上記処理を実施する。
　ステップＳ８０４では、コード再構成部１５０が、選択されたループ処理から外部メモリアクセス変数２３５４をひとつ選択する。ステップＳ８０５では、コード再構成部１５０が、選択された変数のデータ型（ビット数）を並列アクセス可能数２３６０に応じて変更する。
　ステップＳ８０６では、コード再構成部１５０が、現在選択されている変数に対応するテンポラリレジスタ変数を高位合成コード２１１に追加する。
　次に、ステップＳ８０７では、コード再構成部１５０が、データ型を変更した外部メモリアクセス変数を上記テンポラリレジスタに置換する。
　ステップＳ８０８では、コード再構成部１５０が、コード再構成情報２３５のアクセス方法／アクセスパターン２３５５を参照して、外部メモリアクセス変数のアクセスがリードであるか否かを判定する。コード再構成部１５０は、アクセスがリードであればステップＳ８０９へ進み、ライトであればステップＳ８１０に進む。
　ステップＳ８０９では、コード再構成部１５０が、外部メモリアクセス変数２３５４からテンポラリレジスタへの代入処理を高位合成コード２１１へ追加する。なお、コード再構成部１５０は、複数の画素を同時にアクセスするために、画素毎にシフトさせるなどの所定のビット操作を追加する。
　一方、ステップＳ８１０では、コード再構成部１５０が、テンポラリレジスタから外部メモリアクセス変数２３５４への代入処理を高位合成コード２１１へ追加する。なお、コード再構成部１５０は、複数の画素を同時にアクセスするために、画素毎にシフトさせるなどの所定のビット操作を追加する。
　次に、ステップＳ８１１では、コード再構成部１５０が、現在のループ処理で並列アクセスが可能な未処理の変数があるか否かを判定し、未処理の変数があればステップＳ８０４に戻って上記処理を繰り返し、未処理の変数がなければステップＳ８１２へ進む。
　ステップＳ８１２では、コード再構成部１５０が、高位合成コード２１１のループ処理の回数を、ループ処理回数／並列アクセス数に変更する。そして、上記ステップＳ８０１へ戻って上記処理を繰り返して、処理対象の全てのループ処理について上記処理を実行する。
　上記処理によって、入力された図８の高位合成コード２１１は、図１９に示すように再構成される。図１９は、高位合成装置１が再構成した高位合成コード２１３の一例を示す図である。
　本実施例の高位合成コード２１３は、集積回路６０がアクセスしたデータを並列数に応じて用意したテンポラリレジスタに読み込んで、並列的に演算を実施する処理に再構成されたものである。
　図中符号５２０のコードは、図１８のステップＳ８０５で変更されたデータ型（ビット数）を示す。図中符号５２１のコード群は、図１８のステップＳ８０６によって追加されたテンポラリレジスタを示す。
　図中符号５２２のコードは、図１８のステップＳ８１２で変更されたループ数を示す。図中符号５２３のコード群は、図１８のステップＳ８０９による、外部メモリアクセス変数からテンポラリレジスタへの代入処理を示す。
　図中符号５２４のコード群は、図１８のステップＳ８０７による外部メモリアクセス変数のテンポラリレジスタへの置換と演算の並列化の記述を示す。図中符号５２５のコード群は、図１８のステップＳ８１０によるテンポラリレジスタから外部メモリアクセス変数への代入処理を示す。
　以上のように、本実施例では、高位合成コード調整部１０が、外部メモリ７０のメモリバス８０のデータ幅に合わせて並列演算数を増やすことで処理時間を短縮してハードウェア５０の処理性能を向上させることが可能となる。
　図２０は、本発明の実施例３を示し、高位合成装置１の一例を示すブロック図である。本実施例では、集積回路６０の制約条件として最大バッファサイズが指定されていた場合に、再構成後の高位合成コードが制約条件を満足するようにループ数を分割させる例を示す。
　本実施例の高位合成装置１は、前記実施例１の構成に、制約条件記憶部２５０と、制約条件判定部１８０と、コード修正案決定部１９０を加えたもので、その他の構成は前記実施例１と同様である。なお、制約条件判定部１８０と、コード修正案決定部１９０は、高位合成コード調整部１０内に追加される。
　制約条件記憶部２５０には、集積回路６０で設定可能なバッファサイズの最大値が格納されている。制約条件判定部１８０は、コード再構成部１５０が出力した高位合成コード２１２を読み込んで、記述されたバッファサイズが制約条件記憶部２５０の条件を満たしているか否かを判定する。
　制約条件判定部１８０は、高位合成コード２１２のバッファサイズが制約条件記憶部２５０の最大値を超えている場合、コード修正案決定部１９０に通知する。コード修正案決定部１９０は、バッファサイズが制約条件記憶部２５０の最大値を超えているループ処理を特定し、ループ処理の分割等を提案する。なお、提案の内容は、表示装置４００へ出力すればよい。
　本実施例では、集積回路６０の制約条件を超えた場合、高位合成装置１の利用者に、ループ処理の修正個所を提案することが可能となる。
　図２１は、本発明の実施例４を示し、高位合成装置の一例を示すブロック図である。本実施例では、実施例１のバーストアクセス制御と、実施例２の並列アクセスを組み合わせたものである。
　高位合成コード調整部１０内ではデータ幅判定部１７０の後段にバーストアクセス判定部１４０が配置される。その他の構成は前記実施例１、２と同様である。
　本実施例の構成によれば、バーストアクセスに加えて、テンポラリレジスタによる並列アクセスによって、集積回路６０の処理性能をさらに向上させることが可能となる。
　＜結び＞
　以上のように、上記実施例１～４の高位合成装置は、以下のような構成とすることができる。
　（１）プロセッサ（処理装置１００）とメモリ（主記憶１０１）を有し、外部メモリ（７０）に接続された集積回路（６０）の構成を記述したハードウェア記述コードを生成する高位合成装置（１）であって、前記集積回路（６０）に実行させる処理を記述した高位合成コード（２１１）と、前記外部メモリ（７０）との間でデータの授受を行う外部メモリアクセス変数（２２１）とを受け付けて、前記高位合成コード（２１１）を解析し、解析結果に基づいて前記高位合成コード（２１１）を再構成する高位合成コード調整部（１０）を有し、前記高位合成コード調整部（１０）は、前記高位合成コード（２１１）内の外部メモリアクセス変数（２２１）を解析し、前記外部メモリ（７０）にバーストアクセスが可能か否かを判定するバーストアクセス判定部（１４０）と、前記バーストアクセスが可能な外部メモリアクセス変数（２２１）に対して、バーストアクセスを実行するコードを前記高位合成コード（２１１）に付加して再構成するコード再構成部（１５０）と、を含む。
　上記構成によれば、高位合成コード２１１の外部メモリアクセス変数でバーストアクセスが可能であれば、高位合成装置は、高位合成コード２１１にバーストアクセスを実行するコードを付加して高位合成コード２１２を再構成することができる。バーストアクセスによりデータをまとめてアクセスすることで、集積回路６０で行われる処理を高速化することができる。
　（２）上記（１）に記載の高位合成装置（１）であって、コード再構成部（１５０）で再構成された前記高位合成コード（２１２）を入力して、前記ハードウェア記述コードを生成する高位合成部（１６０）を、さらに有する。
　上記構成によれば、高位合成部１６０は、バーストアクセスのコードを付加された高位合成コード２１２を入力として集積回路６０のＨＤＬコードを生成することができる。集積回路６０に当該ＨＤＬコードを適用することで、集積回路６０はバーストアクセスによりデータをまとめてアクセスすることで、処理を高速化することができる。
　（３）上記（１）に記載の高位合成装置（１）であって、前記高位合成コード調整部（１０）は、前記高位合成コード（２１１）内のループ処理を抽出するループ処理抽出部（１１０）と、前記ループ処理内に記述された前記外部メモリアクセス変数（２２１）を決定する外部メモリアクセス変数決定部（１２０）と、さらに含む。
　上記構成によれば、高位合成コード２１１のループ処理内に記述された外部メモリアクセス変数をバーストアクセスの対象とすることで、バーストアクセスのコードを付加して高位合成コード２１２を再構成することができる。
　（４）上記（３）に記載の高位合成装置（１）であって、前記高位合成コード調整部（１０）は、前記外部メモリアクセス変数（２２１）において、前記外部メモリ（７０）へのアクセスパターンを解析するアクセスパターン解析部（１３０）を、さらに含む。
　上記構成によれば、高位合成コード２１１のループ処理内に記述された外部メモリアクセス変数をバーストアクセスの対象とし、バーストアクセスのパターンを判定することが可能となる。
　（５）上記（４）に記載の高位合成装置（１）であって、前記バーストアクセス判定部（１４０）は、前記アクセスパターンに応じて予め設定されたバッファを決定し、前記コード再構成部（１５０）は、前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加する。
　上記構成によれば、コード再構成部１５０が、バーストアクセス処理の追加や、バッファへの変更、並列化またはパイプライン化などのコードの再構成（変更）を実施する。コード再構成部１５０は、バーストアクセス等でコードを再構成した高位合成コード２１２を生成して高位合成部１６０へ出力することができる。高位合成コード２１２からＨＤＬコードを生成することで、集積回路６０が外部メモリ７０を効率よくアクセスして高速に演算処理を実行することが可能となる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に記載したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、又は置換のいずれもが、単独で、又は組み合わせても適用可能である。
　また、上記の各構成、機能、処理部、及び処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、及び機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。
　また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
　＜補足＞
　特許請求の範囲に記載した以外の本発明の観点の代表的なものとして、次のものがあげられる。
　＜１３＞
　プロセッサとメモリを有する高位合成装置が、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成方法であって、
　前記高位合成装置が、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
　前記高位合成装置が、前記高位合成コード内の外部メモリアクセス変数のデータ型と前記外部メモリのデータ幅から、並列にアクセス可能なデータ数を算出するデータ幅判定ステップと、
　　前記高位合成装置が、前記並列にアクセスが可能な前記外部メモリアクセス変数に対して、並列に所定の処理を実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
を含むことを特徴とする高位合成方法。
　＜１４＞
　上記＜１３＞に記載の高位合成方法であって、
　前記高位合成装置が、前記再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成ステップを、さらに含むことを特徴とする高位合成方法。
　＜１５＞
　プロセッサとメモリとストレージ装置を備えた計算機で、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成させるためのプログラムを格納した記憶媒体であって、
　前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
　前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定ステップと、
　前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
を前記計算機に実行させるためのプログラムを格納した非一時的な計算機読み取り可能な記憶媒体。

Claims (12)

  1. 　プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、
    　前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、
    　前記高位合成コード調整部は、
    　前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定部と、
    　前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、
    を含むことを特徴とする高位合成装置。
  2. 　請求項１に記載の高位合成装置であって、
    　前記コード再構成部で再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成部を、さらに有することを特徴とする高位合成装置。
  3. 　請求項１に記載の高位合成装置であって、
    　前記高位合成コード調整部は、
    　前記高位合成コード内のループ処理を抽出するループ処理抽出部と、
    　前記ループ処理内に記述された前記外部メモリアクセス変数を決定する外部メモリアクセス変数決定部と、
    をさらに含むことを特徴とする高位合成装置。
  4. 　請求項３に記載の高位合成装置であって、
    　前記高位合成コード調整部は、
    　前記外部メモリアクセス変数において、前記外部メモリへのアクセスパターンを解析するアクセスパターン解析部を、さらに含むことを特徴とする高位合成装置。
  5. 　請求項４に記載の高位合成装置であって、
    　前記バーストアクセス判定部は、
    　前記アクセスパターンに応じて予め設定されたバッファを決定し、
    　前記コード再構成部は、
    　前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加することを特徴とする高位合成装置。
  6. 　プロセッサとメモリを有し、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成装置であって、
    　前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付けて、前記高位合成コードを解析し、解析結果に基づいて前記高位合成コードを再構成する高位合成コード調整部を有し、
    　前記高位合成コード調整部は、
    　前記高位合成コード内の外部メモリアクセス変数のデータ型と前記外部メモリのデータ幅から、並列にアクセス可能なデータ数を算出するデータ幅判定部と、
    　前記並列にアクセスが可能な前記外部メモリアクセス変数に対して、並列に所定の処理を実行するコードを前記高位合成コードに付加して再構成するコード再構成部と、
    を含むことを特徴とする高位合成装置。
  7. 　請求項６に記載の高位合成装置であって、
    　前記コード再構成部で再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成部を、さらに有することを特徴とする高位合成装置。
  8. 　プロセッサとメモリを有する高位合成装置が、外部メモリに接続された集積回路の構成を記述したハードウェア記述コードを生成する高位合成方法であって、
    　前記高位合成装置が、前記集積回路に実行させる処理を記述した高位合成コードと、前記外部メモリとの間でデータの授受を行う外部メモリアクセス変数とを受け付ける入力ステップと、
    　前記高位合成装置が、前記高位合成コード内の外部メモリアクセス変数を解析し、前記外部メモリにバーストアクセスが可能か否かを判定するバーストアクセス判定ステップと、
    　前記高位合成装置が、前記バーストアクセスが可能な外部メモリアクセス変数に対して、バーストアクセスを実行するコードを前記高位合成コードに付加して再構成するコード再構成ステップと、
    を含むことを特徴とする高位合成方法。
  9. 　請求項８に記載の高位合成方法であって、
    　前記高位合成装置が、前記再構成された前記高位合成コードを入力して、前記ハードウェア記述コードを生成する高位合成ステップを、さらに含むことを特徴とする高位合成方法。
  10. 　請求項８に記載の高位合成方法であって、
    　　前記高位合成装置が、前記高位合成コード内のループ処理を抽出するループ処理抽出ステップと、
    　　前記高位合成装置が、前記ループ処理内に記述された前記外部メモリアクセス変数を決定する外部メモリアクセス変数決定ステップと、
    をさらに含むことを特徴とする高位合成方法。
  11. 　請求項１０に記載の高位合成方法であって、
    　前記高位合成装置が、前記外部メモリアクセス変数において、前記外部メモリへのアクセスパターンを解析するアクセスパターン解析ステップを、さらに含むことを特徴とする高位合成方法。
  12. 　請求項１１に記載の高位合成方法であって、
    　前記バーストアクセス判定ステップでは、
    　前記アクセスパターンに応じて予め設定されたバッファを決定し、
    　前記コード再構成ステップでは、
    　前記決定された前記バッファの種類に応じてパイプライン処理または並列処理のコードを追加することを特徴とする高位合成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220366111A1 (en) * 2019-06-21 2022-11-17 Hitachi, Ltd. High-level synthesis device and high-level synthesis method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235472A (ja) * 2012-05-10 2013-11-21 Nec Corp 装置情報管理装置、装置情報取得システム、装置情報取得方法およびプログラム
JP2014106639A (ja) * 2012-11-26 2014-06-09 Ricoh Co Ltd 高位合成装置、高位合成方法、及び高位合成プログラム
JP2016177454A (ja) * 2015-03-19 2016-10-06 富士通株式会社 動作合成方法、動作合成プログラムおよび動作合成装置
WO2017154183A1 (ja) * 2016-03-10 2017-09-14 三菱電機株式会社 高位合成装置、高位合成方法及び高位合成プログラム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105556402A (zh) * 2013-12-09 2016-05-04 帝斯贝思数字信号处理和控制工程有限公司 用于影响控制设备的控制程序的方法
US10817587B2 (en) * 2017-02-28 2020-10-27 Texas Instruments Incorporated Reconfigurable matrix multiplier system and method
US11386644B2 (en) * 2017-10-17 2022-07-12 Xilinx, Inc. Image preprocessing for generalized image processing
US10846621B2 (en) * 2017-12-12 2020-11-24 Amazon Technologies, Inc. Fast context switching for computational networks
JP7150668B2 (ja) * 2019-06-21 2022-10-11 株式会社日立製作所 高位合成装置及び高位合成方法
US11762762B1 (en) * 2022-03-24 2023-09-19 Xilinx, Inc. Static and automatic inference of inter-basic block burst transfers for high-level synthesis
WO2024091969A1 (en) * 2022-10-25 2024-05-02 Dolby Laboratories Licensing Corporation Residual encoding and decoding using a neural field

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235472A (ja) * 2012-05-10 2013-11-21 Nec Corp 装置情報管理装置、装置情報取得システム、装置情報取得方法およびプログラム
JP2014106639A (ja) * 2012-11-26 2014-06-09 Ricoh Co Ltd 高位合成装置、高位合成方法、及び高位合成プログラム
JP2016177454A (ja) * 2015-03-19 2016-10-06 富士通株式会社 動作合成方法、動作合成プログラムおよび動作合成装置
WO2017154183A1 (ja) * 2016-03-10 2017-09-14 三菱電機株式会社 高位合成装置、高位合成方法及び高位合成プログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220366111A1 (en) * 2019-06-21 2022-11-17 Hitachi, Ltd. High-level synthesis device and high-level synthesis method

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