JP7145826B2 - Ｓｅｂ耐性評価方法およびｓｅｂ耐性評価装置 - Google Patents

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Description

本発明は、ＳＥＢ耐性評価方法およびＳＥＢ耐性評価装置に関する。
地上に降り注ぐ宇宙線によって、半導体素子が突発的に永久破壊するＳＥＢ（Single Event Burnout）破壊が知られている。ＳＥＢ現象は、地表近辺を通過する中性子が、半導体素子のｐｎ接合等の高電界を保持する部分を通過する際に、電子正孔対を発生させ、電子または正孔が、空乏層（空間電荷領域）中で増倍されることによって、降伏に至る現象である。ＳＥＢ耐性とは、半導体素子のＳＥＢ破壊に対する耐性を意味する。
従来は、地表近辺を通過する中性子を模擬するために、加速器などの大型の放射線設備を用いて放射線を発生させて、放射線を半導体素子に照射している間の故障率を測ることによってＳＥＢ耐性を評価していた。
たとえば、特許文献１には、任意のエネルギースペクトルを持つ中性子ビームに対し、デバイス内の原子核との核反応、その結果発生する２次イオンがデバイス内を飛散する間に蓄積ノードに収集されるキャリアの振る舞いを解析するモンテカルロシミュレータが記載されている。特許文献１には、さらに、このシミュレータを中核として、実際の半導体デバイスの実験データをフィールド試験、および加速器試験から抽出することによってシミュレーションの精度を向上させて、実際の半導体デバイスの実験データを忠実に再現できるよう収束させるようにしたことが記載されている。
特開２００４－１２５６３３号公報
特許文献１の方法は、実際の半導体素子の実験データを必要とする。したがって、中性子を生成する加速器などの大型の放射線施設を必要とする。放射線施設の設置および管理は、コストがかかるという問題がある。
それゆえに、本発明の目的は、加速器などの大型の放射線施設を用いた実験によって得られるデータを用いることなく、半導体素子のＳＥＢ耐性を評価することができるＳＥＢ耐性評価方法およびＳＥＢ耐性評価装置を提供することである。
本発明は、コンピュータシミュレーションによって、半導体素子のＳＥＢ（Single Event Burnout）耐性を評価するＳＥＢ耐性評価方法であって、半導体素子のモデル内に励起光源を配置するステップと、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求めるステップとを備える。
本発明によれば、半導体素子のモデル内に励起光源を配置し、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求めるので、加速器などの大型の放射線施設を用いた実験によって得られるデータを用いることなく、半導体素子のＳＥＢ耐性を評価することができる。
実施の形態の半導体素子のＳＥＢ耐性評価装置１０の構成を表わす図である。 実施の形態１の半導体素子のＳＥＢ耐性の評価の手順を表わすフローチャートである。 （ａ）は、励起光源２６が配置された半導体素子のモデルの模式図である。（ｂ）は、アノード電極とカソード電極が、逆バイアスされたときの半導体素子のモデル内における電界強度を表わす図である。 励起光源２６の強度の例を表わす図である。 ２種類の励起光源２６のエネルギーについての、半導体素子のモデルの主電極間の漏れ電流ＩKの大きさおよび半導体素子のモデル内部の最高温度(Ｔmax)の時間変化の一例を表わす図である。 印加電圧ＶAと、半導体素子が熱暴走する励起光源２６のエネルギーＥTHの逆数との対応関係を表わす図である。 式（２）における励起光源２６のエネルギーＥTHと、中性子の微分線量（ｄΦ0（Ｅ）／ｄＥ）との関係を表わす図である。 式（３）における励起光源２６のエネルギーＥTHと、半導体素子の１時間当たりの平均故障回数ＦＩＴとの関係を表わす図である。 ＳＥＢ耐性情報の一例を表わす図である。 実施の形態２の半導体素子のＳＥＢ耐性の評価の手順を表わすフローチャートである。 印加電圧ＶＡと実施の形態１の半導体素子Ｄｄ１が熱暴走する励起光源のエネルギーＥTHの逆数との対応関係、および印加電圧ＶＡと実施の形態３の半導体素子Ｄｄ２が熱暴走する励起光源のエネルギーＥTHの逆数との対応関係を表わす図である。 実施の形態４の半導体素子のモデルを表わす図である。 実施の形態５におけるＦＬＲを含む半導体チップの終端部分の構造のモデルを表わす図である。 実施の形態５におけるＦＬＲを含む半導体チップの終端部分の構造のモデルを表わす図である。 図１３および図１４のＦＬＲと類似のＦＬＲを有する終端部分に高電圧を印加したときの電界分布のシミュレーション結果を表わす図である。 ＳＥＢ耐性評価装置１０の機能をソフトウェアを用いて実現する場合のＳＥＢ耐性評価装置１０の構成を示す図である。
以下、実施の形態について、図面を参照して説明する。
実施の形態１．
（参考例）
参考文献１（N. Kaminski and A. Kopta, ABB application note 5SYA 2042-04,“Failure rates of HiPak modules due to cosmic rays”）には、ＳＥＢによる偶発的破壊の故障確率Ｐ（ＶDC, Ｔvj, ｈ）を式（１）によって求めることが記載されている。
Figure 0007145826000001
式（１）の右辺第１項は、印加電圧(ＶDC）に依存し、第２項は、ｐｎ接合の温度(Ｔvj）に依存し、第３項は、標高(ｈ)に依存する。式（１）に含まれるＣ１、Ｃ２、Ｃ３は、実験結果に基づく係数である。したがって、参考文献１による方法でも、特許文献１と同様に、中性子を生成する加速器等の大型の放射線施設が必要となるという問題がある。
本実施の形態では、実験データを用いずに、シミュレーションソフトウエア（デバイスシミュレータ）を用いて、半導体素子のＳＥＢ耐性を評価する。
シミュレーションソフトウエアとして、光源によって半導体素子内のフォトジェネレーションをシミュレーションする機能、または、半導体素子への放射線の効果をシミュレーションする機能を有する公知のものを利用することができる。シミュレーションソフトウエアは、印加された電圧および電流の条件に合致するように、半導体素子のモデル内部の細部まで含めた、電圧と電流の単体である電子と正孔の３次元の分布を算出することができる。シミュレーションソフトウエアは、複雑な多元の連立方程式を数値解析の手法に基づいて解くことができる。
図１は、実施の形態の半導体素子のＳＥＢ耐性評価装置１０の構成を表わす図である。
ＳＥＢ耐性評価装置１０は、モデル生成部１１２と、光源配置部１１４と、演算部１１６と、ＳＥＢ耐性情報作成部１１８と、可視化部１２２と、記憶部１２０と、表示部１２４とを備える。モデル生成部１１２、光源配置部１１４、および演算部１１６は、たとえば、コンピュータが専用のシミュレーションソフトウエア（プログラム）を実行することによって実現することができる。ＳＥＢ耐性情報作成部１１８、および可視化部１２２も、コンピュータがプログラムを実行することによって実現することができる。
モデル生成部１１２は、記憶部１２０に記憶されている半導体素子の構造設計情報、およびユーザの指示などに基づいて半導体素子のモデルを生成することができる。
光源配置部１１４は、半導体素子のモデル内に励起光源を配置する。実施の形態１では、励起光源の位置は、半導体素子のモデル内の電界強度が最大の箇所であるｐｎ接合部分とする。
演算部１１６は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求める。より具体的には、実施の形態１では、演算部１１６は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子のモデルの主電極間の漏れ電流ＩKの時間変化を求めて、漏れ電流ＩKが閾値ＩTHに到達したときの励起光源のエネルギーＥを半導体素子が熱暴走する励起光源のエネルギーＥTHとして特定する。
ＳＥＢ耐性情報作成部１１８は、印加電圧と半導体素子の平均故障回数との対応関係を表わすＳＥＢ耐性情報を作成する。
記憶部１２０は、作成されたＳＥＢ耐性情報、および半導体素子の構造設計情報などを記憶する。
可視化部１２２は、ＳＥＢ耐性情報を表わす関係式および近似曲線などを表示部１２４に表示する。
表示部１２４は、たとえば、ディスプレイ装置などである。
次に、半導体素子のＳＥＢ耐性の評価の手順について説明する。実施の形態１では、評価対象の半導体素子の一例として、高耐圧縦型pinダイオードを用いる。
図２は、実施の形態１の半導体素子のＳＥＢ耐性の評価の手順を表わすフローチャートである。
ステップＳ１０１において、モデル生成部１１２は、記憶部１２０に記憶されている半導体素子の構造設計情報およびユーザの指示などに基づいて、評価対象の半導体素子のモデルを生成する。
ステップＳ１０２において、演算部１１６が、半導体素子のモデルの主耐圧特性を計算する。演算部１１６が、半導体素子（ダイオード）のアノード電極とカソード電極との間に、逆バイアス電圧を印加する。演算部１１６が、逆バイアス電圧を一定の間隔で昇圧し、複数個の逆バイアス電圧（印加電圧ＶA）の各々における、半導体素子の物理的な状態を記述したソリューションファイルを記憶部１２０に保存する。
ステップＳ１０３において、演算部１１６が、複数個のソリューションファイルの中から未選択の１つのソリューションファイルを選択する。演算部１１６が、選択されたソリューションファイルで記述される印加電圧ＶAにおける半導体素子の物理的な状態を設定するととともに、半導体素子のモデル内の電界強度が最大の箇所であるｐｎ接合部分に励起光源を配置する。電界強度が最大の箇所に限定したのは、電界強度が低い箇所のＳｉ原子に中性子が衝突した場合の影響が小さいからである。
図３（ａ）は、励起光源が配置された半導体素子のモデルの模式図である。図３（ｂ）は、アノード電極とカソード電極が、逆バイアスされたときの半導体素子のモデル内における電界強度を表わす図である。
図３（ａ）に示すように、半導体素子のモデルは、主耐圧を保持するにあたり主に電界分布を分担する低濃度のｎ型ドリフト層２１と、高濃度のｎ型カソード領域２２と、高濃度のｐ型アノード領域２３と、カソード電極２４と、アノード電極２５とを含む。半導体素子のモデルのｐｎ接合部分に励起光源２６が配置されている。
アノード電極２５とカソード電極２４との間に、逆バイアス電圧が印加されたときには、ｐｎ接合が逆バイアスとなる。すなわち、ｐ型アノード領域２３が接地電位（ＧＮＤ）もしくは負電位となり、ｎ型カソード領域２２がｐ型アノード領域２３に対して相対的に高い電位となる。図３（ｂ）には、このときの半導体素子のモデルの厚さ方向の座標に対する電界強度が示されている。
図４は、励起光源２６の強度の例を表わす図である。
図４に示すように、励起光源２６として、１μｓのパルス幅を有する光を放出する。パルスの立ち上がり時間は、０．１μｓである。励起光源２６から放出される光によって、半導体素子内の電界強度が変化し、インパクトイオン化係数αが時間的、空間的に変化する。インパクトイオン化係数αの時間的、空間的な変化が、生成されるキャリア濃度の時間的、空間的な変化を引き起こし、電流値の変化につながる。
比較的高い電界がかかっている部分において、光励起による電子・正孔対の発生が引き起こされると、励起される前の逆バイアス状態で流れていた漏れ電流に加えて、光励起によって発生した余剰の電流（電子および正孔の流れ）が重畳される。その結果、半導体素子のアノードおよびカソードの両方の電極において観測される電流量が増加する。この増加した電流と、印加されている逆バイアス電位との積である電力による発熱は、積極的に冷却されない限り、主に半導体素子の内部に時間とともに蓄積される。その結果、半導体素子の内部の温度が上昇する。
この温度上昇自身も、励起光の有無に関わらず、逆バイアス時の漏れ電流を増加させるので、「漏れ電流増加→高温化→漏れ電流増加」という正帰還がかかった状態になる。このようにして、漏れ電流の増加量が時間とともに増加して、半導体素子の温度が制御できなくなる現象を、前述の様に「熱暴走する」と呼称する。通常の熱暴走は、逆バイアスによる漏れ電流の増加と半導体素子の置かれている環境の高温化とだけで起きる現象であるが、本実施の形態において想定しているＳＥＢ現象中には、光励起によって、温度による漏れ電流とは全く独立の漏れ電流の増加を誘発しており、漏れ電流の不可逆的および制御不能な増加が、励起光の強度または印加電圧によって、一意的に定義される。
ステップＳ１０４において、演算部１１６が、励起光源２６のエネルギーＥを初期値に設定する。
ステップＳ１０５において、演算部１１６が、半導体素子のモデルの主電極間（アノード電極２５とカソード電極２４との間）の漏れ電流ＩKの時間変化を求める。
図５は、２種類の励起光源２６のエネルギーについての、半導体素子のモデルの主電極間の漏れ電流ＩKの大きさおよび半導体素子のモデル内部の最高温度の時間変化の一例を表わす図である。
図５には、印加電圧が１７００Ｖの場合に、励起光源２６のエネルギーＥが０．５０［ＭＷ]と１[ＭＷ]のときの、カソード電極における漏れ電流ＩK[Ａ]と、半導体素子内の最高温度Ｔmax[Ｋ]の時間変化が示されている。
図５には、ＭＷで記載された励起光の量が少ない場合に漏れ電流Ｉkも小さい状態に保たれ、結果的に到達最高温度Ｔmaxも低く保たれる場合の例と、励起光の量が前述したＥthを越えて十分に大きい場合に、前述の熱暴走の正帰還の領域に入った場合の例が示されている。
まず、漏れ電流ＩKに関して説明する。励起光源２６のエネルギーＥが０．５０［ＭＷ］および１［ＭＷ］のいずれの場合でも、時刻９．５［μs］から漏れ電流ＩKが数桁に亘り増加する。励起光源２６のエネルギーＥが０．５［ＭＷ］の場合には、時刻１０［μs］において、漏れ電流ＩKの増加が止まり、安定状態を保った後、励起光源２６を取り去った時刻１１［μs］以降には、元の低いレベルの漏れ電流ＩKに戻る。一方、励起光源２６のエネルギーＥが１［ＭＷ］の場合には、時刻１０［μs］以降も、漏れ電流ＩKが増加し続け、励起光源２６を取り去った時刻１１［μｓ］以降においても、漏れ電流ＩKが増加し続ける。励起光源２６のエネルギーＥが１［ＭＷ］の場合には、いずれかの時刻以降、半導体素子が、前述したように熱暴走すると考えられる。本実施の形態では、漏れ電流ＩKが予め定められた閾値ＩTH以上となったときに、半導体素子が熱暴走するとみなす。
次に、半導体素子のモデル内部の最高温度Ｔmaxに関して説明する。励起光源２６のエネルギーＥが０．５［ＭＷ］の場合には、時刻１０［μｓ］以降において、最高温度Ｔmaxは増加するものの、増加幅は、極めて小さく、数１０度程度である。励起光源２６を取り除いた時刻１１［μｓ］以降は、最高温度Ｔmaxは、元の温度に戻る。一方、励起光源２６のエネルギーが１［ＭＷ］の場合には、最高温度Ｔmaxは、時刻１０．１［μｓ］の時点で、Ｓｉの融点である１７１４Ｋ(＝１４１４℃）に到達している。励起光源２６のエネルギーＥが１［ＭＷ］の場合には、いずれかの時刻以降、半導体素子が熱暴走すると考えられる。別の実施形態では、半導体素子のモデル内部の最高温度が予め定められた閾値ＴTH以上となったときに、半導体素子が熱暴走するとみなす。なお、Ｔmaxが、Ｓｉの融点（ＭＰ）に到達した時点で、実際の半導体素子は破壊している。しかし、シミュレーションの設定上は、実際の半導体素子の固体が維持されたままであるとして、以降の計算も継続される。よって、ＴmaxおよびＩKが、継続的な計算結果として得られている。
ステップＳ１０６において、主電極間の漏れ電流ＩKが閾値ＩTH以上のときには、処理がステップＳ１０７に進む。主電極間の漏れ電流ＩKが閾値ＩTH未満のときには、処理がステップＳ１０８に進む。
ステップＳ１０７において、演算部１１６が、主電極間の漏れ電流ＩKが閾値ＩTHとなるときの励起光源２６のエネルギーＥを半導体素子が熱暴走する励起光源２６のエネルギーＥTHとして特定する。
ステップＳ１０８において、励起光源２６のエネルギーが熱暴走を引き起こす値に達していない場合には、処理がステップＳ１０９に進み、励起光源２６のエネルギーが熱暴走を引き起こす値に達した場合には、処理がステップＳ１１０に進む。
ステップＳ１０９において、演算部１１６が、励起光源２６のエネルギーＥを一定量ΔＥだけ増加させる。その後、処理がステップＳ１０５に戻る。
ステップＳ１１０において、未選択のソリューションファイルがある場合には、処理がステップＳ１０３に戻る。未選択のソリューションファイルがない場合には、処理がステップＳ１１１に進む。
ステップＳ１１１において、ＳＥＢ耐性情報作成部１１８は、印加電圧ＶＡと、半導体素子が熱暴走する励起光源２６のエネルギーＥTHとの対応関係を表わす情報を作成する。可視化部１２２は、作成した対応関係を表わす情報を可視化して、表示部１２４に表示する。ＥTHの逆数が、中性子の飛来確率、ひいては、半導体素子の故障確率に換算できる。図６は、印加電圧ＶAと、半導体素子が熱暴走する励起光源２６のエネルギーＥTHの逆数との対応関係を表わす図である。
ステップＳ１１２において、ＳＥＢ耐性情報作成部１１８は、式（２）に基づいて、各印加電圧Ｖ A に対する半導体素子が熱暴走する励起光源２６のエネルギーＥTHに相当する中性子の微分線量（ｄΦ0（Ｅ）／ｄＥ）を求める。式（２）については、参考文献２（Measurement and Reporting of Alpha Particle and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices, JEDEC Standard JESD89A, August 2001.）に記載されている。式（２）において、Ｅ＝ＥTHである。
Figure 0007145826000002
図７は、式（２）における励起光源２６のエネルギーＥTHと、中性子の微分線量（ｄΦ0（Ｅ）／ｄＥ）との関係を表わす図である。
ステップＳ１１３において、ＳＥＢ耐性情報作成部１１８は、ステップＳ１１２で求めた中性子の微分線量（ｄΦ0（Ｅ）／ｄＥ）を中性子の衝突確率とみなし、式（３）に基づいて、中性子の微分線量（ｄΦ0（Ｅ）／ｄＥ）を半導体素子の１時間当たりの平均故障回数に換算する。
Figure 0007145826000003
図８は、式（３）における励起光源２６のエネルギーＥTHと、半導体素子の１時間当たりの平均故障回数ＦＩＴとの関係を表わす図である。
ステップＳ１１４において、ＳＥＢ耐性情報作成部１１８は、ステップＳ１１３で得られた励起光源２６のエネルギーＥTHと、半導体素子の１時間当たりの平均故障回数ＦＩＴとの関係に基づいて、印加電圧ＶAと半導体素子が熱暴走する励起光源２６のエネルギーＥとの対応関係を表わす情報を印加電圧ＶAと半導体素子の１時間当たりの平均故障回数ＦＩＴとの対応関係を表わす情報（以下、ＳＥＢ耐性情報）に変換する。可視化部１２２は、作成したＳＥＢ耐性情報を可視化して、表示部１２４に表示する。
図９は、ＳＥＢ耐性情報の一例を表わす図である。
図９に示すように、印加電圧ＶAの増加とともに、半導体素子の１時間当たりの平均故障回数ＦＩＴが増加する。
次に、漏れ電流ＩKの増加を確認することによって、中性子が照射されたときの半導体素子のＳＥＢ破壊を判断できる理由を説明する。これは、モデル生成部１１２、光源配置部１１４、および演算部１１６として機能するシミュレーションソフトで用いられている基本的な原理でもある。
逆バイアス電圧を印加した状態で、ｐｎ接合部分に励起光源を配置すると、漏れ電流ＩKは、以下の一連の式で記述される。以下の一連の式は、参考文献３（S. M. Sze, “Physics of Semiconductor Devices”, pp.754-758, 2nd edition, 1981, A Wiley-Interscience publication）に記載されている。
式（Ａ１）に示すように、漏れ電流（ＩK）は、ｐｎ接合部分の空乏層内で発生したドリフト電流成分(Ｊdr)と、空乏層の外の中性領域として残っている部分で発生して逆バイアス領域に流れ込む拡散電流成分(Ｊdiff)の和である。
Figure 0007145826000004
励起光源をｐｎ接合箇所に配置する場合には、ｐｎ接合位置からの距離ｘにおける電子・正孔対の発生率Ｇ（ｘ）が式（Ａ２）で表される。Φ0は、単位面積あたりの励起光源の光子線量である。半導体素子全体（Ｓｉを含み、アルミ電極、裏面電極などは含まない）の反射率をＲとし、半導体素子の面積をＡ、インパクトイオン化係数をαとすれば、式（Ａ３）が成り立つ。ｈはプランク定数、νは励起光源の光の振動数、Ｐoptは励起光源の光のパワーである。励起光源から出力される光が時間的に変化すると、Φ0が変化して、Ｇ（ｘ）が変化する。
Figure 0007145826000005
ドリフト電流成分(Ｊdr)は、式（Ａ４）で与えられる。Ｗは、空乏層の幅である。
Figure 0007145826000006
ｘ＞Ｗにおいて、式（Ａ５）が成り立つ。Ｄpは正孔の拡散係数、τpは正孔のキャリアライフタイム、ｐnは正孔密度、ｐn0は熱平衡時の正孔密度である。
Figure 0007145826000007
正孔の拡散長Ｌpは、正孔の拡散係数Ｄpに正孔のキャリアライフタイムτpを乗じたものの平方根であるので、式（Ａ６）で表される。さらに、Ｃ１を式（Ａ７）のように定義する。（ｘ＝∞の位置でｐn＝ｐn0、ｘ＝Ｗの位置でｐn＝0）の境界条件を設定すると、式（Ａ５）は、式（Ａ８）となる。
Figure 0007145826000008
拡散電流成分(Jdiff)は、式（Ａ９）で与えられる。
Figure 0007145826000009
式（Ａ１０）の境界条件を用いると、漏れ電流（ＩK）は、式（Ａ１１）で表される。
Figure 0007145826000010
式（Ａ１１）の第２項のｐn0は、非常に小さいので、漏れ電流（ＩK）は、式（Ａ１２）のように第１項だけで近似できる。
Figure 0007145826000011
式（Ａ１２）に示すように、漏れ電流（ＩK）は、単位面積あたりの光子線量Φ0に比例する。
上記の一連の計算は、可視光のようなエネルギーの低い光を想定している。本実施の形態で想定している高エネルギーを有する中性子の場合には、中性子束（フラックス）は、単一粒子（光子）のエネルギーに置きかえることができる。
図２のステップＳ１０１において、上述の計算式に用いられる物性値α、Ｒ、Ａ、Ｄn、Ｄpが、たとえば、以下のようにして設定される。
反射率Ｒは、半導体素子の素材によって一意的に決まる。ユーザが半導体素子の素材を指定することによって、モデル生成部１１２が、対応表から反射率Ｒを選択することができる。
たとえば、ユーザが、半導体素子の幅、または半導体素子の幅および奥行きを設定し、モデル生成部１１２が、それらに基づいて素子面積Ａを算出することができる。あるいは、励起光源の面積を素子面積Ａとしてもよい。
インパクトイオン化係数αは、半導体素子の素材、半導体素子の温度、および印加される電圧によって一意的に決まる。ユーザが半導体素子の素材を指定することによって、モデル生成部１１２が、入力された半導体素子の素材と、計算によって得られる半導体素子の温度と、印加している電圧とに基づいて、インパクトイオン化係数αを求めることができる。
たとえば、ユーザが、ｎ型ドリフト層の素材とドーピング濃度を指定することによって、モデル生成部１１２が、拡散係数Ｄn、Ｄpを算出することができる。
たとえば、ユーザが、正孔のキャリアライフタイムτp、電子のキャリアライフタイムτnを指定することができる。
図２のステップＳ１０２において、印加電圧ＶAを変化させることによって、印加電圧ＶAに依存する上述の計算式における物理量が変化する。たとえば、インパクトイオン化係数α、式（Ａ４）のｘの積分範囲などが変化する。
図２のステップＳ１０９において、励起光源のエネルギーＥを変化させることは、単位面積あたりの励起光源の光子線量Φ0を変化させることに相当する。
参考文献１において、式（１）は、印加電圧、ｐｎ接合の温度、および標高に依存した。本実施の形態では、αが印加電圧に関連する物理量であり、α、Ｄp、Ｄn、Ｌp、Ｌnがｐｎ接合の温度に関連する物理量である。
本実施の形態によれば、図２に示す手順のコンピュータシミュレーションにより、半導体素子のＳＥＢ耐性を高精度に評価することができる。したがって、加速器等の大型の放射線施設を使わずに、比較的短時間で、ＳＥＢ耐性を評価することができる。また、本実施の形態によれば、被検体素子の準備、および放射線関連実験に必要な設備が不要になるので、コストを抑えることができる。
被検体素子を使った試験は、電圧印加中に中性子照射によって、半導体素子そのものに回復不可能なダメージを与え、程度によっては被検体素子を破壊に至らしめる破壊試験であるため、被検体素子は使い捨てとなる。さらに、加速器等から抽出される中性子は統計的な揺らぎが大きいので、印加電圧に対しても統計的な揺らぎを吸収できるようにするため、数１０から数１００チップの被検体素子が必要となる。よって、沢山の被検体素子を準備する費用と期間が必要となる。また、被検体素子は、中性子線照射の試験期間中の安定な電圧印加および実験施設への輸送等を考慮して、Ｓｉ等の半導体チップ単体ではなく、パワーモジュールに組み込まれる。パワーモジュールの部材の一部である金属は、通常使われるＣｕ等の重金属ではなく中性子線の照射による放射化が起こり難いＡｌなどの軽金属に置き換える必要がある。よって、量産品を流用できず、ＳＥＢ耐性の実験に適した形態に適合させるなど特殊な操作が必要である。加えて、放射線施設で使用する計測器等も、実験後は微弱ではあるが放射化するので、減衰期間中は、使用できなくなる。こういった実測に関係する様々な手順は、本実施の形態のコンピュータシミュレーションによって、一切なくなる。
従来は、一度、試作した素子に対して、中性子照射に備えた複雑な準備を施した上で、世界中で数か所にしかない特殊な放射線施設の使用許可をとり、高電圧が印加できる電源装置等の実験設備を当該施設に持ち込み、限られた時間内に実験する必要があった。本実施の形態では、デバイスシミュレータを使用するので、半導体素子の構造を自由に変更できる。開発段階で、製品の使用環境および目的に即したＳＥＢ耐性を備えるように、半導体素子の構造の細部までを検討することができるので、開発効率が大幅に向上する。
計算の手順についても、従来は、デバイスシュミュレータに組み込まれていた重イオンモデルが用いられていた。このモデルでは、重粒子が固体の素子内部を通過する際に、Ｓｉ等の構成原子の原子配列を数１０μｍ～数１００μｍに亘り機械的に破壊しながら進む。このモデルでは、通過領域が電界を保持できなくなり、通過領域が周囲の原子領域に過負荷を受け渡すという複雑な計算が必要となる。そのため、従来のモデルでは、計算時間および必要な記憶容量が大きくなるだけなく、入射粒子による局所的ではあるが結晶学的な破壊を前提としているため、故障確率の算出には不向きであった。これに対して、本実施の形態では、故障確率を算出することができる。
本実施の形態の具体的なコンピュータシミュレーションの手順については、上記した通りである。つまり、予め設定した光の強度の範囲で、適当な刻みで光の強度を変化させて、漏れ電流または最高温度の経時変化の光の強度依存性を調べるという処理を、印加電圧を変化させながら繰り返す。これは、デバイスシミュレータの基本的な機能である光電効果による高電界領域での電子正孔対の励起と、それに伴うキャリアの増倍現象の経時変化を計算するだけで実行することができる。よって、大きな記憶容量を必要とせず、比較的短時間でＳＥＢ耐性を評価することができる。
したがって、本実施の形態では、作業全体を、自動的に進めるようにプログラムすることも可能である。夜間および休日を利用して、無人でも、効率よくコンピュータシミュレーションを進めることができる。
また、放射線施設を使った実験では、放射線作業に従事するにあたり、相応の専門教育を受け、提供施設毎に実施している資格認定試験に合格しなければならないなどの規制があるため、半導体の素子開発者自身が、そのような実験を実施するのが事実上困難であった。本実施の形態によるコンピュータシミュレーションでは、そのような規制がないため、デバイスシミュレータの基本的な操作知識があれば、開発者自身が、さまざまな素子構造および実験条件を選んで設定する事もできる。これによって、開発担当者の知見も増強されるとともに、開発全体の効率の向上も見込まれる。
実施の形態２．
本実施の形態では、演算部１１６は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子のモデルの内部の最高温度Ｔmaxの時間変化を求めて、最高温度が閾値ＴTHに到達したときの励起光源のエネルギーＥを半導体素子が不可逆現象を起こす励起光源のエネルギーＥTHとして特定する。演算部１１６は、半導体素子のモデル内部の温度の伝導を時間的および空間的に計算することによって、半導体素子のモデル内部の最高温度Ｔmaxを求めることができる。
図１０は、実施の形態２の半導体素子のＳＥＢ耐性の評価の手順を表わすフローチャートである。図１０のフローチャートが、図２のフローチャートと相違する点は、ステップＳ１０５およびＳ１０６に代えて、ステップＳ２０５およびＳ２０６を備える点である。
ステップＳ２０５において、演算部１１６が、半導体素子のモデルの内部の最高温度Ｔmaxの時間変化を求める。
ステップＳ２０６において、最高温度Ｔmaxが閾値ＴTH以上のときには、処理がステップＳ１０７に進む。最高温度Ｔmaxが閾値ＴTH未満のときには、処理がステップＳ１０８に進む。
実施の形態３．
本実施の形態では、ＳＥＢ耐性の評価対象の半導体素子が、実施の形態１および２と相違する。
本実施の形態の半導体素子のｎ型ドリフト層２１の厚みは、実施の形態１の半導導体素子のｎ型ドリフト層２１の厚みよりも、１割程度薄い。本実施の形態では、ｎ型ドリフト層２１が薄いので、電界強度が正となる厚み方向の座標の範囲が図３（ｂ）に示すものよりも小さくなり、電界強度の最大値が図３（ｂ）に示すものよりも大きくなる。
実施の形態１と同様にして、この半導体素子のＳＥＢ耐性を評価した。
図１１は、印加電圧ＶAと実施の形態１の半導体素子Ｄｄ１が熱暴走する励起光源のエネルギーＥTHの逆数との対応関係、および印加電圧ＶAと実施の形態３の半導体素子Ｄｄ２が熱暴走する励起光源のエネルギーＥTHの逆数との対応関係を表わす図である。
図１１に示すように、実施の形態３では、実施の形態１よりも、半導体素子が熱暴走する励起光源のエネルギーＥが小さい。
実施の形態４．
本実施の形態では、ＳＥＢ耐性の評価対象の半導体素子が、実施の形態１～３よりも複雑である。
図１２は、実施の形態４の半導体素子のモデルを表わす図である。
図１２には、トレンチゲート構造を有するＩＧＢＴのモデルが示されている。
このモデルは、ｎ型ドリフト層５４と、ｎ型のバッファ層５３と、ｐ型のコレクタ層５２と、コレクタ電極５１と、ｐ型のベース層５５と、ｎ型エミッタ層５８と、ベース層５５よりも高濃度のｐ型層５９と、エミッタ電極５６と、ゲートポリシリコン配線５７を埋め込んだトレンチ７１と、ゲート酸化膜７２とを備える。
トレンチゲートを有するＩＧＢＴでは、電界分布が複雑となる。そこで、本実施の形態では、励起光源９１をｐｎ接合付近に配置する。
図１２に示す断面構造の場合には、一見すると、最大電界強度がトレンチ７１の底部と推測される場合があるが、そうならないように設計されている。たとえば、ｐ型のベース層５５からのトレンチ７１の突出量を少なくすることによって、低い逆バイアス電圧でもｐｎ接合から延びる空乏層がトレンチ７１をできるだけ覆い隠すことができるように設計されている。
本実施の形態では、ｐｎ接合付近に励起光源９１を配置することによって、半導体素子のＳＥＢ耐性を評価することができる。
さらに、最大電界強度位置（ｐｎ接合付近）だけでなく、開発者が懸念と考える様々な箇所（トレンチ７１の底部など）に励起光源を配置することによって、ＳＥＢ耐性を評価することができる。たとえば、最大電界強度位置(ｐｎ接合付近)と、電界強度が極大値となる位置（トレンチ７１の底部など）との間のキャリアの相互作用の影響などを調べることとしてもよい。
実施の形態５．
実施の形態１において説明したＳＥＢ耐性の評価方法は、ダイオード、ＩＧＢＴおよびＭＯＳＦＥＴなどのトランジスタなどの通電およびスイッチング動作をするセル部分だけでなく、半導体チップを構成する周辺部分にも適用することができる。周辺部分とは、たとえば、ガードリング、ＦＬＲ（Field Limiting Ring）、ＶＬＤ（Variation of Lateral Dropping）などの終端構造、ゲートバッド、ゲート配線などである。これによって、半導体チップにおける弱点、弱点が占める比率などに基づいて、半導体チップの総合的なＳＥＢ耐性を評価することができる。
図１３および図１４は、実施の形態５におけるＦＬＲを含む半導体チップの終端部分の構造のモデルを表わす図である。
例えば、pinダイオードを想定した場合、n型半導体基板８１上には、ｎ型ドリフト層８２が設けられている。ｎ型ドリフト層８２の上には、電界強度を緩めるためにｐ型のＦＬＲ６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅが配置されている。ＦＬＲ６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅの上にはＳｉＯ２で構成される絶縁厚膜６３、およびアノード電極６２が配置されている。
右側には、Ｓｉ等の半導体チップのダイシングなどによって切り離された端部が配置されている。ｎ型のチャネルストッパ６５が形成されている。チャネルストッパ６５には、高圧印加時に、半導体チップの裏面のｎ型カソード領域２２の構造と同様に、正の高電位が印加される。
左側に主たる動作をするセルが配置されている。図１３では、左側に実施の形態１で説明した高耐圧縦型pinダイオードのモデルＭ１が配置されている。図１４では、左側に実施の形態４で説明したトレンチゲート構造を有するＩＧＢＴのモデルＭ２が配置されている。pinダイオードセル部のアノード電極６２およびＩＧＢＴセル部のエミッタ電極５６には、高電圧を保持する時には、負の電位またはグランド電位が印加される。
図１３および図１４に示すように、励起光源６６は、ＦＬＲ６４ａと、ｎ型ドリフト層８２との接合部分に配置される。
図１５は、図１３および図１４のＦＬＲと類似のＦＬＲを有する終端部分に高電圧を印加したときの電界分布のシミュレーション結果を表わす図である。
図１５において、Surfaceと記した曲線は、ｎ型ドリフト層８２と絶縁厚膜６３との界面での電界分布を表わす。またSEB Depthと記した曲線は、ＦＬＲ６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅの底部が位置する深さにおける水平方向における電界分布を表わす。
左側にp型のアノード領域等があり右側にnドリフト領域だけがある単純な終端構造の電位分布は、左側が低く、右側が高くなる水平的な分布を持つものであるが、多重リング構造のＦＬＲを配置することによって、電界分布は、図３（ｂ）に示すように、単純な三角形の分布にはならない。電界分布は、隣接するＦＬＲの間のｎ型ドリフト層８２の領域に、三角形に近い山形が分散配置されるような形状の分布となる。これらの山は、セル部分の最大電界強度よりも、低くなるように設計される。
さらに、製品の使い易さおよび信頼性の観点から、Ｓｉ等の半導体材質の最表面である界面部分の電界強度が最大にならず、ある程度の深さ部分で最大になるように設計されている。また、このような複雑な構造であるので、設計の自由度が大きくなるとともに、製造工程のばらつきなどの影響も受けるため、最大電界強度が、ＦＬＲ６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅのうちのどの位置にくるかは、必ずしも一意的に決まらない。このような終端部分を抜き出して、実施の形態１で説明したＳＥＢ耐性の計算をして、構造的な弱点、および製造のばらつきが与える影響などを評価することは非常に有益である。
（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含む。
（１）励起光源の配置
図２および図１０のステップＳ１０３の励起光源の配置は、ステップＳ１０１において、半導体素子のモデルの作成した段階で実行されるものとしてもよい。
（２）机上計算
図２および図１０のステップＳ１１１～Ｓ１１４の処理は、ユーザ自身が机上計算することによって実施することとしてもよい。たとえば、ユーザが、表計算ソフトウェアを用いることによって、光の強度と中性子の衝突確率の換算処理を実行することとしてもよい。
（３）ハードウェア構成
実施の形態１～５で説明したＳＥＢ耐性評価装置は、相当する動作をデジタル回路のハードウェアまたはソフトウェアで構成することができる。ＳＥＢ耐性評価装置の機能をソフトウェアを用いて実現する場合には、ＳＥＢ耐性評価装置は、例えば、図１６に示すようにプロセッサ１０００とメモリ２０００とを備え、メモリ２０００に記憶されたプログラムをプロセッサ１０００が実行するようにすることができる。
（４）実施の形態１では、高耐圧縦型pinダイオードを例にして説明したが、これに限定されるものではなく、pnダイオード、または、ＳｉＣ、ＧａＮなどのユニポーラ素子の場合には、ショットキーバリアダイオードなどの高耐圧縦型ダイオードであってもよい。
（５）実施の形態４では、トレンチゲート構造を有するＩＧＢＴを例にして説明したが、これに限定するものではなく、ＩＧＢＴ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ジャンクションＦＥＴ、バイポーラトランジスタ、またはサイリスタなどのスイッチング素子でもよい。
（６）実施の形態５では、ＦＬＲを例にして説明したが、これに限定されるものではなく、ＦＬＲなどの終端構造部分、またはゲートパッドもしくはゲート配線領域などのペリフェラル部分であってもよい。
（７）実施の形態１、４、５の説明において、高電圧を印加する、もしくは大電流を流す主電極が、素子の上面と下面に配置される縦型素子を例示したが、これに限定されるものではなく、両主電極が、上面側にだけ離れた位置で配置される横型素子でもよい。具体的な例としては、一般的なＬＳＩと類似構造を有するが、動作電圧範囲が、数百Ｖから数ｋＶに及ぶＨＶＩＣ（High Voltage IC）などの複合型の横型素子を挙げることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ ＳＥＢ耐性評価装置、２１，５４，８２ ｎ型ドリフト層、２２ ｎ型カソード領域、２３ ｐ型アノード領域、２４ カソード電極、２５ アノード電極、２６，６６，９１ 励起光源、５１ コレクタ電極５１、５２ ｐ型のコレクタ層、５３ ｎ型のバッファ層、５５ ｐ型のベース層、５６ エミッタ電極、５７ ゲートポリシリコン配線、５８ ｎ型エミッタ層、５９ ｐ型層、６２ アノード電極、６３ 絶縁厚膜、６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅ ＦＬＲ、６５ チャネルストッパ、７１ トレンチ、７２ ゲート酸化膜、８１ n型半導体基板、１１２ モデル生成部、１１４ 光源配置部、１１６ 演算部、１１８ ＳＥＢ耐性情報作成部、１２０ 記憶部、１２２ 可視化部、１２４ 表示部、１０００ プロセッサ、２０００ メモリ。

Claims (11)

  1. コンピュータシミュレーションによって、半導体素子のＳＥＢ（Single Event Burnout）耐性を評価するＳＥＢ耐性評価方法であって、
    前記半導体素子のモデル内に励起光源を配置するステップと、
    前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子が熱暴走する前記励起光源のエネルギーを求めるステップとを備えたＳＥＢ耐性評価方法。
  2. 前記励起光源のエネルギーを求めるステップは、
    前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子のモデルの主電極間の漏れ電流の時間変化を求めるステップと、
    前記漏れ電流が閾値に到達したときの前記励起光源のエネルギーを前記半導体素子が熱暴走するエネルギーとして特定するステップとを含む、請求項１記載のＳＥＢ耐性評価方法。
  3. 前記励起光源のエネルギーを求めるステップは、
    前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子のモデルの最高温度の時間変化を求めるステップと、
    前記最高温度が閾値に到達したときの前記励起光源のエネルギーを前記半導体素子が熱暴走するエネルギーとして特定するステップとを含む、請求項１記載のＳＥＢ耐性評価方法。
  4. 前記印加電圧と、前記半導体素子が熱暴走する励起光源のエネルギーとの対応関係を表わす情報を生成するステップをさらに備えた、請求項２または３記載のＳＥＢ耐性評価方法。
  5. 前記半導体素子が熱暴走する励起光源のエネルギーを中性子の微分フラックスに変換するステップと、
    前記微分フラックスを前記半導体素子の平均故障回数に変換するステップと、
    前記印加電圧と前記励起光源のエネルギーの対応関係を前記印加電圧と前記平均故障回数との対応関係に変換するステップとをさらに備えた、請求項４記載のＳＥＢ耐性評価方法。
  6. 前記印加電圧と前記平均故障回数との対応関係を表わす曲線を表示するステップをさらに備えた、請求項５記載のＳＥＢ耐性評価方法。
  7. 前記配置するステップは、前記半導体素子のモデルのｐｎ接合部分に前記励起光源を配置するステップを含む、請求項１記載のＳＥＢ耐性評価方法。
  8. 前記半導体素子は、高耐圧縦型ダイオードである、請求項１～７のいずれか１項に記載のＳＥＢ耐性評価方法。
  9. 前記半導体素子は、スイッチング素子である、請求項１～７のいずれか１項に記載のＳＥＢ耐性評価方法。
  10. 前記半導体素子は、終端構造部分またはペリフェラル部分を含む、請求項１～７のいずれか１項に記載のＳＥＢ耐性評価方法。
  11. コンピュータシミュレーションによって、半導体素子のＳＥＢ（Single Event Burnout）耐性を評価するＳＥＢ耐性評価装置であって、
    前記半導体素子のモデル内に励起光源を配置する光源配置部と、
    前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子が熱暴走する前記励起光源のエネルギーを求める演算部とを備えたＳＥＢ耐性評価装置。
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