JP7144890B1 - 半導体装置の製造装置および半導体装置の製造方法 - Google Patents

半導体装置の製造装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7144890B1
JP7144890B1 JP2021560911A JP2021560911A JP7144890B1 JP 7144890 B1 JP7144890 B1 JP 7144890B1 JP 2021560911 A JP2021560911 A JP 2021560911A JP 2021560911 A JP2021560911 A JP 2021560911A JP 7144890 B1 JP7144890 B1 JP 7144890B1
Authority
JP
Japan
Prior art keywords
processing
processing heads
substrate
optical
offset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021560911A
Other languages
English (en)
Other versions
JPWO2022230043A1 (ja
Inventor
佳之 緒方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinkawa Ltd
Original Assignee
Shinkawa Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinkawa Ltd filed Critical Shinkawa Ltd
Application granted granted Critical
Publication of JP7144890B1 publication Critical patent/JP7144890B1/ja
Publication of JPWO2022230043A1 publication Critical patent/JPWO2022230043A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00Image analysis
    • G06T7/0002Inspection of images, e.g. flaw detection
    • G06T7/0004Industrial image inspection
    • G06T7/001Industrial image inspection using an image reference approach
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00Image analysis
    • G06T7/70Determining position or orientation of objects or cameras
    • G06T7/73Determining position or orientation of objects or cameras using feature-based methods
    • G06T7/74Determining position or orientation of objects or cameras using feature-based methods involving reference images or patches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743Apparatus for manufacturing layer connectors
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00Indexing scheme for image analysis or image enhancement
    • G06T2207/30Subject of image; Context of image processing
    • G06T2207/30108Industrial image inspection
    • G06T2207/30148Semiconductor; IC; Wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60015Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using plate connectors, e.g. layer, film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/6003Apparatus therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743Apparatus for manufacturing layer connectors

Abstract

半導体装置の製造装置10は、共通のリードフレーム100の互いに異なる位置に所定の処理を施すために、互いに離間して設けられた複数の処理ヘッド14f,14sであって、それぞれがカメラ18f,18sを有する複数の処理ヘッド14f,14sと、前記複数の処理ヘッドの駆動を制御するコントローラであって、前記複数の処理ヘッド14f,14sそれぞれを、少なくとも光学オフセットOSoを相殺する位置に位置決めするコントローラ30と、を備え、前記コントローラは、前記位置決めに先立って、一つのアイランドIfのペーストPfをカメラ18f,18sで撮像して前記複数の処理ヘッド14f,14sそれぞれに対応する光学検査画像40f,40sを取得し、前記光学検査画像40f,40sに写るアイランドIfとペーストPfとの相対位置関係の前記処理ヘッド14f,14s間での相違量を前記光学オフセットOSoとして算出する。

Description

本明細書では、共通の基板の互いに異なる位置に、所定の処理を施す複数の処理ヘッドを備えた半導体装置の製造装置および半導体装置の製造方法を開示する。
一般に、半導体の製造装置は、基板に対して所定の処理、例えば、ペーストの塗布や、チップのボンディング等を行う処理ヘッドを備えている。所定の処理を実行する際、処理ヘッドを基板に対して正確に位置決めすることが求められる。こうした位置決めを可能にするために、処理ヘッドに、基板を撮像するカメラを設け、当該カメラで得られた画像に基づいて、基板に対する処理ヘッドの位置を把握する技術が従来から知られている(例えば特許文献1等)。
特許第4029855号
ところで、近年、リードタイム短縮のために、複数の処理ヘッドが、一つの基板に対して並行して所定の処理を実行する製造装置も提案されている。かかる製造装置によれば、一つの基板に対する処理時間を、単独ヘッドの場合に比べて、大幅に短縮できる。こうした複数ヘッド構成の場合、各処理ヘッドは、位置決め用のカメラを有しており、カメラで得られた画像に基づいて位置決めされる。
ここで、カメラには、レンズや撮像素子の個体差や、カメラの光軸の傾き等によって、得られる像に歪みが生じる。そのため、同じエリアを同じ位置から撮像した場合でも、カメラによって、得られる画像に違いが生じる。そして、こうしたカメラごとに異なる像の歪みに起因して、処理ヘッド間で位置決めのバラつきが生じる。その結果、一つの基板に載置した処理対象物(ペーストやチップ等)の配列が不均等になり、半導体装置の品質低下を招く。
そこで、本明細書では、半導体装置の品質をより向上できる半導体装置の製造装置および半導体装置の製造方法を開示する。
本明細書で開示する半導体装置の製造装置は、共通の基板の互いに異なる位置に所定の処理を施すために、互いに離間して設けられた複数の処理ヘッドであって、それぞれが、前記基板を撮像するカメラを有する複数の処理ヘッドと、前記複数の処理ヘッドの駆動および前記基板の搬送を制御するコントローラであって、前記複数の処理ヘッドそれぞれを、少なくとも光学オフセットを相殺する位置に、前記基板に対して位置決めするコントローラと、を備え、前記コントローラは、前記位置決めに先立って、リファレンスと前記リファレンスから離間して位置する対象物とを含む一つの光学検査箇所を前記複数の処理ヘッドそれぞれのカメラで撮像して前記複数の処理ヘッドそれぞれに対応する光学検査画像を取得し、前記光学検査画像に写る前記リファレンスと前記対象物との相対位置関係の前記処理ヘッド間での相違量を前記光学オフセットとして算出する、ことを特徴とする。
この場合、前記所定の処理は、前記対象物を前記基板に載置する処理を含み、前記リファレンスは、前記基板の表面の形状的特徴であり、前記コントローラは、前記光学検査画像の取得に先立って、前記複数の処理ヘッドの一つに前記基板の一部に対して前記所定の処理を実行させ、前記基板のうち前記所定の処理により前記対象物が載置された箇所を前記光学検査箇所として前記複数の処理ヘッドそれぞれのカメラで撮像させてもよい。
また、前記コントローラは、前記位置決めにおいて、前記複数の処理ヘッドそれぞれを、前記光学オフセットおよび機械オフセットを相殺する位置に位置決めし、前記コントローラは、前記位置決めに先立って、前記複数の処理ヘッドそれぞれに、前記基板の対応するエリアに前記所定の処理を実行させ、前記複数の処理ヘッドそれぞれのカメラで、前記基板の対応するエリアを撮像して、前記複数の処理ヘッドそれぞれに対応する機械検査画像を取得し、前記機械検査画像に写る前記リファレンスと前記対象物との相対位置関係に基づいて前記機械オフセットを前記複数の処理ヘッドそれぞれについて算出してもよい。
また、前記所定の処理は、前記基板に、前記対象物としてペーストを塗布する処理であってもよい。
本明細書で開示する半導体装置の製造方法は、共通の基板の互いに異なる位置に所定の処理を施すために、互いに離間して設けられた複数の処理ヘッドそれぞれに対応する光学オフセットを取得するステップと、前記複数の処理ヘッドそれぞれを、少なくとも光学オフセットを相殺する位置に、前記基板に対して位置決めし、前記複数の処理ヘッドそれぞれが前記基板の対応する位置に前記所定の処理を実行するステップと、を備え、前記取得するステップは、リファレンスと前記リファレンスから離間して位置する対象物とを含む一つの光学検査箇所を前記複数の処理ヘッドそれぞれに設けられたカメラで撮像して前記複数の処理ヘッドそれぞれに対応する光学検査画像を取得するステップと、前記光学検査画像に写る前記リファレンスと前記対象物との相対位置関係の前記処理ヘッド間での相違量を前記光学オフセットとして算出するステップと、を備えることを特徴とする。
本明細書で開示する技術によれば、光学オフセットを取得し、この光学オフセットを相殺する位置に処理ヘッドを位置決めするため、処理対象物の基板内での位置のバラつきが低減される。結果として、半導体装置の品質をより向上できる。
製造装置の構成を示す図である。 製造装置の概略的な側面図である。 ペーストの塗布処理が完了したリードフレームの様子を示すイメージ図である。 カメラで得られる撮像画像の一例を示す図である。 格子模様を撮像した例を示す図である。 格子模様を撮像した他の例を示す図である。 光学オフセットを補正することなく、ペーストを塗布した場合に得られる塗布結果の一例を示す図である。 光学オフセットの算出処理の流れを示すイメージ図である。 光学オフセットの算出処理の流れを示すイメージ図である。 第一光学検査画像のイメージ図である。 第一光学検査画像のイメージ図である。 位置補正値の算出の流れを示すフローチャートである。
以下、図面を参照して半導体装置の製造装置10について説明する。図1は、製造装置10の構成を示す図である。また、図2は、製造装置10の概略的な側面図である。この製造装置10は、基板であるリードフレーム100に、半導体チップを実装して半導体装置を製造するために用いられる。より具体的には、製造装置10は、リードフレーム100に、半導体チップを固定するためのペーストを塗布するペースト塗布装置である。
製造装置10は、リードフレーム100を吸着固定するステージ12と、第一処理ヘッド14fおよび第二処理ヘッド14sと、リードフレーム100をX方向に搬送する搬送レール24と、これらの駆動を制御するコントローラ30と、を備えている。ここで、第一処理ヘッド14fおよび第二処理ヘッド14sの構成は、ほぼ同じである。そのため、以下の説明では、第一処理ヘッド14fおよび第二処理ヘッド14sを区別しない場合は、添字f,sを省略して、単に「処理ヘッド14」と呼ぶ。後述するディスペンサ16およびカメラ18についても同様である。
図1に示す通り、第一処理ヘッド14fおよび第二処理ヘッド14sは、X方向(すなわち、リードフレーム100の搬送方向)に間隔を開けて配置されている。各処理ヘッド14は、Xガイド26およびYガイド28によって、X方向およびY方向に自由に移動できる。なお、第一処理ヘッド14fおよび第二処理ヘッド14sは、互いに独立して移動できる。
処理ヘッド14は、ディスペンサ16とカメラ18とを有している。ディスペンサ16は、チップ固定用のペーストP、例えば非導電性ペースト(NCP)等を、リードフレーム100に吐出する。ディスペンサ16は、図示しない昇降機構により、Z方向に昇降できる。ディスペンサ16は、必要に応じて、指定量のペーストPを吐出できるのであれば、その構成は、特に限定されない。したがって、ディスペンサ16は、例えば、ペーストPを貯留するシリンジと、シリンジ内を進退可能なピストンと、ピストンを直進移動させるモータと、を有してもよい。
カメラ18は、ディスペンサ16に対してX方向およびY方向に離間して配置されており、ディスペンサ16に対する水平方向の相対位置が固定されている。なお、以下では、ディスペンサ16に対するカメラ18のオフセットの設計値(xs,ys)を「基本オフセットOSs」と呼ぶ。
カメラ18は、鉛直下向きの光軸を有しており、リードフレーム100を撮像する。具体的に説明すると、リードフレーム100には、ペーストを塗布するための区画であるアイランドが二次元マトリックス状に複数設定されている。カメラ18は、このアイランドを撮像する。カメラ18は、アイランド(すなわちリードフレーム100)の撮像画像をコントローラ30に送信する。コントローラ30は、撮像画像に基づいて、処理ヘッド14とリードフレーム100との相対位置関係を演算し、その演算結果に基づいて、処理ヘッド14の位置決めを行う。
コントローラ30は、ステージ12や搬送レール24、処理ヘッド14の駆動を制御する。また、コントローラ30は、処理ヘッド14の目標位置を補正するための位置補正値も算出するが、これについては後述する。なお、かかるコントローラ30は、物理的には、プロセッサ32とメモリ34とを有するコンピュータである。
次に、こうした製造装置10による、ペーストの塗布処理について、図3を参照して説明する。図3は、ペーストの塗布処理が完了したリードフレーム100の様子を示すイメージ図である。本例の製造装置10は、図3に示すように、一つのリードフレーム100を、搬送方向に2分割して管理する。すなわち、コントローラ30は、リードフレーム100を、搬送方向上流側に位置する第一エリアAfと、第一エリアAfより搬送方向下流側に位置する第二エリアAsと、に分けて管理する。
以下では、この第一エリアAfに設けられたアイランドを「アイランドIf」、第二エリアAsに設けられたアイランドを「アイランドIs」と呼ぶ。同様に、アイランドIfに塗布されたペーストを「ペーストPf」と呼び、アイランドIsに塗布されたペーストを「ペーストPs」と呼ぶ。また、エリアを区別しない場合は、添字f,sを省略し、単に、「エリアA」、「アイランドI」、「ペーストP」と呼ぶ。
第一処理ヘッド14fは、リードフレーム100のうち、第一エリアAfのアイランドIsに対してペーストPfを塗布する。同様に、第二処理ヘッド14sは、リードフレーム100のうち、第二エリアAsのアイランドIsに対してペーストPsを塗布する。このように、一つのリードフレーム100に対して、二つの処理ヘッド14f,14sで並行して処理を施すことで、リードタイムを大幅に低減できる。
ペーストPを塗布する際、コントローラ30は、カメラ18でアイランドIを撮像させ、得られた撮像画像に基づいて、ディスペンサ16とアイランドIとの相対位置関係を算出する。そして、コントローラ30は、ディスペンサ16が目標位置に位置するように、処理ヘッド14を位置決めする。位置決めが完了すれば、コントローラ30は、ディスペンサ16を駆動して、アイランドIに、所定量のペーストPを吐出する。コントローラ30は、こうした処理を、全てのアイランドIに対して実行する。
以上の通り、ペーストPを塗布する際には、処理ヘッド14を位置決めする必要がある。この処理ヘッド14の位置決め処理について説明する。上述した通り、処理ヘッド14を位置決めする際、コントローラ30は、カメラ18でリードフレーム100(具体的にはアイランドI)を撮像する。図4は、カメラ18で得られる撮像画像の一例を示す図である。
図4に示す通り、撮像画像には、略矩形のアイランドIが写っている。このアイランドIは、位置決め基準を示すリファレンスとして利用される。本例では、このアイランドIの中心点(以下「アイランド中心点Ci」という)を、ペーストPを塗布する目標位置としている。
コントローラ30は、ディスペンサ16を位置決めするために、撮像画像に基づいて、ディスペンサ16と、アイランド中心点Ciと、の相対位置を特定する。具体的には、コントローラ30は、撮像画像に基づいて、撮像画像の原点Ogに対するアイランド中心点Ciのオフセット(x1,y1)を求める。このオフセット(x1,y1)は、アイランド中心点Ciに対するカメラ18の光軸のオフセットを表している。そして、このオフセット(x1,y1)に、ディスペンサ16のカメラ18に対するオフセット、すなわち、基本オフセットOSs=(xa,ya)を加算すれば、アイランド中心点Ciに対するディスペンサ16のオフセットの理論値を特定できる。
ただし、基本オフセットOSsは、ディスペンサ16に対するカメラ18のオフセットの設計値である。そのため、ディスペンサ16に対するカメラ18の実際のオフセットは、組付け誤差や経年変化に起因して、基本オフセットOSsと異なる場合が多い。以下では、実際のオフセットと、基本オフセットOSsとの誤差量を機械オフセットOSm=(xm,ym)と呼ぶ。また、カメラ18ごとの光学的特性の違いに起因して、第一処理ヘッド14fと第二処理ヘッド14sとの間には、後述する光学オフセットOSoが存在する。そこで、コントローラ30は、処理ヘッド14の位置決めに先立って、機械オフセットOSmおよび光学オフセットOSoを求めておく。そして、処理ヘッド14を位置決めする際には、これらオフセットOSm,OSoを相殺する位置を、処理ヘッド14の目標位置として設定する。
ここで、機械オフセットOSmは、従来から知られている手法を用いて特定することができる。例えば、基本オフセットOSsに基づいて処理ヘッド14を位置決めしてペーストPを塗布した後、当該ペーストPが塗布されたアイランドIを撮像し、この撮像画像に基づいて、ペーストPのアイランド中心点Ciからのズレ量を求め、当該ズレ量から機械オフセットOSmを求めてもよい。
次に光学オフセットOSoについて、図5を参照して説明する。カメラ18は、同じ製品であっても、その光学的特性に違いが生じる。光学的特性の違いは、例えば、レンズの個体差や撮像素子の個体差、カメラ18の組み付け時に生じる光軸の傾きの違い等に起因して生じる。こうした光学的特性のバラつきがあることで、同じ対象物を同じ位置から撮像したとしても、カメラによって、得られる像の内容に違いが生じることがある。例えば、特定の格子模様を特定の位置から複数のカメラで撮像した場合を考える。この場合、一つのカメラでは図5Aに示すように、中心部が糸巻き状に収縮した像が得られ、他のカメラでは、図5Bに示すように、中心部が樽状に膨らんだ像が得られる場合がある。こうした像の違いを考慮せずに、撮像画像に基づいて位置決めをした場合、カメラ間で位置決め誤差が生じる。例えば、格子の交点C1の撮像画像内の座標位置は、図5Aでは(x,y)となり、図5Bでは、(x+xo,y+yo)となる。こうしたカメラの光学的特性のバラツキに起因する位置ズレ量(xo,yo)が光学オフセットOSoである。この光学オフセットOSoを考慮しない場合、現実には同じ位置であるにも関わらず、違う位置として算出され、位置決め誤差を招く。
ここで、こうした光学オフセットOSoは、カメラ18間での位置ズレ量であるため、処理ヘッド14が単一の場合、すなわち位置決め用のカメラ18が一つしか存在しない場合には大きな問題とならない。一方、処理ヘッド14が複数設けられ、この複数の処理ヘッド14で、一つのリードフレーム100に対して処理を施す場合、光学オフセットOSoが、位置決めのバラツキとなり、大きな問題となる。
図6は、第一カメラ18fおよび第二カメラ18sで、光学オフセットOSoを補正しなかった場合に得られる塗布結果の一例を示す図である。図6において、第一エリアAfにペーストPfを塗布する際、第一ディスペンサ16fは、第一カメラ18fで撮像された画像に基づいて位置決めされる。そのため、第一エリアAfに限定すれば、光学的特性のバラつきがないため、第一エリアAfに塗布された複数のペーストPfの相対的位置関係は、理想に近い状態となる。同様に、第二エリアAsに塗布された複数のペーストPsの相対的位置関係も、理想に近い状態となる。一方で、第一カメラ18fと第二カメラ18sとの光学的特性のバラツキに起因して、ペーストPfと、ペーストPsと、の相対位置関係には、光学オフセットOSo分の誤差が生じる。例えば、複数のペーストは、X方向に一直線状に並ぶことが求められているが、図6の例では、ペーストPsは、ペーストPfに対して、yoだけズレる。同様に、複数のペーストは、X方向に一定間隔で塗布されることが求められている場合でも、第一エリアAfと第二エリアAsとの間では、このX方向の間隔が、理想の距離に対してxoだけズレる。そして、結果として、リードフレーム100全体で見た場合、ペーストPの塗布位置にバラツキが生じ、最終的に製造される半導体装置の品質低下を招く。
そこで、本例では、実際に製品の製造を開始する前に、光学オフセットOSoも求めている。以下、この光学オフセットOSoの取得について説明する。図7、図8は、光学オフセットOSoの算出処理の流れを示すイメージ図である。光学オフセットOSoを求める場合、コントローラ30は、図7に示すように、第一処理ヘッド14fに対して、一つのアイランドIfへのペーストの塗布を指示する。この一つのアイランドIfは、第一カメラ18fおよび第二カメラ18sの双方で撮像される光学検査箇所となる。第一処理ヘッド14fが、一つのアイランドIfにペーストPfを塗布した場合、コントローラ30は、塗布されたペーストPfを第一カメラ18fで撮像させる。コントローラ30は、この撮像で得られた画像を、第一光学検査画像40fとして取得する。図9Aは、第一光学検査画像40fのイメージ図である。図9Aにおいて、黒丸は、アイランド中心点Ciを、バツ印は、ペーストPfの中心点(以下「ペースト中心点Cp」という)を示している。図9Aの例に示す通り、第一光学検査画像40fでは、第一カメラ18fでは、ペースト中心点Cpがアイランド中心点Ciに対して(a,b)だけズレた像が得られている。
次に、コントローラ30は、図8に示すように、光学検査箇所であるアイランドIfが、第二カメラ18sの視野内に位置するように、リードフレーム100を、X方向に移動させる。そして、第二カメラ18sで、光学検査箇所を撮像させ、得られた画像を第二光学検査画像40sとして取得する。この第二光学検査画像40sは、第一光学検査画像40fと同じペーストPfを撮像している。図9Bは、第二光学検査画像40sの一例を示す図である。なお、図9Bにおいて、破線のバツ印は、アイランド中心点Ciから(a,b)の位置、すなわち、第一光学検査画像40fに基づいて算出されたペースト中心点Cpの位置を示している。
図9Bに示す通り、第二光学検査画像40sにおいて、ペーストPfは、アイランド中心点Ciに対して、(c,d)だけズレている。つまり、同じペーストPfを撮像しているにも関わらず、画像内におけるアイランド中心点Ciに対するペースト中心点Cpのズレ量、ひいては、リファレンス(本例の場合アイランドIf)に対するペーストPfの相対位置が異なる。これは、第一カメラ18fと第二カメラ18sとの光学的特性の違いに起因するものである。図9の例では、光学的特性の違いに起因して、第二カメラ18sは、第一カメラ18fに比べて、(e,f)だけズレている。なお、e=c-aであり、f=b-dである。
コントローラ30は、こうした第一カメラ18fから求まるペースト位置と第二カメラ18sから求まるペースト位置との差分(e,f)を光学オフセットOSo=(xo,yo)として取得する。すなわち、xo=e、yo=fとしてメモリ34に記憶する。そして、この光学オフセットOSoを相殺する値(-xo,-yo)を、第二処理ヘッド14sの位置補正値としてメモリ34に記憶する。第二処理ヘッド14sを位置決めする際には、第二処理ヘッド14sの目標位置に、光学オフセットOSoを相殺する値(-xo,-yo)を加算する。これにより、第一処理ヘッド14fと第二処理ヘッド14sとで位置決め基準が一致し、一つのリードフレーム100に塗布されたペーストPの相対位置関係が理想値に近づく。
次に、第一処理ヘッド14fおよび第二処理ヘッド14sそれぞれの位置補正値CVf,CVsを算出する流れについて図10を参照して説明する。図10は、位置補正値CVf,CVsの算出の流れを示すフローチャートである。位置補正値CVf,CVsを算出する際には、まず、第一処理ヘッド14fで第一エリアAfにペーストPfを塗布し、第二処理ヘッド14sで第二エリアAsにペーストPsを塗布する(S10)。なお、ペーストPf,Psは、対応するエリアAf,Asの全てのアイランドIf,Isに塗布してもよいし、一部のアイランドIf,Isにのみ塗布してもよい。
次に、第一、第二機械検査画像を取得する(S12)。第一機械検査画像は、アイランドIfのペーストPfを第一カメラ18fで撮像して得られる画像である。同様に、第二機械検査画像は、アイランドIsのペーストPsを第二カメラ18sで撮像して得られる画像である。
コントローラ30は、得られた第一機械検査画像に基づいて、第一処理ヘッド14fの機械オフセット、すなわち、第一機械オフセットOSm_fを算出する。また、コントローラ30は、得られた第二機械検査画像に基づいて、第二処理ヘッド14sの機械オフセット、すなわち、第二機械オフセットOSm_sを算出する(S14)。
次に、コントローラ30は、アイランドIfのペーストPfを第一カメラ18fで撮像した第一光学検査画像40fを取得する(S16)。この第一光学検査画像40fは、改めて撮像して取得してもよいし、第一機械検査画像の一つを第一光学検査画像40fとして取得してもよい。
続いて、コントローラ30は、第一光学検査画像40fに写ったペーストPfが、第二カメラ18sの視野内に位置するように、リードフレーム100を移動させる(S18)。そして、第二カメラ18sでペーストPfを撮像し、第二光学検査画像40sを取得する(S20)。
コントローラ30は、第一、第二光学検査画像40f,40sが取得できれば、光学オフセットOSoを取得する(S22)。すなわち、第一光学検査画像40fに基づいて得られたリファレンスとペーストPfとの相対位置関係と、第二光学検査画像40sに基づいて得られたリファレンスとペーストPfとの相対位置関係と、の差分を光学オフセットOSoとして取得する。
そして、コントローラ30は、得られたオフセットを相殺する値を、位置補正値として算出する(S24)。すなわち、コントローラ30は、第一機械オフセットOSm_fを相殺する値を第一位置補正値CVf=-(OSm_f)として算出する。また、コントローラ30は、第二機械オフセットOSm_sおよび光学オフセットOSoを相殺する値を第二位置補正値CVs=-(OSm_s+OSo)として算出する。製品を製造する際には、各処理ヘッド14を、目標位置に位置補正値を加算した位置に位置決めする。
以上の説明で明らかなとおり、本例によれば、共通の対象物(ペーストPf)を、複数のカメラ18f,18sで撮像し、得られた画像間での対象物の見え方の違いに基づいて、光学オフセットOSoを求めている。そして、製品製造の際、処理ヘッド14sを、この光学オフセットOSoを相殺する位置に位置決めすることで、処理ヘッド14間での位置のバラつきを低減でき、最終的に得られる製品の品質を向上できる。
なお、上述の説明では、所定の処理としてペーストPを塗布する装置を例に挙げて説明したが、本明細書で開示した技術は、一つの基板に対して複数のヘッドで処理を施す装置であれば、他の装置に適用してもよい。例えば、本明細書の技術は、基板にチップをボンディングするボンディング装置に適用されてもよい。すなわち、ボンディング装置の中には、複数のボンディングヘッドを有しており、この複数のボンディングヘッドで、共通の基板にチップをボンディングするものがある。本明細書の技術は、かかるボンディング装置に適用されてもよい。
また、上述の説明では、リードフレーム100のアイランドIをリファレンス、アイランドIに塗布したペーストPfを対象物として、両者の相対位置関係、ひいては、光学オフセットOSoを取得している。しかし、二つのカメラ18f,18sで同じ物を撮像するのであれば、撮像対象は、ペーストPf以外でもよい。例えば、ステージ12の近傍に、検査ステーションを設けておき、この検査ステーションに、基準となるリファレンスと、何らかの対象物と、を設けておいてもよい。この場合、コントローラ30は、この検査ステーションを光学検査箇所として、二つのカメラ18f,18sで撮像させる。また、上述の説明では、処理ヘッド14を二つ設けているが、共通の一つの基板に対して処理を施すのであれば、処理ヘッド14の個数は、二つ以上でもよい。
また、上述の説明では、第一カメラ18f、第二カメラ18sを搬送方向に対して固定し、第一カメラでアイランドIsを撮像した後にリードフレーム100を搬送して第2カメラで同一のアイランドを撮像していた。しかし、第一カメラ18f、第二カメラ18sを、両者の間のオフセットを保った状態で、リードフレーム100に対して移動させてもよい。
10 製造装置、12 ステージ、14f 第一処理ヘッド、14s 第二処理ヘッド、16f 第一ディスペンサ、16s 第二ディスペンサ、18f 第一カメラ、18s 第二カメラ、24 搬送レール、26 Xガイド、28 Yガイド、30 コントローラ、32 プロセッサ、34 メモリ、40f 第一光学検査画像、40s 第二光学検査画像、100 リードフレーム、Af 第一エリア、As 第二エリア、Ci アイランド中心点、Cp ペースト中心点、If,Is アイランド、OSm 機械オフセット、OSo 光学オフセット、Og 原点、Pf,Ps ペースト。

Claims (5)

  1. 共通の基板の互いに異なる位置に所定の処理を施すために、互いに離間して設けられた複数の処理ヘッドであって、それぞれが、前記基板を撮像するカメラを有する複数の処理ヘッドと、
    前記複数の処理ヘッドの駆動および前記基板の搬送を制御するコントローラであって、前記複数の処理ヘッドそれぞれを、少なくとも光学オフセットを相殺する位置に、前記基板に対して位置決めするコントローラと、
    を備え、前記コントローラは、前記位置決めに先立って、
    リファレンスと前記リファレンスから離間して位置する対象物とを含む一つの光学検査箇所を前記複数の処理ヘッドそれぞれのカメラで撮像して前記複数の処理ヘッドそれぞれに対応する光学検査画像を取得し、
    前記光学検査画像に写る前記リファレンスと前記対象物との相対位置関係の前記処理ヘッド間での相違量を前記光学オフセットとして算出する、
    ことを特徴とする半導体装置の製造装置。
  2. 請求項1に記載の半導体装置の製造装置であって、
    前記所定の処理は、前記対象物を前記基板に載置する処理を含み、
    前記リファレンスは、前記基板の表面の形状的特徴であり、
    前記コントローラは、
    前記光学検査画像の取得に先立って、前記複数の処理ヘッドの一つに前記基板の一部に対して前記所定の処理を実行させ
    前記基板のうち前記所定の処理により前記対象物が載置された箇所を前記光学検査箇所として前記複数の処理ヘッドそれぞれのカメラで撮像させる、
    ことを特徴とする半導体装置の製造装置。
  3. 請求項1または2に記載の半導体装置の製造装置であって、
    前記コントローラは、前記位置決めにおいて、前記複数の処理ヘッドそれぞれを、前記光学オフセットおよび機械オフセットを相殺する位置に位置決めし、
    前記コントローラは、前記位置決めに先立って、
    前記複数の処理ヘッドそれぞれに、前記基板の対応するエリアに前記所定の処理を実行させ、
    前記複数の処理ヘッドそれぞれのカメラで、前記基板の対応するエリアを撮像して、前記複数の処理ヘッドそれぞれに対応する機械検査画像を取得し、
    前記機械検査画像に写る前記リファレンスと前記対象物との相対位置関係に基づいて前記機械オフセットを前記複数の処理ヘッドそれぞれについて算出する、
    ことを特徴とする半導体装置の製造装置。
  4. 請求項1から3のいずれか1項に記載の半導体装置の製造装置であって、
    前記所定の処理は、前記基板に、前記対象物としてペーストを塗布する処理である、ことを特徴とする半導体装置の製造装置。
  5. 共通の基板の互いに異なる位置に所定の処理を施すために、互いに離間して設けられた複数の処理ヘッドそれぞれに対応する光学オフセットを取得するステップと、
    前記複数の処理ヘッドそれぞれを、少なくとも光学オフセットを相殺する位置に、前記基板に対して位置決めし、前記複数の処理ヘッドそれぞれが前記基板の対応する位置に前記所定の処理を実行するステップと、
    を備え、前記取得するステップは、
    リファレンスと前記リファレンスから離間して位置する対象物とを含む一つの光学検査箇所を前記複数の処理ヘッドそれぞれに設けられたカメラで撮像して前記複数の処理ヘッドそれぞれに対応する光学検査画像を取得するステップと、
    前記光学検査画像に写る前記リファレンスと前記対象物との相対位置関係の前記処理ヘッド間での相違量を前記光学オフセットとして算出するステップと、
    を備えることを特徴とする半導体装置の製造方法。
JP2021560911A 2021-04-27 2021-04-27 半導体装置の製造装置および半導体装置の製造方法 Active JP7144890B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/016763 WO2022230043A1 (ja) 2021-04-27 2021-04-27 半導体装置の製造装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP7144890B1 true JP7144890B1 (ja) 2022-09-30
JPWO2022230043A1 JPWO2022230043A1 (ja) 2022-11-03

Family

ID=83452886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021560911A Active JP7144890B1 (ja) 2021-04-27 2021-04-27 半導体装置の製造装置および半導体装置の製造方法

Country Status (6)

Country Link
US (1) US20240127423A1 (ja)
JP (1) JP7144890B1 (ja)
KR (1) KR20220148795A (ja)
CN (1) CN115529843A (ja)
TW (1) TW202243037A (ja)
WO (1) WO2022230043A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249800A (ja) * 2002-02-26 2003-09-05 Matsushita Electric Ind Co Ltd 電子部品のボンディング装置およびボンディング方法
JP2005109392A (ja) * 2003-10-02 2005-04-21 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
WO2019044816A1 (ja) * 2017-08-28 2019-03-07 株式会社新川 対象物に対して第1移動体及び第2移動体を直線移動させる装置及び方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4029855B2 (ja) 2004-03-26 2008-01-09 松下電器産業株式会社 電子部品搭載装置および電子部品搭載方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249800A (ja) * 2002-02-26 2003-09-05 Matsushita Electric Ind Co Ltd 電子部品のボンディング装置およびボンディング方法
JP2005109392A (ja) * 2003-10-02 2005-04-21 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
WO2019044816A1 (ja) * 2017-08-28 2019-03-07 株式会社新川 対象物に対して第1移動体及び第2移動体を直線移動させる装置及び方法

Also Published As

Publication number Publication date
WO2022230043A1 (ja) 2022-11-03
CN115529843A (zh) 2022-12-27
US20240127423A1 (en) 2024-04-18
TW202243037A (zh) 2022-11-01
KR20220148795A (ko) 2022-11-07
JPWO2022230043A1 (ja) 2022-11-03

Similar Documents

Publication Publication Date Title
JP6692376B2 (ja) 電子部品の実装装置と実装方法、およびパッケージ部品の製造方法
JP3971848B2 (ja) ダイボンダ
JP2013058520A (ja) 描画装置、データ補正装置、再配線層の形成方法、および、データ補正方法
KR20180015652A (ko) 기판의 검사 방법, 컴퓨터 기억 매체 및 기판 검사 장치
JP5475059B2 (ja) 塗布装置
US10694651B2 (en) Chip-placing method performing an image alignment for chip placement and chip-placing apparatus thereof
US20220223450A1 (en) Apparatus for producing semiconductor device, and method for producing semiconductor device
JP7144890B1 (ja) 半導体装置の製造装置および半導体装置の製造方法
JP2017092342A (ja) 導電性ボールを搭載するシステム
JP2012248728A (ja) ダイボンダ及びボンディング方法
JP5600705B2 (ja) 部品実装装置
KR20110122447A (ko) 반도체 패키지 집합체 정렬방법
TWI798619B (zh) 晶粒接合裝置及半導體裝置之製造方法
WO2019181279A1 (ja) チップ位置測定装置
JP6110167B2 (ja) ダイ認識手段及びダイ認識方法並びにダイボンダ
TWI815930B (zh) 從同步分配過渡到異步分配的系統及方法
JP2003031642A (ja) 基板搬送装置、それを用いたペースト塗布装置、及びペースト塗布方法
JP2023041413A (ja) ダイボンディング装置および半導体装置の製造方法
JP6804905B2 (ja) 基板作業装置
JP2020009977A (ja) 撮像装置、撮像方法、位置決め装置、及びダイボンダ
JP7451342B2 (ja) 基板作業装置
JP2022145998A (ja) ダイボンディング装置および半導体装置の製造方法
JP2012247720A (ja) 半導体製造装置に使用するカメラ
JPH11135995A (ja) 部品搭載装置
JP6276553B2 (ja) ボンディングヘッドの回転軸の姿勢検出方法並びにダイボンダ及びボンディング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220909

R150 Certificate of patent or registration of utility model

Ref document number: 7144890

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150