JP7142503B2 - 管理装置、情報処理装置、及びプログラム - Google Patents
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Description
BUS-SW624-1:12
IOデバイス625-1:13
IOデバイス625-2:14
IOデバイス625-3:15
BUS-SW623-2:17
BUS-SW624-2:18
IOデバイス625-4:19
IOデバイス625-5:20
IOデバイス625-6:21
したがって、BUS-SW623-1の上位primaryは“11”であり、secondary-subordinateは“12-15”である。一方、BUS-SW623-2の上位primaryは“17”であり、secondary-subordinateは“18-21”である。
BUS-SW624-1:12
IOデバイス625-1:13
IOデバイス625-2:14
IOデバイス625-3:15
BUS-SW623-2:11
BUS-SW624-2:18
IOデバイス625-4:19
IOデバイス625-5:20
IOデバイス625-6:21
したがって、BUS-SW623-1の上位primaryは“17”であり、secondary-subordinateは“18-21”である。一方、BUS-SW623-2の上位primaryは“11”であり、secondary-subordinateは“12-15”である。
BUS-SW624-1:12
IOデバイス625-1:13
IOデバイス625-2:14
IOデバイス625-3:15
BUS-SW623-2:11
BUS-SW624-2:18
IOデバイス625-4:19
IOデバイス625-5:20
IOデバイス625-6:21
したがって、BUS-SW623-1の上位primaryは“0xFF”であり、secondary-subordinateは“0xFF-0xFF”である。一方、BUS-SW623-2の上位primaryは“11”であり、secondary-subordinateは“12-21”である。
(付記1)
プロセッサから複数の入出力装置までの第1経路構成と前記プロセッサから前記複数の入出力装置までの第2経路構成とを示す経路構成情報を記憶する記憶部と、
前記プロセッサから前記複数の入出力装置までの経路構成が前記第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成を前記第2経路構成に切り替える制御部と、
切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とを比較した比較結果に基づいて、前記プロセッサから前記複数の入出力装置までの経路構成に含まれる被疑部品を特定する特定部と、
を備えることを特徴とする管理装置。
(付記2)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第2下位スイッチに接続されている第2入出力装置である場合、前記複数の上位スイッチのうち、前記第1経路構成の状態において前記第1下位スイッチに接続されている上位スイッチを、前記被疑部品として特定することを特徴とする付記1記載の管理装置。
(付記3)
前記制御部は、前記第2経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第2経路構成を、前記被疑部品として特定された上位スイッチを使用しない第3経路構成に切り替えることを特徴とする付記2記載の管理装置。
(付記4)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記第1下位スイッチに接続されている第2入出力装置である場合、前記第1下位スイッチを前記被疑部品として特定することを特徴とする付記1記載の管理装置。
(付記5)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記第2経路構成の状態においてエラーが検出された入出力装置と同一である場合、エラーが検出された入出力装置を前記被疑部品として特定することを特徴とする付記1記載の管理装置。
(付記6)
プロセッサと、
複数の入出力装置と、
前記プロセッサと前記複数の入出力装置との間の経路を切り替える複数のスイッチとを備え、
前記複数のスイッチは、前記プロセッサから前記複数の入出力装置までの経路構成が第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーを前記プロセッサが検出した場合、前記第1経路構成を第2経路構成に切り替え、切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーを前記プロセッサが検出した場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とが比較された比較結果に基づいて、前記第2経路構成を第3経路構成に切り替えることを特徴とする情報処理装置。
(付記7)
前記複数のスイッチは、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記複数の上位スイッチは、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記比較結果は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第2下位スイッチに接続されている第2入出力装置であることを示し、
前記複数の上位スイッチは、前記第2経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第2経路構成を前記第3経路構成に切り替え、
前記第3経路構成は、前記複数の上位スイッチのうち、前記第1経路構成の状態において前記第1下位スイッチに接続されている上位スイッチを使用しない経路構成であることを特徴とする付記6記載の情報処理装置。
(付記8)
プロセッサから複数の入出力装置までの経路構成が第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成を第2経路構成に切り替え、
切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とを比較した比較結果に基づいて、前記プロセッサから前記複数の入出力装置までの経路構成に含まれる被疑部品を特定する、
処理をコンピュータに実行させるためのプログラム。
(付記9)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記コンピュータは、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第2下位スイッチに接続されている第2入出力装置である場合、前記複数の上位スイッチのうち、前記第1経路構成の状態において前記第1下位スイッチに接続されている上位スイッチを、前記被疑部品として特定することを特徴とする付記8記載のプログラム。
(付記10)
前記コンピュータは、前記第2経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第2経路構成を、前記被疑部品として特定された上位スイッチを使用しない第3経路構成に切り替えることを特徴とする付記9記載のプログラム。
(付記11)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記コンピュータは、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記第1下位スイッチに接続されている第2入出力装置である場合、前記第1下位スイッチを前記被疑部品として特定することを特徴とする付記8記載のプログラム。
(付記12)
前記プロセッサから前記複数の入出力装置までの経路構成は、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記コンピュータは、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記第2経路構成の状態においてエラーが検出された入出力装置と同一である場合、エラーが検出された入出力装置を前記被疑部品として特定することを特徴とする付記8記載のプログラム。
111、211、611 CPU
112-1~112-3、215-1~215-12、625-1~625-6 IOデバイス
113-1~113-3 IOインタフェース
202、401、602 管理装置
212、612 メモリ
301、622 OS
302、621 BIOS
411、631 記憶部
412、632 制御部
413、633 特定部
421 経路構成情報
613-1、613-2 上位モジュール
614-1、614-2 下位モジュール
623-1、623-2、624-1、624-2 BUS-SW
615-1、615-2、616-1、616-2、617-1、617-2 信号線
634 監視部
641 状態情報
642 経路構成情報
643 交代要因情報
644 IOデバイス情報
2601 CPU
2602 メモリ
2603 入力装置
2604 出力装置
2605 補助記憶装置
2606 媒体駆動装置
2607 ネットワーク接続装置
2608 バス
2609 可搬型記録媒体
Claims (7)
- プロセッサから複数の入出力装置までの第1経路構成と前記プロセッサから前記複数の入出力装置までの第2経路構成とを示す経路構成情報を記憶する記憶部と、
前記プロセッサから前記複数の入出力装置までの経路構成が前記第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記プロセッサと前記複数の入出力装置との間の経路を切り替える複数のスイッチを制御することで、前記第1経路構成を前記第2経路構成に切り替える制御部と、
切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とを比較した比較結果に基づいて、前記プロセッサから前記複数の入出力装置までの経路構成に含まれる被疑部品を特定する特定部と、
を備えることを特徴とする管理装置。 - 前記複数のスイッチは、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第2下位スイッチに接続されている第2入出力装置である場合、前記複数の上位スイッチのうち、前記第1経路構成の状態において前記第1下位スイッチに接続されている上位スイッチを、前記被疑部品として特定することを特徴とする請求項1記載の管理装置。 - 前記制御部は、前記第2経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第2経路構成を、前記被疑部品として特定された上位スイッチを使用しない第3経路構成に切り替えることを特徴とする請求項2記載の管理装置。
- 前記複数のスイッチは、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記複数の下位スイッチのうち第1下位スイッチに接続されている第1入出力装置であり、かつ、前記第2経路構成の状態においてエラーが検出された入出力装置が、前記第1下位スイッチに接続されている第2入出力装置である場合、前記第1下位スイッチを前記被疑部品として特定することを特徴とする請求項1記載の管理装置。 - 前記複数のスイッチは、複数の上位スイッチと複数の下位スイッチとを含み、
前記複数の上位スイッチ各々は、前記複数の下位スイッチのうちいずれかの下位スイッチに接続されており、
前記複数の下位スイッチ各々は、前記複数の入出力装置のうち少なくとも1つ以上の入出力装置に接続されており、
前記制御部は、前記第1経路構成の状態において前記複数の上位スイッチと前記複数の下位スイッチとの間の接続形態を変更することで、前記第1経路構成を前記第2経路構成に切り替え、
前記特定部は、前記第1経路構成の状態においてエラーが検出された入出力装置が、前記第2経路構成の状態においてエラーが検出された入出力装置と同一である場合、エラーが検出された入出力装置を前記被疑部品として特定することを特徴とする請求項1記載の管理装置。 - プロセッサと、
複数の入出力装置と、
前記プロセッサと前記複数の入出力装置との間の経路を切り替える複数のスイッチとを備え、
前記複数のスイッチは、前記プロセッサから前記複数の入出力装置までの経路構成が第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーを前記プロセッサが検出した場合、前記第1経路構成を第2経路構成に切り替え、切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーを前記プロセッサが検出した場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とが比較された比較結果に基づいて、前記第2経路構成を第3経路構成に切り替えることを特徴とする情報処理装置。 - プロセッサから複数の入出力装置までの経路構成が第1経路構成である状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記プロセッサと前記複数の入出力装置との間の経路を切り替える複数のスイッチを制御することで、前記第1経路構成を第2経路構成に切り替え、
切り替え後の前記第2経路構成の状態において、前記複数の入出力装置のうちいずれかの入出力装置のエラーが検出された場合、前記第1経路構成の状態においてエラーが検出された入出力装置と前記第2経路構成の状態においてエラーが検出された入出力装置とを比較した比較結果に基づいて、前記プロセッサから前記複数の入出力装置までの経路構成に含まれる被疑部品を特定する、
処理をコンピュータに実行させるためのプログラム。
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