JP2000148655A - 情報処理システムの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 冗長化または多重化等のために設けられた複
数のパスの障害時のパス閉塞切り替え操作による全パス
閉塞を回避する。 【解決手段】 ディスク制御装置１００と記憶装置群１
７０との間を複数のパス０〜ｎからなる入出力パス２８
０を介して接続した構成において、エラー検出回路１５
０で検出されたパス０〜ｎの各々のエラー回数（Ａ）を
カウンタ回路１４０で個別に計数し、メモリ１２０に設
定された閉塞条件閾値Ｂと各パスのエラー回数（Ａ）を
比較器１３０で大小判定し、Ａ＞Ｂの時に当該パスを閉
塞して他パスに切り替えるパス切り替え制御において、
健全なパスの残数減少に応じて、メモリ１２０に設定さ
れる閉塞条件閾値Ｂの値を漸増させてパス閉塞条件を緩
和することで、パス０〜ｎの全閉塞によるシステムダウ
ンを回避する。また累積エラー回数やエラー頻度のより
少ない残パスを優先的に選択し、パス障害を起きにくく
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理システム
の制御技術に関し、特に、冗長化あるいは多重化された
複数の情報転送経路を備えたディスクサブシステム等の
情報処理システム等に適用して有効な技術に関する。

【０００２】

【従来の技術】情報処理システムでは、情報転送経路
（パス）の冗長化や多重化によって、並列転送によるデ
ータ転送性能の向上や耐故障性能の向上を実現すること
が行われている。

【０００３】たとえば、近年の記憶サブシステムでは、
高性能化の要求に呼応して制御装置の大規模化や内部パ
ス幅の拡大、パス数の増大によるデータ転送の高速化が
なされてきた。パス数を増大させた場合にはパス障害の
発生件数も比例して増えるため、パス障害に対処するた
めの有効な制御方式が必要となる。

【０００４】このため、従来、たとえば、特開昭６１−
１０４１２６号公報に開示された「ディスクサブシステ
ムへのエラーリトライ方式」の技術では、ホストコンピ
ュータシステムとディスクサブシステムとの間のパス、
ディスクサブシステムとディスク装置との間のパスにお
いて障害が発生した場合、パス毎にエラー件数をエラー
カウンタでカウントアップし、カウント値が、設定され
た閾値を越えるとパス閉塞を行うとともに、代替パスが
ある場合は閉塞したパスから代替パスへと切り替える制
御方式が提案されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
従来技術のように、パス毎に障害の起きた回数をカウン
トし、ある一定の値をこえたパスに関しては一律にパス
閉塞を行う制御の場合では、断続的なエラー現象による
パス障害の場合でもエラー数の合計がある値を越えた時
点でパス閉塞に至るため、最終的に全パス閉塞に追い込
まれシステムダウンとなるケースが増えることが懸念さ
れる、という技術的課題がある。

【０００６】本発明の目的は、多重化または冗長化され
た複数の情報転送経路の全閉塞によるシステムダウンを
確実に回避することが可能な情報処理システムの制御技
術を提供することにある。

【０００７】本発明の他の目的は、多重化または冗長化
された複数の情報転送経路が断続的なエラーにて全閉塞
に至ることによるシステムダウンを確実に回避すること
が可能な情報処理システムの制御技術を提供することに
ある。

【０００８】本発明の他の目的は、多重化または冗長化
された複数の情報転送経路におけるエラー発生状況に応
じた多様なエラー判定により、複数の情報転送経路が全
閉塞に至ることによるシステムダウンを確実に回避する
ことが可能な情報処理システムの制御技術を提供するこ
とにある。

【０００９】本発明の他の目的は、多重化または冗長化
された複数の情報転送経路の障害時の切り替え操作を最
適化して、切り替え後の情報転送経路の信頼性を向上さ
せることが可能な情報処理システムの制御技術を提供す
ることにある。

【００１０】

【課題を解決するための手段】本発明では、多重化また
は冗長化された複数の情報転送経路を備えた情報処理シ
ステムの制御において、個々の情報転送経路の閉塞を決
定するための閉塞条件を、残りの健全な情報転送経路の
数の大小に応じて変化させるようにしたものである。

【００１１】また、残りの健全な情報転送経路の数の減
少に応じて閉塞条件を緩和することで全ての情報転送経
路が閉塞に至ることを回避する時、閉塞条件の緩和に応
じて、障害検出の検出基準をより厳格化したり、エラー
訂正能力を強化するものである。

【００１２】より具体的には、情報処理システムの一例
として記憶サブシステムに適用するとき、パス障害に対
する制御システムにおいて、１つ以上のホストコンピュ
ータシステムとディスクサブシステムとの間のパスと、
ディスクサブシステムと１つ以上のディスク装置との間
のパスの状態を集中管理しているマイクロプロセッサ
が、各パスの閉塞条件としてのエラー閾値を設定し、エ
ラー件数がエラー閾値を越えたパスは閉塞状態となり、
マイクロプロセッサに閉塞状態が報告される。マイクロ
プロセッサは報告されたパス閉塞情報を元に新たなエラ
ー閾値を設定し、残りのパス数が少ない場合にはエラー
閾値を上げて閉塞条件を緩和する制御を行う。あるい
は、使用中における単位時間当たりのエラー発生回数を
監視してパス閉塞条件とする。この結果、断続的な障害
等による全パス閉塞に起因するシステムダウン等を回避
する制御が可能となる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００１４】図１は本発明の一実施の形態である情報処
理システムの制御方法が実施されるディスクサブシステ
ムの構成の一例を示す概念図である。

【００１５】本実施の形態のディスクサブシステムは、
マイクロプロセッサ部１１０、メモリ１２０、エラー検
出回路１５０、カウンタ回路１４０、比較器１３０、タ
イマ１９０、セレクタ回路１６０等を含むディスク制御
装置１００と、このディスク制御装置１００の配下の記
憶装置群１７０から構成されている。ディスク制御装置
１００と配下の記憶装置群１７０の間は冗長化された複
数のパス０〜ｎからなる入出力パス２８０を介して接続
されている。

【００１６】マイクロプロセッサ部１１０はパス情報保
持部１１２と、中央処理装置１８０と記憶装置群１７０
との間で、上位側のアクセスパス２２０（アクセスパス
２）、下位側のアクセスパス２１０（アクセスパス
１）、セレクタ回路１６０、冗長化された入出力パス２
８０、等を経由してデータ転送を行うためのデータ転送
制御部１１１および制御に必要な演算回路１１３を含ん
でいる。

【００１７】なお、図１の構成例では、簡単のため、デ
ィスク制御装置１００と配下の記憶装置群１７０との間
の入出力パス２８０を冗長化（多重化）した場合を例示
しているが、ディスク制御装置１００の内部のアクセス
パス２１０（アクセスパス１）や、中央処理装置１８０
とディスク制御装置１００との間を接続するアクセスパ
ス２２０（アクセスパス２）を冗長化（多重化）しても
よいことはいうまでもない。

【００１８】パス情報保持部１１２には、たとえば図６
に例示されるように、１つ以上の複数のパスの各々に関
する個別情報として、パスＩＤ１１２ａと、各パスにつ
いて閉塞中か否かを示す情報としての閉塞フラグ１１２
ｂ（フラグ値：０＝使用可能、１＝閉塞中）と、パス選
択時に検出されたエラーの累積数を示す数値情報として
のエラー累積値１１２ｃと、パス選択中に検出されたエ
ラー数を単位時間毎に計数した数値情報としてのエラー
頻度１１２ｄと、個々のパスが選択された回数を示す数
値情報としての累積選択回数１１２ｅが、各パス毎に格
納されている。このパス情報保持部１１２に格納された
情報は、インタフェース２７０を介してデータ転送制御
部１１１に読出され、後述のようなパスの選択操作での
優先順位の決定等に用いられる。

【００１９】メモリ１２０はマイクロプロセッサ部１１
０により書き替え可能なメモリであり、マイクロプロセ
ッサ部１１０から設定される、パス閉塞時の閉塞条件で
ある数値情報を保持し、この数値情報をメモリ出力２４
０（以下、閉塞条件閾値Ｂ）として出力する機能を持
つ。

【００２０】エラー検出回路１５０はマイクロプロセッ
サ部１１０によって設定された検出基準設定２００に応
じた多様な厳格度にてエラー訂正やエラー検出を行い、
記憶装置群１７０に繋がるｎ＋１本の入出力パス２８０
（パス０〜ｎ）上において障害発生した場合にはエラー
検出パルス２９０を出力する機能を持つ。

【００２１】すなわち、エラー検出回路１５０は、当該
エラー検出回路１５０の内部に備えられた所望のエラー
訂正機能で回復可能なエラーの場合には、当該エラーを
検出してもエラー検出パルス２９０の出力を抑止した
り、内部でのエラー訂正の可否に関係なくエラー検出毎
にエラー検出パルス２９０を出力する、等のようにエラ
ー検出の厳格度を、検出基準設定２００による指示に応
じて多様に設定することが可能となっている。

【００２２】カウンタ回路１４０は各パス専用のカウン
タ回路１４０−０〜１４０−ｎを持ち、エラー検出回路
１５０より出力されるエラー検出パルス２９０を選択的
に計数するカウンタ回路であり、そのカウンタ回路出力
２３０はパス選択信号３００にて選択されているパスに
対応したカウンタ回路の値（２３０ａ〜２３０
ｃ，．．．．）を、カウンタ出力Ａとして、比較器１３
０に出力する。またカウンタ回路出力２３０（エラー発
生回数Ａ）はマイクロプロセッサ部１１０にも与えら
れ、そのまま、パス情報保持部１１２にエラー累積値１
１２ｃとして記憶されたり、あるいは演算回路１１３に
て任意のタイミングにおける単位時間内のエラー発生頻
度を計算するために用いられ、計算結果がパス情報保持
部１１２にエラー頻度１１２ｄとして記憶される。

【００２３】比較器１３０はメモリ出力２４０（閉塞条
件閾値Ｂ）と、カウンタ回路１４０のカウンタ回路出力
２３０（各パス毎のエラー発生回数Ａ）とを比較する比
較器である。

【００２４】タイマ１９０はある時間間隔で割り込み信
号等のパルス信号をマイクロプロセッサ部１１０に出力
する回路である。

【００２５】セレクタ回路１６０は、マイクロプロセッ
サ部１１０の指示にて、中央処理装置１８０と記憶装置
群１７０との間のデータ転送を行う一つのパスを複数の
入出力パス２８０（パス０〜ｎ）の中から選択する回路
であり、後述のように、マイクロプロセッサ部１１０の
パス情報保持部１１２より得られる各種のパス情報か
ら、特定の条件のパスを優先して選択する機能を持つ。

【００２６】図２は、パス上にエラーが発生したときの
本実施の形態の制御方法の動作例を示すタイミングチャ
ートであり、図７および図９は、この動作例を示すフロ
ーチャートである。

【００２７】マイクロプロセッサ部１１０の中のデータ
転送制御部１１１より出力するパス選択信号３００によ
りセレクタ回路１６０はパス０からパスｎの中から１本
のパスを選択してアクセスパス１とを接続し、マイクロ
プロセッサ部１１０と記憶装置群１７０と間のデータの
送受信を開始する（ステップ５０１、ステップ５０２、
ステップ５０３）。

【００２８】この送受信において入出力パス２８０が電
気的な外乱の影響を受けたり、接続状態に不良が生じた
りした場合、正しいデータの転送が行われず、エラー検
出回路１５０においてデータの誤りを検出する。エラー
検出方法としては、たとえばデータ情報コードに冗長コ
ードを付加して検査するパリティチェック、ＣＲＣ、Ｌ
ＲＣ、ＥＣＣ等を用いることができる。

【００２９】パス上でデータにエラーが発生すると図２
に示すエラー検出パルス２９０が時刻ｔ０、ｔ１、ｔ２
・・・・・に出力され、現在選択されているパスが０だ
ったとするとカウンタ回路１４０（パス０用）に選択的
にエラー検出パルス２９０が入力され、それに伴ってカ
ウンタ回路（パス０用）の出力２３０ａは（Ｎ−３）、
（Ｎ−２）、（Ｎ−１）・・・・のようにカウントアッ
プ動作を行う。メモリ出力２４０（閉塞条件閾値Ｂ）
は、最初、システムが起動した直後にマイクロプロセッ
サ部１１０からインタフェース２６０を用いて書き込ま
れた設定値Ｎが用いられ、比較器１３０に閉塞条件閾値
Ｂとして入力される。時刻ｔ４で発生したエラー検出パ
ルス２９０によりカウンタ回路（パス０用）の出力２３
０ａはＮから（Ｎ＋１）に変化し、それと同時に比較器
出力２５０はメモリ出力２４０よりカウンタ回路（パス
０用）の出力２３０ａ（エラー発生回数Ａ）の方が大き
くなったことを検出して０から１に変化する（ステップ
５０４）。

【００３０】マイクロプロセッサ部１１０は比較器出力
２５０が１になったことでパス０を閉塞し、パス情報保
持部１１２のパスＩＤ１１２ａが０のエントリの閉塞フ
ラグ１１２ｂに登録（閉塞フラグを１に）する（ステッ
プ５０５）。パス閉塞数は０個から１個になる。

【００３１】一度閉塞したパスはパステストを行い、テ
ストがクリアされれば閉塞が解除されるが、他のパスが
使用可能であれば閉塞したままである。なお、このパス
テストに合格して閉塞が解除されたパスが発生し残パス
数が増えた場合には、閉塞条件閾値Ｂを元の厳格さに戻
す方向に変化させることもできる。またそれに対応した
エラー検出条件を緩和する方向に変化させることもでき
る。

【００３２】続いてパスの選択がパス０からパス１に選
択し直され、時刻ｔ５、ｔ６でエラー検出パルス２９０
が発生し、カウンタ回路１４０（パス１用）に選択的に
入力されカウンタ回路（パス１用）の出力２３０ｂは
（Ｎ−１）、Ｎ、（Ｎ＋１）のようにカウントアップ動
作し時刻ｔ６において比較器１３０はメモリ出力２４０
（閉塞条件閾値Ｂ）よりカウンタ回路（パス１用）の出
力２３０ｂ（エラー発生回数Ａ）の方が大きくなったこ
とを検出して０から１に変化する。

【００３３】パス０が選択されていたときと同様にマイ
クロプロセッサ部１１０は比較器出力２５０が１になっ
たことでパス１を閉塞し、パス情報保持部１１２のパス
ＩＤ１１２ａが１のエントリの閉塞フラグ１１２ｂに登
録（閉塞フラグを１に）する。パス閉塞数は１個から２
個になる。

【００３４】その後、使用可能なパスを選択し直してデ
ータの転送を続行し選択されたパス上で（Ｎ＋１）個以
上のエラーが起こりエラー検出パルス２９０がパスに対
応するカウンタ回路１４０に入力されたらマイクロプロ
セッサ部１１０は当該パスを閉塞していきパスの閉塞数
がＭ個になったときマイクロプロセッサ部１１０は使用
可能なパス残り数が減ってきたことを検知すると（ステ
ップ７０１、ステップ７０２）、時刻ｔ８でマイクロプ
ロセッサ部１１０はインタフェース２６０を介してメモ
リ１２０の値（閉塞条件閾値Ｂ）をＮから（Ｎ＋ｍ）に
内容を書き換える（ステップ７０３）。ｍの値は使用可
能なパスの数に応じて変化させてもよく、使用可能なパ
スの数が減少していく過程で数段階のステップでメモリ
１２０の内容を更新していく方法をとってもよい。

【００３５】時刻ｔ９ではパスがＬに選択されておりエ
ラー検出パルス２９０は選択的にカウンタ回路（パスＬ
用）に入力されカウンタ回路（パスＬ用）出力２３０ｃ
は時刻ｔ１０においてＮから（Ｎ＋１）に変化するが、
メモリ出力２４０（閉塞条件閾値Ｂ）は時刻ｔ８に（Ｎ
＋ｍ）に変更（緩和）されているから比較器出力２５０
は０のまま変化せずカウンタ回路（パスＬ用）は以降、
時刻ｔ１３までカウントアップ動作をした後の時刻ｔ１
４に出力するエラー検出パルス２９０によりカウンタ回
路（パスＬ用）の出力２３０ｃは（Ｎ＋ｍ）から（Ｎ＋
ｍ＋１）に変化し、メモリ出力２４０の値である（Ｎ＋
ｍ）よりも大きくなるので比較器出力２５０は０から１
に変化し、マイクロプロセッサ部１１０は比較器出力２
５０が１になったことでパスＬを閉塞し、パス情報保持
部１１２のパスＩＤ１１２ａがＬのエントリの閉塞フラ
グ１１２ｂに登録（閉塞フラグを１に）する。パス閉塞
数はＭ個から（Ｍ＋１）個になる。

【００３６】このように閉塞パスが増加していく過程で
マイクロプロセッサ部１１０は使用可能なパス残り数を
監視し、メモリ１２０（閉塞条件閾値Ｂ）の値をパス閉
塞が起こりづらい方向に緩和していく（ステップ７０
０：図９の処理）。これにより、全てのパスを一律な判
定条件で閉塞する場合のように入出力パス２８０（パス
０〜ｎ）の全てが一定の割合のエラー発生によって閉塞
してしまうことによるシステムダウンを回避することが
できる。

【００３７】一定の割合で発生するエラーによってマイ
クロプロセッサ部１１０がパスを閉塞していきメモリ１
２０の値を段階的に増大させると、増大後にデータ転送
するため選択されたパスは閉塞しづらくなると同時にパ
ス閉塞させるまでにパス上に発生するエラーの許容数を
増大させてしまう可能性がある。全パス閉塞を回避する
ことはできたとしても、その結果、データの品質を劣化
させてしまうことは決して好ましくはない。

【００３８】次に図３のタイミングチャートおよび図９
のフローチャートを参照してエラー検出回路１５０にお
けるデータの検出基準をより厳格にして、パスの信頼性
の低下およびデータの品質劣化を防ぐ方法の一例につい
て説明する。

【００３９】エラー検出パルス２９０ａはマイクロプロ
セッサ部１１０からの検出基準設定２００がゆるい設定
になっているときの出力状況を示したものであり、エラ
ー検出パルス２９０ｂはマイクロプロセッサ部１１０か
らの検出基準設定２００が厳しい設定になっているとき
の出力状況を示したものである。同一の品質のデータが
転送された場合両者のエラー検出数を同一時間で見ると
時刻ｔ０から時刻ｔ４までの時間にエラー検出パルス２
９０ａは５回の出力パルスがあり、一方、時刻ｔ５から
時刻ｔ１３までの時間にエラー検出パルス２９０ｂは９
回の出力パルスがあり、パス閉塞条件の緩和に応じてエ
ラー検出回路１５０の検出基準をより厳格化した設定に
なっている方が多くのエラーを検出する。

【００４０】すなわち、本実施の形態の場合には、図９
のステップ７０３でパス閉塞条件を緩和した後、さらに
残パス数が所定の閾値ｙよりも小さくなった段階で（ス
テップ７０４）、エラー検出回路１５０でのエラー検出
条件をより厳格化する（ステップ７０５）。この厳格化
は、検出基準設定２００を介した指示により、たとえ
ば、以前（図３の時刻ｔ４以前）は、エラー検出回路１
５０が内部のエラー訂正能力にて回復可能なエラーが発
生した場合は、エラー発生とみなさずにエラー検出パル
ス２９０の出力する動作を抑止していたものを、厳格化
後（図３の時刻ｔ５以降）には、エラーとみなしてエラ
ー検出パルス２９０をカウンタ回路１４０に出力する動
作を行わせることで可能である。

【００４１】メモリ出力ａにはＮなる値が設定されてい
たとすると時刻ｔ４でカウンタ回路出力ａはＮから（Ｎ
＋１）に変化することで比較器出力ａは０から１に変化
しデータ転送に選択されていたパスは閉塞される。メモ
リ出力ａが（Ｎ＋４）だったとすると時刻ｔ４で比較器
出力ａは０から１に変化せず時刻ｔ４よりさらに後の時
刻において選択されていたパスは閉塞することになる。
メモリ出力ｂには（Ｎ＋４）なる値が設定されていたと
すると時刻ｔ１３でカウンタ回路出力ｂは（Ｎ＋４）か
ら（Ｎ＋５）に変化することで比較器出力ｂは０から１
に変化しデータ転送に選択されていたパスは閉塞され
る。

【００４２】このように、エラー検出回路１５０におけ
るエラーの検出基準を、ステップ７０３の比較器１３０
における閉塞判定条件の緩和後に、ステップ７０５で厳
しくすることで、メモリ１２０の設定値を増大させて閉
塞条件閾値Ｂを緩和したことによりマイクロプロセッサ
部１１０がパスを閉塞するに至るまでの時間が極端に延
びてパスの信頼性が低下してしまうことを防ぐことが可
能になる。

【００４３】一方、パス上に発生するエラーの起こり方
にはパスの接続状態が不良になりこの状態が回復するこ
となく連続してエラーが検出され続ける定常的なエラー
と、一時的にパスの接続状態は不良になるがすぐにもと
の良好な状態に復帰したり、あるいは一時的にパスが電
気的な外乱を受けたりしたような場合にエラーの発生頻
度が時間的に変動する断続的なエラーとがある。あるパ
スが選択されてデータ転送をおこなっているときに連続
してエラーが検出され続ける定常的なエラーが起こった
場合、当該パスは明らかに不良であるから閉塞すること
が必要であるが、エラーの発生頻度が時間的に変動する
断続的なエラーの場合にはエラーがたまたま集中的に発
生しているときのエラー数を計数して当該パスを閉塞す
ることは必ずしも正しくない。

【００４４】図４のタイミングチャートおよび図８、図
９のフローチャートを参照して、パス上に起こったエラ
ーが定常的なエラーなのか断続的なエラーなのかを区別
してパス閉塞条件に反映する方法の一例について説明す
る。

【００４５】タイマ１９０はｔ０、ｔ１、ｔ２の一定の
時間間隔でタイマパルスを出力し、マイクロプロセッサ
部１１０に入力しその間選択パスは固定していることと
する（ステップ６０１、ステップ６０２、ステップ６０
３）。現在選択されているパス上で発生したエラーの個
数を計数する当該パスに対応したカウンタ回路出力２３
０を時刻ｔ０に出力するタイマパルスによってマイクロ
プロセッサ部１１０に格納した値ａがＮ（図８のＯＣ）
だったとし時刻ｔ１に出力するタイマパルスによってマ
イクロプロセッサ部１１０に格納した値がｂ（Ｎ＋ｍ
０）（図８のＣＣ）であった場合（ステップ６０４、ス
テップ６０５、ステップ６０９）、マイクロプロセッサ
部１１０の演算回路では格納した値ａと格納した値がｂ
の差の絶対値（図８のΔＣ）を計算してエラー頻度ｍ０
なる値を獲得する（ステップ６０６）。

【００４６】マイクロプロセッサ部１１０の演算回路１
１３では予めマイクロプラグラム上に判定用の閾値Ｙが
準備されていて前記動作で得られたｍ０（ΔＣ）と判定
用の閾値Ｙとを比較判定し（ステップ６０７）、マイク
ロプロセッサ判定に示すようにｍ０＞Ｙであればパスの
閉塞を行う（ステップ６０８）。ただしＹ≧ｍ０であれ
ばパス閉塞せず、現在のエラーカウント（ＣＣ）を次の
判定に備えてＯＣに格納する（ステップ６０９）。

【００４７】前記動作で得られたｍ０（ΔＣ）は時刻ｔ
０から時刻ｔ１の時間内に発生したエラーの個数を表わ
すが、パス上に起こったエラーが断続的なエラーであれ
ばエラーが一時的に密に起きているときとそうでないと
きが繰り返すので、図８のような処理にて単位時間に発
生したエラー数を計算すればエラー発生頻度が得られ、
その頻度は小さい値を示すことになる。

【００４８】同様にして時刻ｔ２に出力するタイマパル
スによってマイクロプロセッサ部１１０に格納した値ｃ
が（Ｎ＋ｍ１）（図８のＣＣ）だったとするとマイクロ
プロセッサ部１１０の演算回路１１３では、前回格納し
た値ｂ（図８のＯＣ）と今回の値ｃ（図８のＣＣ）の差
の絶対値を計算して（ｍ１−ｍ０）なる値（ΔＣ）を獲
得する。ここでマイクロプロセッサ部１１０の演算回路
１１３では前記動作で得られた（ｍ１−ｍ０）（すなわ
ちΔＣ）と判定用の値Ｙとを比較判定し、ｍ１−ｍ０＞
Ｙであればマイクロプロセッサ判定に示すようにパスの
閉塞を行う。

【００４９】また、このエラー頻度によるパス閉塞判定
の場合にも、必要に応じて、図８のステップ７００（図
９の）のような処理にて、残パス数の減少に応じてパ
ス閉塞判定条件を緩和する、操作を行うこともできる。

【００５０】エラー頻度に基づくパス閉塞方法として
は、上述の説明で述べたように１回の比較判定で閉塞さ
せる方法（図８のステップ６０７）に限らず、たとえ
ば、このステップ６０７の判定結果を蓄積し、２回以上
比較判定が真になったら閉塞させる方法、あるいは２回
以上連続で比較判定が真になったら閉塞させる方法、そ
の中でもある回数のタイマパルスに渡って低いエラー発
生頻度が続いたら、過去の比較判定が真になった回数を
リセットして再カウントする方法、等の多様な判定方法
がマイクロプロセッサ部１１０にて実行されるマイクロ
プラグラムにより実現できる。

【００５１】次にマイクロプロセッサ部１１０の中のパ
ス情報保持部１１２の内容を利用した最適パス選択の方
法の一例を図５を参照して説明する。

【００５２】上述の図６にて説明したように、パス情報
保持部１１２はデータパスが選択されたときの当該パス
の管理情報を記録する部位であり、情報データの内容と
しては、図２で説明で用いた各パスに対応した各エラー
カウンタの値（エラー累積値１１２ｃ）、図４で説明で
用いた各パスに対応した各エラー頻度の値（エラー頻度
１１２ｄ）、さらに、各パスがこれまでに選択された回
数を示す累積選択回数１１２ｅ等の各種情報が各パス毎
に記録されていて、これらの各情報はパスが新たに選択
されるたびに当該パスに関係する部分の内容が逐次更新
されていく。

【００５３】本実施の形態の場合、図５に例示されるよ
うに、セレクタ回路１６０は内部に最小値判定回路１６
０ａを持っていてパス情報保持部１１２の格納内容の各
パスに対応した複数のエラー累積値１１２ｃの中から最
小のものを選び、ＳＷ制御０、ＳＷ制御１、・・・・Ｓ
Ｗ制御ｎを用いて、このエラー累積値１１２ｃが最小の
値のパスがアクセスパス２１０と連結されるようＳＷを
閉じデータ転送を開始する。

【００５４】複数のパスの中から、対応したエラー累積
値１１２ｃの値が最小のものを選ぶ操作は新たなデータ
転送を開始するとき、それまでの転送で検出したエラー
発生回数のより少ないパスを選択することでパスの中で
通信状態が最も良好なものを選択するという意味を持
ち、そのパスを使用してデータの転送を行った場合エラ
ーの発生が他のパスに比べてもより少なくなり、信頼性
が高まる見込みがあるということを意味する。

【００５５】その他に、セレクタ回路１６０は内部に最
小値判定回路１６０ａで用いる判定条件としてパス情報
保持部１１２の内容の各パスに対応したエラー頻度１１
２ｄの値を利用する方法が考えられる。最小値判定回路
１６０ａにより各パスのエラー頻度１１２ｄの値の中か
ら最小のものを選ぶ操作は、新たなデータ転送を開始す
るとき、それまでの転送で検出したエラー発生頻度のよ
り少ないパスを選択することでパスの中で通信状態が最
も良好なものを選択するという意味を持ち、そのパスを
使用してデータの転送を行った場合にエラーの発生頻度
が他のパスに比べてもより少なくなり、信頼性が高まる
見込みがある見込みがあるということを意味する。

【００５６】さらに他の方法として、セレクタ回路１６
０は内部に最小値判定回路１６０ａで用いる判定条件と
してパス情報保持部１１２の内容のうち各パスの累積選
択回数１１２ｅを利用することも考えられる。最小値判
定回路１６０ａにより複数の残パスから、累積選択回数
１１２ｅの値が最小のものを選ぶ操作は、新たなデータ
転送を開始するとき、それまでの累積選択回数１１２ｅ
のより少ないパスを選択することで残パスの各々の使用
回数を平均化するという意味を持ち、入出力パス２８０
を構成するデータラインの物理的な劣化を考慮した場
合、各パスを均等に使用することでパスの寿命がより長
くなるという効果が期待できる。

【００５７】以上説明したように、本実施の形態の情報
処理システムの制御方法によれば、ディスクサブシステ
ムを構成するディスク制御装置１００から記憶装置群１
７０へ繋がる１つ以上のパス、または中央処理装置１８
０からディスク制御装置１００へ繋がる１つ以上のパス
上において断続的な障害が発生した場合、全てのパスを
全閉塞させないようにするため、閉塞条件であるエラー
閾値の設定を残パス数を考慮して変化させる。この操作
によって、使用可能なパス数が少ない場合にはエラー閾
値を上げてデータ保障を厳しくすることにより容易に全
パス閉塞を起させないパス制御を行うことが可能とな
る。

【００５８】またエラー発生頻度を調べることで断続的
な障害と定常的な障害とを切り分けて無制限にパス閉塞
を防ぐことがないようにすることが可能である。

【００５９】さらに本実施の形態によると、エラー累積
回数とエラー頻度の情報に基づいてエラー発生のより少
ないパスを優先的に使用するようなパス選択を行うこと
でパス障害が起こる確率が減少してパスの信頼性を向上
させることが可能である。

【００６０】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００６１】たとえば、情報処理システムとしては、上
述の実施の形態で例示されたディスクサブシステムに限
らず、冗長化または多重化された複数の情報転送経路を
備えたシステムに広く適用することが可能である。

【００６２】

【発明の効果】本発明の情報処理システムの制御方法に
よれば、多重化または冗長化された複数の情報転送経路
の全閉塞によるシステムダウンを確実に回避することが
できる、という効果が得られる。

【００６３】また、多重化または冗長化された複数の情
報転送経路が断続的なエラーにて全閉塞に至ることによ
るシステムダウンを確実に回避することができる、とい
う効果が得られる。

【００６４】また、多重化または冗長化された複数の情
報転送経路におけるエラー発生状況に応じた多様なエラ
ー判定により、複数の情報転送経路が全閉塞に至ること
によるシステムダウンを確実に回避することができる、
という効果が得られる。

【００６５】また、多重化または冗長化された複数の情
報転送経路の障害時の切り替え操作を最適化して、切り
替え後の情報転送経路の信頼性を向上させることができ
る、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である情報処理システム
の制御方法が実施されるディスクサブシステムの構成の
一例を示す概念図である。

【図２】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すタイミングチャートである。

【図３】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すタイミングチャートである。

【図４】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すタイミングチャートである。

【図５】本発明の一実施の形態である情報処理システム
の制御方法が実施されるディスクサブシステムの構成の
一部をさらに詳細に例示した概念図である。

【図６】本発明の一実施の形態である情報処理システム
の制御方法が実施されるディスクサブシステムの構成の
一部をさらに詳細に例示した概念図である。

【図７】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すフローチャートである。

【図８】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すフローチャートである。

【図９】本発明の一実施の形態である情報処理システム
の制御方法の動作例を示すフローチャートである。

【符号の説明】

１００…ディスク制御装置、１１０…マイクロプロセッ
サ部、１１１…データ転送制御部、１１２…パス情報保
持部、１１２ａ…パスＩＤ、１１２ｂ…閉塞フラグ、１
１２ｃ…エラー累積値、１１２ｄ…エラー頻度、１１２
ｅ…累積選択回数、１１３…演算回路、１２０…メモ
リ、１３０…比較器、１４０…カウンタ回路、１５０…
エラー検出回路、１６０…セレクタ回路、１６０ａ…最
小値判定回路、１７０…記憶装置群、１８０…中央処理
装置、１９０…タイマ、２００…検出基準設定、２１
０，２２０…アクセスパス、２３０…カウンタ回路出力
（エラー発生回数Ａ）、２４０…メモリ出力（閉塞条件
閾値Ｂ）、２５０…比較器出力、２６０，２７０…イン
タフェース、２８０…入出力パス（情報転送経路）、２
９０…エラー検出パルス、３００…パス選択信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅利 誠 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 Ｆターム(参考） 5B014 EA04 EB04 GD05 GD18 GD23 GD32 GD35 HC13 5B034 AA04 BB15 CC05 DD01

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の情報転送経路から少なくとも一つ
   を任意に選択し、当該情報転送経路を用いた情報転送を
   行う情報処理システムの制御方法であって、 個々の前記情報転送経路の障害検出を行い障害の程度を
   閉塞条件にて判定することにより前記情報転送経路を閉
   塞するとき、残りの使用可能な前記情報転送経路の数に
   大小に応じて、前記閉塞条件を変化させることを特徴と
   する情報処理システムの制御方法。
2. 【請求項２】 請求項１記載の情報処理システムの制御
   方法において、 残りの使用可能な前記情報転送経路の数の減少に応じて
   前記閉塞条件を緩和することで全ての前記情報転送経路
   が閉塞に至ることを回避する時、前記閉塞条件の緩和に
   応じて、前記障害検出の検出基準をより厳格化するか、
   またはエラー訂正能力を強化することを特徴とする情報
   処理システムの制御方法。
3. 【請求項３】 請求項１記載の情報処理システムの制御
   方法において、 前記閉塞条件として、個々の前記情報転送経路毎に計測
   された累積エラー発生回数を判定する閾値を用いる第１
   の方法、 前記閉塞条件として、個々の前記情報転送経路毎に計測
   された単位時間当たりのエラー発生回数を判定する閾値
   を用いる第２の方法、 前記情報転送経路の選択に際して、累積エラー発生回数
   が最小の前記情報転送経路を選択する第３の方法、 前記情報転送経路の選択に際して、過去に選択された回
   数が最小の前記情報転送経路を選択する第４の方法、 のいずれかの方法を用いることを特徴とする情報処理シ
   ステムの制御方法。