JP7130130B2 - マイクロ発光ダイオードチップおよびその製造方法、並びに表示装置 - Google Patents

マイクロ発光ダイオードチップおよびその製造方法、並びに表示装置 Download PDF

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Description

本発明は、マイクロ発光ダイオードの技術分野に関し、特にマイクロ発光ダイオードチップおよびその製造方法、並びに表示装置に関する。
一般的な発光ダイオード（Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＬＥＤ）チップは、基板とエピタキシャル層（Ｅｐｉｔａｘｙ）を備え、その厚さが約１００～５００μｍ、サイズが１００～１０００μｍである。現在進行中のマイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｃｒｏ ＬＥＤ）への研究は、マイクロＬＥＤチップの表面の厚さ約４～５μｍのエピタキシャル層を物理的または化学的メカニズムによって剥離（Ｌｉｆｔ－ｏｆｆ）したものを、回路基板上に移植することに専念している。マイクロＬＥＤへの研究では、薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎｓｉｓｔｏｒＬｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ－ＬＣＤ）とＬＥＤの２つの主要な技術的特性が統合され、低消費電力、高輝度、超高解像度および彩度、高速応答、超省電力、長寿命、高効率といった利点があり、その電力消費量がＴＦＴ－ＬＣＤの約１０％、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）の５０％で、より省エネと省電力であり、さらに自発光、バックライト不要といった特性がある。材料、プロセス、機器での発展が比較的熟達しており、製品仕様が現在のＴＦＴ－ＬＣＤやＯＬＥＤよりもはるかに高く、適用分野がより広く、柔軟で透明なディスプレイを含み、実現性の高い次世代フラットパネルディスプレイ技術である。
現在、マイクロＬＥＤの作製には、エピタキシャルで完成したエピタキシャルウエハが必要となり、マイクロＬＥＤチップに必要なサイズをフォトレジスト（ＰＲ）で定義した後、チップ毎に正負電極を作製し、最後に独立した各チップにカットする。図１および図２に示すように、従来のマイクロ発光ダイオードチップ１００については、カットされたマイクロ発光ダイオードチップ１００から放出される光のモデルが乱反射（Ｌａｍｂｅｒｔｉａｎ）である。このため、マイクロ発光ダイオードチップ１００が表示パネル２００にはんだ付けされた後、隣接する２枚のマイクロ発光ダイオードチップ１００から放出される光が乱反射現象によって互いに干渉し、ライトクロス（Ｌｉｇｈｔ ｃｒｏｓｓ）が生じることとなり、小サイズのパネルでは、隣接する２枚のマイクロ発光ダイオードチップ１００の距離がより近くなり、ライトクロス現象がより厳しくなる。従来のマイクロ発光ダイオードチップ１００では、ライトクロス現象を解決するために、隣接する２枚のマイクロ発光ダイオードチップ１００の距離を大きくすることでライトクロス現象を低減することは一般的であるが、この方法では、表示パネル２００の解像度が低下することとなり、なお、従来の技術では、隣接する２枚のマイクロ発光ダイオードチップ１００間に光吸収用の黒接着剤が一層塗布され、光吸収用の黒接着剤によって両側の光源を吸収することとなり、この方法では、ライトクロス現象を低減する効果があるが、隣接する２枚のマイクロ発光ダイオードチップ１００間の距離が近い場合、光吸収用の黒接着剤をギャップに充填することが困難であり、さらに、光吸収用の黒接着剤がマイクロ発光ダイオードチップ１００の表面に付着して光強度が低下するようになりやすい。
したがって、従来の技術については改善および発展に待たねばならない。
上記のような従来の技術の欠点に鑑みて、本発明は、マイクロ発光ダイオードチップが表示パネルにはんだ付けされた後、隣接する２枚のマイクロ発光ダイオードチップから放出される光が乱反射現象によって互いに干渉し、ライトクロス現象が発生するという問題を解決するための、マイクロ発光ダイオードチップおよびその製造方法、並びに表示装置を提供することを目的とする。
本発明の技術案は、次の通りである。
マイクロ発光ダイオードチップであって、
順次積層するように配置されている第１型半導体層、発光層、および第２型半導体層を備え、前記発光層が前記第１型半導体層と第２型半導体層との間に位置し、
前記発光層の出光側に配置されている反射層をさらに備え、前記反射層が前記発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光を遮断する、マイクロ発光ダイオードチップ。
本発明の更なる構成では、前記反射層は、前記第１型半導体層のエッジ位置に埋め込まれている。
本発明の更なる構成では、前記反射層は、酸化物層または窒酸化物層である。
本発明の更なる構成では、前記反射層は、ブラッグ反射器構造である。
本発明の更なる構成では、前記第１型半導体層はＮ型半導体層で、前記第２型半導体層はＰ型半導体層であり、前記反射層は前記Ｎ型半導体層内に配置されており、あるいは、前記第１型半導体層はＰ型半導体層で、前記第２型半導体層はＮ型半導体層であり、前記反射層は前記Ｐ型半導体層内に配置されている。
本発明の更なる構成では、前記マイクロ発光ダイオードチップは基板をさらに備え、前記基板上には前記第１型半導体層が配置され、前記反射層が前記基板と前記発光層との間に位置している。
本発明の更なる構成では、前記マイクロ発光ダイオードチップは、前記基板上に配置されているＬＴ－ＧａＮ低温エピタキシャル層と、前記ＬＴ－ＧａＮ低温エピタキシャル層上に配置されているアンドープＧａＮ層と、をさらに備える。
本発明の更なる構成では、前記マイクロ発光ダイオードチップは、前記Ｎ型半導体層上に配置されているＮ電極と、Ｐ型半導体層上に配置されているＰ電極と、をさらに備える。
マイクロ発光ダイオードチップの製造方法であって、
基板上に第１型半導体層を成長させる工程と、
黄色光リソグラフィおよびエッチングプロセス法を使用して、前記第１型半導体層上に溝を作製する工程と、
前記第１型半導体層の前記溝の底部に、前記溝の側壁から距離があるフォトレジストにより前記溝を分け隔てる工程と、
前記第１型半導体層上に高反射率構造を有する反射層を成長させる工程と、
前記フォトレジストを除去する工程と、
前記反射層を前記第１型半導体層内に包むために、前記溝内および前記反射層上に前記第１型半導体層を引き続き成長させる工程と、
前記第１型半導体層上に発光層および第２型半導体層を順次成長させる工程と、
を含む、マイクロ発光ダイオードチップの製造方法。
本発明の更なる構成では、前記した基板上に第１型半導体層を成長させる工程の前に、前記基板上にＬＴ－ＧａＮ低温エピタキシャル層およびアンドープＧａＮ層を順次成長させることを含み、前記した基板上に第１型半導体層を成長させる工程は、前記アンドープＧａＮ層上に第１型半導体層を成長させることを含む。
本発明の更なる構成では、前記第１型半導体層上に発光層および第２型半導体層を順次成長させる工程の後、前記第１型半導体層上に第１電極を蒸着し、前記第２型半導体層上に第２電極を蒸着する工程を含む。
本発明の更なる構成では、前記第１型半導体層はＮ型半導体層で、前記第２型半導体層はＰ型半導体層であり、前記反射層は前記Ｎ型半導体層上に成長しており、前記第１電極はＮ電極で、前記第２電極はＰ電極であり、前記Ｎ電極は前記Ｎ型半導体層上に蒸着され、前記Ｐ電極は前記Ｐ型半導体層上に蒸着されている。
本発明の更なる構成では、前記第１型半導体層はＰ型半導体層で、前記第２型半導体層はＮ型半導体層であり、前記反射層は前記Ｐ型半導体層上に成長しており、前記第１電極はＰ電極で、前記第２電極はＮ電極であり、前記Ｐ電極は前記Ｐ型半導体層上に蒸着され、前記Ｎ電極は前記Ｎ型半導体層上に蒸着されている。
本発明の更なる構成では、前記反射層は、酸化物層または窒酸化物層である。
本発明の更なる構成では、前記反射層は、ブラッグ反射器構造である。
表示パネルと、前記マイクロ発光ダイオードチップとを備え、前記マイクロ発光ダイオードチップがアレイで前記表示パネル上に間隔を置いて配置されている、表示装置。
本発明は、マイクロ発光ダイオードチップおよびその製造方法、並びに表示装置を提供しており、当該マイクロ発光ダイオードチップは、順次積層するように配置されている第１型半導体層、発光層、および第２型半導体層を備え、前記発光層が前記第１型半導体層と第２型半導体層との間に位置し、前記発光層の出光側に配置されている反射層をさらに備え、前記反射層が前記発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光を遮断する。本発明では、第１型半導体層上に高反射率構造を有する反射層が配置されることにより、発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光が遮断されて光の発散が低減することが可能となり、隣接する２枚のマイクロ発光ダイオードチップ間の距離がより小さくなり、ライトクロス現象が発生しなくなり、ディスプレイの解像度が向上することが可能となる。
本発明の実施例または従来の技術に係る技術案をより明晰に説明するために、以下、実施例または従来の技術の説明に必要な図面について簡単に説明し、言うまでもなく、以下の説明に係る図面は、単なる本発明の幾つかの実施例に過ぎず、当技術分野の通常の技術者にとっては、創造的な労働をせずに、これらの図面に示される構造に基づいてその他の図面を得ることができる。
従来のマイクロ発光ダイオードチップによる光モデルの概略図である。 表示パネル上での従来のマイクロ発光ダイオードチップによる光モデルの概略図である。 本発明に係るマイクロ発光ダイオードチップが表示パネル上にはんだ付けられた構造の概略図である。 本発明に係る反射層が第１型半導体層内に埋め込まれた構造の概略図である。 本発明に係るマイクロ発光ダイオードチップによる光モデルの概略図である。 本発明に係るマイクロ発光ダイオードチップに電極が作製された構造の概略図である。 本発明に係るマイクロ発光ダイオードチップのエピタキシャルウエハの構造の概略図である。 本発明に係るマイクロ発光ダイオードチップの第１型半導体層に溝が開設された構造の概略図である。 本発明に係るマイクロ発光ダイオードチップの第１型半導体層の溝が分け隔てられた構造の概略図である。 本発明に係るマイクロ発光ダイオードチップの第１型半導体層上に反射層が成長している構造の概略図である。
従来のマイクロ発光ダイオードチップでは、カットされたチップから放出された光のモデルが発散光であるため、チップが表示パネルにはんだ付けされた場合、隣接する２枚のマイクロ発光ダイオードチップから放出される光が互いに干渉し、ライトクロス現象が発生することとなる。本発明は、隣接する２枚のマイクロ発光ダイオードチップによりライトクロス現象が発生するという問題を解決するためのマイクロ発光ダイオードチップおよびその製造方法、並びに表示装置を提供するものであり、小サイズのパネル上での隣接する２枚のマイクロ発光ダイオードチップの距離がより近くなるため、本発明は小サイズのパネルを備えたディスプレイには特に適している。本発明の目的、技術案および効果をより明晰や明確にするために、以下、本発明について図面を参照するとともに実例を挙げながらさらに詳しく説明する。本明細書に記載されている具体的な実施例は、本発明を釈明するためのものに過ぎず、本発明を制限するものではないことは、理解されるべきであろう。
実施形態および特許出願の範囲では、明細書には冠詞について特に制限されていない限り、「一」および「前記」は単一または複数を総括して指すことが可能である。
また、本発明の実施例において「第１」、「第２」などに係る記述があると、当該「第１」、「第２」などの記述は、説明する便宜を図るものに過ぎず、それらの相対的な重要性を明示したり暗示したりするもの、または示された構成要素の数を暗示したりするものとして理解するべきでない。このため、「第１」、「第２」が限定された構成要素は、少なくとも１つの当該構成要素が含まれることを明示したり暗示したりすることができる。また、各実施例の技術案同士の組み合わせは可能であるが、当技術分野の通常の技術者が実現可能であることを基礎としてはならず、技術案の組み合わせが矛盾するか、または実現できない場合、そのような技術案の組み合わせは存在せず、本発明の請求する保護範囲内に含まれないと見なされるべきである。
図３～図１０を合わせて参照すると、本発明は、マイクロ発光ダイオードチップの好適な実施例を提供している。
図３に示すように、表示パネル２００上に用いられたマイクロ発光ダイオードチップであって、基板と、第１型半導体層１０４と、第２型半導体層１０５と、発光層１０６と、反射層１０７とを備えるマイクロ発光ダイオードチップ１００。具体的には、前記基板はサファイア基板１０１であり、前記サファイア基板１０１上にはＬＴ－ＧａＮ低温エピタキシャル層１０２およびアンドープＧａＮ層１０３がさらに成長しており、前記サファイア基板１０１上に前記ＬＴ－ＧａＮ低温エピタキシャル層１０２が成長することにより、サファイア基板１０１上にシード層として成長すると、今後の高品質エピタキシャル層の成長には有利となり、前記ＬＴ－ＧａＮ低温エピタキシャル層１０２上に前記アンドープＧａＮ層１０３が成長することにより、サファイア基板１０１上に高品質エピタキシャル層が成長した後の高品質ＬＥＤエピタキシャル層の成長には有利となる。前記第１型半導体層１０４は前記アンドープＧａＮ層１０３上に配置され、前記発光層１０６は前記第１型半導体層１０４内に配置され、前記第２型半導体層１０５は前記発光層１０６内に配置され、すなわち、前記発光層１０６は前記第１型半導体層１０４と前記第２型半導体層１０５との間に位置し、前記反射層１０７は前記サファイア基板１０１と前記発光層１０６との間に配置され、中でも、前記反射層１０７は前記第１型半導体層１０４内に配置されていてもよいし、発光層１０６の出光側にある、例えばＬＴ－ＧａＮ低温エピタキシャル層１０２およびアンドープＧａＮ層１０３などのその他の半導体層上に配置されていてもよい。
従来の技術に比べ、本発明では、隣接する２枚のマイクロ発光ダイオードチップ１００間の距離を大きくすること、および隣接する２枚のマイクロ発光ダイオードチップ１００間に光吸収用の黒接着剤を一層塗布することは不要となり、本発明では、サファイア基板１０１と前記発光層１０６との間に高反射率構造を有する反射層１０７が配置されることにより、発光層１０６から前記マイクロ発光ダイオードチップ１００のエッジに向かって放出される光が遮断されて光の発散が低減し、発光層１０６から放出される光の反射が集中して発散しなく、光のモデルが発散型からトーチ型に変化することが可能となるので、隣接する２枚のマイクロ発光ダイオードチップ１００間の距離がより小さくなり、ライトクロス現象が発生しなくなり、表示パネル２００の解像度が向上することが可能となる。特に説明したいこととして、前記マイクロ発光ダイオードチップ１００の形状は、方形、円形などの形状であってもよく、マイクロ発光ダイオードチップ１００の実際の形状は、実際の必要に応じて設定することができ、本発明では、マイクロ発光ダイオードチップ１００の形状が限定されないものとする。
図４および図５に示すように、一実施例の更なる実施形態では、前記反射層１０７は、前記第１型半導体層１０４のエッジ位置に埋め込まれている。具体的には、前記反射層１０７は、基板に近い前記第１型半導体層１０４のエッジ位置に埋め込まれており、発光層１０６から放出される光が第１型半導体層１０４に向かって発散する場合、前記反射層１０７は、発光層１０６から放出される光を遮断する作用を奏し、発光層１０６から放出される光を斜め上に射出して、元の光のモデルを発散型からトーチ型に変化させることができ、すなわち、光の発散を低減させることができる。
ここで、前記反射層１０７は、酸化物層または窒酸化物層、例えばＳｉＯｘ、ＳｉＮｘ、Ｔａ２Ｏ５、ＮＯｘなどである。また、前記反射層１０７は、ブラッグ反射器構造（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ、ＤＢＲ）であり、ＤＢＲ構造は、２材料の屈折率が異なる繰返しスタック構造であり、ＤＢＲ構造は、特定の波長において反射率が高い特性を有する。その作業原理は、フレネル反射が２材料の境界面毎に発生することにある。作業波長では、隣接する２境界面での反射光の光路差が半波長であり、なお境界面での反射係数の符号も変化する。したがって、境界面ですべての反射光の相殺干渉が発生し、強い反射が得られる。その中で、反射率は材料の層数と材料間の屈折率差によって決定され、反射帯域幅は主に屈折率差によって決定される。
一実施例の更なる実施形態では、前記第１型半導体層１０４はＮ型半導体層で、前記第２型半導体層１０５はＰ型半導体層であり、前記反射層１０７は前記Ｎ型半導体層内に配置されている。具体的には、前記発光層１０６が前記第１型半導体層１０４と第２型半導体層１０５との間に配置され、つまり、Ｎ型半導体層とＰ型半導体層との間に配置され、且つ発光層１０６の発光方向もＮ型半導体層に向いているため、反射層１０７は、発光層１０６からの光の発散を遮断する作用を奏し、発光層１０６によって生成された光源が異なる部品構造に従ってメッキされていないＮ型半導体を通過してトーチライトフィールドを生成することを可能にするために、Ｎ型半導体層内に配置される必要がある。
図５に示すように、一実施例の更なる実施形態では、前記マイクロ発光ダイオードチップ１００は、前記Ｎ型半導体層上に配置されているＮ電極１０８と、前記Ｐ型半導体層上に配置されているＰ電極１０９をさらに備える。
本発明は、前記第１型半導体層１０４はＰ型半導体層で、前記第２型半導体層１０５はＮ型半導体層であり、前記反射層１０７は前記Ｐ型半導体層内に配置されるように構成してもよい。前記発光層１０６が前記第１型半導体層１０４と第２型半導体層１０５との間に配置され、つまり、Ｐ型半導体層とＮ型半導体層との間に配置され、且つ発光層１０６の発光方向もＰ型半導体層に向いているため、反射層１０７は、発光層１０６からの光の発散を遮断する作用を奏し、発光層１０６によって生成された光源が異なる部品構造に従ってメッキされていないＰ型半導体を通過してトーチ型のライトフィールドを生成することを可能にするために、Ｐ型半導体層内に配置される必要がある。
図４～図１０を合わせて参照すると、本発明は、マイクロ発光ダイオードチップの製造方法をさらに提供しており、当該方法は、
工程１：ＬＴ－ＧａＮ低温エピタキシャル層１０２、アンドープＧａＮ層１０３、および第１型半導体層１０４が順次成長している基板を提供する工程であって、マイクロ発光ダイオードチップの薄型化のため、前記第１型半導体層１０４の厚さが１～２.５ｕｍとされ、前記基板がサファイア基板１０１であるという工程と、
工程２：黄色光リソグラフィおよびエッチングプロセス法を使用して、前記第１型半導体層１０４上に溝を作製する工程であって、具体的には、黄色光リソグラフィおよびエッチングプロセス法により、前記第１型半導体層１０４上に台形の溝を作製するという工程と、
工程３：前記第１型半導体層１０４の前記溝の底部に、前記溝の側壁から距離があるフォトレジスト１１０により前記溝を分け隔てる工程であって、具体的には、フォトレジスト１１０が前記溝の中央位置に配置され、フォトレジスト１１０と溝の側壁との間には所定の空間があるように構成するという工程と、
工程４：前記第１型半導体層１０４上に高反射率構造を有する反射層１０７を成長させ、すなわち、フォトレジスト１１０を除く空間に反射層１０７を成長させるという工程と、
工程５：前記フォトレジスト１１０を除去するという工程と、
特に説明したいこととして、フォトレジスト（ＰＲ）は、黄色光リソグラフィプロセスにおいて所要する部品のサイズを定義し、部品の正負極を製造するための方法であり、本発明では、部品上のフォトレジスト（ＰＲ）の位置が定義された後、後続の反射層１０７が第１型半導体層１０４上に完全にめっきされるのではなく、第１型半導体層１０４の両側にのみめっきされるように構成し、このようにすれば、部品の発光源が発光層１０６（ＭＱＷ）の真ん中から通過して（反射層がめっきされていない）トーチ型のライトフィールドが生成することができ、
工程６：前記反射層１０７を前記第１型半導体層１０４内に包むために、前記溝内および前記反射層上に前記第１型半導体層１０４を引き続き成長させるという工程と、
工程７：前記第１型半導体層１０４上に発光層１０６および第２型半導体層１０５を順次成長させる工程であって、ＭＩＣＲＯ－ＬＥＤチップによる光吸収効果低減のため、前記第２型半導体層１０５の厚さが０．５～１．５μｍとされるという工程と、
工程８：前記第１型半導体層１０４上に第１電極１０８を蒸着し、前記第２型半導体層１０５上に第２電極１０９を蒸着するという工程と、
を含む。
一実施例の更なる実施形態では、前記第１型半導体層１０４はＮ型半導体層で、前記第２型半導体層はＰ型半導体層であり、前記反射層１０７は前記Ｎ型半導体層上に成長している。
一実施例の更なる実施形態では、前記第１電極１０８はＮ電極で、前記第２電極１０９はＰ電極であり、前記Ｎ電極は前記Ｎ型半導体層上に蒸着され、前記Ｐ電極は前記Ｐ型半導体層上に蒸着されている。
本発明は、次のように構成されてもよい。前記第１型半導体層１０４はＰ型半導体層で、前記第２型半導体層１０５はＮ型半導体層であり、前記反射層１０７は前記Ｐ型半導体層上に成長している。そして、前記第１電極１０８はＰ電極で、前記第２電極１０９はＮ電極であり、前記Ｐ電極は前記Ｐ型半導体層上に蒸着され、前記Ｎ電極は前記Ｎ型半導体層上に蒸着されている。
一実施例の更なる実施形態では、前記反射層１０７は、酸化物層または窒酸化物層である。また、前記反射層１０７は、ブラッグ反射器構造（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ、ＤＢＲ）であり、ブラッグ反射器構造は、２材料の屈折率が異なる繰返しスタック構造である。
図３～図１０を合わせて参照すると、本発明は、表示パネル２００と、マイクロ発光ダイオードチップ１００とを備え、前記マイクロ発光ダイオードチップ１００がアレイに配置され、前記表示パネル２００上に間隔を置いて配置されている、表示装置をさらに提供している。ここで、前記マイクロ発光ダイオードチップ１００は、第１型半導体層１０４と、前記第１型半導体層１０４内に配置されている発光層１０６と、前記発光層１０６内に配置されている第２型半導体層１０５と、前記発光層１０６の出光側に配置されて前記発光層１０６から放出される光の発散を阻止するための反射層１０７と、を備える。具体的には上記を参照でき、ここでは重複に説明しないものとする。
上記を纏めて、本発明は、マイクロ発光ダイオードチップおよびその製造方法、並びに表示装置を提供しており、当該マイクロ発光ダイオードチップは、順次積層するように配置されている第１型半導体層、発光層、および第２型半導体層を備え、前記発光層が前記第１型半導体層と第２型半導体層との間に位置し、前記発光層の出光側に配置されている反射層をさらに備え、前記反射層が前記発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光を遮断する。本発明では、第１型半導体層上に高反射率構造を有する反射層が配置されることにより、発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光が遮断されて光の発散が低減することが可能となり、隣接する２枚のマイクロ発光ダイオードチップ間の距離がより小さくなり、ライトクロス現象が発生しなくなり、ディスプレイの解像度が向上することが可能となる。
本発明の応用は上記の例示に制限されず、当技術分野の通常の技術者にとっては、上記の説明に基づく改善または変更を行うことができ、これらの改善および変更は何れも本発明に添付される請求項の保護範囲に含まれるものとすることは、理解されるべきであろう。
１００ マイクロ発光ダイオードチップ
１０１ サファイア基板
１０２ ＬＴ－ＧａＮ低温エピタキシャル層
１０３ アンドープＧａＮ層
１０４ 第１型半導体層
１０５ 第２型半導体層
１０６ 発光層
１０７ 反射層
１０８ 第１電極
１０９ 第２電極
１１０ フォトレジスト
２００ 表示パネル

Claims (8)

  1. マイクロ発光ダイオードチップであって、
    順次積層するように配置されている第１型半導体層、発光層、および第２型半導体層を備え、前記発光層が前記第１型半導体層と第２型半導体層との間に位置し、
    前記発光層の出光側に配置されている反射層をさらに備え、前記反射層が前記発光層から前記マイクロ発光ダイオードチップのエッジに向かって放出される光を遮断し、
    前記反射層は、前記第１型半導体層のエッジ位置に埋め込まれており、
    前記マイクロ発光ダイオードチップは基板をさらに備え、前記基板上には前記第１型半導体層が配置され、前記反射層が前記基板と前記発光層との間に位置している、ことを特徴とするマイクロ発光ダイオードチップ。
  2. 請求項１に記載のマイクロ発光ダイオードチップにおいて、
    前記反射層は、ブラッグ反射器構造である、ことを特徴とするマイクロ発光ダイオードチップ。
  3. 請求項１または２に記載のマイクロ発光ダイオードチップにおいて、
    前記第１型半導体層はＮ型半導体層で、前記第２型半導体層はＰ型半導体層であり、前記反射層は前記Ｎ型半導体層内に配置されており、あるいは、
    前記第１型半導体層はＰ型半導体層で、前記第２型半導体層はＮ型半導体層であり、前記反射層は前記Ｐ型半導体層内に配置されている、ことを特徴とするマイクロ発光ダイオードチップ。
  4. 請求項１に記載のマイクロ発光ダイオードチップにおいて、
    前記マイクロ発光ダイオードチップは、前記基板上に配置されているＬＴ－ＧａＮ低温エピタキシャル層と、前記ＬＴ－ＧａＮ低温エピタキシャル層上に配置されているアンドープＧａＮ層と、をさらに備える、ことを特徴とするマイクロ発光ダイオードチップ。
  5. マイクロ発光ダイオードチップの製造方法であって、
    基板上に第１型半導体層を成長させる工程と、
    黄色光リソグラフィおよびエッチングプロセス法を使用して、前記第１型半導体層上に溝を作製する工程と、
    前記第１型半導体層の前記溝の底部に、前記溝の側壁から距離があるフォトレジストにより前記溝を分け隔てる工程と、
    前記第１型半導体層上に反射層を成長させる工程と、
    前記フォトレジストを除去する工程と、
    前記反射層を前記第１型半導体層内に包むために、前記溝内および前記反射層上に前記第１型半導体層を引き続き成長させる工程と、
    前記第１型半導体層上に発光層および第２型半導体層を順次成長させる工程と、
    を含む、ことを特徴とするマイクロ発光ダイオードチップの製造方法。
  6. 請求項５に記載のマイクロ発光ダイオードチップの製造方法において、
    前記した基板上に第１型半導体層を成長させる工程の前に、
    前記基板上にＬＴ－ＧａＮ低温エピタキシャル層およびアンドープＧａＮ層を順次成長させることを含み、
    前記した基板上に第１型半導体層を成長させる工程は、
    前記アンドープＧａＮ層上に第１型半導体層を成長させることを含む、ことを特徴とするマイクロ発光ダイオードチップの製造方法。
  7. 請求項６に記載のマイクロ発光ダイオードチップの製造方法において、
    前記反射層は、ブラッグ反射器構造である、ことを特徴とするマイクロ発光ダイオードチップの製造方法。
  8. 表示パネルと、請求項１乃至４のいずれか一項に記載のマイクロ発光ダイオードチップとを備え、前記マイクロ発光ダイオードチップがアレイ状で前記表示パネル上に間隔を置いて配置されている、ことを特徴とする表示装置。
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