JP7070187B2 - データ処理装置、画像処理装置、データ処理方法、及びプログラム - Google Patents

Description

本発明は、データ処理装置、画像処理装置、データ処理方法、及びプログラムに関する。

従来、エンジンＬＳＩ（Large Scale Integration）及びコントローラＬＳＩを備える、デジタル複合機などの画像処理装置が利用されている。この画像処理装置の機能を拡張する（拡張機能を追加する）方法として、拡張機能を実行するオプションＬＳＩを、インタフェースを介してエンジンＬＳＩに接続する方法が知られている。

しかしながら、上記従来の機能拡張方法では、オプションＬＳＩがエンジンＬＳＩとコントローラＬＳＩとの間の通信路上に接続されるため、エンジンＬＳＩ及びコントローラＬＳＩで採用されているインタフェースをオプションＬＳＩに実装しなければならず、オプションＬＳＩの開発コストが大きかった。また、画像データの処理経路における拡張機能の追加位置を変化させることが困難であった。

本発明は、上記の課題に鑑みてなされたものであり、オプションＬＳＩの開発コストを低減し、かつ、データの処理経路における拡張機能の追加位置を可変とすることができるデータ処理装置、画像処理装置、データ処理方法、及びプログラムを提供することを目的とする。

一実施形態に係るデータ処理装置は、デバッグボードに接続可能なインタフェースを備える追加データ処理基板が接続されたデータ処理装置であって、データの処理を実行する複数の第１処理部と、前記追加データ処理基板との間でデータを送受信可能な第１送受信部と、前記複数の第１処理部がそれぞれ出力したデータの中から、前記第１送受信部を介して前記追加データ処理基板へ送信するデータを選択する第１選択部と、前記複数の第１処理部の中から、前記第１送受信部を介して前記追加データ処理基板から受信したデータを入力する前記第１処理部を選択する第２選択部と、を備える。

本発明の各実施形態によれば、オプションＬＳＩの開発コストを低減し、かつ、データの処理経路における拡張機能の追加位置を可変とすることができるデータ処理装置、画像処理装置、データ処理方法、及びプログラムを提供することができる。

画像処理装置の構成の一例を示す図。 画像データの処理経路の一例を示す図。 画像データの処理経路の一例を示す図。 オプションボードの電源投入時の動作の一例を示すシーケンス図。 通信エラー発生時の動作の一例を示すシーケンス図。 通信エラー発生時の動作の一例を示すシーケンス図。 シーケンサの状態遷移図。 画像処理装置の構成の一例を示す図。

以下、本発明の各実施形態について、添付の図面を参照しながら説明する。なお、各実施形態に係る明細書及び図面の記載に関して、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重畳した説明を省略する。

＜第１実施形態＞
第１実施形態に係る画像処理装置１００について、図１～図７を参照して説明する。本実施形態に係る画像処理装置１００は、追加データ処理基板を接続可能なデータ処理装置の一例であり、画像処理を実行可能な任意の装置で有り得る。画像処理装置１００は、例えば、ＭＦＰ（Multi-Function Peripheral）、プリンタ、スキャナ、コピー機、又はＦＡＸであるが、これに限られない。以下、画像処理装置１００がＭＦＰである場合を例に説明する。

まず、画像処理装置１００の概略構成について説明する。図１は、画像処理装置１００の構成の一例を示す図である。図１の画像処理装置１００は、エンジンボード１と、コントローラボード２と、オプションボード３と、スキャナ４と、プロッタ５と、を備える。

エンジンボード１は、オプションボード３を接続可能であり、入力された画像データに画像処理を実行して出力する。エンジンボード１は、基板１１と、エンジンＬＳＩ１２と、ＣＰＵ（Central Processing Unit）１３と、ＲＯＭ（Read Only Memory）１４と、ＲＡＭ（Random Access Memory）１５と、を備える。エンジンＬＳＩ１２、ＣＰＵ１３、ＲＯＭ１４、及びＲＡＭ１５は、基板１１に実装される。

基板１１は、プリント配線板であり、表面にプリント配線を形成される。基板１１は、リジッド基板であってもよいし、フレキシブル基板であってもよい。エンジンＬＳＩ１２は、画像処理を実行するＬＳＩである。エンジンＬＳＩ１２の構成については後述する。ＣＰＵ１３は、プログラムを実行することによりエンジンＬＳＩ１２を制御する。ＲＯＭ１４は、ＣＰＵ１３が実行するプログラムや各種データを記憶する。ＲＡＭ１５は、ＣＰＵ１３に作業領域を提供する。

コントローラボード２は、画像データの送受信を制御する装置であり、エンジンボード１に入力された画像データを記憶したり、エンジンボード１に画像データを入力したりする。コントローラボード２は、外部装置（例えば、ＰＣ（Personal Computer））からの要求に応じて、記憶している画像データを外部装置に送信してもよいし、外部装置から受信した画像データを保存してもよい。コントローラボード２は、基板２１と、コントローラＬＳＩ２２と、ＣＰＵ２３と、ＲＯＭ２４と、ＲＡＭ２５と、を備える。コントローラＬＳＩ２２、ＣＰＵ２３、ＲＯＭ２４、及びＲＡＭ２５は、基板２１に実装される。

基板２１は、プリント配線板であり、表面にプリント配線を形成される。基板２１は、リジッド基板であってもよいし、フレキシブル基板であってもよい。コントローラＬＳＩ２２は、画像データを送受信するＬＳＩである。コントローラＬＳＩ２２は、通信インタフェース２２１Ａ，２２１Ｂを備える。

通信インタフェース２２１Ａ，２２１Ｂは、エンジンＬＳＩ１２との間で通信路を形成し、画像データを送受信するシリアルインタフェースである。コントローラＬＳＩ２２は、通信インタフェース２２１Ａを介してエンジンＬＳＩ１２から画像データを受信し、当該画像データをＲＡＭ２５に保存する。また、コントローラＬＳＩ２２は、ＲＡＭ２５に保存された画像データを読み出し、当該画像データを、通信インタフェース２２１Ｂを介してエンジンＬＳＩ１２に画像データを送信する。通信インタフェース２２１Ａ，２２１Ｂにより、エンジンＬＳＩ１２とコントローラＬＳＩ２２との間の全二重通信が実現される。通信インタフェース２２１Ａ，２２１Ｂは、例えば、ＰＣＩｅであるが、これに限られない。

ＣＰＵ２３は、プログラムを実行することによりコントローラＬＳＩ２２を制御する。ＲＯＭ２４は、ＣＰＵ２３が実行するプログラムや各種データを記憶する。ＲＡＭ２５は、ＣＰＵ２３に作業領域を提供する。また、ＲＡＭ２５は、エンジンボード１や外部装置から受信した画像データを保存する。

なお、コントローラＬＳＩ２２は、基板１１に実装されてもよい。この場合、ＣＰＵ１３、ＲＯＭ１４、及びＲＡＭ１５が、ＣＰＵ２３、ＲＯＭ２４、及びＲＡＭ２５の役割を果たせばよい。このような構成により、ＣＰＵ２３、ＲＯＭ２４、及びＲＡＭ２５が不要となるため、画像処理装置１００の部品点数を削減することができる。また、コントローラＬＳＩ２２は、画像データを画像処理する処理部を備えてもよい。

オプションボード３は、データ処理装置に接続可能な追加データ処理基板の一例である。オプションボード３は、エンジンボード１に接続され、画像処理装置１００に拡張機能を追加する。オプションボード３は、基板３１と、基板３１に実装されたオプションＬＳＩ３２と、を備える。

基板３１は、プリント配線板であり、表面にプリント配線を形成される。基板３１は、リジッド基板であってもよいし、フレキシブル基板であってもよい。オプションＬＳ３２２は、追加の画像処理を実行するＬＳＩである。オプションボード３を接続することにより、オプションＬＳＩ３２が実行する画像処理が、拡張機能として画像処理装置１００に追加される。オプションＬＳＩ３２の構成については後述する。

なお、画像処理装置１００（データ処理装置）は、２つ以上のオプションボード３（追加データ処理基板）を接続されてもよいし、オプションボード３を接続されなくてもよい。また、オプションボード３は、２つ以上のオプションＬＳＩ３２を備えてもよい。

スキャナ４は、画像を読み取り、当該画像に対応する画像データを生成するハードウェアである。スキャナ４は、画像から得られた画像データをエンジンボード１に入力する。スキャナ４は、画像処理装置１００に画像データを入力する入力手段に相当する。なお、入力手段は、画像データをコントローラボード２に送信するＰＣなどの外部装置を含む。

プロッタ５は、エンジンボード１から入力された画像データに応じた画像を印刷媒体に印刷するハードウェアである。プロッタ５は、画像を出力する出力手段に相当する。

なお、画像処理装置１００の構成は図１の例に限られない。画像処理装置１００は、スキャナ４及びプロッタ５のいずれか一方だけを備えてもよいし、ＦＡＸやＡＤＦ（Auto Document Feeder）などのハードウェアを更に備えてもよい。また、本実施形態に係るデータ処理装置は、画像処理装置に限られず、追加データ処理基板の接続による機能の拡張がもとめられる任意の装置に適用可能である。例えば、データ処理装置は、サーバに適用することができる。

次に、エンジンＬＳＩ１２の構成について説明する。エンジンＬＳＩ１２は、第１処理部１２１Ａ～１２１Ｆと、ＩＰ１２２と、ＰＨＹ１２３と、セレクタ１２４と、セレクタ１２５Ａ～１２５Ｄと、通信インタフェース１２６Ａ，１２６Ｂと、を備える。

第１処理部１２１Ａ～１２１Ｆは、画像データの画像処理を実行する回路である。

第１処理部１２１Ａは、入力側をスキャナ４の出力側に接続され、出力側を第１処理部１２１Ｂの入力側に接続される。第１処理部１２１Ａは、スキャナ４から入力された画像データに処理Ａを実行し、処理Ａを実行した画像データを出力する。第１処理部１２１Ａが出力した画像データは第１処理部１２１Ｂに入力される。

第１処理部１２１Ｂは、入力側を第１処理部１２１Ａの出力側に接続され、出力側を第１処理部１２１Ｃの入力側に接続される。第１処理部１２１Ｂは、第１処理部１２１Ａから入力された画像データに処理Ｂを実行し、処理Ｂを実行した画像データを出力する。第１処理部１２１Ｂが出力した画像データは第１処理部１２１Ｃに入力される。

第１処理部１２１Ｃは、入力側を第１処理部１２１Ｂの出力側に接続され、出力側を通信インタフェース１２６Ａの入力側に接続される。第１処理部１２１Ｃは、第１処理部１２１Ｂから入力された画像データに処理Ｃを実行し、処理Ｃを実行した画像データを出力する。第１処理部１２１Ｃが出力した画像データは通信インタフェース１２６Ａに入力され、コントローラＬＳＩ２２に送信される。

以上のような構成により、スキャナ４が出力した画像データは、第１処理部１２１Ａ～１２１Ｃにより処理Ａ～Ｃを順次実行され、通信インタフェース１２６ＡによりコントローラＬＳＩ２２に送信され、コントローラＬＳＩ２２によりＲＡＭ２５に保存される。

第１処理部１２１Ｄは、入力側をセレクタ１２５Ａの出力側に接続され、出力側をセレクタ１２４及びセレクタ１２５Ｂの入力側に接続される。第１処理部１２１Ｄは、セレクタ１２５Ａから入力された画像データに処理Ｄを実行し、処理Ｄを実行した画像データを出力する。第１処理部１２１Ｄが出力した画像データはセレクタ１２４及びセレクタ１２５Ｂに入力される。

第１処理部１２１Ｅは、入力側をセレクタ１２５Ｂの出力側に接続され、出力側をセレクタ１２４及びセレクタ１２５Ｃの入力側に接続される。第１処理部１２１Ｅは、セレクタ１２５Ｂから入力された画像データに処理Ｅを実行し、処理Ｅを実行した画像データを出力する。第１処理部１２１Ｅが出力した画像データはセレクタ１２４及びセレクタ１２５Ｃに入力される。

第１処理部１２１Ｆは、入力側をセレクタ１２５Ｃの出力側に接続され、出力側をセレクタ１２４及びセレクタ１２５Ｄの入力側に接続される。第１処理部１２１Ｆは、セレクタ１２５Ｃから入力された画像データに処理Ｆを実行し、処理Ｆを実行した画像データを出力する。第１処理部１２１Ｆが出力した画像データはセレクタ１２４及びセレクタ１２５Ｄに入力される。

以上のような構成により、通信インタフェース１２６ＢがコントローラＬＳＩ２２から受信した画像データは、第１処理部１２１Ｄ～１２１Ｆにより処理Ｄ～Ｆを順次実行され、プロッタ５に入力され得る。

以下、第１処理部１２１Ａ～１２１Ｆを区別しない場合、第１処理部１２１と称する。他の構成についても同様である。なお、第１処理部１２１が実行する画像処理は、それぞれ任意に設計可能である。また、エンジンＬＳＩ１２が備える第１処理部１２１の数は任意に設計可能である。

ＩＰ１２２及びＰＨＹ１２３は、第１送受信部の一例であり、オプションＬＳＩ３２との間で通信路を形成し、画像データを送受信する通信インタフェース（以下「拡張インタフェース」という。）である。ＩＰ１２２はリンクの確立やインタフェース変換を行う機能を持ち、ＰＨＹ１２３はパラレルデータをシリアルデータに変換する機能や電気的な通信を行う機能を持つ。拡張インタフェースにより、エンジンＬＳＩ１２とオプションＬＳＩ３２との間の全二重通信が実現される。拡張インタフェースは、必要最低限の転送帯域及び機能を有するシリアルインタフェースであるのが好ましい。拡張インタフェースは、例えば、ＰＣＩｅであるが、これに限られない。

セレクタ１２４は、第１選択部の一例であり、通信インタフェース１２６Ｂ及び第１処理部１２１Ｄ～１２１Ｆがそれぞれ出力した画像データの中から、ＩＰ１２２及びＰＨＹ１２３（拡張インタフェース）を介してオプションＬＳＩ３２へ送信するデータを選択する。

セレクタ１２４は、入力側を通信インタフェース１２６Ｂ及び第１処理部１２１Ｄ～１２１Ｆの出力側に接続され、出力側をＩＰ１２２の入力側に接続される。セレクタ１２４は、通信インタフェース１２６Ｂ及び第１処理部１２１Ｄ～１２１Ｆがそれぞれ出力した画像データを入力され、入力された画像データのいずれかを出力する。セレクタ１２４が出力した画像データは、ＩＰ１２２に入力され、拡張インタフェースを介してオプションＬＳＩ３２に送信される。

セレクタ１２４が出力する画像データは、セレクタ１２４のレジスタに設定された値により決定される。セレクタ１２４のレジスタ値は、ユーザにより予め設定され、ＲＯＭ１４に保存される。エンジンボード１の電源が投入されると、ＣＰＵ１３がＲＯＭ１４に保存されたレジスタ値を読み出し、セレクタ１２４のレジスタに設定する。これにより、ユーザは、セレクタ１２４が出力する画像データを任意に設計することができる。例えば、オプションボード３が接続されていない場合、ユーザは、セレクタ１２４がいずれの画像データも出力しないように、レジスタ値を設定すればよい。

セレクタ１２５は、第２選択部の一例であり、第１処理部１２１Ｄ～１２１Ｆ及びプロッタ５の中から、拡張インタフェースを介してオプションＬＳＩ３２から受信した画像データを入力する構成を選択する。

セレクタ１２５Ａは、入力側を通信インタフェース１２６Ｂ及びＩＰ１２２の出力側に接続され、出力側を第１処理部１２１Ｄの入力側に接続される。セレクタ１２５Ａは、通信インタフェース１２６Ｂ及びＩＰ１２２がそれぞれ出力した画像データを入力され、入力された画像データのいずれかを出力する。セレクタ１２５Ａが出力した画像データは、第１処理部１２１Ｄに入力される。

セレクタ１２５Ｂは、入力側を第１処理部１２１Ｄ及びＩＰ１２２の出力側に接続され、出力側を第１処理部１２１Ｅの入力側に接続される。セレクタ１２５Ｂは、第１処理部１２１Ｄ及びＩＰ１２２がそれぞれ出力した画像データを入力され、入力された画像データのいずれかを出力する。セレクタ１２５Ｂが出力した画像データは、第１処理部１２１Ｅに入力される。

セレクタ１２５Ｃは、入力側を第１処理部１２１Ｅ及びＩＰ１２２の出力側に接続され、出力側を第１処理部１２１Ｆの入力側に接続される。セレクタ１２５Ｃは、第１処理部１２１Ｅ及びＩＰ１２２がそれぞれ出力した画像データを入力され、入力された画像データのいずれかを出力する。セレクタ１２５Ｃが出力した画像データは、第１処理部１２１Ｆに入力される。

セレクタ１２５Ｄは、入力側を第１処理部１２１Ｆ及びＩＰ１２２の出力側に接続され、出力側をプロッタ５の入力側に接続される。セレクタ１２５Ｄは、第１処理部１２１Ｆ及びＩＰ１２２がそれぞれ出力した画像データを入力され、入力された画像データのいずれかを出力する。セレクタ１２５Ｄが出力した画像データは、プロッタ５に入力される。

セレクタ１２５が出力する画像データは、セレクタ１２５のレジスタに設定された値により決定される。セレクタ１２５のレジスタ値は、ユーザにより予め設定され、ＲＯＭ１４に保存される。エンジンボード１の電源が投入されると、ＣＰＵ１３がＲＯＭ１４に保存されたレジスタ値を読み出し、セレクタ１２５のレジスタに設定する。これにより、ユーザは、セレクタ１２５が出力する画像データを任意に設計することができる。例えば、オプションボード３が接続されていない場合、ユーザは、セレクタ１２５が通信インタフェース１２６Ｂ及び第１処理部１２１Ｄ～Ｆが出力した画像データを出力するように、レジスタ値を設定すればよい。

通信インタフェース１２６Ａ，１２６Ｂは、コントローラＬＳＩ２２との間で通信路を形成し、画像データを送受信するシリアルインタフェースである。エンジンＬＳＩ１２は、通信インタフェース１２６Ａを介してコントローラＬＳＩ２２に画像データを送信する。また、エンジンＬＳＩ１２は、通信インタフェース１２６Ｂを介してコントローラＬＳＩ２２から画像データを受信する。通信インタフェース１２６Ａ，１２６Ｂにより、エンジンＬＳＩ１２とコントローラＬＳＩ２２との間の全二重通信が実現される。通信インタフェース１２６Ａ，１２６Ｂは、例えば、ＰＣＩｅであるが、これに限られない。

次に、オプションＬＳＩ３２の構成について説明する。オプションＬＳＩ３２は、第２処理部３２１と、ＩＰ３２２と、ＰＨＹ３２３と、シーケンサ３２４と、を備える。

第２処理部３２１は、画像データの画像処理を実行する回路である。第２処理部３２１が実行する画像処理が、オプションボード３の接続により追加される拡張機能に相当する。第２処理部３２１は、入出力側をいずれもＩＰ３２２に接続される。第２処理部３２１は、ＩＰ３２２から入力された画像データに処理Ｚを実行し、処理Ｚを実行した画像データを出力する。第２処理部３２１が出力した画像データはＩＰ３２２に入力される。なお、第２処理部３２１が実行する画像処理は、任意に設計可能である。また、オプションＬＳＩ３２が備える第２処理部３２１の数は任意に設計可能である。

ＩＰ３２２及びＰＨＹ３２３は、第２送受信部の一例であり、エンジンＬＳＩ１２との間で通信路を形成し、画像データを送受信する通信インタフェース（以下「オプションインタフェース」という。）である。ＩＰ３２２はリンクの確立やインタフェース変換を行う機能を持ち、ＰＨＹ３２３はパラレルデータをシリアルデータに変換する機能や電気的な通信を行う機能を持つ。オプションインタフェースにより、エンジンＬＳＩ１２とオプションＬＳＩ３２との間の全二重通信が実現される。オプションインタフェースは、エンジンＬＳＩ１２の拡張インタフェースを同一のインタフェースであり、必要最低限の転送帯域及び機能を有するシリアルインタフェースであるのが好ましい。オプションインタフェースは、例えば、ＰＣＩｅであるが、これに限られない。

シーケンサ３２４は、接続確立部の一例である。シーケンサ３２４は、オプションインタフェース（ＩＰ３２２及びＰＨＹ３２３）を制御し、オプションインタフェースと拡張インタフェースとの間の接続を確立する。シーケンサ３２４が実行するシーケンスについては後述する。

以上説明した通り、本実施形態によれば、エンジンＬＳＩ１２は、コントローラＬＳＩ２２と通信するための通信インタフェース１２６とは別に、オプションＬＳＩ３２と通信するための拡張インタフェースを備える。この拡張インタフェースは、オプションＬＳＩ３２との間の通信にのみ利用されるため、拡張インタフェースとして、オプションＬＳＩ３２との間の通信を実行するために必要最低限の転送帯域及び機能を有するインタフェースを採用することができる。オプションＬＳＩ３２には、エンジンＬＳＩ１２の拡張インタフェースと同一の拡張インタフェースを実装すればよいため、通信インタフェース１２６及び通信インタフェース２２１を実装する場合に比べて、オプションＬＳＩ３２の開発コストを低減することができる。

また、本実施形態によれば、セレクタ１２４，１２５が出力する画像データを変化させることにより、画像データの処理経路における第２処理部３２１の処理Ｚ（拡張機能）の追加位置を可変とすることができる。

図２は、画像データの処理経路の一例を示す図である。図２の例では、セレクタ１２４，１２５が出力する画像データは、セレクタ１２４が第１処理部１２１Ｅから入力された画像データを出力し、セレクタ１２５Ａが通信インタフェース１２６Ｂから入力された画像データを出力し、セレクタ１２５Ｂが第１処理部１２１Ｄから入力された画像データを出力し、セレクタ１２５ＣがＩＰ１２２から入力された画像データを出力し、セレクタ１２５Ｄが第１処理部１２１Ｆから入力された画像データを出力するように設定されている。

セレクタ１２４，１２５をこのように設定することにより、コントローラＬＳＩ２２のＲＡＭ２５に保存された画像データは、通信インタフェース２２１Ｂ，１２６Ｂ及びセレクタ１２５Ａを介して第１処理部１２１Ｄに入力され、セレクタ１２５Ｂを介して第１処理部１２１Ｅに入力され、セレクタ１２４、拡張インタフェース、及びオプションインタフェースを介して第２処理部３２１に入力され、オプションインタフェース、拡張インタフェース、及びセレクタ１２５Ｃを介して第１処理部１２１Ｆに入力され、セレクタ１２５Ｄを介してプロッタ５に入力される。この結果、画像データは、処理Ｄ，Ｅ，Ｚ，Ｆの順に画像処理を実行され、プロッタ５に入力される。すなわち、図２の例では、処理Ｅ，Ｆの間に、処理Ｚが追加されている。

このように、画像データの処理経路における第２処理部３２１の処理Ｚ（拡張機能）の追加位置を可変とすることができるため、画像処理装置１００の画像処理を事後的に柔軟に変化させることができる。なお、セレクタ１２４，１２５が出力する画像データを変化させることにより、処理Ｚを処理Ｄの前、処理Ｄ，Ｅの間、又は処理Ｆの後に追加することも可能である。

また、本実施形態によれば、セレクタ１２４，１２５が出力する画像データを変化させることにより、第１処理部１２１の画像処理の一部を省略することができる。

図３は、画像データの処理経路の一例を示す図である。図３の例では、セレクタ１２４，１２５が出力する画像データは、セレクタ１２４が第１処理部１２１Ｄから入力された画像データを出力し、セレクタ１２５Ａが通信インタフェース１２６Ｂから入力された画像データを出力し、セレクタ１２５Ｂが第１処理部１２１Ｄ及びＩＰ１２２から入力された画像データをいずれも出力せず、セレクタ１２５ＣがＩＰ１２２から入力された画像データを出力し、セレクタ１２５Ｄが第１処理部１２１Ｆから入力された画像データを出力するように設定されている。

セレクタ１２４，１２５をこのように設定することにより、コントローラＬＳＩ２２のＲＡＭ２５に保存された画像データは、通信インタフェース２２１Ｂ，１２６Ｂ及びセレクタ１２５Ａを介して第１処理部１２１Ｄに入力され、セレクタ１２４、拡張インタフェース、及びオプションインタフェースを介して第２処理部３２１に入力され、オプションインタフェース、拡張インタフェース、及びセレクタ１２５Ｃを介して第１処理部１２１Ｆに入力され、セレクタ１２５Ｄを介してプロッタ５に入力される。この結果、画像データは、処理Ｄ，Ｚ，Ｆの順に画像処理を実行され、プロッタ５に入力される。すなわち、図３の例では、第１処理部１２１Ｅが実行する処理Ｅが省略されている。

このように、画像データの処理経路における第１処理部１２１の画像処理の一部を省略することができるため、画像処理装置１００の画像処理を事後的に柔軟に変化させることができる。なお、セレクタ１２４，１２５が出力する画像データを変化させることにより、処理Ｄ又は処理Ｆを省略することも可能である。また、処理Ｄ，Ｅ，Ｆのうち２つを省略することも可能である。

次に、シーケンサ３２４が実行するシーケンスについて説明する。シーケンサ３２４は、接続確立シーケンスと、エラー検知シーケンスと、を実行する。

図４は、オプションボード３の電源投入時の動作の一例を示すシーケンス図である。図４における実線矢印はボード間通信を示し、破線矢印はボード内通信を示す。

エンジンボード１に接続されたオプションボード３に電源が投入されると、図４に示すように、シーケンサ３２４は、エンジンボード１への電源投入を示す検知信号をアサートし（ステップＳ１０１）、接続確立シーケンスを開始する。

具体的には、シーケンサ３２４は、ＰＨＹ３２３のリセットを解除し（ステップＳ１０２）、ＰＨＹ３２３のクロックが安定するまで待機する（ステップＳ１０３）。ＰＨＹ３２３は、リセットを解除されると、クロックの生成を開始し、当該クロックが安定すると、その旨をシーケンサ３２４に通知する（ステップＳ１０４）。

シーケンサ３２４は、ＰＨＹ３２３からクロックが安定したことを通知されると、ＩＰ３２２のリセットを解除し（ステップＳ１０５）、エンジンＬＳＩ１２との接続が確立するまで待機する（ステップＳ１０６）。

ＩＰ３２２のリセットが解除されると、オプションインタフェース（ＩＰ３２２及びＰＨＹ３２３）は、拡張インタフェース（ＩＰ１２２及びＰＨＹ１２３）との間で接続を確立する接続確立処理を実行する（ステップＳ１０７）。ＩＰ３２２は、接続が確立されると、その旨をシーケンサ３２４に通知する（ステップＳ１０８）。

シーケンサ３２４は、ＩＰ３２２からエンジンＬＳＩ１２との接続が確立したことを通知されると、エンジンＬＳＩ１２と通信可能な接続確立状態に遷移する（ステップＳ１０９）。

上述のステップＳ１０２，Ｓ１０３，Ｓ１０５，Ｓ１０６，Ｓ１０９が、シーケンサ３２４が実行する接続確立シーケンスに相当する。この接続確立シーケンスは、シーケンサ３２４に予め登録されており、オプションボード３への電源投入により、シーケンサ３２４により自動的に実行される。したがって、オプションボード３には、接続確立シーケンスを実行するためのＣＰＵが不要である。

一方、エンジンボード１のＣＰＵ１３は、検知信号のアサートを検知すると、シーケンサ３２４と同様に、接続確立シーケンスを開始する。

具体的には、ＣＰＵ１３は、ＰＨＹ１２３のリセットを解除し（ステップＳ２０１）、ＰＨＹ１２３のクロックが安定するまで待機する（ステップＳ２０２）。ＰＨＹ１２３は、リセットを解除されると、クロックの生成を開始し、当該クロックが安定すると、その旨をＣＰＵ１３に通知する（ステップＳ２０３）。

ＣＰＵ１３は、ＰＨＹ１２３からクロックが安定したことを通知されると、ＩＰ１２２のリセットを解除し（ステップＳ２０４）、オプションＬＳＩ３２との接続が確立するまで待機する（ステップＳ２０５）。

ＩＰ１２２のリセットが解除されると、拡張インタフェース（ＩＰ１２２及びＰＨＹ１２３）は、オプションインタフェース（ＩＰ３２２及びＰＨＹ３２３）との間で接続を確立する接続確立処理を実行する（ステップＳ２０６）。ＩＰ１２２は、接続が確立されると、その旨をＣＰＵ１３に通知する（ステップＳ２０７）。

ＣＰＵ１３は、ＩＰ１２２からエンジンＬＳＩ１２との接続が確立したことを通知されると、オプションＬＳＩ３２と通信可能な接続確立状態に遷移する（ステップＳ２０８）。

上述のステップＳ２０１，Ｓ２０２，Ｓ２０４，Ｓ２０５，Ｓ２０８が、ＣＰＵ１３が実行する接続確立シーケンスに相当する。この接続確立シーケンスは、ＲＯＭ１４に予め保存されており、ＣＰＵ１３がＲＯＭ１４から読み出しＲＡＭ１５上で展開することにより実行される。

図５及び図６は、通信エラー発生時の動作の一例を示すシーケンス図である。上述の通り、エンジンＬＳＩ１２とオプションＬＳＩ３２との間には、拡張インタフェース及びオプションインタフェースにより全二重通信が可能な通信路が形成される。すなわち、エンジンＬＳＩ１２がオプションＬＳＩ３２に画像データを送信する通信路（以下「ＴＸパス」という。）と、エンジンＬＳＩ１２がオプションＬＳＩ３２から画像データを受信する通信路（以下「ＲＸパス」という。）と、が形成される。図５はＴＸパスにおける通信エラー発生時の動作を示し、図６はＲＸパスにおける通信エラー発生時の動作を示している。

図５に示すように、ＴＸパスで通信エラーが発生すると、オプションＬＳＩ３２のＩＰ３２２がエラーを検知し、その旨をシーケンサ３２４に通知する（ステップＳ１１０）。シーケンサ３２４は、エラーの発生を通知されると、エラー検知シーケンスを実行する。

具体的には、シーケンサ３２４は、ＩＰ３２２をリセットし（ステップＳ１１１）、ＰＨＹ３２３をリセットする（ステップＳ１１２）。ステップＳ１１１，Ｓ１１２がエラー検知シーケンスに相当する。その後、シーケンサ３２４は、上述の接続確立シーケンスを実行する。

このように、ＴＸパスで通信エラーが発生した場合、シーケンサ３２４がエラー検知シーケンス及び接続確立シーケンスを自動的に実行する。これにより、オプションＬＳＩ３２は通信エラーから復帰することができる。

なお、ＩＰ３２２が通信エラーの重大度を検知し、シーケンサ３２４に通知可能である場合には、シーケンサ３２４は、通信エラーの重大度に応じたエラー検知シーケンスを実行してもよい。例えば、シーケンサ３２４は、重大度が低い場合、ＩＰ３２２のみをリセットし、重大度が高い場合、ＩＰ３２２及びＰＨＹ３２３の両方をリセットしてもよい。前者の場合、接続確立シーケンスにおいて、シーケンサ３２４は、ＩＰ３２２のみリセットを解除すればよい。これにより、オプションＬＳＩ３２は、通信エラーの重大度に応じて、通信エラーから効率的に復帰することができる。

一方、図５に示すように、ＴＸパスで通信エラーが発生すると、オプションＬＳＩ３２のＩＰ３２２のリセットにより、ＲＸパスが電気的アイドル状態（未接続状態）になる。エンジンＬＳＩ１２のＩＰ１２２及びＰＨＹ１２３は、ＲＸパスの電気的アイドル状態を検知すると、その旨をＣＰＵ１３に通知する（ステップＳ２０９）。ＣＰＵ１３は、電気的アイドル状態の発生を通知されると、エラー検知シーケンスを実行する。

具体的には、ＣＰＵ１３は、ＩＰ１２２をリセットし（ステップＳ２１０）、ＰＨＹ１２３をリセットする（ステップＳ２１１）。ステップＳ２１０，Ｓ２１１がエラー検知シーケンスに相当する。その後、ＣＰＵ１３は、上述の接続確立シーケンスを実行する。

このように、ＴＸパスで通信エラーが発生した場合、ＣＰＵ１３がエラー検知シーケンス及び接続確立シーケンスを自動的に実行する。これにより、エンジンＬＳＩ１２は通信エラーから復帰することができる。

なお、ＩＰ１２２又はＰＨＹ１２３が通信エラーの重大度を検知し、ＣＰＵ１３に通知可能である場合には、ＣＰＵ１３は、シーケンサ３２４と同様に、通信エラーの重大度に応じたエラー検知シーケンスを実行してもよい。これにより、エンジンＬＳＩ１２は、通信エラーの重大度に応じて、通信エラーから効率的に復帰することができる。

図６に示すように、ＲＸパスで通信エラーが発生すると、エンジンＬＳＩ１２のＩＰ１２２のリセットにより、ＴＸパスが電気的アイドル状態（未接続状態）になる。オプションＬＳＩ３２のＩＰ３２２及びＰＨＹ３２３は、ＴＸパスの電気的アイドル状態を検知すると、その旨をシーケンサ３２４に通知する（ステップＳ１１３）。シーケンサ３２４は、電気的アイドル状態の発生を通知されると、上述のエラー検知シーケンス及び接続確立シーケンスを順次実行する。

このように、ＲＸパスで通信エラーが発生した場合、シーケンサ３２４がエラー検知シーケンス及び接続確立シーケンスを自動的に実行する。これにより、オプションＬＳＩ３２は通信エラーから復帰することができる。

一方、図６に示すように、ＲＸパスで通信エラーが発生すると、エンジンＬＳＩ１２のＩＰ１２２がエラーを検知し、その旨をＣＰＵ１３に通知する（ステップＳ２１２）。ＣＰＵ１３は、エラーの発生を通知されると、上述のエラー検知シーケンス及び接続確立シーケンスを順次実行する。

このように、ＲＸパスで通信エラーが発生した場合、ＣＰＵ１３がエラー検知シーケンス及び接続確立シーケンスを自動的に実行する。これにより、オプションＬＳＩ３２は通信エラーから復帰することができる。

ここで、図７は、シーケンサ３２４の状態遷移図である。図７に示すように、シーケンサ３２４は、状態ＳＴ１（ＩＤＥＬ）、状態ＳＴ２（ＰＨＹ＿ＲＳＴ）、状態ＳＴ３（ＷＡＩＴ＿ＰＨＹ）、状態ＳＴ４（ＩＰ＿ＲＳＴ）、状態ＳＴ５（ＷＡＩＴ＿ＬＩＮＫ）、状態ＳＴ６（ＲＥＡＤＹ）、状態ＳＴ７（ＥＲＲＯＲ）、状態ＳＴ８（ＥＲＲＯＲ＿ＩＰ＿ＲＳＴ）、及び状態ＳＴ９（ＥＲＲ＿ＰＨＹ＿ＲＳＴ）を有する。

状態ＳＴ１は、シーケンサ３２４の初期状態である。より詳細には、状態ＳＴ１は、オプションボード３に電源投入前及びシーケンサ３２４のリセット時の状態である。シーケンサ３２４は、状態ＳＴ１に遷移すると、接続確立シーケンスを開始し、状態ＳＴ２に遷移する。

状態ＳＴ２は、ＰＨＹ３２３のリセットを解除する状態である。シーケンサ３２４は、状態ＳＴ２に遷移すると、ＰＨＹ３２３のリセットを解除し（ステップＳ１０２）、状態ＳＴ３に遷移する。

状態ＳＴ３は、ＰＨＹ３２３のクロックが安定するのを待機する状態である。状態ＳＴ３は、ステップＳ１０３に相当する。シーケンサ３２４は、ＰＨＹ３２３からクロックが安定したことを通知されると、状態ＳＴ４に遷移する。

状態ＳＴ４は、ＩＰ３２２のリセットを解除する状態である。シーケンサ３２４は、状態ＳＴ４に遷移すると、ＩＰ３２２のリセットを解除し（ステップＳ１０５）、状態ＳＴ５に遷移する。

状態ＳＴ５は、エンジンＬＳＩ１２との接続確立を待機する状態である。状態ＳＴ５は、ステップＳ１０６に相当する。シーケンサ３２４は、ＩＰ３２２から接続確立を通知されると、状態ＳＴ６に遷移する。

状態ＳＴ６は、エンジンＬＳＩ１２と通信可能な状態である。状態ＳＴ６は、ステップＳ１０９に相当する。

シーケンサ３２４は、状態ＳＴ２～ＳＴ６の間にＩＰ３２２又はＰＨＹ３２３から何らかのエラーを通知されると（ステップＳ１１０）、状態ＳＴ７に遷移する。

状態ＳＴ７は、シーケンサ３２４がエラーを通知された状態である。シーケンサ３２４は、状態ＳＴ７に遷移すると、エラー検知シーケンスを開始し、状態ＳＴ８に遷移する。

状態ＳＴ８は、ＩＰ３２２をリセットする状態である。シーケンサ３２４は、状態ＳＴ８に遷移すると、ＩＰ３２２をリセットし（ステップＳ１１１）、エラーの重大度が低い場合、状態ＳＴ１に遷移し、エラーの重大度が高い場合、状態ＳＴ９に遷移する。

状態ＳＴ９は、ＰＨＹ３２３をリセットする状態である。シーケンサ３２４は、状態ＳＴ９に遷移すると、ＰＨＹ３２３をリセットし（ステップＳ１１２）、状態ＳＴ１に遷移する。

なお、ＩＰ３２２及びＰＨＹ３２３がエラーの重大度をシーケンサ３２４に通知しない場合には、状態ＳＴ８から状態ＳＴ１への遷移はなくてもよい。

以上説明した通り、本実施形態によれば、シーケンサ３２４により接続確立シーケンス及びエラー検知シーケンスが実行される。したがって、オプションボード３には、ＣＰＵ、ＲＯＭ、及びＲＡＭを設ける必要がないため、オプションボード３の開発コストを低減することができる。

＜第２実施形態＞
第２実施形態に係る画像処理装置１００について、図８を参照して説明する。図８は、画像処理装置１００の構成の一例を示す図である。図８に示すように、本実施形態では、オプションＬＳＩ３２が通信インタフェース３２５を備える。画像処理装置１００の他の構成は第１実施形態と同様である。

通信インタフェース３２５は、デバッグボード６の通信インタフェース６１と接続可能なインタフェースである。通信インタフェース３２５は、デバッグボード６の通信インタフェース６１との間で通信路を形成し、オプションＬＳＩ３２が有するデータをデバッグボード６に送信する。オプションＬＳＩ３２は、エンジンＬＳＩ１２から受信した画像データ、当該画像データに第２処理部３２１で処理Ｚを実行した画像データ、内部信号、及び内部波形などを、通信インタフェース３２５を介してデバッグボード６に送信する。通信インタフェース３２５は、シリアルインタフェースであってもよいし、パラレルインタフェースであってもよい。また、通信インタフェース３２５は、デバッグボード６からデータを受信可能なインタフェースであってもよい。

このような構成により、オプションＬＳＩ３２が有するデータを、デバッグボード６を介して、外部の情報処理装置７（例えば、ＰＣ）に容易に送信することができるため、オプションＬＳＩ３２の解析容易性を向上させることができる。

なお、上記実施形態に挙げた構成等に、その他の要素との組み合わせなど、ここで示した構成に本発明が限定されるものではない。これらの点に関しては、本発明の趣旨を逸脱しない範囲で変更可能であり、その応用形態に応じて適切に定めることができる。

１：エンジンボード
２：コントローラボード
３：オプションボード
４：スキャナ
５：プロッタ
６：デバッグボード
７：情報処理装置
１１：基板
１２：エンジンＬＳＩ
１３：ＣＰＵ
１４：ＲＯＭ
１５：ＲＡＭ
２１：基板
２２：コントローラＬＳＩ
２３：ＣＰＵ
２４：ＲＯＭ
２５：ＲＡＭ
３１：基板
３２：オプションＬＳＩ
６１：通信インタフェース
１２１Ａ～１２１Ｆ：第１処理部
１２２：ＩＰ
１２３：ＰＨＹ
１２４：セレクタ
１２５Ａ～１２５Ｄ：セレクタ
１２６：通信インタフェース
２２１Ａ，２２１Ｂ：通信インタフェース
３２１：第２処理部
３２２：ＩＰ
３２３：ＰＨＹ
３２４：シーケンサ
３２５：通信インタフェース

特開２０１７－０７６３５８号公報

Claims (7)

1. デバッグボードに接続可能なインタフェースを備える追加データ処理基板が接続されたデータ処理装置であって、
   データの処理を実行する複数の第１処理部と、
   前記追加データ処理基板との間でデータを送受信可能な第１送受信部と、
   前記複数の第１処理部がそれぞれ出力したデータの中から、前記第１送受信部を介して前記追加データ処理基板へ送信するデータを選択する第１選択部と、
   前記複数の第１処理部の中から、前記第１送受信部を介して前記追加データ処理基板から受信したデータを入力する前記第１処理部を選択する第２選択部と、
   を備えるデータ処理装置。
2. 前記追加データ処理基板は、前記第１送受信部との間でデータを送受信可能な第２送受信部と、
   前記第２送受信部を介して受信したデータの処理を実行する少なくとも１つの第２処理部と、
   を備える請求項１に記載のデータ処理装置。
3. 前記追加データ処理基板は、前記第１送受信部と前記第２送受信部との接続を検知すると、接続確立シーケンスを実行する接続確立部を更に備える
   請求項２に記載のデータ処理装置。
4. 前記接続確立部は、前記第１送受信部と前記第２送受信部との間の通信エラーを検知すると、エラー検知シーケンス及び前記接続確立シーケンスを実行する
   請求項３に記載のデータ処理装置。
5. 請求項１から請求項４までのいずれか１項に記載のデータ処理装置を備える画像処理装置。
6. デバッグボードに接続可能なインタフェースを備える追加データ処理基板が接続されたデータ処理装置が実行するデータ処理方法であって、
   データの処理を実行する複数の第１処理ステップと、
   前記追加データ処理基板との間でデータを送受信可能な第１送受信ステップと、
   前記複数の第１処理ステップがそれぞれ出力した複数のデータの中から、前記第１送受信ステップを介して前記追加データ処理基板へ送信するデータを選択する第１選択ステップと、
   前記複数の第１処理ステップの中から、前記第１送受信ステップを介して前記追加データ処理基板から受信したデータを入力する前記第１処理ステップを選択する第２選択ステップと、
   を備えるデータ処理方法。
7. デバッグボードに接続可能なインタフェースを備える追加データ処理基板が接続されたコンピュータに、
   データの処理を実行する複数の第１処理ステップと、
   前記追加データ処理基板との間でデータを送受信可能な第１送受信ステップと、
   前記複数の第１処理ステップがそれぞれ出力した複数のデータの中から、前記第１送受信ステップを介して前記追加データ処理基板へ送信するデータを選択する第１選択ステップと、
   前記複数の第１処理ステップの中から、前記第１送受信ステップを介して前記追加データ処理基板から受信したデータを入力する前記第１処理ステップを選択する第２選択ステップと、
   を実行させるためのプログラム。

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