JP7050452B2

JP7050452B2 - 検出回路

Info

Publication number: JP7050452B2
Application number: JP2017199032A
Authority: JP
Inventors: 孝弘岡部
Original assignee: 日清紡マイクロデバイス株式会社
Priority date: 2017-10-13
Filing date: 2017-10-13
Publication date: 2022-04-08
Anticipated expiration: 2037-10-13
Also published as: JP2019074346A

Description

本発明は、対象物に作用する物理量の変化を可変キャパシタの容量変化としてとらえその容量変化を電圧変化に変換して出力する検出回路に関する。

対象物の変位、加速度、温度変化、対象物への近接、タッチの有無等を当該対象物に作用する物理量の変化として検出する検出回路では、キャパシタの容量変化を利用することができる。キャパシタの容量変化は、そのキャパシタの対向する２個の電極の一方を固定電極とし他方を可動電極として、その可動電極を対象物に作用する物理量の変化によって変位させることにより、あるいは２個の固定電極の間の誘電体を対象物に作用する物理量の変化によって移動させることにより、実現することができる。そして、そのキャパシタの容量変化を電圧変化に変換することによって、対象物に作用する物理量の変化に応じた電圧信号を取り出すことができる。

図９に第１従来例の検出回路を示す（特許文献１）。３１は交流電圧Ｖａｃの電源端子３２と接地との間に接続された容量ブリッジ回路であり、固定キャパシタＣ３１，Ｃ３２，Ｃ３３と対象物に作用する物理量の変化によって容量が変化する可変キャパシタＣ３ｘとで構成され、ノードＮ３１が差動増幅器３３の非反転入力端子３３１に接続され、ノードＮ３２が差動増幅器３３の反転入力端子３３２に接続されている。

この検出回路では、ノードＮ３２の電圧が固定キャパシタＣ３２，Ｃ３３によって分圧されるので固定電圧になるのに対して、ノードＮ３１の電圧が固定キャパシタＣ３１と可変キャパシタＣ３ｘによって分圧されるので、可変キャパシタＣ３ｘの容量変化に応じてノードＮ３１の電圧が変化する。よって、差動増幅器３３から可変キャパシタＣ３ｘの容量変化に応じた電圧変化を出力端子３４に取り出すことができる。

図１０に第２従来例の検出回路を示す（特許文献１）。Ｍ４１はＰ型の接合型電界効果トランジスタであり、そのドレインは電圧が＋Ｖの電源端子４１に接続され、ゲートとソースの間には抵抗Ｒ４１が接続され、ソースと接地との間には抵抗Ｒ４２が接続され、ゲートと接地との間には可変キャパシタＣ４ｘが接続されている。つまり、トランジスタＭ４１はソースホロワ型として構成されている。

この検出回路では、対象物に作用する物理量の変化によって可変キャパシタＣ４ｘの容量が変化し、その可変キャパシタＣ４ｘに加わる電圧変化がトランジスタＭ４１によって増幅されて出力端子４２に取り出される。

図１１に第３従来例の検出回路を示す(特許文献１）。５１は電圧が＋Ｖの電源端子、５２は差動増幅器、５３は出力端子である。また、Ｃ５１、Ｃ５２は固定キャパシタ、Ｃ５ｘは可変キャパシタである。また、Ｍ５１～Ｍ５７はＰ型の接合型電界効果トランジスタ、φ５１～φ５７はそれらトランジスタＭ５１～Ｍ５７をＯＮ／ＯＦＦ制御するクロック信号である。

この検出回路では、可変キャパシタＣ５ｘとトランジスタＭ５１，Ｍ５２からなるスイッチトキャパシタ回路の等価抵抗が対象物に作用する物理量の変化に応じて変化する可変抵抗となって、固定キャパシタＣ５１とトランジスタＭ５３，Ｍ５４からなる別のスイッチトキャパシタ回路に並列接続されるので、差動増幅器５２の出力端子５３に、可変キャパシタＣ５ｘの容量変化に応じた電圧変化が取り出される。固定キャパシタＣ５２とトランジスタＭ５５，Ｍ５６からなるスイッチトキャパシタ回路は差動増幅器５２の等価帰還抵抗を構成する。

特開平１０－０９６７４５号公報

ところが、図９の第１従来例では交流電圧Ｖａｃを供給する交流電源が特別に必要となる。また、図１０の第２従来例ではトランジスタＭ４１が線形領域で動作しないと出力端子４２に得られる出力電圧ＶＯＵＴが可変キャパシタＣ４ｘの容量変化に応じて変化しない問題がある。さらに、図１１の第３従来例では、出力端子５３に得られる電圧ＶＯＵＴにトランジスタＭ５１～５７を駆動するクロック信号がノイズとして混入する。

本発明の目的は、交流電源が不要で、トランジスタに線形動作は不要で、クロック信号によるノイズも低減できるようにした検出回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の検出回路は、第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、前記第１乃至第４抵抗をスイッチにトランジスタを使用した第１乃至第４スイッチトキャパシタ回路で個別に構成して、前記第１乃至第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする。

請求項２にかかる発明の検出回路は、第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、前記第１乃至第４抵抗のうちの少なくとも前記第３抵抗をスイッチにトランジスタを使用した第３スイッチトキャパシタ回路で構成するとともに前記第４抵抗をスイッチにトランジスタを使用した第４スイッチトキャパシタ回路で構成して、前記第３及び第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする。

請求項３にかかる発明の検出回路は、第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、前記第１乃至第４抵抗のうちの少なくとも前記第１抵抗をスイッチにトランジスタを使用した第１スイッチトキャパシタ回路で構成するとともに前記第４抵抗をスイッチにトランジスタを使用した第４スイッチトキャパシタ回路で構成して、前記第１及び第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする。

請求項４にかかる発明は、請求項２に記載の検出回路において、前記第１及び第２抵抗を同一電流の定電流源に置き換えたことを特徴とする。

請求項５にかかる発明は、請求項３に記載の検出回路において、前記第２及び第３抵抗を同一電流の定電流源に置き換えたことを特徴とする。
請求項６にかかる発明は、請求項１乃至５のうちのいずれか１項に記載の検出回路において、前記複数のスイッチを半導体集積回路に一体形成したことを特徴とする。
請求項７にかかる発明は、請求項１乃至６のうちのいずれか１項に記載の検出回路において、前記反転入力端子と前記完全差動増幅器の非反転出力端子の間に第１帰還抵抗を接続し、前記非反転入力端子と前記完全差動増幅器の反転出力端子の間に第２帰還抵抗を接続したことを特徴とする。
請求項８にかかる発明は、第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、前記第１乃至第４抵抗、前記第１乃至第４抵抗のうちの少なくとも前記第３及び第４抵抗、又は前記第１乃至第４抵抗のうちの少なくとも前記第１及び第４抵抗を、スイッチにトランジスタを使用したスイッチトキャパシタ回路でそれぞれ構成し、少なくとも１つの前記スイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記反転入力端子と前記完全差動増幅器の非反転出力端子の間に第１帰還抵抗を接続し、前記非反転入力端子と前記完全差動増幅器の反転出力端子の間に第２帰還抵抗を接続したことを特徴とする。

本発明によれば、交流電源が不要である。またスイッチトキャパシタ回路のスイッチとして使用するトランジスタはＯＮ／ＯＦＦ動作となるので特別に線形領域で動作させる必要はない。さらに、スイッチトキャパシタ回路を駆動するクロック信号によるノイズを低減させて検出感度を向上させることができる。

本発明の第１実施例の検出回路の回路図である。（ａ），（ｂ）は図１の検出回路のスイッチトキャパシタ回路の回路図、（ｃ）はクロック信号の波形図である。本発明の第２実施例の検出回路の回路図である。本発明の第３実施例の検出回路の回路図である。本発明の第４実施例の検出回路の回路図である。本発明の第５実施例の検出回路の回路図である。（ａ），（ｂ）はスイッチトキャパシタ回路の別例１の回路図である。（ａ），（ｂ）はスイッチトキャパシタ回路の別例２の回路図である。第１従来例の検出回路の回路図である。第２従来例の検出回路の回路図である。第３従来例の検出回路の回路図である。

＜第１の実施例＞
図１に本発明の第１実施例の検出回路を示す。１は直流電圧ＶＤＤが印加するの高電位電源端子、２は直流電圧ＶＳＳが印加する低電位電源端子、３は非反転出力端子、４は反転出力端子である。１０は４つの抵抗で構成される抵抗ブリッジ回路であり、高電位電源端子１とノードＮ１の間にスイッチトキャパシタ回路ＳＣ１が接続され、高電位電源端子１とノードＮ２の間にスイッチトキャパシタ回路ＳＣ２が接続され、ノードＮ１と低電位電源端子２の間にスイッチトキャパシタ回路ＳＣ３が接続され、ノードＮ２と低電位電源端子２の間にスイッチトキャパシタ回路ＳＣｘが接続されている。そして、ノードＮ１は完全差動増幅器２０の非反転入力端子２１に接続され、ノードＮ２は完全差動増幅回路２０の反転入力端子２２に接続されている。また、完全差動増幅器２０の反転入力端子２１と非反転出力端子３の間には帰還抵抗Ｒ１１と帰還キャパシタＣ１１が接続され、非反転入力端子２２と反転出力端子４の間には帰還抵抗Ｒ１２と帰還キャパシタＣ１２が接続されている。

図２の（ａ）にスイッチトキャパシタ回路ＳＣ１～ＳＣ３として使用されるスイッチトキャパシタ回路１１を示す。このスイッチトキャパシタ回路１１は、スイッチトキャパシタ回路ＳＣ１として使用されるときは、端子１１ａが高電位電源端子１に接続され、端子１１ｂがノードＮ１に接続される。また、スイッチトキャパシタ回路ＳＣ２として使用されるときは、端子１１ａが高電位電源端子１に接続され、端子１１ｂがノードＮ２に接続される。スイッチトキャパシタ回路ＳＣ３として使用されるときは、端子１１ｂがノードＮ１に接続され、端子１１ａが低電位電源端子２接続される。図２の（ｃ）にクロック信号φ１、その反転クロック信号φ１Ｂ、クロック信号φ２、その反転クロック信号φ１Ｂ、φ２Ｂの波形を示す。クロック信号φ１とφ２には１８０度の位相差がある。

このスイッチトキャパシタ回路１１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したスイッチＳＷ１，ＳＷ２、及び固定キャパシタＣで構成されている。そして、クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ１がＯＮしスイッチＳＷ２がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ１がＯＦＦしスイッチＳＷ２がＯＮすることで、端子１１ａと１１ｂの間には、Ｒ＝１／（ｆ・Ｃ）で表される等価抵抗Ｒが実現される。ｆはクロック信号φ１、φ１Ｂ、φ２、φ２Ｂの周波数である。この結果、スイッチトキャパシタ回路ＳＣ１～ＳＣ３は同一の固定の等価抵抗Ｒとして働く。

図２の（ｂ）にスイッチトキャパシタ回路ＳＣｘとして使用されるスイッチトキャパシタ回路１２を示す。このスイッチトキャパシタ回路１２は端子１２ｂがノードＮ２に接続され、端子１２ａが低電位電源端子２に接続される。このスイッチトキャパシタ回路１２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したスイッチＳＷ３，ＳＷ４、及び可変キャパシタＣｘで構成されている。そして、クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ３がＯＮしスイッチＳＷ４がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ３がＯＦＦしスイッチＳＷ４がＯＮすることで、端子１２ａと１２ｂの間には、Ｒｘ＝１／（ｆ・Ｃｘ）で表される等価抵抗Ｒｘが実現される。周波数ｆは固定であるので、可変キャパシタＣｘが対象物に作用する物理量の変化によって容量を変化することにより、この等価抵抗Ｒｘが変化する。

本実施例の検出回路では、ノードＮ１の電圧がスイッチトキャパシタ回路ＳＣ１，ＳＣ３によって分圧されるので固定電圧になるのに対して、ノードＮ２の電圧がスイッチトキャパシタ回路ＳＣ２、ＳＣｘによって分圧されるので、スイッチトキャパシタ回路ＳＣｘの可変キャパシタＣｘの容量変化に応じてノードＮ２の電圧が変化し、それらノードＮ１，Ｎ２の電圧差分が完全差動増幅器２０によって増幅される。よって、完全差動増幅器２０の非反転出力端子３と反転出力端子４の間には、可変キャパシタＣｘの容量変化に応じて変化するノードＮ１，Ｎ２間の差電圧が増幅されて直流電圧として現れる。

このとき、例えば、対象物に作用する物理量の変化がゼロのときにスイッチトキャパシタ回路ＳＣｘの可変キャパシタＣｘが示す容量値が、スイッチトキャパシタ回路ＳＣ１～ＳＣ３のキャパシタＣと同じになるように予め設定しておけば、対象物に作用する物理量に変化が生じると、完全差動増幅器２０の非反転出力端子３と反転出力端子４の間に生じる差電圧がゼロを中心として、正方向又は負方向に変化するので、対象物に作用する物理量の変化量とともに変化した方向も検出することができる。

また、このとき、スイッチトキャパシタ回路ＳＣ１～ＳＣ３，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２ＢがノイズとしてノードＮ１，Ｎ２に現れても、そのノードＮ１，Ｎ２におけるノイズの同相成分は完全差動増幅器２０によってキャンセルされる。帰還抵抗Ｒ１１，Ｒ１２や帰還キャパシタＣ１１，Ｃ１２を経由して非反転出力端子３と反転出力端子４の間に現れる同様のノイズの同相成分も完全差動増幅器２０によってキャンセルされる。さらに、スイッチトキャパシタ回路ＳＣ１～ＳＣ３，ＳＣｘを構成するスイッチＳＷ１～ＳＷ４やキャパシタＣ，Ｃｘを半導体集積回路内に一体形成することで、それら素子の温度特性を同じにできるので温度特性を補償でき、素子バラツキの影響も低減することができる。

本実施例によれば、交流電源が不要である。また、ノードＮ１，Ｎ２の差電圧を検出するので、電源電圧ＶＤＤ，ＶＳＳの揺れによる大きな影響は受けない。また、スイッチトキャパシタ回路ＳＣ１～ＳＣ３，ＳＣｘのスイッチとして使用するトランジスタはＯＮ／ＯＦＦ動作となるのでそのトランジスタを特別に線形領域で動作させる必要はない。さらに、スイッチトキャパシタ回路ＳＣ１～ＳＣ３，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２Ｂによるノイズが低減され、外部入力する同相ノイズも同様に低減されるので検出感度を向上させることができる。さらに、可変キャパシタＣｘの容量変化による出力電ＶＯＵＴ＋～ＶＯＵＴ－の差分を電源電圧ＶＤＤ～ＶＳＳの全範囲にわたって線形的に変化させて出力させることができる。

なお、完全差動増幅器２０の帰還抵抗Ｒ１１，Ｒ１２を可変抵抗に置き換えることで、全差動増幅器２０の利得を高くして検出感度を高くすることができる。また、本実施例では抵抗ブリッジ回路１０の４つの抵抗を構成する４個のスイッチトキャパシタ回路の内の１つのスイッチトキャパシタ回路のキャパシタを可変キャパシタとしたが、２個以上のスイッチトキャパシタ回路のキャパシタを可変キャパシタとすることもできる。

＜第２実施例＞
図３に本発明の第２実施例の検出回路を示す。本実施例では、図１におけるスイッチトキャパシタ回路ＳＣ１，ＳＣ２を同一抵抗値の固定抵抗Ｒ１，Ｒ２に置き換えている。この実施例でも、第１実施例と同様にスイッチトキャパシタ回路ＳＣｘ内の可変キャパシタＣｘの容量変化を電圧変化として出力させることができる。また、スイッチトキャパシタ回路ＳＣ３，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２Ｂによるノイズの同相成分もキャンセルすることができる。

＜第３実施例＞
図４に本発明の第３実施例の検出回路を示す。本実施例では、図１におけるスイッチトキャパシタ回路ＳＣ２，ＳＣ３を同一抵抗値の固定抵抗Ｒ２，Ｒ３に置き換えている。この実施例でも、第１実施例と同様にスイッチトキャパシタ回路ＳＣｘ内の可変キャパシタＣｘの容量変化を電圧変化として出力させることができる。また、スイッチトキャパシタ回路ＳＣ１，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２Ｂによるノイズの同相成分もキャンセルすることができる。

＜第４実施例＞
図５に本発明の第４実施例の検出回路を示す。本実施例では、図１におけるスイッチトキャパシタ回路ＳＣ１，ＳＣ２を同一電流値の定電流源Ｉ１，Ｉ２に置き換えている。この実施例でも、第１実施例と同様にスイッチトキャパシタ回路ＳＣｘ内の可変キャパシタＣｘの容量変化を電圧変化として出力させることができる。また、スイッチトキャパシタ回路ＳＣ３，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２Ｂによるノイズの同相成分もキャンセルすることができる。

＜第５実施例＞
図５に本発明の第５実施例の検出回路を示す。本実施例では、図１におけるスイッチトキャパシタ回路ＳＣ２，ＳＣ３を同一電流値の定電流源Ｉ２，Ｉ３に置き換えている。この実施例でも、第１実施例と同様にスイッチトキャパシタ回路ＳＣｘ内の可変キャパシタＣｘの容量変化を電圧変化として出力させることができる。また、スイッチトキャパシタ回路ＳＣ１，ＳＣｘを駆動するクロック信号φ１、φ１Ｂ、φ２、φ２Ｂによるノイズの同相成分もキャンセルすることができる。

＜スイッチトキャパシタ回路の別例１＞
図１で説明したスイッチトキャパシタ回路ＳＣ１～ＳＣ３としては、図２（ａ）で説明したスイッチトキャパシタ回路１１の他に、図７（ａ）に示すスイッチトキャパシタ回路１１Ａを使用することもできる。このスイッチトキャパシタ回路１１Ａは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したスイッチＳＷ１１～ＳＷ１４と固定キャパシタＣで構成される。クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ１１、ＳＷ１４がＯＮしスイッチＳＷ１２、ＳＷ１３がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ１１、ＳＷ１４がＯＦＦしスイッチＳＷ１２、ＳＷ１３がＯＮする。これにより、スイッチトキャパシタ回路１１Ａをクロール動作させて、等価抵抗Ｒを実現することができる。

また、スイッチトキャパシタ回路ＳＣｘとしては、図７（ｂ）に示す別のスイッチトキャパシタ回路１２Ａを使用することもできる。このスイッチトキャパシタ回路１２Ａは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したスイッチＳＷ１５～ＳＷ１８と可変キャパシタＣｘで構成される。クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ１５、ＳＷ１８がＯＮしスイッチＳＷ１６、ＳＷ１７がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ１５、ＳＷ１８がＯＦＦしスイッチＳＷ１６、ＳＷ１７がＯＮする。これにより、スイッチトキャパシタ回路１２Ａをクロール動作させて、等価抵抗Ｒｘを実現することができる。

＜スイッチトキャパシタ回路の別例２＞
図８（ａ），（ｂ）は図７（ａ），（ｂ）と同じ構成のスイッチトキャパシタ回路１１Ｂ，１２Ｂを示し、クロック信号φ１、φ１Ｂ、φ２、φ２Ｂの接続を変更して、バタフライ動作で等価抵抗Ｒ、Ｒｘを実現できるようにしたものである。図８（ａ）のスイッチトキャパシタ回路１１Ｂでは、クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ１１、ＳＷ１２がＯＮしスイッチＳＷ１３、ＳＷ１４がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ１１、ＳＷ１２がＯＦＦしスイッチＳＷ１３、ＳＷ１４がＯＮする。これによりバタフライ動作が行われ、等価抵抗Ｒを実現できる。

また、図８（ｂ）のスイッチトキャパシタ回路１２Ｂでは、クロック信号φ１＝“Ｈ”、φ１Ｂ＝“Ｌ”、φ２=“Ｌ”、φ２Ｂ＝“Ｈ”のときにスイッチＳＷ１５、ＳＷ１６がＯＮしスイッチＳＷ１７、ＳＷ１８がＯＦＦし、クロック信号φ１＝“Ｌ”、φ１Ｂ＝“Ｈ”、φ２=“Ｈ”、φ２Ｂ＝“Ｌ”のときにスイッチＳＷ１５、ＳＷ１６がＯＦＦしスイッチＳＷ１７、ＳＷ１８がＯＮする。これによりバタフライ動作が行われ、等価抵抗Ｒｘを実現できる。

＜スイッチトキャパシタ回路の別例３＞
スイッチトキャパシタ回路１１，１２，１１Ａ，１２Ａ，１１Ｂ，１２ＢのスイッチＳＷ１～ＳＷ４，ＳＷ１１～ＳＷ１８としては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを使用したもののほかに、ＰＭＯＳトランジスタ単独で構成したスイッチ、あるいはＮＭＯＳトランジスタ単独で構成したスイッチを使用することもできる。

１：高電位電源端子、２：低電位電源端子、３：非反転出力端子、４：反転出力端子
１０：抵抗ブリッジ回路、１１，１２，１１Ａ，１２Ａ、１１Ｂ，１２Ｂ：スイッチトキャパシタ回路
２０：完全差動増幅器、２１：反転入力端子、２２：非反転入力端子
ＳＣ１～ＳＣ３，ＳＣｘ：スイッチトキャパシタ回路
Ｉ１～Ｉ３：定電流源

Claims

第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、
前記第１乃至第４抵抗をスイッチにトランジスタを使用した第１乃至第４スイッチトキャパシタ回路で個別に構成して、前記第１乃至第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする検出回路。
第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、
前記第１乃至第４抵抗のうちの少なくとも前記第３抵抗をスイッチにトランジスタを使用した第３スイッチトキャパシタ回路で構成するとともに前記第４抵抗をスイッチにトランジスタを使用した第４スイッチトキャパシタ回路で構成して、前記第３及び第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする検出回路。
第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、
前記第１乃至第４抵抗のうちの少なくとも前記第１抵抗をスイッチにトランジスタを使用した第１スイッチトキャパシタ回路で構成するとともに前記第４抵抗をスイッチにトランジスタを使用した第４スイッチトキャパシタ回路で構成して、前記第１及び第４スイッチトキャパシタ回路のうちの少なくとも１つのスイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記トランジスタを使用したスイッチをそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した複数のスイッチで構成したことを特徴とする検出回路。
請求項２に記載の検出回路において、
前記第１及び第２抵抗を同一電流の定電流源に置き換えたことを特徴とする検出回路。
請求項３に記載の検出回路において、
前記第２及び第３抵抗を同一電流の定電流源に置き換えたことを特徴とする検出回路。
請求項１乃至５のうちのいずれか１項に記載の検出回路において、
前記複数のスイッチを半導体集積回路に一体形成したことを特徴とする検出回路。
請求項１乃至６のうちのいずれか１項に記載の検出回路において、
前記反転入力端子と前記完全差動増幅器の非反転出力端子の間に第１帰還抵抗を接続し、前記非反転入力端子と前記完全差動増幅器の反転出力端子の間に第２帰還抵抗を接続したことを特徴とする検出回路。
第１直流電源端子と第１ノードの間に接続される第１抵抗、前記第１直流電源端子と第２ノードの間に接続される第２抵抗、前記第１ノードと第２直流電源端子の間に接続される第３抵抗、及び前記第２ノードと前記第２直流電源端子の間に接続される第４抵抗を有する抵抗ブリッジ回路と、該抵抗ブリッジ回路の前記第１ノードに反転入力端子が接続され前記第２ノードに非反転入力端子が接続される完全差動増幅器とを備え、
前記第１乃至第４抵抗、前記第１乃至第４抵抗のうちの少なくとも前記第３及び第４抵抗、又は前記第１乃至第４抵抗のうちの少なくとも前記第１及び第４抵抗を、スイッチにトランジスタを使用したスイッチトキャパシタ回路でそれぞれ構成し、少なくとも１つの前記スイッチトキャパシタ回路のキャパシタを対象物に作用する物理量の変化により容量が変化する可変キャパシタとし、前記反転入力端子と前記完全差動増幅器の非反転出力端子の間に第１帰還抵抗を接続し、前記非反転入力端子と前記完全差動増幅器の反転出力端子の間に第２帰還抵抗を接続したことを特徴とする検出回路。