JP7046692B2 - Semiconductor device - Google Patents

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Description

本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。 One aspect of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Alternatively, one aspect of the invention relates to semiconductor wafers, modules, and electronic devices.

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。 In the present specification and the like, the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. A semiconductor circuit, an arithmetic unit, and a storage device, including a semiconductor element such as a transistor, are one aspect of a semiconductor device. Display devices (liquid crystal display devices, light emission display devices, etc.), projection devices, lighting devices, electro-optic devices, power storage devices, storage devices, semiconductor circuits, image pickup devices, electronic devices, etc. may be said to have semiconductor devices. ..

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。 It should be noted that one aspect of the present invention is not limited to the above technical fields. One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Alternatively, one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).

トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、In-Ga-Zn酸化物(以下、IGZOとも呼ぶ。)に関する研究が盛んに行われている。 Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials. As the oxide semiconductor, for example, not only oxides of single-unit metals such as indium oxide and zinc oxide, but also oxides of multi-element metals are known. Among the oxides of multidimensional metals, research on In-Ga-Zn oxide (hereinafter, also referred to as IGZO) is being actively conducted.

IGZOに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、CAAC(c-axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出された(非特許文献1乃至非特許文献3参照。)。非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、CAAC構造およびnc構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献4および非特許文献5に示されている。 Studies on IGZO have found CAAC (c-axis aligned crystalline) structures and nc (nanocrystalline) structures that are neither single crystals nor amorphous in oxide semiconductors (see Non-Patent Documents 1 to 3). .). Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, it is shown in Non-Patent Documents 4 and 5 that even oxide semiconductors having a lower crystallinity than the CAAC structure and the nc structure have minute crystals.

さらに、IGZOを活性層として用いたトランジスタは極めて低いオフ電流を持ち(非特許文献6参照。)、その特性を利用したLSIおよびディスプレイが報告されている(非特許文献7および非特許文献8参照。)。 Further, a transistor using IGZO as an active layer has an extremely low off-current (see Non-Patent Document 6), and LSIs and displays utilizing the characteristics have been reported (see Non-Patent Documents 7 and 8). .).

S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186S. Yamazaki et al. , "SID Symposium Digital Papers", 2012, volume 43, issu 1, p. 183-186 S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10S. Yamazaki et al. , "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p. 04ED18-1-04ED18-10 S. Ito et al., “The Proceedings of AM-FPD’13 Digest of Technical Papers”, 2013, p.151-154S. Ito et al. , "The Proceedings of AM-FPD'13 Digital of Technical Papers", 2013, p. 151-154 S. Yamazaki et al., “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022S. Yamazaki et al. , “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issu 9, p. Q3012-Q3022 S. Yamazaki, “ECS Transactions”,2014, volume 64, issue 10, p.155-164S. Yamazaki, “ECS Transitions”, 2014, volume 64, issu 10, p. 155-164 K. Kato et al., “Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7K. Kato et al. , “Japane Journal of Applied Physics”, 2012, volume 51, p. 021201-1-021201-7 S. Matsuda et al., “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217S. Matsuda et al. , “2015 Symposium on VLSI Technology Digital Papers”, 2015, p. T216-T217 S. Amano et al., “SID Symposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629S. Amano et al. , "SID Symposium Digital Papers", 2010, volume 41, issu 1, p. 626-629

本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。 One aspect of the present invention is to provide a semiconductor device having a large on-current. Alternatively, one aspect of the present invention is to provide a semiconductor device having high frequency characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device having good reliability. Alternatively, one aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention is to provide a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention is to provide a highly productive semiconductor device.

本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。 One of the problems of one aspect of the present invention is to provide a semiconductor device capable of retaining data for a long period of time. One aspect of the present invention is to provide a semiconductor device having a high information writing speed. One aspect of the present invention is to provide a semiconductor device having a high degree of freedom in design. One aspect of the present invention is to provide a semiconductor device capable of suppressing power consumption. One aspect of the present invention is to provide a novel semiconductor device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 The description of these issues does not preclude the existence of other issues. It should be noted that one aspect of the present invention does not need to solve all of these problems. Issues other than these are self-evident from the description of the description, drawings, claims, etc., and it is possible to extract problems other than these from the description of the specification, drawings, claims, etc. Is.

本発明の一態様は、第1の絶縁体と、第1の絶縁体上の第1の酸化物と、第1の酸化物上の第2の酸化物と、第2の酸化物上の第3の酸化物および第4の酸化物と、第2の酸化物上の第5の酸化物と、第5の酸化物上の第2の絶縁体と、第2の絶縁体上に位置し、第2の酸化物と重なる導電体と、を有し、第2の酸化物は、第1の領域、第2の領域、および第1の領域と第2の間に位置する第3の領域を有し、第1の領域、および第2の領域は、それぞれ第3の領域よりも抵抗が低い領域を有し、第3の酸化物は、第1の領域と重畳し、かつ第3の領域と重畳する領域を有し、第4の酸化物は、第2の領域と重畳し、かつ第3の領域と重畳する領域を有する半導体装置である。 One aspect of the present invention is a first insulator, a first oxide on a first insulator, a second oxide on a first oxide, and a second oxide on a second oxide. Located on the second oxide, the third oxide and the fourth oxide, the fifth oxide on the second oxide, the second insulator on the fifth oxide, and so on. It has a conductor that overlaps the second oxide, and the second oxide comprises a first region, a second region, and a third region located between the first region and the second. The first region and the second region each have a region having a lower resistance than the third region, and the third oxide overlaps with the first region and has a third region. The fourth oxide is a semiconductor device having a region that overlaps with the second region and has a region that overlaps with the third region.

上記において、第3の酸化物は、第1の領域と重畳する領域において、第3の領域と重畳する領域よりも抵抗が低く、第4の酸化物は、第2の領域と重畳する領域において、第3の領域と重畳する領域よりも抵抗が低いことが好ましい。 In the above, the third oxide has a lower resistance in the region overlapping with the first region than the region overlapping with the third region, and the fourth oxide is in the region overlapping with the second region. , It is preferable that the resistance is lower than that of the region overlapping with the third region.

第1の絶縁体と、第1の絶縁体上の第1の酸化物と、第1の酸化物上の第2の酸化物と、第2の酸化物上の第3の酸化物および第4の酸化物と、第2の酸化物上の第5の酸化物と、第5の酸化物上の第2の絶縁体と、第2の絶縁体上に位置し、第2の酸化物と重なる導電体と、を有し、第2の酸化物は、第1の領域、第2の領域、および第1の領域と第2の間に位置する第3の領域を有し、第1の領域、および第2の領域は、それぞれ第3の領域よりも結晶性が低い領域を有し、第3の酸化物は、第1の領域と重畳し、かつ第3の領域と重畳する領域を有し、第4の酸化物は、第2の領域と重畳し、かつ第3の領域と重畳する領域を有する半導体装置である。 A first insulator, a first oxide on a first insulator, a second oxide on a first oxide, a third oxide on a second oxide, and a fourth Oxide, a fifth oxide on a second oxide, a second insulator on a fifth oxide, located on a second insulator and overlaps with a second oxide. With a conductor, the second oxide has a first region, a second region, and a third region located between the first region and the second, the first region. , And the second region each have a region with lower crystallinity than the third region, and the third oxide has a region that overlaps with the first region and overlaps with the third region. The fourth oxide is a semiconductor device having a region that overlaps with the second region and also overlaps with the third region.

上記において、第3の酸化物は、第1の領域と重畳する領域において、第3の領域と重畳する領域よりも結晶性が低く、第4の酸化物は、第2の領域と重畳する領域において、第3の領域と重畳する領域よりも結晶性が低いことが好ましい。 In the above, the third oxide has lower crystallinity in the region superimposing on the first region than the region superimposing on the third region, and the fourth oxide is the region superimposing on the second region. It is preferable that the crystallinity is lower than that of the region superimposing on the third region.

上記において、第3の酸化物および第4の酸化物は、それぞれ亜鉛を含むことが好ましい。 In the above, it is preferable that the third oxide and the fourth oxide each contain zinc.

上記において、導電体は、第3の酸化物および第4の酸化物と重畳する領域を有することを特徴とすることが好ましい。 In the above, it is preferable that the conductor has a region overlapping with the third oxide and the fourth oxide.

上記において、第2の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有することが好ましい。 In the above, the second oxide preferably contains In, the element M (M is Al, Ga, Y, or Sn), and Zn.

上記において、第1の領域、および第2の領域は、リン、およびホウ素の一方を含むことが好ましい。 In the above, the first region and the second region preferably contain one of phosphorus and boron.

本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。 According to one aspect of the present invention, it is possible to provide a semiconductor device having a large on-current. Alternatively, one aspect of the present invention can provide a semiconductor device having high frequency characteristics. Alternatively, one aspect of the present invention can provide a semiconductor device with good reliability. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention can provide a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention can provide a highly productive semiconductor device.

または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 Alternatively, it is possible to provide a semiconductor device capable of retaining data for a long period of time. Alternatively, it is possible to provide a semiconductor device having a high data writing speed. Alternatively, it is possible to provide a semiconductor device having a high degree of freedom in design. Alternatively, it is possible to provide a semiconductor device capable of suppressing power consumption. Alternatively, a new semiconductor device can be provided.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 The description of these effects does not preclude the existence of other effects. It should be noted that one aspect of the present invention does not have to have all of these effects. It should be noted that the effects other than these are self-evident from the description of the description, drawings, claims, etc., and it is possible to extract the effects other than these from the description of the description, drawings, claims, etc. Is.

本発明の一態様に係る半導体装置の上面図および断面図。Top view and sectional view of the semiconductor device according to one aspect of the present invention. 本発明の一態様に係る半導体装置の上面図および断面図。Top view and sectional view of the semiconductor device according to one aspect of the present invention. 本発明の一態様に係る半導体装置の断面図。Sectional drawing of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の断面図。Sectional drawing of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。Top view and sectional view showing the manufacturing method of the semiconductor device which concerns on one aspect of this invention. 酸化物半導体のエネルギーバンド構造を説明する図。The figure explaining the energy band structure of an oxide semiconductor. 本発明の一態様に係る記憶装置の構成を示す断面図。The cross-sectional view which shows the structure of the storage device which concerns on one aspect of this invention. 本発明の一態様に係る記憶装置の構成を示す断面図。The cross-sectional view which shows the structure of the storage device which concerns on one aspect of this invention. 本発明の一態様に係る記憶装置の構成例を示すブロック図。The block diagram which shows the structural example of the storage device which concerns on one aspect of this invention. 本発明の一態様に係る記憶装置の構成例を示す回路図。The circuit diagram which shows the structural example of the storage device which concerns on one aspect of this invention. 本発明の一態様に係る半導体装置の模式図。The schematic diagram of the semiconductor device which concerns on one aspect of this invention. 本発明の一態様に係る記憶装置の模式図。The schematic diagram of the storage device which concerns on one aspect of this invention. 本発明の一態様の半導体装置に用いることができる製品イメージを説明する図。The figure explaining the product image which can be used for the semiconductor device of one aspect of this invention. 本発明の一態様に係る電子機器を示す図。The figure which shows the electronic device which concerns on one aspect of this invention.

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, it is easily understood by those skilled in the art that embodiments can be implemented in many different embodiments and that the embodiments and details can be varied in various ways without departing from the spirit and scope thereof. To. Therefore, the present invention is not construed as being limited to the description of the following embodiments.

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 Also, in the drawings, the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale. The drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, layers, resist masks, and the like may be unintentionally reduced due to processing such as etching, but they may be omitted for ease of understanding. Further, in the drawings, the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted. Further, when referring to the same function, the hatch pattern may be the same and no particular reference numeral may be added.

また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 Further, in order to facilitate understanding of the invention, in particular, in a top view (also referred to as a “plan view”) or a perspective view, the description of some components may be omitted. In addition, some hidden lines may be omitted.

また、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 Further, in the present specification and the like, the ordinal numbers attached as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, the "first" can be appropriately replaced with the "second" or "third" for explanation. In addition, the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 Further, in the present specification and the like, words and phrases indicating arrangements such as "above" and "below" are used for convenience in order to explain the positional relationship between the configurations with reference to the drawings. Further, the positional relationship between the configurations changes appropriately depending on the direction in which each configuration is depicted. Therefore, it is not limited to the words and phrases explained in the specification, and can be appropriately paraphrased according to the situation.

例えば、本明細書等において、XとYとが直接的に接続されている場合と、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in the present specification and the like, when it is explicitly stated that X and Y are directly connected and that X and Y are connected, X and Y are electric. It is assumed that the case where X and Y are functionally connected and the case where X and Y are functionally connected are disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and other than the connection relationship shown in the figure or text, it is assumed that the connection relationship is also described in the figure or text.

ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。 Here, it is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 Further, the functions of the source and the drain may be switched when transistors having different polarities are adopted or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.

なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。 In the present specification and the like, depending on the structure of the transistor, the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor. (Hereinafter, also referred to as "apparent channel width") and may be different. For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible. For example, in a transistor that is fine and has a gate electrode covering the side surface of the semiconductor, the ratio of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.

このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 In such a case, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, if the shape of the semiconductor is not known accurately, it is difficult to accurately measure the effective channel width.

本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。 As used herein, the term channel width may refer to an apparent channel width. Alternatively, in the present specification, the term "channel width" may refer to an effective channel width. The values of the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。 The semiconductor impurities are, for example, other than the main components constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% can be said to be an impurity. The inclusion of impurities may result in, for example, an increase in DOS (Density of States) of the semiconductor, a decrease in crystallinity, and the like. When the semiconductor is an oxide semiconductor, the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and oxide semiconductors. There are transition metals other than the main components of the above, such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. In the case of oxide semiconductors, water may also function as an impurity. Further, in the case of an oxide semiconductor, oxygen deficiency may be formed, for example, by mixing impurities. When the semiconductor is silicon, the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements excluding oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements and the like.

なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。 In the present specification and the like, silicon oxide is composed of silicon oxide having a higher oxygen content than nitrogen. Further, silicon nitride oxide has a higher nitrogen content than oxygen in its composition.

また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。 Further, in the present specification and the like, the term "insulator" can be paraphrased as an insulating film or an insulating layer. Further, the term "conductor" can be paraphrased as a conductive film or a conductive layer. Further, the term "semiconductor" can be paraphrased as a semiconductor film or a semiconductor layer.

また、本明細書等において、「平行」とは、二つの直線が-10度以上10度以下の角度で配置されている状態をいう。したがって、-5度以上5度以下の場合も含まれる。また、「略平行」とは、二つの直線が-30度以上30度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80度以上100度以下の角度で配置されている状態をいう。したがって、85度以上95度以下の場合も含まれる。また、「略垂直」とは、二つの直線が60度以上120度以下の角度で配置されている状態をいう。 Further, in the present specification and the like, "parallel" means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of -5 degrees or more and 5 degrees or less is also included. Further, "substantially parallel" means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less. Further, "vertical" means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included. Further, "substantially vertical" means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.

なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。 In the present specification, the barrier membrane is a membrane having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen, and when the barrier membrane has conductivity, it is referred to as a conductive barrier membrane. I may call it.

本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む。)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう。)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETあるいはOSトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。 In the present specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS FET or an OS transistor, it can be rephrased as a transistor having an oxide or an oxide semiconductor.

また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりの電流が、室温において1×10-20A以下、85℃において1×10-18A以下、または125℃において1×10-16A以下であることをいう。 Further, in the present specification and the like, normally off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the current per 1 μm of the channel width flowing through the transistor is 1 × 10 -20 at room temperature. A or less, 1 × 10 -18 A or less at 85 ° C, or 1 × 10 -16 A or less at 125 ° C.

(実施の形態1)
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
(Embodiment 1)
Hereinafter, an example of a semiconductor device having the transistor 200 according to one aspect of the present invention will be described.

<半導体装置の構成例>
図1(A)、図1(B)、および図1(C)は、本発明の一態様に係るトランジスタ200、およびトランジスタ200周辺の上面図および断面図である。
<Semiconductor device configuration example>
1 (A), 1 (B), and 1 (C) are a top view and a cross-sectional view of the transistor 200 according to one aspect of the present invention and the periphery of the transistor 200.

図1(A)は、トランジスタ200を有する半導体装置の上面図である。また、図1(B)、および図1(C)は、当該半導体装置の断面図である。ここで、図1(B)は、図1(A)にA1-A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図1(C)は、図1(A)にA3-A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 1A is a top view of a semiconductor device having a transistor 200. Further, FIGS. 1B and 1C are cross-sectional views of the semiconductor device. Here, FIG. 1B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel length direction. Further, FIG. 1C is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel width direction. In the top view of FIG. 1 (A), some elements are omitted for the sake of clarity of the figure.

本発明の一態様の半導体装置は、基板(図示せず。)上の絶縁体214と、絶縁体214上のトランジスタ200と、トランジスタ200上の絶縁体280と、絶縁体280上の絶縁体282と、絶縁体282上の絶縁体274と、絶縁体274上の絶縁体281と、を有する。ここで、トランジスタ200のゲートとして機能する導電体260、ゲート絶縁膜として機能する絶縁体250、酸化物230c、および絶縁体266は、絶縁体280に形成された開口に埋め込まれるように設けられる。絶縁体214、絶縁体216、絶縁体280、絶縁体282、絶縁体274、および絶縁体281は層間膜として機能する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240(導電体240a、および導電体240b)とを有する。なお、プラグとして機能する導電体240の側面に接して絶縁体241(絶縁体241a、および絶縁体241b)が設けられる。また、絶縁体281上、および導電体240上には、導電体240と電気的に接続し、配線として機能する導電体246(導電体246a、および導電体246b)が設けられる。 The semiconductor device of one aspect of the present invention includes an insulator 214 on a substrate (not shown), a transistor 200 on the insulator 214, an insulator 280 on the transistor 200, and an insulator 282 on the insulator 280. And an insulator 274 on the insulator 282 and an insulator 281 on the insulator 274. Here, the conductor 260 that functions as the gate of the transistor 200, the insulator 250 that functions as the gate insulating film, the oxide 230c, and the insulator 266 are provided so as to be embedded in the openings formed in the insulator 280. The insulator 214, the insulator 216, the insulator 280, the insulator 282, the insulator 274, and the insulator 281 function as an interlayer film. Further, it has a conductor 240 (conductor 240a and conductor 240b) that is electrically connected to the transistor 200 and functions as a plug. An insulator 241 (insulator 241a and insulator 241b) is provided in contact with the side surface of the conductor 240 that functions as a plug. Further, on the insulator 281 and on the conductor 240, a conductor 246 (conductor 246a and conductor 246b) that electrically connects to the conductor 240 and functions as wiring is provided.

また、絶縁体272、絶縁体270、絶縁体280、絶縁体282、絶縁体274、および絶縁体281の開口の内壁に接して絶縁体241aが設けられ、その側面に接して導電体240aの第1の導電体が設けられ、さらに内側に導電体240aの第2の導電体が設けられている。また、絶縁体272、絶縁体270、絶縁体280、絶縁体282、絶縁体274、および絶縁体281の開口の内壁に接して絶縁体241bが設けられ、その側面に接して導電体240bの第1の導電体が設けられ、さらに内側に導電体240bの第2の導電体が設けられている。ここで、導電体240の上面の高さと、絶縁体281の上面の高さは同程度にできる。なお、トランジスタ200では、導電体240の第1の導電体および導電体240の第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体240を単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。 Further, the insulator 241a is provided in contact with the inner wall of the opening of the insulator 272, the insulator 270, the insulator 280, the insulator 282, the insulator 274, and the insulator 281, and is in contact with the side surface of the insulator 240a. The conductor 1 is provided, and the second conductor of the conductor 240a is further provided inside. Further, the insulator 241b is provided in contact with the inner wall of the opening of the insulator 272, the insulator 270, the insulator 280, the insulator 282, the insulator 274, and the insulator 281, and is in contact with the side surface of the insulator 240b. The conductor 1 is provided, and the second conductor of the conductor 240b is further provided inside. Here, the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 281 can be made equal to each other. In the transistor 200, the configuration in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are laminated is shown, but the present invention is not limited to this. For example, the conductor 240 may be provided as a single layer or a laminated structure having three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.

[トランジスタ200]
図1に示すように、トランジスタ200は、絶縁体214上の絶縁体216と、絶縁体216に埋め込まれるように配置された導電体205(導電体205a、および導電体205b)と、絶縁体216上、および導電体205上の絶縁体222と、絶縁体222上の絶縁体224と、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物243aおよび酸化物243bと、酸化物230b上の酸化物230cと、酸化物230c上の絶縁体250と、絶縁体250上に位置し、酸化物230cと重なる導電体260(導電体260a、および導電体260b)と、絶縁体224の上面の一部、酸化物230aの側面、酸化物230bの側面、酸化物243aの側面、酸化物243aの上面、酸化物243bの側面、および酸化物243bの上面と接する絶縁体272と、絶縁体272上の絶縁体270と、を有する。ここで、酸化物230cは、酸化物243aの側面、および酸化物243bの側面とそれぞれ接し、かつ絶縁体266を介して、酸化物243a上、酸化物243b上、絶縁体272の側面、および絶縁体270の側面に設けられる。また、酸化物230cは、絶縁体266、および絶縁体270を介して、絶縁体280の側面に設けられる。絶縁体250は、酸化物230cの内側に設けられ、導電体260は、絶縁体250の内側に設けられる。導電体260は、導電体260aおよび導電体260bを有し、導電体260bの底面および側面を包むように導電体260aが配置される。ここで、図1(B)に示すように、導電体260の上面は、絶縁体250の上面および酸化物230cの上面と略一致して配置される。また、絶縁体282は、導電体260、酸化物230c、絶縁体250、および絶縁体280のそれぞれの上面と接する。
[Transistor 200]
As shown in FIG. 1, the transistor 200 includes an insulator 216 on an insulator 214, a conductor 205 (conductor 205a and a conductor 205b) arranged so as to be embedded in the insulator 216, and an insulator 216. Above, the insulator 222 on the conductor 205, the insulator 224 on the insulator 222, the oxide 230a on the insulator 224, the oxide 230b on the oxide 230a, and the oxide on the oxide 230b. 243a and oxide 243b, oxide 230c on oxide 230b, insulator 250 on oxide 230c, and conductor 260 located on insulator 250 and overlapping with oxide 230c (conductor 260a and conductivity). Body 260b) and a part of the upper surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, the side surface of the oxide 243a, the upper surface of the oxide 243a, the side surface of the oxide 243b, and the upper surface of the oxide 243b. It has an insulator 272 in contact with the insulator 272 and an insulator 270 on the insulator 272. Here, the oxide 230c is in contact with the side surface of the oxide 243a and the side surface of the oxide 243b, respectively, and via the insulator 266, the oxide 230c is on the oxide 243a, on the oxide 243b, on the side surface of the insulator 272, and is insulated. It is provided on the side surface of the body 270. Further, the oxide 230c is provided on the side surface of the insulator 280 via the insulator 266 and the insulator 270. The insulator 250 is provided inside the oxide 230c, and the conductor 260 is provided inside the insulator 250. The conductor 260 has a conductor 260a and a conductor 260b, and the conductor 260a is arranged so as to wrap the bottom surface and the side surface of the conductor 260b. Here, as shown in FIG. 1 (B), the upper surface of the conductor 260 is arranged substantially in agreement with the upper surface of the insulator 250 and the upper surface of the oxide 230c. Further, the insulator 282 is in contact with the upper surfaces of the conductor 260, the oxide 230c, the insulator 250, and the insulator 280, respectively.

ここで、酸化物230b、酸化物243a、および酸化物243bの一部には、低抵抗領域である領域253a、および領域253bが設けられ、一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物243a、および酸化物243bは、絶縁体272と重畳しない領域を有する。すなわち、酸化物243a、および酸化物243bは、絶縁体280に設けられた開口部にせり出す部分を有するように設けられる。 Here, a part of the oxide 230b, the oxide 243a, and the oxide 243b is provided with a region 253a and a region 253b which are low resistance regions, one of which functions as a source region and the other of which functions as a drain region. do. Further, the oxide 243a and the oxide 243b have a region that does not overlap with the insulator 272. That is, the oxide 243a and the oxide 243b are provided so as to have a portion protruding into the opening provided in the insulator 280.

また、絶縁体214、絶縁体222、絶縁体272、絶縁体270、絶縁体282、および絶縁体281は、水素(例えば、水素原子、水素分子など)の少なくとも一の拡散を抑制する機能を有することが好ましい。また、上記絶縁体は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有することが好ましい。例えば、上記絶縁体は、それぞれ絶縁体224よりも酸素および水素の一方または双方の透過性が低いことが好ましい。上記絶縁体は、それぞれ絶縁体250よりも酸素および水素の一方または双方の透過性が低いことが好ましい。上記絶縁体は、それぞれ絶縁体280よりも酸素および水素の一方または双方の透過性が低いことが好ましい。 Further, the insulator 214, the insulator 222, the insulator 272, the insulator 270, the insulator 282, and the insulator 281 have a function of suppressing the diffusion of at least one hydrogen (for example, a hydrogen atom, a hydrogen molecule, etc.). Is preferable. Further, it is preferable that the insulator has a function of suppressing the diffusion of at least one oxygen (for example, oxygen atom, oxygen molecule, etc.). For example, it is preferable that the insulator has lower permeability of one or both of oxygen and hydrogen than the insulator 224, respectively. It is preferable that the insulator has lower permeability of one or both of oxygen and hydrogen than the insulator 250, respectively. It is preferable that the insulator has lower permeability of one or both of oxygen and hydrogen than the insulator 280, respectively.

図1(B)に示すように、絶縁体272は、酸化物243aの上面と側面、酸化物243bの上面と側面、酸化物230aの側面、酸化物230bの側面、および絶縁体224の上面に接することが好ましい。また、絶縁体272上に絶縁体270が接して設けられていることが好ましい。これにより、絶縁体280は、絶縁体272、および絶縁体270によって、絶縁体224および酸化物230と離隔される。 As shown in FIG. 1 (B), the insulator 272 is attached to the upper surface and the side surface of the oxide 243a, the upper surface and the side surface of the oxide 243b, the side surface of the oxide 230a, the side surface of the oxide 230b, and the upper surface of the insulator 224. It is preferable to touch them. Further, it is preferable that the insulator 270 is provided in contact with the insulator 272. Thereby, the insulator 280 is separated from the insulator 224 and the oxide 230 by the insulator 272 and the insulator 270.

また、酸化物230は、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上に配置され、少なくとも一部が酸化物230bの上面に接する酸化物230cと、を有することが好ましい。 Further, the oxide 230 is arranged on the oxide 230a on the insulator 224, the oxide 230b on the oxide 230a, and the oxide 230c which is arranged on the oxide 230b and at least a part of which is in contact with the upper surface of the oxide 230b. , It is preferable to have.

なお、トランジスタ200では、チャネルが形成される領域(以下、チャネル形成領域ともいう。)と、その近傍において、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230bと酸化物230aの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ200では、導電体260を2層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体260が、単層構造であってもよいし、3層以上の積層構造であってもよい。 In the transistor 200, a configuration in which three layers of oxide 230a, oxide 230b, and oxide 230c are laminated is shown in a region where a channel is formed (hereinafter, also referred to as a channel formation region) and in the vicinity thereof. However, the present invention is not limited to this. For example, a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a laminated structure of four or more layers may be provided. Further, in the transistor 200, the conductor 260 is shown as a two-layer laminated structure, but the present invention is not limited to this. For example, the conductor 260 may have a single-layer structure or a laminated structure of three or more layers.

酸化物230b、および酸化物243(酸化物243a、および酸化物243b)は、それぞれ不純物の添加により低抵抗化した領域253(領域253a、および領域253b)を有することが好ましい。領域253は、ソース領域またはドレイン領域として機能する。また、酸化物243(酸化物243a、および酸化物243b)は導電性を有することが好ましい。酸化物243は、ソース電極またはドレイン電極、あるいは補助電極として機能する。このような構成とすることで、トランジスタ200の電気特性および信頼性を向上させることができる。尚、酸化物243は結晶構造を有していてもよい。 It is preferable that the oxide 230b and the oxide 243 (oxide 243a and oxide 243b) each have a region 253 (region 253a and region 253b) whose resistance is reduced by the addition of impurities. Region 253 functions as a source region or a drain region. Further, the oxide 243 (oxide 243a and oxide 243b) is preferably conductive. The oxide 243 functions as a source electrode, a drain electrode, or an auxiliary electrode. With such a configuration, the electrical characteristics and reliability of the transistor 200 can be improved. The oxide 243 may have a crystal structure.

酸化物243としては、亜鉛を含む酸化物を用いることができる。例えば、亜鉛酸化物、ガリウム亜鉛酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。または、インジウム酸化物、インジウム錫酸化物などを用いても良い。また、酸化物243は、金属原子と酸素原子との結合エネルギーが高い金属酸化物であることが好ましい。また、酸化物243の導電率は、酸化物230(酸化物230a、酸化物230b、および酸化物230c)のチャネル形成領域、あるいは不純物が添加されない領域における導電率より高いことが好ましい。また、酸化物243の膜厚は、1nm以上10nm以下が好ましく、より好ましくは、1nm以上5nm以下である。また、酸化物243は、結晶性を有すると好ましい。酸化物243が結晶性を有する場合、酸化物230中の酸素の放出を好適に抑制することが出来る。例えば、酸化物243としては、六方晶などの結晶構造であれば、酸化物230中の酸素の放出を抑制できる場合がある。 As the oxide 243, an oxide containing zinc can be used. For example, zinc oxide, gallium zinc oxide, indium zinc oxide, indium gallium zinc oxide and the like can be used. Alternatively, indium oxide, indium tin oxide and the like may be used. Further, the oxide 243 is preferably a metal oxide having a high binding energy between a metal atom and an oxygen atom. Further, the conductivity of the oxide 243 is preferably higher than the conductivity in the channel forming region of the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) or the region to which impurities are not added. The film thickness of the oxide 243 is preferably 1 nm or more and 10 nm or less, more preferably 1 nm or more and 5 nm or less. Further, the oxide 243 is preferably crystalline. When the oxide 243 has crystallinity, the release of oxygen in the oxide 230 can be suitably suppressed. For example, as the oxide 243, if it has a crystal structure such as a hexagonal crystal, it may be possible to suppress the release of oxygen in the oxide 230.

ここで、導電体260は、トランジスタのゲート電極として機能する。トランジスタ200は、ゲート電極として機能する導電体260が、絶縁体280などによって形成される開口を埋めるように自己整合的に形成される。導電体260をこのように形成することにより、領域253aと領域253bの間の領域に、導電体260を位置合わせすることなく確実に配置することができる。 Here, the conductor 260 functions as a gate electrode of the transistor. The transistor 200 is self-aligned so that the conductor 260 that functions as a gate electrode fills the opening formed by the insulator 280 or the like. By forming the conductor 260 in this way, it is possible to reliably arrange the conductor 260 in the region between the regions 253a and the region 253b without aligning the conductor 260.

図3は、図1(B)におけるトランジスタ200のチャネル形成領域近傍の拡大図である。図3に示すように、ソース領域、またはドレイン領域として機能する領域253a、および領域253bは、絶縁体272と重畳するように形成される。すなわち、領域253a、および領域253bの互いに向かい合う端部と、絶縁体272の互いに向かい合う側面は概略一致する。また、酸化物243a、および酸化物243bの互いに向かい合う側面が、絶縁体272の互いに向かい合う側面より内側に設けられている。このような構造とすることで、酸化物230b上において、ゲート電極として機能する導電体260と酸化物243が重畳する領域が設けられる。 FIG. 3 is an enlarged view of the vicinity of the channel formation region of the transistor 200 in FIG. 1 (B). As shown in FIG. 3, the region 253a and the region 253b that function as a source region or a drain region are formed so as to overlap with the insulator 272. That is, the facing ends of the regions 253a and 253b and the facing sides of the insulator 272 substantially coincide with each other. Further, the side surfaces of the oxide 243a and the oxide 243b facing each other are provided inside the side surfaces of the insulator 272 facing each other. With such a structure, a region on which the conductor 260 functioning as a gate electrode and the oxide 243 overlap is provided on the oxide 230b.

ここで、低抵抗領域について説明する。領域253a、および領域253bには、不純物が添加されており、低抵抗領域として機能する。酸化物230bにおいて、領域231(領域231a、および領域231b)には不純物が添加されており、領域234、および領域232(領域232a、領域232b)よりも高い導電性を有する。同様に、酸化物243において、領域231には不純物が添加されており、領域232よりも高い導電性を有する。すなわち、酸化物230bにおいて、領域231は、領域234、および領域232より低抵抗であり、酸化物243において、領域231は、領域232より低抵抗である。また、酸化物230bにおいて、領域234、および領域232は、領域231より抵抗が高いことから、高抵抗領域と呼ぶことができる。また、酸化物243において、領域232は、領域231より抵抗が高いことから、高抵抗領域と呼ぶことができる。なお、酸化物230bにおいて、領域253は、領域231の酸化物243側のみに形成されている様子を示しているが、本発明はこれに限らない。領域253は、領域231において酸化物230b全体に形成されていてもよいし、領域232の一部、あるいは全体に形成されていてもよい。また、領域253は、領域231において、酸化物230aの一部、または全体に形成されていてもよい。 Here, the low resistance region will be described. Impurities are added to the regions 253a and 253b, and they function as low resistance regions. In the oxide 230b, impurities are added to the regions 231 (regions 231a and 231b), and the oxides have higher conductivity than the regions 234 and 232 (regions 232a and 232b). Similarly, in the oxide 243, impurities are added to the region 231 and the region 232 has higher conductivity than the region 232. That is, in the oxide 230b, the region 231 has a lower resistance than the regions 234 and 232, and in the oxide 243, the region 231 has a lower resistance than the region 232. Further, in the oxide 230b, the region 234 and the region 232 can be referred to as a high resistance region because the resistance is higher than that of the region 231. Further, in the oxide 243, the region 232 has a higher resistance than the region 231 and can be referred to as a high resistance region. In the oxide 230b, the region 253 is shown to be formed only on the oxide 243 side of the region 231, but the present invention is not limited to this. The region 253 may be formed in the entire oxide 230b in the region 231, or may be formed in a part or the whole of the region 232. Further, the region 253 may be formed in a part or the whole of the oxide 230a in the region 231.

また、イオン化された原料ガスを添加することで、酸化物230b、および酸化物243に不純物を添加し、領域253を形成する場合、領域253において原子の配列に乱れ、または、結晶の配向性(例えば、c軸の配向性)に乱れが生じる場合がある。例えば、酸化物230b、および酸化物243として結晶構造を有する酸化物を用いている場合、領域253において、結晶性が低下する場合がある。すなわち、酸化物230bにおいて、領域253は、領域234、または領域232よりも結晶性が低い場合がある。また、酸化物243において、領域253は、領域232よりも結晶性が低い場合がある。また、領域253において、酸化物230b、および酸化物243は、アモルファス構造、多結晶構造、あるいは微結晶構造を有する場合がある。また、酸化物230bにおいて、領域253は、領域234、または領域232よりも結晶の配向性(例えば、c軸の配向性)に乱れが生じる場合がある。また、酸化物243において、領域253は、領域232よりも結晶の配向性(例えば、c軸の配向性)に乱れが生じる場合がある。 Further, when impurities are added to the oxide 230b and the oxide 243 to form the region 253 by adding the ionized raw material gas, the arrangement of atoms in the region 253 is disturbed or the crystal orientation (or crystal orientation (). For example, the orientation of the c-axis) may be disturbed. For example, when an oxide having a crystal structure is used as the oxide 230b and the oxide 243, the crystallinity may decrease in the region 253. That is, in the oxide 230b, the region 253 may have lower crystallinity than the region 234 or the region 232. Further, in the oxide 243, the region 253 may have a lower crystallinity than the region 232. Further, in the region 253, the oxide 230b and the oxide 243 may have an amorphous structure, a polycrystalline structure, or a microcrystal structure. Further, in the oxide 230b, the region 253 may have more disorder in the crystal orientation (for example, the orientation of the c-axis) than the region 234 or the region 232. Further, in the oxide 243, the region 253 may have more disorder in the crystal orientation (for example, the orientation of the c-axis) than the region 232.

ここで、酸化物243の導電率が十分高く、酸化物243がソース電極、またはドレイン電極として機能する場合、酸化物243aと酸化物243bの間の距離(L)がトランジスタ200のチャネル長となる。このとき、酸化物230bにおいて、領域234はチャネル形成領域として機能し、領域231a、および領域232aがソース領域およびドレイン領域の一方として機能し、領域231b、および領域232bがソース領域およびドレイン領域の他方として機能する。酸化物243aと酸化物243bの間の距離は、絶縁体280に設けられた開口の幅、および絶縁体272の開口の幅よりも短くできる。すなわち、絶縁体280に設けられる開口を大きく形成することができるため、トランジスタ200のチャネル長を短くする場合でも酸化物230c、絶縁体250、導電体260を容易に埋め込むことができる。 Here, when the conductivity of the oxide 243 is sufficiently high and the oxide 243 functions as a source electrode or a drain electrode, the distance (L) between the oxide 243a and the oxide 243b is the channel length of the transistor 200. .. At this time, in the oxide 230b, the region 234 functions as a channel forming region, the region 231a and the region 232a function as one of the source region and the drain region, and the region 231b and the region 232b are the other of the source region and the drain region. Functions as. The distance between the oxide 243a and the oxide 243b can be shorter than the width of the opening provided in the insulator 280 and the width of the opening of the insulator 272. That is, since the opening provided in the insulator 280 can be made large, the oxide 230c, the insulator 250, and the conductor 260 can be easily embedded even when the channel length of the transistor 200 is shortened.

例えば、トランジスタ200のチャネル長(L)を20nmとする場合、酸化物243の、絶縁体272と重ならない領域の幅を20nmとすることができれば、絶縁体272に形成する開口の幅を60nmとすることができる。同様に、酸化物243の、絶縁体272と重ならない領域の幅を5nmとすることができれば、絶縁体272に形成する開口の幅を30nmとすることができる。また、酸化物243の一部と、導電体260の一部を重畳させることができる。また、例えば、図3に示す絶縁体272に形成する開口の幅(L’)を60nmとした場合、チャネル長(L)の長さは、60nm未満、好ましくは30nm以下、さらに好ましくは5nm以上10nm以下とすることができる。なお、絶縁体272に形成する開口の幅(L’)は、後述するダミーゲートの幅と概略一致する。すなわち、絶縁体272に形成する開口の幅(L’)は、ダミーゲートの幅により制御することができる。 For example, when the channel length (L) of the transistor 200 is 20 nm, if the width of the region of the oxide 243 that does not overlap with the insulator 272 can be 20 nm, the width of the opening formed in the insulator 272 is 60 nm. can do. Similarly, if the width of the region of the oxide 243 that does not overlap with the insulator 272 can be 5 nm, the width of the opening formed in the insulator 272 can be 30 nm. Further, a part of the oxide 243 and a part of the conductor 260 can be superimposed. Further, for example, when the width (L') of the opening formed in the insulator 272 shown in FIG. 3 is 60 nm, the length of the channel length (L) is less than 60 nm, preferably 30 nm or less, more preferably 5 nm or more. It can be 10 nm or less. The width (L') of the opening formed in the insulator 272 substantially coincides with the width of the dummy gate described later. That is, the width (L') of the opening formed in the insulator 272 can be controlled by the width of the dummy gate.

また、酸化物243、すなわち領域232(領域232a、および領域232b)と導電体260を重畳させることができるため、トランジスタ200は、オフセット領域の無いトランジスタとすることができる。なお、このようなトランジスタを、Lov構造を有するトランジスタと呼ぶ場合がある。なお、オフセット領域を有するトランジスタとは、ソース領域およびドレイン領域として機能する低抵抗領域と、ゲート電極が重ならない領域を有するトランジスタ、あるいは、ゲート電極が、ソース電極およびドレイン電極のいずれにも重畳しない構造のトランジスタのことをいう。 Further, since the oxide 243, that is, the region 232 (region 232a and region 232b) and the conductor 260 can be superimposed, the transistor 200 can be a transistor without an offset region. In addition, such a transistor may be called a transistor having a Lov structure. The transistor having an offset region is a transistor having a region in which the gate electrode does not overlap with the low resistance region functioning as the source region and the drain region, or the gate electrode does not overlap with either the source electrode or the drain electrode. A transistor with a structure.

一方、酸化物243の導電率が十分高くない場合、すなわち、酸化物243の導電率が、不純物が添加されない領域の酸化物230の導電率より高いが、不純物が添加された領域の酸化物243の導電率、または不純物が添加された領域の酸化物230の導電率より低い場合、絶縁体272と重畳しない酸化物243は、補助電極として機能する。このとき、酸化物230bにおいて、領域234はチャネル形成領域として機能し、領域231a、および領域231bは、ソース領域またはドレイン領域として機能し、領域232a、および領域232bは、LDD領域、または、チャネル形成領域と、ソース領域あるいはドレイン領域の間の接合領域として機能する。 On the other hand, when the conductivity of the oxide 243 is not sufficiently high, that is, the conductivity of the oxide 243 is higher than that of the oxide 230 in the region where impurities are not added, but the oxide 243 in the region where impurities are added. If the conductivity of the oxide 230 is lower than the conductivity of the oxide 230 in the region to which impurities are added, the oxide 243 that does not overlap with the insulator 272 functions as an auxiliary electrode. At this time, in the oxide 230b, the region 234 functions as a channel forming region, the region 231a and the region 231b function as a source region or a drain region, and the region 232a and the region 232b form an LDD region or a channel formation. It serves as a junction region between the region and the source or drain region.

このとき、酸化物243、すなわち領域232(領域232a、および領域232b)と導電体260を重畳させることができるため、トランジスタ200は、LDD領域、または接合領域と導電体260が重畳する領域を有するトランジスタとすることができる。このようなトランジスタも、Lov構造を有するトランジスタと呼ぶ場合がある。 At this time, since the oxide 243, that is, the region 232 (region 232a and region 232b) and the conductor 260 can be superimposed, the transistor 200 has an LDD region or a region where the junction region and the conductor 260 are superimposed. It can be a transistor. Such a transistor may also be referred to as a transistor having a Lov structure.

トランジスタ200がLov構造を有することで、動作周波数の向上したトランジスタを得ることができる。 Since the transistor 200 has a Lov structure, it is possible to obtain a transistor having an improved operating frequency.

また、トランジスタ200は、チャネル形成領域を含む酸化物230(酸化物230a、酸化物230b、および酸化物230c)に、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。 Further, the transistor 200 has a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor in the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) containing a channel forming region. It is preferable to use it.

チャネル形成領域に酸化物半導体を用いたトランジスタ200は、非導通状態において極めてリーク電流(オフ電流)が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ200に用いることができる。 Since the transistor 200 using the oxide semiconductor in the channel forming region has an extremely small leakage current (off current) in the non-conducting state, it is possible to provide a semiconductor device having low power consumption. Further, since the oxide semiconductor can be formed into a film by a sputtering method or the like, it can be used for the transistor 200 constituting the highly integrated semiconductor device.

例えば、酸化物230として、In-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物230として、In-Ga酸化物、In-Zn酸化物を用いてもよい。 For example, as the oxide 230, an In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium). , Neodim, hafnium, tantalum, tungsten, or gallium, etc. (one or more) and the like may be used. In particular, as the element M, aluminum, gallium, yttrium, or tin may be used. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used.

また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成される領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、絶縁体250などを介して酸化物230に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。 Further, in a transistor using an oxide semiconductor, if impurities and oxygen deficiency are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor tends to have a normally-on characteristic. Therefore, it is preferable that oxygen deficiency in the region where the channel is formed is reduced as much as possible. For example, oxygen may be supplied to the oxide 230 via an insulator 250 or the like to compensate for the oxygen deficiency. As a result, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.

本発明の一態様であるトランジスタ200は、図1(B)(C)に示すように、絶縁体282と、絶縁体250とが、直接接する構造となっている。このような構造とすることで、絶縁体280に含まれる酸素が、導電体260に吸収され難くなる。従って、絶縁体280に含まれる酸素は、酸化物230cを介して、酸化物230aおよび酸化物230bへ効率よく注入することができるので、酸化物230a中および酸化物230b中の酸素欠損を低減し、トランジスタ200の電気特性および信頼性を向上させることができる。また、絶縁体280に含まれる水素などの不純物が絶縁体250へ混入することを抑えることができるので、トランジスタ200の電気特性および信頼性への悪影響を抑制することができる。絶縁体282としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウムを用いることができる。 As shown in FIGS. 1B and 1C, the transistor 200 according to one aspect of the present invention has a structure in which the insulator 282 and the insulator 250 are in direct contact with each other. With such a structure, oxygen contained in the insulator 280 is less likely to be absorbed by the conductor 260. Therefore, oxygen contained in the insulator 280 can be efficiently injected into the oxide 230a and the oxide 230b via the oxide 230c, thereby reducing oxygen deficiency in the oxide 230a and the oxide 230b. , The electrical characteristics and reliability of the transistor 200 can be improved. Further, since impurities such as hydrogen contained in the insulator 280 can be suppressed from being mixed into the insulator 250, it is possible to suppress adverse effects on the electrical characteristics and reliability of the transistor 200. As the insulator 282, silicon nitride, silicon nitride oxide, aluminum oxide, or hafnium oxide can be used.

絶縁体270は、水素や水などの不純物および酸素の透過を抑制する機能を有することが好ましい。 The insulator 270 preferably has a function of suppressing the permeation of impurities such as hydrogen and water and oxygen.

図4(A)は、図1(A)にA5-A6の一点鎖線で示す部位の断面図であり、トランジスタ200のソース領域またはドレイン領域のチャネル幅方向の断面図でもある。図4(A)に示すように、酸化物243bの上面、酸化物243bの側面、酸化物230aの側面、および酸化物230bの側面は、絶縁体272、および絶縁体270で覆われる構造となっているので、絶縁体280に含まれる水素や水などの不純物および酸素の酸化物230a、酸化物230b、および酸化物243bへの拡散を抑制することができる。尚、酸化物243aについても同様の効果を有する。絶縁体272、および絶縁体270として、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウムを用いることができる。例えば、絶縁体272として、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜を用い、絶縁体270として、酸化アルミニウム、酸化ハフニウム、または窒化シリコンを用いることができる。 FIG. 4A is a cross-sectional view of the portion shown by the alternate long and short dash line of A5-A6 in FIG. 1A, and is also a cross-sectional view of the source region or drain region of the transistor 200 in the channel width direction. As shown in FIG. 4A, the upper surface of the oxide 243b, the side surface of the oxide 243b, the side surface of the oxide 230a, and the side surface of the oxide 230b are covered with the insulator 272 and the insulator 270. Therefore, it is possible to suppress the diffusion of impurities such as hydrogen and water and oxygen contained in the insulator 280 into the oxides 230a, 230b, and 243b. The oxide 243a also has the same effect. As the insulator 272 and the insulator 270, silicon oxide, silicon nitride, silicon nitride oxide, aluminum oxide, or hafnium oxide can be used. For example, a silicon oxide film, a silicon nitride film, or a silicon nitride film can be used as the insulator 272, and aluminum oxide, hafnium oxide, or silicon nitride can be used as the insulator 270.

図4(B)は、図1(A)にA7-A8の一点鎖線で示す部位の断面図であり、トランジスタ200と電気的に接続し、プラグとして機能する導電体240bのチャネル幅方向の断面図でもある。図4(B)に示すように、導電体240bの側面には、絶縁体241bが配置されているので、絶縁体280からの水素や水などの不純物および酸素が導電体240bへ拡散することを抑制することができる。導電体240aについても、同様の効果を有する。 FIG. 4B is a cross-sectional view of the portion shown by the alternate long and short dash line of A7-A8 in FIG. 1A, which is a cross section in the channel width direction of the conductor 240b which is electrically connected to the transistor 200 and functions as a plug. It is also a figure. As shown in FIG. 4B, since the insulator 241b is arranged on the side surface of the conductor 240b, impurities such as hydrogen and water and oxygen from the insulator 280 diffuse to the conductor 240b. It can be suppressed. The conductor 240a has the same effect.

また、図1(C)に示すように、絶縁体222の底面、または上面を基準として、酸化物230aおよび酸化物230bと、導電体260とが、重ならない領域における導電体260の底面の高さは、酸化物230bの底面の高さより低い位置に配置されていることが好ましい。また、酸化物230bと、導電体260とが、重ならない領域における導電体260の底面の高さと、酸化物230bの底面の高さと、の差は、0nm以上100nm以下、好ましくは、3nm以上50nm以下、より好ましくは、5nm以上20nm以下とする。 Further, as shown in FIG. 1C, the height of the bottom surface of the conductor 260 in the region where the oxide 230a and the oxide 230b and the conductor 260 do not overlap with respect to the bottom surface or the top surface of the insulator 222. It is preferable that the conductor is arranged at a position lower than the height of the bottom surface of the oxide 230b. The difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in the region where the oxide 230b and the conductor 260 do not overlap is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm. Hereinafter, it is more preferably 5 nm or more and 20 nm or less.

このように、ゲート電極として機能する導電体260が、チャネル形成領域の酸化物230bの側面および上面を酸化物230cおよび絶縁体250を介して覆う構成となっており、導電体260の電界をチャネル形成領域の酸化物230b全体に作用させやすくなる。よって、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。 In this way, the conductor 260 that functions as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel forming region via the oxide 230c and the insulator 250, and channels the electric field of the conductor 260. It becomes easy to act on the entire oxide 230b in the forming region. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.

以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。 From the above, it is possible to provide a semiconductor device having a transistor having a large on-current. Alternatively, it is possible to provide a semiconductor device having a transistor having a high frequency characteristic. Alternatively, it is possible to provide a semiconductor device that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability. Alternatively, it is possible to provide a semiconductor device having a transistor having a small off-current.

以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の詳細な構成について説明する。 Hereinafter, a detailed configuration of the semiconductor device having the transistor 200 according to one aspect of the present invention will be described.

導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、絶縁体214および絶縁体216に埋め込まれて設けることが好ましい。 The conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260. Further, it is preferable that the conductor 205 is embedded in the insulator 214 and the insulator 216.

ここで、導電体260は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電体205は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のVthを制御することができる。特に、導電体205に負の電位を印加することにより、トランジスタ200のVthを0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体205に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。 Here, the conductor 260 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the Vth of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260. In particular, by applying a negative potential to the conductor 205, it is possible to make the Vth of the transistor 200 larger than 0V and reduce the off-current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.

なお、導電体205は、図1(A)に示すように、酸化物230の酸化物243aおよび酸化物243bと重ならない領域の大きさよりも、大きく設けるとよい。特に、図1(C)に示すように、導電体205は、酸化物230のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。または、導電体205を大きく設けることによって、導電体205形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング(チャージアップとも言う。)の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体205は、少なくとも酸化物243aと、酸化物243bとの間に位置する酸化物230と重畳すればよい。 As shown in FIG. 1A, the conductor 205 may be provided larger than the size of the region that does not overlap with the oxides 243a and 243b of the oxide 230. In particular, as shown in FIG. 1C, it is preferable that the conductor 205 is also stretched in a region outside the end portion intersecting the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed on each other via the insulator on the side surface of the oxide 230 in the channel width direction. Alternatively, by providing the conductor 205 in a large size, local charging (also referred to as charge-up) may be alleviated in the treatment using plasma in the manufacturing process after the formation of the conductor 205. However, one aspect of the present invention is not limited to this. The conductor 205 may be superimposed on the oxide 230 located between at least the oxide 243a and the oxide 243b.

上記構成を有することで、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S-channel)構造とよぶ。 By having the above configuration, the channel forming region is electrically surrounded by the electric field of the conductor 260 having the function as the first gate electrode and the electric field of the conductor 205 having the function as the second gate electrode. Can be done. In the present specification, the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate electrode and the second gate electrode is referred to as a curved channel (S-channel) structure.

また、導電体205aは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体205bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205を2層で図示したが、3層以上の多層構造としてもよい。 Further, the conductor 205a is preferably a conductor that suppresses the permeation of impurities such as water or hydrogen and oxygen. For example, titanium, titanium nitride, tantalum, or tantalum nitride can be used. Further, as the conductor 205b, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Although the conductor 205 is shown in two layers, it may have a multi-layer structure of three or more layers.

ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物(特に、水素、水)の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。 Here, the oxide semiconductor, the insulator or the conductor located in the lower layer of the oxide semiconductor, and the insulator or the conductor located in the upper layer of the oxide semiconductor are made of different films without opening to the atmosphere. By continuously forming the seeds, it is possible to form an oxide semiconductor film having a substantially high purity and intrinsicity in which the concentration of impurities (particularly hydrogen and water) is reduced, which is preferable.

例えば、5つの処理チャンバーを有する成膜装置を用いて、絶縁体216、および導電体205上に配置される、絶縁体222、絶縁体224となる絶縁膜、酸化物230aとなる酸化膜、酸化物230bとなる酸化膜、および酸化物243となる酸化膜を順に連続成膜すればよい。 For example, using a film forming apparatus having five processing chambers, an insulator 222, an insulating film to be an insulator 224, an oxide film to be an oxide 230a, and an oxide arranged on the insulator 216 and the conductor 205 are used. The oxide film to be the object 230b and the oxide film to be the oxide 243 may be continuously formed in this order.

絶縁体214、絶縁体272、絶縁体270、および絶縁体281は、水または水素などの不純物が、基板側から、または、上方からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体214、絶縁体272、絶縁体270、および絶縁体281は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料を用いることが好ましい。 The insulator 214, the insulator 272, the insulator 270, and the insulator 281 function as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side or from above. Is preferable. Therefore, the insulator 214, the insulator 272, the insulator 270, and the insulator 281 are hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N2O, NO, NO 2 , etc.). It is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as copper atoms (the above impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the above oxygen is difficult to permeate).

例えば、絶縁体214、絶縁体272および絶縁体270の少なくとも一方、および絶縁体281として窒化シリコンなどを用いることが好ましい。これにより、水または水素などの不純物が絶縁体214よりも基板側からトランジスタ200側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体214よりも基板側に、拡散するのを抑制することができる。また、水または水素などの不純物が絶縁体272よりも上方に配置されている絶縁体280、または/および導電体246などからトランジスタ200側に拡散するのを抑制することができる。 For example, it is preferable to use at least one of the insulator 214, the insulator 272 and the insulator 270, and silicon nitride as the insulator 281. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side of the insulator 214. Alternatively, it is possible to prevent oxygen contained in the insulator 224 or the like from diffusing toward the substrate side of the insulator 214. Further, it is possible to prevent impurities such as water and hydrogen from diffusing toward the transistor 200 from the insulator 280 and / or the conductor 246 arranged above the insulator 272.

また、絶縁体214、絶縁体272、絶縁体270、および絶縁体281の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体214、絶縁体272、絶縁体270、および絶縁体281の抵抗率を概略1×1013Ωcmとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体214、絶縁体272、絶縁体270、および絶縁体281が、導電体205、または導電体260のチャージアップを緩和することができる場合がある。絶縁体214、絶縁体272、絶縁体270、および絶縁体281の抵抗率は、好ましくは、1×1010Ωcm以上1×1015Ωcm以下とする。 Further, it may be preferable to reduce the resistivity of the insulator 214, the insulator 272, the insulator 270, and the insulator 281. For example, by setting the resistance of the insulator 214, the insulator 272, the insulator 270, and the insulator 281 to approximately 1 × 10 13 Ωcm, the insulator 214 can be insulated in a process using plasma or the like in the process of manufacturing a semiconductor device. In some cases, the body 272, the insulator 270, and the insulator 281 can alleviate the charge-up of the conductor 205, or the conductor 260. The resistivity of the insulator 214, the insulator 272, the insulator 270, and the insulator 281 is preferably 1 × 10 10 Ωcm or more and 1 × 10 15 Ωcm or less.

また、絶縁体214は、積層構造であってもよい。例えば、酸化アルミニウム膜と、窒化シリコン膜との積層構造を絶縁体214に用いる好適である。酸化アルミニウム膜によって、絶縁体214の下方に酸素を供給することができる。また、窒化シリコン膜によって、基板側からトランジスタ200側に拡散する水素、水などの不純物の拡散を抑制することができる。 Further, the insulator 214 may have a laminated structure. For example, it is suitable to use a laminated structure of an aluminum oxide film and a silicon nitride film for the insulator 214. The aluminum oxide film can supply oxygen below the insulator 214. Further, the silicon nitride film can suppress the diffusion of impurities such as hydrogen and water that diffuse from the substrate side to the transistor 200 side.

また、絶縁体216、絶縁体280、および絶縁体274は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216、絶縁体280、および絶縁体274として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。 Further, it is preferable that the insulator 216, the insulator 280, and the insulator 274 have a lower dielectric constant than the insulator 214. By using a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings. For example, as the insulator 216, the insulator 280, and the insulator 274, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon and nitrogen were added. Silicon oxide, silicon oxide having pores, or the like may be appropriately used.

絶縁体222、および絶縁体224は、ゲート絶縁体としての機能を有する。 The insulator 222 and the insulator 224 have a function as a gate insulator.

ここで、酸化物230と接する絶縁体224は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体224は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。 Here, it is preferable that the insulator 224 in contact with the oxide 230 desorbs oxygen by heating. In the present specification, oxygen released by heating may be referred to as excess oxygen. For example, silicon oxide, silicon oxynitride, or the like may be appropriately used for the insulator 224. By providing an insulator containing oxygen in contact with the oxide 230, oxygen deficiency in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.

絶縁体224として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素分子に換算しての酸素の脱離量が1.0×1018molecules/cm以上、好ましくは1.0×1019molecules/cm以上、さらに好ましくは2.0×1019molecules/cm、または3.0×1020molecules/cm以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。 Specifically, as the insulator 224, it is preferable to use an oxide material in which a part of oxygen is desorbed by heating. An oxide that desorbs oxygen by heating is an oxide having a desorption amount of oxygen in terms of oxygen molecules of 1.0 × 10 18 molecules / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis. An oxide film having a size of 0.0 × 10 19 molecules / cm 3 or more, more preferably 2.0 × 10 19 molecules / cm 3 , or 3.0 × 10 20 molecules / cm 3 or more. The surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.

絶縁体222は、水または水素などの不純物が、基板側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体222は、絶縁体224より水素透過性が低いことが好ましい。絶縁体222、絶縁体272、および絶縁体270によって、絶縁体224および酸化物230などを囲むことにより、外方から水または水素などの不純物がトランジスタ200に侵入することを抑制することができる。 It is preferable that the insulator 222 functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the transistor 200 from the substrate side. For example, the insulator 222 preferably has a lower hydrogen permeability than the insulator 224. By surrounding the insulator 224, the oxide 230, and the like with the insulator 222, the insulator 272, and the insulator 270, impurities such as water or hydrogen can be suppressed from entering the transistor 200 from the outside.

さらに、絶縁体222は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。例えば、絶縁体222は、絶縁体224より酸素透過性が低いことが好ましい。絶縁体222が、酸素や不純物の拡散を抑制する機能を有することで、酸化物230が有する酸素が、絶縁体222より下側へ拡散することを低減できるので、好ましい。また、導電体205が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。 Further, it is preferable that the insulator 222 has a function of suppressing the diffusion of at least one oxygen (for example, an oxygen atom, an oxygen molecule, etc.) (the oxygen is difficult to permeate). For example, the insulator 222 preferably has a lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing the diffusion of oxygen and impurities, it is possible to reduce the diffusion of oxygen contained in the oxide 230 below the insulator 222, which is preferable. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.

絶縁体222は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。 As the insulator 222, it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials. As the insulator containing one or both oxides of aluminum and hafnium, it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like. When the insulator 222 is formed by using such a material, the insulator 222 suppresses the release of oxygen from the oxide 230 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Functions as a layer.

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。 Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators. Alternatively, these insulators may be nitrided. Silicon oxide, silicon nitride nitride, or silicon nitride may be laminated on the above insulator.

また、絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などのいわゆるhigh-k材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。 Further, the insulator 222 may be, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). Insulators containing so-called high-k material may be used in a single layer or laminated. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for an insulator that functions as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.

なお、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。 The insulator 222 and the insulator 224 may have a laminated structure of two or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.

酸化物230は、酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物230cと、を有する。酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。 The oxide 230 has an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b. By having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b. Further, by having the oxide 230c on the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b.

なお、酸化物230は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。 The oxide 230 preferably has a laminated structure due to oxides having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 230a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 230b. Is preferable. Further, in the metal oxide used for the oxide 230a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b. Further, in the metal oxide used for the oxide 230b, the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a. Further, as the oxide 230c, a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.

また、酸化物230bは、結晶性を有することが好ましい。例えば、後述するCAAC-OS(c-axis aligned crystalline oxide semiconductor)を用いることが好ましい。CAAC-OSなどの結晶性を有する酸化物は、不純物や欠陥(酸素欠損など)が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物230bからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物230bから酸素が引き抜かれることを低減できるので、トランジスタ200は、製造工程における高い温度(所謂サーマルバジェット)に対して安定である。 Further, the oxide 230b preferably has crystallinity. For example, it is preferable to use CAAC-OS (c-axis aligned crystalline semiconductor documentor) described later. Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.

また、酸化物230aおよび酸化物230cの伝導帯下端のエネルギーが、酸化物230bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物230aおよび酸化物230cの電子親和力が、酸化物230bの電子親和力より小さいことが好ましい。 Further, it is preferable that the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b. In other words, it is preferable that the electron affinity of the oxide 230a and the oxide 230c is smaller than the electron affinity of the oxide 230b.

ここで、酸化物230a、酸化物230b、および酸化物230cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物230a、酸化物230b、および酸化物230cの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面において形成される混合層の欠陥準位密度を低くするとよい。 Here, at the junction of the oxide 230a, the oxide 230b, and the oxide 230c, the energy level at the lower end of the conduction band changes gently. In other words, it can be said that the energy level at the lower end of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c.

具体的には、酸化物230aとして、In:Ga:Zn=1:3:4[原子数比]、または1:1:0.5[原子数比]の金属酸化物を用いればよい。また、酸化物230bとして、In:Ga:Zn=4:2:3[原子数比]、または1:1:1[原子数比]の金属酸化物を用いればよい。また、酸化物230cとして、In:Ga:Zn=1:3:4[原子数比]、In:Ga:Zn=4:2:3[原子数比]、Ga:Zn=2:1[原子数比]、またはGa:Zn=2:5[原子数比]の金属酸化物を用いればよい。また、酸化物230cを積層構造とする場合の具体例としては、In:Ga:Zn=4:2:3[原子数比]と、In:Ga:Zn=1:3:4[原子数比]との積層構造、In:Ga:Zn=4:2:3[原子数比]と、Ga:Zn=2:1[原子数比]との積層構造、In:Ga:Zn=4:2:3[原子数比]と、Ga:Zn=2:5[原子数比]との積層構造、In:Ga:Zn=4:2:3[原子数比]と、酸化ガリウムとの積層構造などが挙げられる。 Specifically, as the oxide 230a, a metal oxide having In: Ga: Zn = 1: 3: 4 [atomic number ratio] or 1: 1: 0.5 [atomic number ratio] may be used. Further, as the oxide 230b, a metal oxide having In: Ga: Zn = 4: 2: 3 [atomic number ratio] or 1: 1: 1 [atomic number ratio] may be used. Further, as the oxide 230c, In: Ga: Zn = 1: 3: 4 [atom number ratio], In: Ga: Zn = 4: 2: 3 [atom number ratio], Ga: Zn = 2: 1 [atom]. A metal oxide having a [number ratio] or Ga: Zn = 2: 5 [atomic number ratio] may be used. Specific examples of the case where the oxide 230c has a laminated structure include In: Ga: Zn = 4: 2: 3 [atomic number ratio] and In: Ga: Zn = 1: 3: 4 [atomic number ratio]. ], A laminated structure of In: Ga: Zn = 4: 2: 3 [atomic number ratio] and Ga: Zn = 2: 1 [atomic number ratio], In: Ga: Zn = 4: 2. Laminated structure of: 3 [atomic number ratio] and Ga: Zn = 2: 5 [atomic number ratio], laminated structure of In: Ga: Zn = 4: 2: 3 [atomic number ratio] and gallium oxide And so on.

このとき、キャリアの主たる経路は酸化物230bとなる。酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物230cを積層構造とした場合、上述の酸化物230bと、酸化物230cとの界面における欠陥準位密度を低くする効果に加え、酸化物230cが有する構成元素が、絶縁体250側に拡散するのを抑制することが期待される。より具体的には、酸化物230cを積層構造とし、積層構造の上方にInを含まない酸化物を位置させるため、絶縁体250側に拡散しうるInを抑制することができる。絶縁体250は、ゲート絶縁体として機能するため、Inが拡散した場合、トランジスタの特性不良となる。したがって、酸化物230cを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。 At this time, the main path of the carrier is the oxide 230b. By configuring the oxide 230a and the oxide 230c as described above, the defect level density at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain high on-current and high frequency characteristics. When the oxide 230c has a laminated structure, in addition to the effect of lowering the defect level density at the interface between the oxide 230b and the oxide 230c, the constituent elements of the oxide 230c are on the insulator 250 side. It is expected to suppress the spread to. More specifically, since the oxide 230c has a laminated structure and the oxide containing no In is positioned above the laminated structure, In that can be diffused to the insulator 250 side can be suppressed. Since the insulator 250 functions as a gate insulator, if In is diffused, the characteristics of the transistor become poor. Therefore, by forming the oxide 230c in a laminated structure, it is possible to provide a highly reliable semiconductor device.

酸化物230は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。 As the oxide 230, it is preferable to use a metal oxide that functions as an oxide semiconductor. For example, it is preferable to use an energy gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using the metal oxide having a large energy gap, the off-current of the transistor can be reduced. By using such a transistor, a semiconductor device having low power consumption can be provided.

電子親和力または伝導帯下端のエネルギー準位Ecは、図18に示すように、真空準位と価電子帯上端のエネルギーEvとの差であるイオン化ポテンシャルIpと、エネルギーギャップEgから求めることができる。イオン化ポテンシャルIpは、例えば、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定することができる。エネルギーギャップEgは、例えば、分光エリプソメータを用いて測定することができる。 As shown in FIG. 18, the electron affinity or the energy level Ec at the lower end of the conduction band can be obtained from the ionization potential Ip, which is the difference between the vacuum level and the energy Ev at the upper end of the valence band, and the energy gap Eg. The ionization potential Ip can be measured using, for example, an ultraviolet photoelectron spectroscopy (UPS) apparatus. The energy gap Eg can be measured, for example, using a spectroscopic ellipsometer.

酸化物230b上には、酸化物243が設けられる。 Oxide 243 is provided on the oxide 230b.

絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの上面に接して配置することが好ましい。絶縁体250は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。 The insulator 250 functions as a gate insulator. The insulator 250 is preferably arranged in contact with the upper surface of the oxide 230c. As the insulator 250, silicon oxide, silicon nitriding, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes are used. be able to. In particular, silicon oxide and silicon nitride nitride are preferable because they are heat-stable.

絶縁体224と同様に、絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、酸化物230bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。 Like the insulator 224, the insulator 250 is preferably formed using an insulator that releases oxygen by heating. By providing an insulator that releases oxygen by heating as the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to the channel forming region of the oxide 230b. Further, as with the insulator 224, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 250 is reduced. The film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.

また、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への酸素の拡散が抑制される。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の酸素による導電体260の酸化を抑制することができる。 Further, a metal oxide may be provided between the insulator 250 and the conductor 260. The metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260. By providing the metal oxide that suppresses the diffusion of oxygen, the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230. In addition, the oxidation of the conductor 260 by oxygen of the insulator 250 can be suppressed.

また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体250に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いhigh-k材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体250と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。 In addition, the metal oxide may have a function as a part of a gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity. By forming the gate insulator into a laminated structure of the insulator 250 and the metal oxide, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator.

具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。 Specifically, it is possible to use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. can. In particular, it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both oxides of aluminum or hafnium.

または、当該金属酸化物は、ゲート電極の一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 Alternatively, the metal oxide may have a function as a part of the gate electrode. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.

特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In particular, as the conductor that functions as the gate electrode, it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed. Further, the above-mentioned conductive material containing a metal element and nitrogen may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added. Indium tin oxide may be used. Further, indium gallium zinc oxide containing nitrogen may be used. By using such a material, it may be possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may be possible to capture hydrogen mixed in from an outer insulator or the like.

導電体260は、図1では2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。 Although the conductor 260 is shown as a two-layer structure in FIG. 1, it may have a single-layer structure or a laminated structure of three or more layers.

導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。 The conductor 260a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).

また、導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。 Further, since the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.

また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。 Further, as the conductor 260b, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 260b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.

絶縁体280は、例えば、絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。 The insulator 280 may be, for example, silicon oxide, silicon oxide, silicon nitride oxide, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or a hole as the insulator 280. It is preferable to have silicon oxide or the like. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.

絶縁体280中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体280の上面は、平坦化されていてもよい。 It is preferable that the concentration of impurities such as water or hydrogen in the insulator 280 is reduced. Further, the upper surface of the insulator 280 may be flattened.

絶縁体282は、水または水素などの不純物が、上方から絶縁体280に混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体282としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。 The insulator 282 preferably functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the insulator 280 from above. As the insulator 282, for example, an insulator such as aluminum oxide, silicon nitride, or silicon nitride may be used.

また、絶縁体282の上に、層間膜として機能する絶縁体274を設けることが好ましい。絶縁体2274は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。 Further, it is preferable to provide an insulator 274 that functions as an interlayer film on the insulator 282. It is preferable that the insulator 2274 has a reduced concentration of impurities such as water or hydrogen in the membrane, similarly to the insulator 224 and the like.

導電体240aおよび導電体240bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体240aおよび導電体240bは積層構造としてもよい。 As the conductor 240a and the conductor 240b, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a and the conductor 240b may have a laminated structure.

また、導電体240を積層構造とする場合、絶縁体281、絶縁体274、絶縁体282、絶縁体280、絶縁体273、および絶縁体272と接する導電体には、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体280に添加された酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。また、絶縁体281より上層から水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。 When the conductor 240 has a laminated structure, the conductor in contact with the insulator 281, the insulator 274, the insulator 282, the insulator 280, the insulator 273, and the insulator 272 contains impurities such as water or hydrogen. It is preferable to use a conductive material having a function of suppressing permeation. For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used. Further, the conductive material having a function of suppressing the permeation of impurities such as water or hydrogen may be used in a single layer or in a laminated manner. By using the conductive material, it is possible to prevent oxygen added to the insulator 280 from being absorbed by the conductor 240a and the conductor 240b. Further, it is possible to prevent impurities such as water or hydrogen from being mixed into the oxide 230 from the layer above the insulator 281 through the conductor 240a and the conductor 240b.

絶縁体241aおよび絶縁体241bとしては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体241aおよび絶縁体241bは、絶縁体272、および絶縁体273に接して設けられるので、絶縁体280などから水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。また、絶縁体280に含まれる酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。 As the insulator 241a and the insulator 241b, for example, an insulator such as aluminum oxide, silicon nitride, or silicon nitride may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 272 and the insulator 273, impurities such as water or hydrogen from the insulator 280 and the like are mixed into the oxide 230 through the conductor 240a and the conductor 240b. Can be suppressed. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.

また、導電体240aの上面、および導電体240bの上面に接して配線として機能する導電体246(導電体246a、および導電体246b)を配置してもよい。導電体246は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。 Further, the conductor 246 (conductor 246a and conductor 246b) which is in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b and functions as wiring may be arranged. As the conductor 246, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material. The conductor may be formed so as to be embedded in an opening provided in the insulator.

<半導体装置の構成材料>
以下では、半導体装置に用いることができる構成材料について説明する。
<Constituent materials for semiconductor devices>
Hereinafter, the constituent materials that can be used in the semiconductor device will be described.

<基板>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<Board>
As the substrate on which the transistor 200 is formed, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used. Examples of the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like. Examples of the semiconductor substrate include semiconductor substrates such as silicon and germanium, and compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide. Further, there is a semiconductor substrate having an insulator region inside the above-mentioned semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate and the like. Examples of the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like. Alternatively, there are a substrate having a metal nitride, a substrate having a metal oxide, and the like. Further, there are a substrate in which a conductor or a semiconductor is provided in an insulator substrate, a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like. Alternatively, those on which an element is provided may be used. Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.

<絶縁体>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
<Insulator>
Examples of the insulator include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.

例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high-k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。 For example, as the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for the insulator that functions as a gate insulator, it is possible to reduce the voltage during transistor operation while maintaining the physical film thickness. On the other hand, by using a material having a low relative permittivity for the insulator that functions as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings. Therefore, the material may be selected according to the function of the insulator.

また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。 Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.

また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。 Insulators having a low relative permittivity include silicon oxide, silicon nitride nitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and vacancies. There are silicon oxide, resin, etc.

また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。 Further, the transistor using the oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in layers. Specifically, as an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, etc. Alternatively, a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, titanium nitride, titanium nitride, silicon nitride or silicon nitride can be used.

また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化物230が有する酸素欠損を補償することができる。 Further, the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating. For example, the oxygen deficiency of the oxide 230 can be compensated by having the structure in which silicon oxide or silicon oxide having a region containing oxygen desorbed by heating is in contact with the oxide 230.

<導電体>
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
<Conductor>
Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like. For example, tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable. In addition, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen. Further, a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and a silicide such as nickel silicide may be used.

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 Further, a plurality of conductive layers formed of the above materials may be laminated and used. For example, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.

なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 When an oxide is used in the channel forming region of the transistor, a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined is used for the conductor functioning as a gate electrode. Is preferable. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.

特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In particular, as the conductor that functions as the gate electrode, it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed. Further, the above-mentioned conductive material containing a metal element and nitrogen may be used. For example, a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added. Indium tin oxide may be used. Further, indium gallium zinc oxide containing nitrogen may be used. By using such a material, it may be possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may be possible to capture hydrogen mixed in from an outer insulator or the like.

<金属酸化物>
酸化物230として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
<Metal oxide>
As the oxide 230, it is preferable to use a metal oxide that functions as an oxide semiconductor. Hereinafter, the metal oxide applicable to the oxide 230 according to the present invention will be described.

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, aluminum, gallium, yttrium, tin and the like are preferably contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.

ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウム、または錫などとする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。 Here, consider the case where the metal oxide is an In—M—Zn oxide having indium, the element M, and zinc. The element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like. However, as the element M, a plurality of the above-mentioned elements may be combined in some cases.

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。 In addition, in this specification and the like, a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.

[金属酸化物の構造]
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS、多結晶酸化物半導体、nc-OS、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、および非晶質酸化物半導体などがある。
[Structure of metal oxide]
Oxide semiconductors (metal oxides) are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors. Examples of the non-single crystal oxide semiconductor include CAAC-OS, polycrystal oxide semiconductor, nc-OS, pseudoamorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), and amorphous oxidation. There are physical semiconductors.

CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。 CAAC-OS has a c-axis orientation and has a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have strain. The strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう。)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。 Although nanocrystals are basically hexagonal, they are not limited to regular hexagonal shapes and may have non-regular hexagonal shapes. In addition, in distortion, it may have a lattice arrangement such as a pentagon and a heptagon. In CAAC-OS, it is difficult to confirm a clear grain boundary (also referred to as grain boundary) even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and that the bond distance between atoms changes due to the substitution of metal elements. Because.

また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。 Further, CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as a (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can also be expressed as a (In, M) layer.

CAAC-OSは結晶性の高い金属酸化物である。一方、CAAC-OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損(V:oxygen vacancyともいう。)など)の少ない金属酸化物ともいえる。したがって、CAAC-OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC-OSを有する金属酸化物は熱に強く、信頼性が高い。 CAAC-OS is a highly crystalline metal oxide. On the other hand, in CAAC-OS, it is difficult to confirm a clear grain boundary, so it can be said that the decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the metal oxide may be deteriorated due to the mixing of impurities or the generation of defects, CAAC-OS is a metal having few impurities and defects (oxygen deficiency (VO: oxygen vacancy), etc.). It can also be called an oxide. Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.

nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。 The nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In addition, nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.

なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム-ガリウム-亜鉛酸化物(以下、IGZO)は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、IGZOは、大気中では結晶成長がし難い傾向があるため、大きな結晶(ここでは、数mmの結晶、または数cmの結晶)よりも小さな結晶(例えば、上述のナノ結晶)とする方が、構造的に安定となる場合がある。 Indium-gallium-zinc oxide (hereinafter referred to as IGZO), which is a kind of metal oxide having indium, gallium, and zinc, may have a stable structure by forming the above-mentioned nanocrystals. be. In particular, since IGZO tends to have difficulty in crystal growth in the atmosphere, it is better to use smaller crystals (for example, the above-mentioned nanocrystals) than large crystals (here, a few mm crystal or a few cm crystal). However, it may be structurally stable.

a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a-like OSは、鬆または低密度領域を有する。すなわち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。 The a-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor. The a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.

酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。 Oxide semiconductors (metal oxides) have various structures, and each has different characteristics. The oxide semiconductor according to one aspect of the present invention may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.

なお、本発明の一態様の半導体装置においては、酸化物半導体(金属酸化物)の構造に特に限定はないが、好ましくは結晶性を有すると好ましい。例えば、酸化物230をCAAC-OS構造とし、酸化物243を六方晶の結晶構造とすることが出来る。酸化物230、及び酸化物243を上記の結晶構造とすることで、高い信頼性を有する半導体装置とすることができる。 In the semiconductor device of one aspect of the present invention, the structure of the oxide semiconductor (metal oxide) is not particularly limited, but it is preferably crystalline. For example, the oxide 230 can have a CAAC-OS structure and the oxide 243 can have a hexagonal crystal structure. By forming the oxide 230 and the oxide 243 in the above-mentioned crystal structure, a semiconductor device having high reliability can be obtained.

[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。
[impurities]
Here, the influence of each impurity in the metal oxide will be described.

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。 Further, when the metal oxide contains an alkali metal or an alkaline earth metal, it may form a defect level and generate a carrier. Therefore, a transistor using a metal oxide containing an alkali metal or an alkaline earth metal in the channel forming region tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide. Specifically, the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS (concentration obtained by secondary ion mass spectrometry (SIMS)) is 1 × 10 18 atoms. / Cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。 Further, hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency. When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing hydrogen tends to have a normally-on characteristic.

このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。 Therefore, it is preferable that hydrogen in the metal oxide is reduced as much as possible. Specifically, in metal oxides, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , more preferably 5 × 10 18 atoms / cm. Less than 3 , more preferably less than 1 × 10 18 atoms / cm 3 . By using a metal oxide having sufficiently reduced impurities in the channel forming region of the transistor, stable electrical characteristics can be imparted.

トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。 It is preferable to use a thin film having high crystallinity as the metal oxide used for the semiconductor of the transistor. By using the thin film, the stability or reliability of the transistor can be improved. Examples of the thin film include a thin film of a single crystal metal oxide or a thin film of a polycrystalline metal oxide. However, in order to form a thin film of a single crystal metal oxide or a thin film of a polycrystalline metal oxide on a substrate, a high temperature or laser heating step is required. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.

2009年に、CAAC構造を有するIn-Ga-Zn酸化物(CAAC-IGZOと呼ぶ。)が発見されたことが、非特許文献1および非特許文献2で報告されている。ここでは、CAAC-IGZOは、c軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、CAAC-IGZOを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。 It is reported in Non-Patent Document 1 and Non-Patent Document 2 that an In-Ga-Zn oxide (referred to as CAAC-IGZO) having a CAAC structure was discovered in 2009. Here, it is reported that CAAC-IGZO has c-axis orientation, grain boundaries are not clearly confirmed, and can be formed on a substrate at a low temperature. Furthermore, it has been reported that transistors using CAAC-IGZO have excellent electrical characteristics and reliability.

また、2013年には、nc構造を有するIn-Ga-Zn酸化物(nc-IGZOと呼ぶ。)が発見された(非特許文献3参照。)。ここでは、nc-IGZOは、微小な領域(例えば、1nm以上3nm以下の領域)において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。 Further, in 2013, an In-Ga-Zn oxide (referred to as nc-IGZO) having an nc structure was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and no regularity in crystal orientation is observed between the different regions. There is.

非特許文献4および非特許文献5では、上記のCAAC-IGZO、nc-IGZO、および結晶性の低いIGZOのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いIGZOの薄膜において、電子線が照射される前でさえ、1nm程度の結晶性IGZOが観察されている。よって、ここでは、IGZOにおいて、完全な非晶質構造(completely amorphous structure)の存在を確認できなかった、と報告されている。さらに、結晶性の低いIGZOの薄膜と比べて、CAAC-IGZOの薄膜およびnc-IGZOの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、CAAC-IGZOの薄膜またはnc-IGZOの薄膜を用いることが好ましい。 Non-Patent Document 4 and Non-Patent Document 5 show changes in the average crystal size of each of the above-mentioned CAAC-IGZO, nc-IGZO, and IGZO thin films having low crystallinity by irradiation with an electron beam. In a thin film of IGZO having low crystallinity, crystalline IGZO of about 1 nm is observed even before irradiation with an electron beam. Therefore, it is reported here that the existence of a completely amorphous structure could not be confirmed in IGZO. Furthermore, it has been shown that the CAAC-IGZO thin film and the nc-IGZO thin film are more stable to electron beam irradiation than the IGZO thin film having low crystallinity. Therefore, it is preferable to use a CAAC-IGZO thin film or an nc-IGZO thin film as the semiconductor of the transistor.

金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅1μmあたりのオフ電流がyA/μm(10-24A/μm)オーダである、ことが非特許文献6に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(非特許文献7参照。)。 A transistor using a metal oxide has an extremely small leakage current in a non-conducting state, specifically, the off-current per 1 μm of the channel width of the transistor is on the order of yA / μm ( 10-24 A / μm). Is shown in Non-Patent Document 6. For example, a low power consumption CPU that applies the characteristic that the leakage current of a transistor using a metal oxide is low is disclosed (see Non-Patent Document 7).

また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている(非特許文献8参照。)。表示装置では、表示される画像が1秒間に数十回切り換っている。1秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ(IDS)駆動と呼ぶ。 Further, it has been reported that the transistor using a metal oxide has a low leakage current, and that the transistor is applied to a display device (see Non-Patent Document 8). On the display device, the displayed image is switched several tens of times per second. The number of image switchings per second is called the refresh rate. Also, the refresh rate may be called the drive frequency. Such high-speed screen switching, which is difficult for the human eye to perceive, is considered to be the cause of eye fatigue. Therefore, it has been proposed to reduce the refresh rate of the display device to reduce the number of times the image is rewritten. In addition, it is possible to reduce the power consumption of the display device by driving with a reduced refresh rate. Such a drive method is called an idling stop (IDS) drive.

CAAC構造およびnc構造の発見は、CAAC構造またはnc構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびLSIへの応用研究が進められている。 The discovery of the CAAC structure and the nc structure has contributed to the improvement of the electrical characteristics and reliability of the transistor using the CAAC structure or the metal oxide having the nc structure, as well as the reduction of the cost of the manufacturing process and the improvement of the throughput. Further, research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.

<半導体装置の作製方法>
次に、図1に示す、本発明に係るトランジスタ200を有する半導体装置について、作製方法を図5乃至図17を用いて説明する。また、図5乃至図17において、各図の(A)は上面図を示す。また、各図の(B)は、(A)に示すA1-A2の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、各図の(C)は、(A)にA3-A4の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。なお、各図の(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
<Method of manufacturing semiconductor devices>
Next, the manufacturing method of the semiconductor device having the transistor 200 according to the present invention shown in FIG. 1 will be described with reference to FIGS. 5 to 17. Further, in FIGS. 5 to 17, (A) in each figure shows a top view. Further, (B) in each figure is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A1-A2 shown in (A), and is also a cross-sectional view in the channel length direction of the transistor 200. Further, (C) in each figure is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A3-A4 in (A), and is also a cross-sectional view in the channel width direction of the transistor 200. In the top view of (A) in each figure, some elements are omitted for the purpose of clarifying the figure.

まず、基板(図示しない。)を準備し、当該基板上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、またはALD(Atomic Layer Deposition)法などを用いて行うことができる。 First, a substrate (not shown) is prepared, and an insulator 214 is formed on the substrate. The film formation of the insulator 214 is performed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or a pulsed laser deposition (PLD) method. It can be performed by using the (Atomic Layer Deposition) method or the like.

なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。 The CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (Metal CVD) method and an organic metal CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.

プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.

また、ALD法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ALD法には、プラズマを利用した成膜方法PEALD(Plasma Enhanced ALD)法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X-ray Photoelectron Spectroscopy)を用いて行うことができる。 In addition, the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, and film formation into structures with a high aspect ratio is possible. It has the effects of being able to form a film with few defects such as holes, being able to form a film with excellent coverage, and being able to form a film at a low temperature. The ALD method also includes a PEALD (Plasma Enhanced ALD) method, which is a film forming method using plasma. By using plasma, it is possible to form a film at a lower temperature, which may be preferable. Some precursors used in the ALD method contain impurities such as carbon. Therefore, the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods. The quantification of impurities can be performed by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).

CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage. In particular, the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.

CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas. Further, for example, in the CVD method and the ALD method, a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film. When forming a film while changing the flow rate ratio of the raw material gas, the time required for film formation is shortened because it does not require time for transportation and pressure adjustment as compared with the case of forming a film using multiple film forming chambers. can do. Therefore, it may be possible to increase the productivity of the semiconductor device.

本実施の形態では、絶縁体214として、CVD法によって窒化シリコンを成膜する。または、絶縁体214として、スパッタリング法を用いて窒化シリコンを成膜してもよい。CVD法では成膜ガス中に水素が含まれる場合があり、この水素は膜中に含まれることで不純物になり得る。成膜ガスに水素を含まないスパッタリング法を用いることで、絶縁体214中の水素などの不純物濃度を低減することができるため好ましい。このように、絶縁体214として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体214より下層(図示せず)の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体214より上の層に拡散するのを抑制することができる。 In the present embodiment, silicon nitride is formed as the insulator 214 by the CVD method. Alternatively, silicon nitride may be formed into a film by using a sputtering method as the insulator 214. In the CVD method, hydrogen may be contained in the film-forming gas, and this hydrogen can become an impurity by being contained in the film. It is preferable to use a sputtering method that does not contain hydrogen in the film-forming gas because the concentration of impurities such as hydrogen in the insulator 214 can be reduced. As described above, by using an insulator such as silicon nitride that is difficult for copper to permeate as the insulator 214, even if a metal such as copper that is easily diffused is used for the conductor in the layer below the insulator 214 (not shown). It is possible to prevent the metal from diffusing into the layer above the insulator 214.

次に、絶縁体214上に絶縁体216を成膜する。絶縁体216の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。上述の通り、絶縁体216の成膜にスパッタリング法を用いることで、絶縁体216中の水素などの不純物濃度を低減することができるため好ましい。 Next, the insulator 216 is formed on the insulator 214. The film formation of the insulator 216 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As described above, it is preferable to use the sputtering method for forming the film of the insulator 216 because the concentration of impurities such as hydrogen in the insulator 216 can be reduced.

次に、絶縁体216に絶縁体214に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体214は、絶縁体216をエッチングして溝を形成する際のエッチングストッパー膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体216に酸化シリコン膜を用いた場合は、絶縁体214は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。 Next, an opening is formed in the insulator 216 to reach the insulator 214. The opening also includes, for example, a groove or a slit. Further, the area where the opening is formed may be referred to as an opening. Although wet etching may be used to form the openings, it is preferable to use dry etching for microfabrication. Further, as the insulator 214, it is preferable to select an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove. For example, when a silicon oxide film is used for the insulator 216 forming the groove, a silicon nitride film, an aluminum oxide film, or a hafnium oxide film may be used for the insulator 214.

開口の形成後に、導電体205となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体205となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。 After forming the opening, a conductive film to be the conductor 205 is formed. It is desirable that the conductive film contains a conductor having a function of suppressing the permeation of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride and the like can be used. Alternatively, it can be a laminated film with tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum-tungsten alloy. The film formation of the conductive film to be the conductor 205 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

本実施の形態では、導電体205となる導電膜として、多層構造とする。まず、導電体205aとなる導電膜として、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体205aとなる導電膜に用いることにより、後述する導電体205bとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体205aから外に拡散するのを防ぐことができる。 In the present embodiment, the conductive film to be the conductor 205 has a multilayer structure. First, as a conductive film to be the conductor 205a, tantalum nitride is formed into a film by a sputtering method, and titanium nitride is laminated on the tantalum nitride. By using such a metal nitride for the conductive film to be the conductor 205a, even if a easily diffusible metal such as copper is used as the conductive film to be the conductor 205b described later, the metal can be removed from the conductor 205a. It can be prevented from spreading.

次に、導電体205bとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、導電体205bとなる導電膜として、タングステン、アルミニウム、または銅などを主成分とする低抵抗導電性材料を成膜する。 Next, a conductive film to be the conductor 205b is formed. The film formation of the conductive film can be performed by using a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In the present embodiment, as the conductive film to be the conductor 205b, a low resistance conductive material containing tungsten, aluminum, copper or the like as a main component is formed.

次に、CMP処理を行うことで、導電体205bとなる導電膜、ならびに導電体205aとなる導電膜の一部を除去し、絶縁体216を露出する。その結果、開口部のみに、導電体205(導電体205a、および導電体205b)となる導電膜が残存する。これにより、上面が平坦な、導電体205を形成することができる。なお、当該CMP処理により、絶縁体216の一部が除去される場合がある(図5参照。)。 Next, by performing the CMP treatment, the conductive film to be the conductor 205b and a part of the conductive film to be the conductor 205a are removed, and the insulator 216 is exposed. As a result, the conductive film that becomes the conductor 205 (conductor 205a and conductor 205b) remains only in the opening. This makes it possible to form the conductor 205 having a flat upper surface. In addition, a part of the insulator 216 may be removed by the CMP treatment (see FIG. 5).

ここからは、上記と異なる導電体205の形成方法について以下に説明する。 From here, a method for forming the conductor 205 different from the above will be described below.

絶縁体214上に、導電体205となる導電膜を成膜する。導電体205となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。また、導電体205となる導電膜は、多層膜とすることができる。本実施の形態では、導電体205となる導電膜としてタングステンを成膜する。 A conductive film to be a conductor 205 is formed on the insulator 214. The film formation of the conductive film to be the conductor 205 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the conductive film to be the conductor 205 can be a multilayer film. In the present embodiment, tungsten is formed as a conductive film to be the conductor 205.

次に、リソグラフィー法を用いて、導電体205となる導電膜を加工し、導電体205を形成する。 Next, the conductive film to be the conductor 205 is processed by a lithographic method to form the conductor 205.

なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。 In the lithography method, first, the resist is exposed through a mask. Next, the exposed area is removed or left with a developer to form a resist mask. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching the resist mask. For example, a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure. Further, instead of the above-mentioned light, an electron beam or an ion beam may be used. When using an electron beam or an ion beam, a mask is not required. To remove the resist mask, a dry etching process such as ashing, a wet etching process, a wet etching process after the dry etching process, or a dry etching process after the wet etching process can be performed.

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体205となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体205となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体205となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。 Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. When a hard mask is used, an insulating film or a conductive film to be a hard mask material is formed on a conductive film to be a conductor 205, a resist mask is formed on the insulating film or a conductive film, and the hard mask material is etched to obtain a desired shape. A hard mask can be formed. The etching of the conductive film to be the conductor 205 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. The hard mask may be removed by etching after etching the conductive film to be the conductor 205. On the other hand, if the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate type electrodes can be used. The capacitive coupling type plasma etching apparatus having a parallel plate type electrode may be configured to apply a high frequency power supply to one of the parallel plate type electrodes. Alternatively, a plurality of different high frequency power supplies may be applied to one of the parallel plate type electrodes. Alternatively, a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes. Alternatively, a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As the dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus can be used.

次に、絶縁体214上、導電体205上に絶縁体216となる絶縁膜を成膜する。絶縁体216となる絶縁体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、絶縁体216となる絶縁膜として、CVD法によって酸化シリコンを成膜する。 Next, an insulating film to be the insulator 216 is formed on the insulator 214 and the conductor 205. The film formation of the insulator to be the insulator 216 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In the present embodiment, silicon oxide is formed by a CVD method as an insulating film to be an insulator 216.

ここで、絶縁体216となる絶縁膜の膜厚は、導電体205の膜厚以上とすることが好ましい。例えば、導電体205の膜厚を1とすると、絶縁体216となる絶縁膜の膜厚は、1以上3以下とする。本実施の形態では、導電体205の膜厚の膜厚を150nmとし、絶縁体216となる絶縁膜の膜厚を350nmとする。 Here, the film thickness of the insulating film to be the insulator 216 is preferably equal to or larger than the film thickness of the conductor 205. For example, assuming that the film thickness of the conductor 205 is 1, the film thickness of the insulating film to be the insulator 216 is 1 or more and 3 or less. In the present embodiment, the film thickness of the conductor 205 is 150 nm, and the film thickness of the insulating film to be the insulator 216 is 350 nm.

次に、絶縁体216となる絶縁膜にCMP(chemical Mechanical Polishing)処理を行うことで、絶縁体216となる絶縁膜の一部を除去し、導電体205の表面を露出させる。これにより、上面が平坦な、導電体205と、絶縁体216を形成することができる。以上が、導電体205の異なる形成方法である。以上のように導電体205、および絶縁体216を形成した、トランジスタ200を有する半導体装置の一例を図2に示す。 Next, by performing a CMP (chemical mechanical polishing) treatment on the insulating film to be the insulator 216, a part of the insulating film to be the insulator 216 is removed to expose the surface of the conductor 205. This makes it possible to form the conductor 205 and the insulator 216 having a flat upper surface. The above is a different forming method of the conductor 205. FIG. 2 shows an example of a semiconductor device having a transistor 200 having a conductor 205 and an insulator 216 formed as described above.

次に、絶縁体216、および導電体205上に絶縁体222を成膜する。絶縁体222として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水が、絶縁体222を通じてトランジスタ200の内側へ拡散することが抑制され、酸化物230中の酸素欠損の生成を抑制することができる。 Next, the insulator 222 is formed on the insulator 216 and the conductor 205. As the insulator 222, it is preferable to form an insulator containing an oxide of one or both of aluminum and hafnium. As the insulator containing one or both oxides of aluminum and hafnium, it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like. Insulators containing oxides of one or both of aluminum and hafnium have barrier properties against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 are suppressed from diffusing into the inside of the transistor 200 through the insulator 222. , The formation of oxygen deficiency in the oxide 230 can be suppressed.

絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 The film formation of the insulator 222 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

次に、絶縁体222上に絶縁膜224Aを成膜する。絶縁膜224Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 Next, an insulating film 224A is formed on the insulator 222. The film formation of the insulating film 224A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

続いて、加熱処理を行うことが好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。 Subsequently, it is preferable to perform heat treatment. The heat treatment may be performed at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower, and more preferably 320 ° C. or higher and 450 ° C. or lower. The heat treatment is carried out in an atmosphere of nitrogen or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more. Further, the heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas to supplement the desorbed oxygen after the heat treatment in a nitrogen or inert gas atmosphere. good.

本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁膜224Aに含まれる水、水素などの不純物を除去することができる。 In the present embodiment, after the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour, the treatment is continuously performed in an oxygen atmosphere at a temperature of 400 ° C. for 1 hour. By the heat treatment, impurities such as water and hydrogen contained in the insulating film 224A can be removed.

また、加熱処理は、絶縁体222の成膜後に行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。 Further, the heat treatment may be performed after the film formation of the insulator 222 is performed. For the heat treatment, the above-mentioned heat treatment conditions can be used.

ここで、絶縁膜224Aに過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁膜224A内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁膜224Aに含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。 Here, in order to form an excess oxygen region in the insulating film 224A, plasma treatment containing oxygen may be performed in a reduced pressure state. For plasma treatment containing oxygen, for example, it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves. Alternatively, a power source for applying RF (Radio Frequency) may be provided on the substrate side. By using high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently guided into the insulating film 224A. can. Alternatively, plasma treatment containing an inert gas may be performed using this apparatus, and then plasma treatment containing oxygen may be performed to supplement the desorbed oxygen. By appropriately selecting the plasma treatment conditions, impurities such as water and hydrogen contained in the insulating film 224A can be removed. In that case, the heat treatment may not be performed.

ここで、絶縁膜224A上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁膜224Aに達するまで、CMPを行ってもよい。当該CMPを行うことで絶縁膜224A表面の平坦化および絶縁膜224A表面の平滑化を行うことができる。当該酸化アルミニウムを絶縁膜224A上に配置してCMPを行うことで、CMPの終点検出が容易となる。また、CMPによって、絶縁膜224Aの一部が研磨されて、絶縁膜224Aの膜厚が薄くなることがあるが、絶縁膜224Aの成膜時に膜厚を調整すればよい。絶縁膜224A表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁膜224A上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁膜224Aに酸素を添加することができるので好ましい。 Here, aluminum oxide may be formed on the insulating film 224A by, for example, a sputtering method, and CMP may be performed until the aluminum oxide reaches the insulating film 224A. By performing the CMP, the surface of the insulating film 224A can be flattened and the surface of the insulating film 224A can be smoothed. By arranging the aluminum oxide on the insulating film 224A and performing CMP, it becomes easy to detect the end point of CMP. Further, the insulating film 224A may be partially polished by the CMP to reduce the film thickness of the insulating film 224A. However, the film thickness may be adjusted when the insulating film 224A is formed. By flattening and smoothing the surface of the insulating film 224A, it may be possible to prevent deterioration of the coverage of the oxide to be formed later and prevent a decrease in the yield of the semiconductor device. Further, it is preferable that oxygen can be added to the insulating film 224A by forming aluminum oxide on the insulating film 224A by a sputtering method.

次に、絶縁膜224A上に、酸化膜230A、および酸化膜230Bを順に成膜する(図5参照。)。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。 Next, the oxide film 230A and the oxide film 230B are sequentially formed on the insulating film 224A (see FIG. 5). It is preferable that the oxide film is continuously formed without being exposed to the atmospheric environment. By forming the film without opening it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.

酸化膜230Aおよび、酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 The oxide film 230A and the oxide film 230B can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

例えば、酸化膜230A、および酸化膜230Bをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のIn-M-Zn酸化物ターゲットを用いることができる。 For example, when the oxide film 230A and the oxide film 230B are formed by a sputtering method, oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas. By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film formed can be increased. Further, when the above oxide film is formed by a sputtering method, the above In—M—Zn oxide target can be used.

特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜224Aに供給される場合がある。したがって、酸化膜230Aのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。 In particular, when the oxide film 230A is formed, a part of oxygen contained in the sputtering gas may be supplied to the insulating film 224A. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.

また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。 Further, when the oxide film 230B is formed by a sputtering method, if the ratio of oxygen contained in the sputtering gas is 1% or more and 30% or less, preferably 5% or more and 20% or less, an oxygen-deficient oxide semiconductor is formed. It is formed. Transistors using oxygen-deficient oxide semiconductors in the channel formation region can obtain relatively high field-effect mobilities.

本実施の形態では、酸化膜230Aとして、スパッタリング法によって、In:Ga:Zn=1:1:0.5[原子数比](2:2:1[原子数比])、あるいは1:3:4[原子数比]のターゲットを用いて成膜する。また、酸化膜230Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]、あるいは1:1:1[原子数比]のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230に求める特性に合わせて形成するとよい。 In the present embodiment, the oxide film 230A is In: Ga: Zn = 1: 1: 0.5 [atomic number ratio] (2: 2: 1 [atomic number ratio]) or 1: 3 by the sputtering method. : 4 [Atomic number ratio] is used to form a film. Further, as the oxide film 230B, a film is formed by a sputtering method using a target of In: Ga: Zn = 4: 2: 4.1 [atomic number ratio] or 1: 1: 1 [atomic number ratio]. Each oxide film may be formed according to the characteristics required for the oxide 230 by appropriately selecting the film forming conditions and the atomic number ratio.

次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜230A、および酸化膜230B中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。 Next, heat treatment may be performed. For the heat treatment, the above-mentioned heat treatment conditions can be used. By heat treatment, impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed. In the present embodiment, after the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour, the treatment is continuously performed in an oxygen atmosphere at a temperature of 400 ° C. for 1 hour.

次に、酸化膜230B上に酸化膜243Aを成膜する。酸化膜243Aの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる(図5参照。)。 Next, the oxide film 243A is formed on the oxide film 230B. The oxide film 243A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 5).

次に、酸化膜230A、酸化膜230B、および酸化膜243Aを島状に加工して、酸化物230a、酸化物230b、および酸化物層243Bを形成する(図6参照。)。なお、図示しないが、当該工程において、絶縁膜224Aの酸化物230aと重ならない領域の膜厚が薄くなることがある。 Next, the oxide film 230A, the oxide film 230B, and the oxide film 243A are processed into an island shape to form the oxide 230a, the oxide 230b, and the oxide layer 243B (see FIG. 6). Although not shown, the film thickness of the region that does not overlap with the oxide 230a of the insulating film 224A may be reduced in the process.

ここで、酸化物230a、酸化物230b、および酸化物層243Bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、酸化物230b、および酸化物層243Bの側面は、絶縁体222の上面に対し、概略垂直であることが好ましい。酸化物230a、酸化物230b、および酸化物層243Bの側面が、絶縁体222の上面に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。または、酸化物230a、酸化物230b、および酸化物層243Bと絶縁体222の上面のなす角が低い角度になる構成にしてもよい。その場合、酸化物230a、酸化物230b、および酸化物層243Bの側面と絶縁体222の上面のなす角は60°以上70°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体272などの被覆性が向上し、鬆などの欠陥を低減することができる。 Here, the oxide 230a, the oxide 230b, and the oxide layer 243B are formed so that at least a part thereof overlaps with the conductor 205. Further, it is preferable that the side surfaces of the oxide 230a, the oxide 230b, and the oxide layer 243B are substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, and the oxide layer 243B are substantially perpendicular to the upper surface of the insulator 222, it is possible to reduce the area and increase the density when a plurality of transistors 200 are provided. It becomes. Alternatively, the angle formed by the oxide 230a, the oxide 230b, and the oxide layer 243B and the upper surface of the insulator 222 may be low. In that case, the angle formed by the side surface of the oxide 230a, the oxide 230b, and the oxide layer 243B and the upper surface of the insulator 222 is preferably 60 ° or more and less than 70 °. With such a shape, in the subsequent steps, the covering property of the insulator 272 and the like can be improved, and defects such as voids can be reduced.

また、酸化物層243Bの側面と酸化物層243Bの上面との間は、湾曲面を有することが好ましい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物層243Bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。 Further, it is preferable to have a curved surface between the side surface of the oxide layer 243B and the upper surface of the oxide layer 243B. That is, it is preferable that the end portion of the side surface and the end portion of the upper surface are curved (hereinafter, also referred to as a round shape). The curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the oxide layer 243B. By having no corners at the ends, the coverage of the film in the subsequent film forming process is improved.

なお、当該酸化膜および導電膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。 The oxide film and the conductive film may be processed by using a lithography method. Further, a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.

次に絶縁膜224A、酸化物230a、酸化物230b、および酸化物層243B上に、絶縁膜272Aを成膜する(図7参照)。 Next, the insulating film 272A is formed on the insulating film 224A, the oxide 230a, the oxide 230b, and the oxide layer 243B (see FIG. 7).

絶縁膜272Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。絶縁膜272Aは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、窒化シリコンまたは酸化シリコンを成膜する。 The insulating film 272A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film 272A, it is preferable to use an insulating film having a function of suppressing the permeation of oxygen. For example, silicon nitride or silicon oxide is formed by a sputtering method.

次に、絶縁膜272Aの上に、ダミーゲート層262Aとなるダミーゲート膜を成膜する。 Next, a dummy gate film to be a dummy gate layer 262A is formed on the insulating film 272A.

ダミーゲート層262Aとなるダミーゲート膜は、加工してダミーゲートとして使用する。ダミーゲートとは、仮のゲート電極のことである。つまり、ダミーゲート層262Aとなるダミーゲート膜を加工することで、仮のゲート電極を形成し、後の工程において該ダミーゲートを除去し、代わりに導電膜等によるゲート電極を形成する。従って、ダミーゲート層262Aとなるダミーゲート膜は微細加工が容易であり、かつ、除去も容易な膜を用いることが好ましい。 The dummy gate film to be the dummy gate layer 262A is processed and used as a dummy gate. The dummy gate is a temporary gate electrode. That is, a temporary gate electrode is formed by processing the dummy gate film to be the dummy gate layer 262A, the dummy gate is removed in a later step, and a gate electrode made of a conductive film or the like is formed instead. Therefore, it is preferable to use a dummy gate film to be the dummy gate layer 262A, which is easy to microfabricate and easy to remove.

ダミーゲート層262Aとなるダミーゲート膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体、半導体、または導電体を用いることができる。具体的には、ポリシリコン、微結晶シリコン、アモルファスシリコンなどのシリコン、アルミニウム、チタン、タングステンなどの金属膜などを用いればよい。または、塗布法を用いて、炭素を含む膜、SOG(Spin On Glass)、樹脂膜などを形成しても良い。例えば、フォトレジスト、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。SOG、樹脂膜を塗布法によって形成することで、ダミーゲート膜の表面を平坦にすることができる。このように、ダミーゲート膜の表面を平坦にすることで、微細加工が容易となり、さらに、除去も容易である。 The film formation of the dummy gate film to be the dummy gate layer 262A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, insulators, semiconductors, or conductors can be used. Specifically, silicon such as polysilicon, microcrystalline silicon and amorphous silicon, and a metal film such as aluminum, titanium and tungsten may be used. Alternatively, a carbon-containing film, SOG (Spin On Glass), a resin film, or the like may be formed by using a coating method. For example, photoresists, polyesters, polyolefins, polyamides (nylon, aramid, etc.), polyimides, polycarbonates or acrylics. By forming the SOG and the resin film by the coating method, the surface of the dummy gate film can be flattened. By flattening the surface of the dummy gate film in this way, microfabrication is facilitated, and further, removal is easy.

また、ダミーゲート層262Aとなるダミーゲート膜は、異なる膜種を用いて多層膜とすることもできる。例えば、ダミーゲート層262Aとなるダミーゲート膜を導電膜と該導電膜上に樹脂膜を形成する2層構造の膜とすることができる。ダミーゲート膜をこのような構造とすることで、例えば、後のCMP工程において、該導電膜がCMP処理のストッパー膜として機能する場合がある。または、CMP処理の終点検出が可能となる場合があり、加工ばらつきの低減が可能となる場合がある。 Further, the dummy gate film to be the dummy gate layer 262A can be a multilayer film by using different film types. For example, the dummy gate film to be the dummy gate layer 262A can be a conductive film and a film having a two-layer structure in which a resin film is formed on the conductive film. By having such a structure of the dummy gate film, for example, the conductive film may function as a stopper film for CMP treatment in a later CMP step. Alternatively, it may be possible to detect the end point of the CMP process, and it may be possible to reduce machining variations.

次に、リソグラフィー法によって、ダミーゲート層262Aとなるダミーゲート膜をエッチングし、ダミーゲート層262Aを形成する(図7参照。)。ダミーゲート層262Aは、少なくとも一部が、導電体205および酸化物230と重なるように形成する。 Next, the dummy gate film to be the dummy gate layer 262A is etched by the lithography method to form the dummy gate layer 262A (see FIG. 7). The dummy gate layer 262A is formed so that at least a part thereof overlaps with the conductor 205 and the oxide 230.

次に、ダミーゲート層262Aをマスクとして、酸化物層243B、および酸化物230bにドーパント257を添加する(図8参照。)。これにより、酸化物層243B、および酸化物230bのダミーゲート層262Aと重畳していない領域に、ドーパント257を含む領域253(領域253aおよび領域253b)が形成される。領域253は、低抵抗領域として機能する。このように、ダミーゲート層262Aのチャネル長方向の長さによって、領域253aと領域253bの間の距離、つまり図3におけるL’の長さを制御することができる。 Next, the dopant 257 is added to the oxide layer 243B and the oxide 230b using the dummy gate layer 262A as a mask (see FIG. 8). As a result, a region 253 (regions 253a and region 253b) containing the dopant 257 is formed in a region that does not overlap with the oxide layer 243B and the dummy gate layer 262A of the oxide 230b. The region 253 functions as a low resistance region. In this way, the distance between the region 253a and the region 253b, that is, the length of L'in FIG. 3, can be controlled by the length of the dummy gate layer 262A in the channel length direction.

ドーパント257の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。 As a method for adding the dopant 257, an ion implantation method in which the ionized raw material gas is added by mass separation, an ion implantation method in which the ionized raw material gas is added without mass separation, a plasma immersion ion implantation method, or the like is used. be able to. When mass separation is performed, the ion species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time. Further, an ion doping method in which a cluster of atoms or molecules is generated and ionized may be used. The dopant may be paraphrased as an ion, a donor, an acceptor, an impurity, an element, or the like.

ドーパント257としては、上述の酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でもドーパント257としては、ホウ素、及びリンが好ましい。ホウ素、リンをドーパント257として用いる場合、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。 As the dopant 257, the above-mentioned element that forms an oxygen deficiency, an element that binds to an oxygen deficiency, or the like may be used. Typical examples of such an element include boron and phosphorus. Further, hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, noble gas and the like may be used. Typical examples of rare gas elements include helium, neon, argon, krypton, xenon and the like. Also, metals such as aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. One or more metal elements selected from the elements may be added. Among the above, boron and phosphorus are preferable as the dopant 257. When boron or phosphorus is used as the dopant 257, equipment on a production line for amorphous silicon or low-temperature polysilicon can be used, so that capital investment can be suppressed.

また、図8では、ドーパント257を絶縁体214の上面に略垂直に添加しているが、これに限られず、ドーパント257の添加を絶縁体214の上面に対して傾斜させて行ってもよい。絶縁体214の上面に対して傾斜させてドーパントを添加させることにより、ダミーゲート層262Aと重畳する領域の一部に領域253aおよび領域253bを形成することができる。 Further, in FIG. 8, the dopant 257 is added substantially perpendicularly to the upper surface of the insulator 214, but the addition is not limited to this, and the dopant 257 may be added at an angle with respect to the upper surface of the insulator 214. By inclining the upper surface of the insulator 214 with respect to the addition of the dopant, the region 253a and the region 253b can be formed in a part of the region overlapping with the dummy gate layer 262A.

ドーパント257の添加により、酸化物層243B,および酸化物230bにおいて、領域253の結晶性は、ダミーゲート層262Aと重畳する領域の結晶性に比べ低下する場合がある。また、酸化物層243B,および酸化物230bにおいて、領域253は、ダミーゲート層262Aと重畳する領域に比べ結晶の配向性(例えば、c軸の配向性)に乱れが生じる場合がある。例えば、領域253は、アモルファス構造、多結晶構造、または微結晶構造を有する場合がある。 Due to the addition of the dopant 257, in the oxide layer 243B and the oxide 230b, the crystallinity of the region 253 may be lower than the crystallinity of the region superimposing on the dummy gate layer 262A. Further, in the oxide layer 243B and the oxide 230b, the crystal orientation (for example, the orientation of the c-axis) of the region 253 may be disturbed as compared with the region superposed on the dummy gate layer 262A. For example, region 253 may have an amorphous structure, a polycrystalline structure, or a microcrystal structure.

また、本実施の形態の作成方法では、ドーパント257は、絶縁膜272Aを介して酸化物層243B,および酸化物230bに添加される。当該作成方法とすることで、絶縁膜272Aにもドーパント257が添加される。すなわち、酸化物層243B、酸化物230b、および絶縁膜272Aのいずれもドーパント257に含まれる元素を有する。また、絶縁膜272Aが過剰酸素を有する場合、ドーパント257によって、外部への過剰酸素の拡散を抑制できる場合がある。 Further, in the method for producing the present embodiment, the dopant 257 is added to the oxide layer 243B and the oxide 230b via the insulating film 272A. By this preparation method, the dopant 257 is also added to the insulating film 272A. That is, all of the oxide layer 243B, the oxide 230b, and the insulating film 272A have an element contained in the dopant 257. Further, when the insulating film 272A has excess oxygen, the dopant 257 may be able to suppress the diffusion of excess oxygen to the outside.

以上のように、領域253を形成することにより、後の工程で形成する導電体260を、領域253aと領域253bの間に自己整合的に配置することができる。 As described above, by forming the region 253, the conductor 260 formed in the later step can be arranged in a self-aligned manner between the region 253a and the region 253b.

次に、絶縁膜272A、およびダミーゲート層262A上に、絶縁膜270Aを成膜する。絶縁膜270Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、ALD法によって、酸化アルミニウム膜を成膜することが好ましい。ダミーゲート層262Aは、後工程の絶縁膜280Aの形成において、絶縁膜280Aの形成に用いられるガスとの反応や、イオンの衝突により変形する恐れがある。絶縁膜270Aを設けることで、ダミーゲート層262Aが保護され、変形を抑制することができる。本実施の形態では、ALD法を用いて酸化アルミニウム膜を成膜した後、スパッタリング法によって、酸化アルミニウム膜を成膜することで、積層構造を有する絶縁膜270Aを形成する(図9参照)。 Next, the insulating film 270A is formed on the insulating film 272A and the dummy gate layer 262A. The insulating film 270A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, it is preferable to form an aluminum oxide film by the ALD method. The dummy gate layer 262A may be deformed by the reaction with the gas used for forming the insulating film 280A or the collision of ions in the formation of the insulating film 280A in the subsequent process. By providing the insulating film 270A, the dummy gate layer 262A can be protected and deformation can be suppressed. In the present embodiment, an aluminum oxide film is formed by the ALD method, and then the aluminum oxide film is formed by the sputtering method to form an insulating film 270A having a laminated structure (see FIG. 9).

次に、絶縁膜270A上に、絶縁膜280Aを成膜する(図9参照)。絶縁膜280Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。絶縁膜280Aとしては、例えば、スパッタリング法によって形成された酸化シリコン、CVD法によって形成された酸化窒化シリコンなどを用いることが好ましく、これらの積層膜を用いてもよい。 Next, an insulating film 280A is formed on the insulating film 270A (see FIG. 9). The insulating film 280A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film 280A, for example, silicon oxide formed by a sputtering method, silicon oxide nitride formed by a CVD method, or the like is preferably used, and a laminated film thereof may be used.

次に、絶縁膜280A、絶縁膜270A、およびダミーゲート層262Aの一部を、ダミーゲート層262Aの一部が露出するまで除去し、絶縁体280、絶縁体270、およびダミーゲート262を形成する(図10参照。)。絶縁体280、絶縁体270、およびダミーゲート262の形成にはCMP処理を用いることが好ましい。 Next, the insulating film 280A, the insulating film 270A, and a part of the dummy gate layer 262A are removed until a part of the dummy gate layer 262A is exposed to form the insulator 280, the insulator 270, and the dummy gate 262. (See FIG. 10). It is preferable to use CMP treatment for forming the insulator 280, the insulator 270, and the dummy gate 262.

また、上述のようにダミーゲート層262Aを、例えば、導電膜と該導電膜上に樹脂膜を形成する2層構造の膜とすることで、CMP工程において、該導電膜がCMP処理のストッパー膜として機能する場合がある。または、該導電膜がCMP処理の終点検出が可能となる場合があり、ダミーゲート262の高さのばらつきの低減が可能となる場合がある。図10(B)、および図10(C)に示すように、ダミーゲート262の上面と、絶縁体270、および絶縁体280の上面が略一致する。 Further, as described above, by forming the dummy gate layer 262A into, for example, a film having a two-layer structure in which a conductive film and a resin film are formed on the conductive film, the conductive film is a stopper film for CMP treatment in the CMP step. May function as. Alternatively, the conductive film may be able to detect the end point of the CMP treatment, and may be able to reduce variations in the height of the dummy gate 262. As shown in FIGS. 10B and 10C, the upper surface of the dummy gate 262 and the upper surfaces of the insulator 270 and the insulator 280 substantially coincide with each other.

次に、ダミーゲート262を除去する(図11参照。)。ダミーゲート262の除去は、ウェットエッチング、ドライエッチング、またはアッシングなどを用いて行うことができる。または、適宜、上記の処理を複数組み合わせて行ってもよい。例えば、アッシング処理の後に、ウェットエッチング処理を行うことができる。ダミーゲート262を除去することで、絶縁膜272Aの一部が露出する。 Next, the dummy gate 262 is removed (see FIG. 11). The removal of the dummy gate 262 can be performed by wet etching, dry etching, ashing or the like. Alternatively, a plurality of the above processes may be combined as appropriate. For example, a wet etching process can be performed after the ashing process. By removing the dummy gate 262, a part of the insulating film 272A is exposed.

次に、ダミーゲート262を除去することで露出した、絶縁膜272Aの一部を除去することにより、絶縁体272を形成する(図12参照。)。絶縁膜272Aの除去は、ウェットエッチング、ドライエッチング、またはアッシングなどを用いて行うことができる。または、適宜、上記の処理を複数組み合わせて行ってもよい。絶縁膜272Aを除去することにより、絶縁体272は開口を有し、該開口において酸化物層243Bの表面の一部が露出する。該開口のチャネル長方向の幅は、図3におけるL’の長さに概略一致する。また、図12(C)に示すように、このとき絶縁膜224Aの一部で膜厚が薄くなることがある。 Next, the insulator 272 is formed by removing a part of the insulating film 272A exposed by removing the dummy gate 262 (see FIG. 12). The insulating film 272A can be removed by using wet etching, dry etching, ashing, or the like. Alternatively, a plurality of the above processes may be combined as appropriate. By removing the insulating film 272A, the insulator 272 has an opening, and a part of the surface of the oxide layer 243B is exposed at the opening. The width of the aperture in the channel length direction roughly coincides with the length of L'in FIG. Further, as shown in FIG. 12C, at this time, the film thickness may be reduced in a part of the insulating film 224A.

次に、絶縁体280、絶縁体270、絶縁体272、絶縁膜224A、および酸化物層243Bの上に、絶縁膜266Aを成膜し、その上にダミー膜265Aを成膜する(図13参照。)。ここで、絶縁膜266Aは、絶縁体270、および絶縁体272の側壁に接して成膜される必要があり、ダミー膜265Aの厚さ、あるいは後述するダミー膜265Aとエッチングガスとの反応により生成される副生成物267の幅に依存して、酸化物243aと酸化物243bの距離、つまり図3におけるLの長さが決まる。このため、絶縁膜266Aおよびダミー膜265Aは、被覆性が高く、膜厚の微調整が比較的容易なALD法を用いて成膜することが好ましい。絶縁膜266Aおよびダミー膜265Aの膜厚は、トランジスタ200に求められる電気特性に合わせて適宜設定すればよい。例えば、絶縁膜266Aの膜厚は、0.5nm以上、好ましくは1nm以上にすればよい。また、例えば、ダミー膜265Aの膜厚は、5nm以上25nm以下、好ましくは10nm以上20nm以下にすればよい。 Next, an insulating film 266A is formed on the insulator 280, the insulator 270, the insulator 272, the insulating film 224A, and the oxide layer 243B, and a dummy film 265A is formed on the insulating film 266A (see FIG. 13). .). Here, the insulating film 266A needs to be formed in contact with the insulator 270 and the side wall of the insulator 272, and is formed by the thickness of the dummy film 265A or the reaction between the dummy film 265A described later and the etching gas. The distance between the oxide 243a and the oxide 243b, that is, the length of L in FIG. 3, is determined depending on the width of the by-product 267 to be formed. Therefore, it is preferable that the insulating film 266A and the dummy film 265A are formed by using the ALD method, which has high coverage and relatively easy fine adjustment of the film thickness. The film thicknesses of the insulating film 266A and the dummy film 265A may be appropriately set according to the electrical characteristics required for the transistor 200. For example, the film thickness of the insulating film 266A may be 0.5 nm or more, preferably 1 nm or more. Further, for example, the film thickness of the dummy film 265A may be 5 nm or more and 25 nm or less, preferably 10 nm or more and 20 nm or less.

ここで、ダミー膜265Aは、最終的には除去されるので、微細加工が容易であり、かつ、除去も容易な膜を用いることが好ましい。例えば、本実施の形態では、ダミー膜265Aとして、ALD法で成膜した酸化アルミニウムを用いればよい。また、絶縁膜266Aは、ダミー膜265Aを除去するときにエッチングストッパーとして機能する。このため、ダミー膜265Aを除去するエッチングにおいて、ダミー膜265Aよりエッチングレートが低い絶縁体を用いる。例えば、本実施の形態では、絶縁膜266Aとして、ALD法で成膜した酸化ハフニウムを用いればよい。 Here, since the dummy film 265A is finally removed, it is preferable to use a film that is easy to microfabricate and is easy to remove. For example, in the present embodiment, aluminum oxide formed by the ALD method may be used as the dummy film 265A. Further, the insulating film 266A functions as an etching stopper when the dummy film 265A is removed. Therefore, in the etching for removing the dummy film 265A, an insulator having an etching rate lower than that of the dummy film 265A is used. For example, in the present embodiment, hafnium oxide formed by the ALD method may be used as the insulating film 266A.

次に、絶縁膜266Aおよびダミー膜265Aに異方性エッチングを行い、絶縁膜266Aおよびダミー膜265Aの一部を除去し、酸化物層243Bの上面、および絶縁体270、および絶縁体272の側面に接する絶縁体266の形成と、絶縁体266上のダミー層265の形成と、ダミー層265上への副生成物267の堆積と、を行う(図14参照。)。なお、絶縁体266、ダミー層265、および副生成物267は、絶縁体270、および絶縁体272の側壁近傍にのみに残存している。後の工程で、トランジスタ200のチャネル形成領域が形成される部分には、絶縁体266、ダミー層265、および副生成物267は形成されておらず、酸化物層243Bが露出している。よって、絶縁体266およびダミー層265の断面形状は、図14(B)、および図14(C)に示すように、L字型の形状になる。また、絶縁体272の側壁近傍に形成される絶縁体266、ダミー層265、および副生成物267をまとめてサイドウォールと呼ぶことができる。 Next, the insulating film 266A and the dummy film 265A are anisotropically etched to remove a part of the insulating film 266A and the dummy film 265A, and the upper surface of the oxide layer 243B and the side surface of the insulator 270 and the insulator 272 are removed. The insulator 266 is formed in contact with the insulator 266, the dummy layer 265 is formed on the insulator 266, and the by-product 267 is deposited on the dummy layer 265 (see FIG. 14). The insulator 266, the dummy layer 265, and the by-product 267 remain only in the vicinity of the side wall of the insulator 270 and the insulator 272. In the later step, the insulator 266, the dummy layer 265, and the by-product 267 are not formed in the portion where the channel forming region of the transistor 200 is formed, and the oxide layer 243B is exposed. Therefore, the cross-sectional shapes of the insulator 266 and the dummy layer 265 are L-shaped as shown in FIGS. 14 (B) and 14 (C). Further, the insulator 266, the dummy layer 265, and the by-product 267 formed in the vicinity of the side wall of the insulator 272 can be collectively referred to as a sidewall.

異方性エッチングには、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Cガス、Cガス、Cガス、CFガス、SFガス、CHFガス、Clガス、BClガスまたはSiClガスなどを単独または2以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。これらのエッチングガスは、エッチングする対象(絶縁膜266Aおよびダミー膜265A)に合わせて適宜切り替えて用いることができる。 It is preferable to use dry etching for anisotropic etching. The dry etching includes, for example, C 4 F 6 gas, C 5 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, Cl 2 gas, BCl 3 gas or SiCl 4 gas, etc. Can be used alone or in admixture of two or more gases. Alternatively, oxygen gas, helium gas, argon gas, hydrogen gas and the like can be appropriately added to the above gas. These etching gases can be appropriately switched and used according to the objects to be etched (insulating film 266A and dummy film 265A).

ドライエッチング装置としては上記の装置を用いることができるが、対向する電極それぞれに周波数の異なる高周波電源を接続する構成の平行平板型ドライエッチング装置は、比較的容易に異方性エッチングを行うことができるので、当該ドライエッチング装置を用いることが好ましい。 The above-mentioned apparatus can be used as the dry etching apparatus, but a parallel plate type dry etching apparatus having a configuration in which a high frequency power supply having a different frequency is connected to each of the opposing electrodes can perform anisotropic etching relatively easily. Therefore, it is preferable to use the dry etching apparatus.

また、上記エッチング工程は副生成物267を形成しやすい条件で行うことが好ましい。このようなエッチング工程の条件としては、例えば、エッチングガスの少なくとも一として、炭素を多く含むガスを用いることが好ましい。具体的には、当該炭素を多く含むガスは、炭素とフッ素を含み、かつ炭素の原子数比がフッ素の原子数比の50%以上であることが好ましい。このようなエッチングガスとしては、例えば、Cガス、Cガス、またはCガスなどを、単独または2以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガス、窒素ガスまたは水素ガスなどを適宜添加することができる。 Further, it is preferable that the etching step is performed under conditions that facilitate the formation of by-product 267. As a condition of such an etching step, for example, it is preferable to use a gas containing a large amount of carbon as at least one of the etching gases. Specifically, the carbon-rich gas preferably contains carbon and fluorine, and the atomic number ratio of carbon is 50% or more of the atomic number ratio of fluorine. As such an etching gas, for example, C 4 F 6 gas, C 5 F 6 gas, C 4 F 8 gas, or the like can be used alone or in combination of two or more gases. Alternatively, oxygen gas, helium gas, argon gas, nitrogen gas, hydrogen gas and the like can be appropriately added to the above gas.

このようなエッチングガスを用いてエッチングを行うことにより、当該ガスがプラズマで分解され、ガス中に含まれる炭素と、ダミー膜265Aに含まれる成分(例えばアルミニウムなど。)が反応して、炭素化合物が形成される。また、ガス中に含まれるフッ素と、ダミー膜265Aに含まれる成分(例えばアルミニウムなど。)が反応して、フッ素化合物が形成される。これらの炭素化合物やフッ素化合物などがダミー層265上に堆積し、副生成物267が形成される。このため、副生成物267は、ダミー層265、絶縁体266、絶縁体280および上記エッチングガスに含まれる成分などを含んで形成される。よって、副生成物267は、アルミニウム、フッ素、および炭素を含むことがある。 By performing etching using such an etching gas, the gas is decomposed by plasma, and carbon contained in the gas reacts with a component (for example, aluminum) contained in the dummy film 265A to form a carbon compound. Is formed. Further, the fluorine contained in the gas reacts with the component (for example, aluminum) contained in the dummy film 265A to form a fluorine compound. These carbon compounds, fluorine compounds, and the like are deposited on the dummy layer 265 to form a by-product 267. Therefore, the by-product 267 is formed to include the dummy layer 265, the insulator 266, the insulator 280, and the components contained in the etching gas. Thus, the by-product 267 may contain aluminum, fluorine, and carbon.

副生成物267が形成されることにより、絶縁体266、ダミー層265、および副生成物267からなるサイドウォールの幅は、絶縁体270、および絶縁体272の側壁に形成される絶縁膜266Aとダミー膜265Aの合計膜厚よりも大きくできる。絶縁体266およびダミー層265と重畳する部分に酸化物243a、および酸化物243bを形成することができるので、図3に示す領域232a、および領域232bをチャネル長方向に十分長くすることができ、L’に対して、Lを充分短くできる。例えば、ダミーゲート262のチャネル長方向の幅に相当するL’が60nmの場合、絶縁体266、ダミー層265、および副生成物267からなるサイドウォールの幅を15nmとすることができれば、Lは30nmとすることができる。同様に、該サイドウォールの幅を20nmとすることができれば、Lは20nmとすることができる。また、該サイドウォールの幅を25nmとすることができれば、Lは10nmとすることができる。また、該サイドウォールの幅を27.5nmとすることができれば、Lは5nmとすることができる。すなわち、L’が60nm以上の長さを有していてもLは充分小さくすることができる。Lの長さによらずL’を大きくできるため、後工程において、酸化膜230C、絶縁膜250A、導電膜260Aaおよび導電膜260Abを、酸化物230b、酸化物243、および絶縁体266などに対して、被覆性よく形成することができる。 By forming the by-product 267, the width of the sidewall composed of the insulator 266, the dummy layer 265, and the by-product 267 is increased with the insulator 270 and the insulating film 266A formed on the side wall of the insulator 272. It can be larger than the total film thickness of the dummy film 265A. Since the oxide 243a and the oxide 243b can be formed on the portion overlapping the insulator 266 and the dummy layer 265, the region 232a and the region 232b shown in FIG. 3 can be sufficiently lengthened in the channel length direction. L can be sufficiently shortened with respect to L'. For example, if L'corresponding to the width of the dummy gate 262 in the channel length direction is 60 nm, and if the width of the sidewall composed of the insulator 266, the dummy layer 265, and the by-product 267 can be 15 nm, then L is It can be 30 nm. Similarly, if the width of the sidewall can be 20 nm, L can be 20 nm. Further, if the width of the sidewall can be 25 nm, L can be 10 nm. Further, if the width of the sidewall can be 27.5 nm, L can be 5 nm. That is, even if L'has a length of 60 nm or more, L can be made sufficiently small. Since L'can be increased regardless of the length of L, the oxide film 230C, the insulating film 250A, the conductive film 260Aa and the conductive film 260Ab are applied to the oxide 230b, the oxide 243, the insulator 266 and the like in the subsequent step. Therefore, it can be formed with good coverage.

次に、絶縁体266、ダミー層265、および副生成物267をマスクとして、酸化物層243Bの一部を除去し、酸化物243a、および酸化物243bを形成する。酸化物層243Bのエッチングは、ウェットエッチング法を用いることが好ましい。酸化物層243Bのエッチングにおいて、副生成物267、およびダミー層265もエッチングされる場合がある(図15参照。)。なお、副生成物267、およびダミー層265のエッチングは、酸化物243a、および酸化物243bの形成後に行ってもよい。 Next, using the insulator 266, the dummy layer 265, and the by-product 267 as masks, a part of the oxide layer 243B is removed to form the oxide 243a and the oxide 243b. It is preferable to use a wet etching method for etching the oxide layer 243B. In etching the oxide layer 243B, the by-product 267 and the dummy layer 265 may also be etched (see FIG. 15). The by-product 267 and the dummy layer 265 may be etched after the oxides 243a and 243b are formed.

ダミー層265および副生成物267をエッチングする際に、絶縁体266は、エッチングストッパーとして機能する。これにより、ダミー層265および副生成物267をエッチングしたときに、絶縁体254および絶縁体244までエッチングされるのを防ぐことができる。以降、絶縁体266を残存させたまま工程の説明を続けるが、絶縁体266は除去してもよい。 When etching the dummy layer 265 and the by-product 267, the insulator 266 functions as an etching stopper. This makes it possible to prevent the insulator 254 and the insulator 244 from being etched when the dummy layer 265 and the by-product 267 are etched. Hereinafter, the process will be described with the insulator 266 remaining, but the insulator 266 may be removed.

以上、酸化物層243Bの加工において、絶縁体266、ダミー層265、および副生成物267からなるサイドウォールをマスクに用いる例を示したが、本実施の形態はこれに限らない。公知の方法でサイドウォールを形成し、酸化物層243Bを加工し、酸化物層243Bの加工後に当該サイドウォールを除去してもよい。また、酸化物層243Bの加工にサイドウォールを用いず、リソグラフィー法を用いて酸化物層243Bの加工を行ってもよい。 In the above, an example in which a sidewall composed of an insulator 266, a dummy layer 265, and a by-product 267 is used as a mask in the processing of the oxide layer 243B has been shown, but the present embodiment is not limited to this. A sidewall may be formed by a known method, the oxide layer 243B may be processed, and the sidewall may be removed after the oxide layer 243B is processed. Further, the oxide layer 243B may be processed by using a lithography method without using a sidewall for processing the oxide layer 243B.

これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物230a、および酸化物230bなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。 By performing the conventional dry etching or the like, impurities caused by the etching gas or the like may adhere to or diffuse on the surface or the inside of the oxide 230a and the oxide 230b. Impurities include, for example, fluorine or chlorine.

上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning is performed to remove the above impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be appropriately combined.

ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。 As the wet cleaning, the cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, aqueous ammonia, or hydrofluoric acid with carbonated water or pure water. Alternatively, ultrasonic cleaning may be performed using pure water or carbonated water.

次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜230Cを成膜してもよい。このような処理を行うことによって、酸化物230bの表面などに表面に吸着している水分および水素を除去し、さらに酸化物230aおよび酸化物230b中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。本実施の形態では、加熱処理の温度を200℃とする(図16参照。)。 Next, heat treatment may be performed. The heat treatment may be performed under reduced pressure to continuously form the oxide film 230C without exposing it to the atmosphere. By performing such a treatment, it is possible to remove the water and hydrogen adsorbed on the surface of the oxide 230b and the like, and further reduce the water concentration and the hydrogen concentration in the oxide 230a and the oxide 230b. .. The temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In this embodiment, the temperature of the heat treatment is set to 200 ° C. (see FIG. 16).

ここで、酸化膜230Cは、少なくとも酸化物230aの側面の一部、酸化物230bの側面の一部および上面の一部、酸化物243の側面の一部、絶縁体266の上面および側面と接するように設けられることが好ましい。なお、酸化膜230C形成前に絶縁体266を除去している場合、酸化膜230Cは、酸化物230aの側面の一部、酸化物230bの側面の一部および上面の一部、酸化物243の側面の一部に加え、酸化物243の絶縁体272と重畳しない領域の上面、絶縁体272の側面、および絶縁体270の側面と接するように設けられ、図2に示す構造が得られる。このとき、導電体205は、図2に示す構造に限らず、図16に示す構造の導電体205を用いることができる。 Here, the oxide film 230C is in contact with at least a part of the side surface of the oxide 230a, a part of the side surface and the upper surface of the oxide 230b, a part of the side surface of the oxide 243, and the upper surface and the side surface of the insulator 266. It is preferable that it is provided as follows. When the insulator 266 is removed before the oxide film 230C is formed, the oxide film 230C is a part of the side surface of the oxide 230a, a part of the side surface and a part of the upper surface of the oxide 230b, and the oxide 243. In addition to a part of the side surface, the upper surface of the region that does not overlap with the insulator 272 of the oxide 243, the side surface of the insulator 272, and the side surface of the insulator 270 are provided so as to be in contact with each other, and the structure shown in FIG. 2 is obtained. At this time, the conductor 205 is not limited to the structure shown in FIG. 2, and the conductor 205 having the structure shown in FIG. 16 can be used.

酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。酸化膜230Cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cを成膜すればよい。本実施の形態では、酸化膜230Cとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]、あるいは4:2:4.1[原子数比]のターゲットを用いて成膜する。 The film formation of the oxide film 230C can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The oxide film 230C may be formed by using the same film forming method as the oxide film 230A or the oxide film 230B according to the characteristics required for the oxide film 230C. In the present embodiment, as the oxide film 230C, a target of In: Ga: Zn = 1: 3: 4 [atomic number ratio] or 4: 2: 4.1 [atomic number ratio] is used by the sputtering method. Form a film.

尚、酸化膜230Cは、積層としてもよい。例えば、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]のターゲットを用いて成膜して、連続してIn:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜してもよい。 The oxide film 230C may be laminated. For example, by a sputtering method, a film is formed using a target of In: Ga: Zn = 4: 2: 4.1 [atomic number ratio], and In: Ga: Zn = 1: 3: 4 [atomic number ratio] is continuously formed. A film may be formed using a target of [number ratio].

特に、酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物230aおよび酸化物230bに供給される場合がある。したがって、酸化膜230Cのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。 In particular, when the oxide film 230C is formed, a part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%.

次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜250Aを成膜してもよい。このような処理を行うことによって、酸化膜230Cの表面などに表面に吸着している水分および水素を除去し、さらに酸化物230a、酸化物230bおよび酸化膜230C中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい(図16参照。)。 Next, heat treatment may be performed. The heat treatment may be performed under reduced pressure to continuously form the insulating film 250A without exposing it to the atmosphere. By performing such a treatment, the water and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and the water concentration and the hydrogen concentration in the oxide 230a, the oxide 230b and the oxide film 230C are further reduced. Can be made to. The temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower (see FIG. 16).

絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。絶縁膜250Aとして、CVD法により、酸化窒化シリコンを成膜することが好ましい。なお、絶縁膜250Aを成膜する際の成膜温度は、350℃以上450℃未満、特に400℃前後とすることが好ましい。絶縁膜250Aを、400℃で成膜することで、不純物が少ない絶縁体を成膜することができる。 The insulating film 250A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film 250A, it is preferable to form silicon oxide nitride by a CVD method. The film forming temperature at the time of forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., particularly around 400 ° C. By forming the insulating film 250A at 400 ° C., an insulator having few impurities can be formed.

次に、導電膜260Aaおよび導電膜260Abを成膜する。導電膜260Aaおよび導電膜260Abの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、CVD法を用いることが好ましい。本実施の形態では、ALD法を用いて、導電膜260Aaを成膜し、CVD法を用いて導電膜260Abを成膜する(図16参照。)。 Next, the conductive film 260Aa and the conductive film 260Ab are formed. The film formation of the conductive film 260Aa and the conductive film 260Ab can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, it is preferable to use the CVD method. In the present embodiment, the conductive film 260Aa is formed by using the ALD method, and the conductive film 260Ab is formed by using the CVD method (see FIG. 16).

次に、CMP処理によって、酸化膜230C、絶縁膜250A、導電膜260Aaおよび導電膜260Abを絶縁体280が露出するまで研磨することによって、酸化物230c、絶縁体250および導電体260(導電体260aおよび導電体260b)を形成する(図17参照。)。 Next, by CMP treatment, the oxide film 230C, the insulating film 250A, the conductive film 260Aa and the conductive film 260Ab are polished until the insulator 280 is exposed, so that the oxide 230c, the insulator 250 and the conductor 260 (conductor 260a) are polished. And the conductor 260b) (see FIG. 17).

次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。該加熱処理によって、絶縁体250および絶縁体280中の水分濃度および水素濃度を低減させることができる。 Next, heat treatment may be performed. In the present embodiment, the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour. By the heat treatment, the water concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.

次に、導電体260上、絶縁体250上、酸化物230c上、および絶縁体280上に、絶縁体282となる絶縁膜を形成してもよい。絶縁体282となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。絶縁体282となる絶縁膜としては、例えば、スパッタリング法によって形成された酸化アルミニウム、スパッタリング法によって形成された窒化シリコン、CVD法によって形成された窒化シリコンなどを用いることができる。このように、導電体260の上面に接して、絶縁体282を形成することで、この後の加熱処理において、絶縁体280が有する酸素が導電体260へ吸収されることを抑制することができるので好ましい(図17参照。)。 Next, an insulating film to be an insulator 282 may be formed on the conductor 260, the insulator 250, the oxide 230c, and the insulator 280. The film formation of the insulating film to be the insulator 282 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film to be the insulator 282, for example, aluminum oxide formed by a sputtering method, silicon nitride formed by a sputtering method, silicon nitride formed by a CVD method, or the like can be used. By forming the insulator 282 in contact with the upper surface of the conductor 260 in this way, it is possible to suppress the oxygen contained in the insulator 280 from being absorbed by the conductor 260 in the subsequent heat treatment. Therefore, it is preferable (see FIG. 17).

次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。該加熱処理によって、絶縁体282の成膜によって添加された酸素を絶縁体280へ注入することができる。また、該酸素は、酸化物230cを介して、酸化物230a、および酸化物230bへ注入することができる。 Next, heat treatment may be performed. In the present embodiment, the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour. By the heat treatment, oxygen added by the film formation of the insulator 282 can be injected into the insulator 280. Further, the oxygen can be injected into the oxide 230a and the oxide 230b via the oxide 230c.

次に絶縁体282上に、絶縁体274となる絶縁体を成膜してもよい。絶縁体274となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる(図17参照。)。 Next, an insulator to be the insulator 274 may be formed on the insulator 282. The film formation of the insulating film to be the insulator 274 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 17).

次に絶縁体274上に、絶縁体281となる絶縁体を成膜してもよい。絶縁体281となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。絶縁体281となる絶縁膜としては、例えば、スパッタリング法によって、窒化シリコンを成膜することが好ましい。(図17参照。)。 Next, an insulator to be the insulator 281 may be formed on the insulator 274. The film formation of the insulating film to be the insulator 281 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film to be the insulator 281, for example, it is preferable to form silicon nitride by a sputtering method. (See FIG. 17).

次に、絶縁体272、絶縁体270、絶縁体280、絶縁体282、絶縁体274および絶縁体281に、酸化物243aおよび酸化物243bに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。 Next, the insulator 272, the insulator 270, the insulator 280, the insulator 282, the insulator 274 and the insulator 281 are formed with openings reaching the oxides 243a and 243b. The opening may be formed by using a lithography method.

次に、絶縁体241となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体241を形成する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。絶縁体241となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ALD法によって、酸化アルミニウムまたは窒化シリコンを成膜することが好ましい。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体240aおよび導電体240bの酸化を防止することができる。また、導電体240aおよび導電体240bから、水、水素などの不純物が外部に拡散することを防ぐことができる。 Next, an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241. The film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film to be the insulator 241, it is preferable to use an insulating film having a function of suppressing the permeation of oxygen. For example, it is preferable to form aluminum oxide or silicon nitride by the ALD method. Further, the anisotropic etching may be performed by, for example, a dry etching method. By having such a structure on the side wall portion of the opening, it is possible to suppress the permeation of oxygen from the outside and prevent the oxidation of the conductor 240a and the conductor 240b to be formed next. Further, it is possible to prevent impurities such as water and hydrogen from diffusing from the conductor 240a and the conductor 240b to the outside.

次に、導電体240aおよび導電体240bとなる導電膜を成膜する。導電体240aおよび導電体240bとなる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体240となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。 Next, a conductive film to be the conductor 240a and the conductor 240b is formed. It is desirable that the conductive film to be the conductor 240a and the conductor 240b has a laminated structure including a conductor having a function of suppressing the permeation of impurities such as water and hydrogen. For example, tantalum nitride, titanium nitride and the like can be laminated with tungsten, molybdenum, copper and the like. The film formation of the conductive film to be the conductor 240 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

次に、CMP処理を行うことで、導電体240aおよび導電体240bとなる導電膜の一部を除去し、絶縁体281を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体240aおよび導電体240bを形成することができる(図1参照。)。なお、当該CMP処理により、絶縁体281の一部が除去される場合がある。 Next, by performing the CMP treatment, a part of the conductive film to be the conductor 240a and the conductor 240b is removed, and the insulator 281 is exposed. As a result, the conductor 240a and the conductor 240b having a flat upper surface can be formed by the conductive film remaining only in the opening (see FIG. 1). In addition, a part of the insulator 281 may be removed by the CMP treatment.

次に、導電体246となる導電膜を成膜する。導電体246となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。 Next, a conductive film to be a conductor 246 is formed. The film formation of the conductive film to be the conductor 246 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

次に、導電体246となる導電膜をリソグラフィー法によって加工し、導電体240aの上面と接する導電体246aおよび導電体240bの上面と接する導電体246bを形成する(図1参照。)。 Next, the conductive film to be the conductor 246 is processed by a lithography method to form a conductor 246a in contact with the upper surface of the conductor 240a and a conductor 246b in contact with the upper surface of the conductor 240b (see FIG. 1).

以上により、図1に示すトランジスタ200を有する半導体装置を作製することができる。図5乃至図17に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作製することができる。 As described above, the semiconductor device having the transistor 200 shown in FIG. 1 can be manufactured. As shown in FIGS. 5 to 17, the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device shown in the present embodiment.

本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。 According to one aspect of the present invention, it is possible to provide a semiconductor device having a large on-current. Alternatively, one aspect of the present invention can provide a semiconductor device having high frequency characteristics. Alternatively, one aspect of the present invention can provide a semiconductor device with good reliability. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention can provide a semiconductor device having good electrical characteristics. Alternatively, according to one aspect of the present invention, a semiconductor device having a small off-current can be provided. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device with reduced power consumption. Alternatively, one aspect of the present invention can provide a highly productive semiconductor device.

以上、本実施の形態に示す構成、方法などは、他の実施の形態および実施例に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the configurations and methods shown in the present embodiment can be appropriately combined with the configurations and methods shown in other embodiments and examples.

(実施の形態2)
本実施の形態では、半導体装置の一形態を、図19および図20を用いて説明する。
(Embodiment 2)
In this embodiment, one embodiment of the semiconductor device will be described with reference to FIGS. 19 and 20.

[記憶装置1]
本発明の一態様である容量素子を使用した、半導体装置(記憶装置)の一例を図19に示す。本発明の一態様の半導体装置は、トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。なお、トランジスタ200として、先の実施の形態で説明したトランジスタ200を用いることができる。
[Storage device 1]
FIG. 19 shows an example of a semiconductor device (storage device) using a capacitive element which is one aspect of the present invention. In the semiconductor device of one aspect of the present invention, the transistor 200 is provided above the transistor 300, and the capacitive element 100 is provided above the transistor 300 and the transistor 200. As the transistor 200, the transistor 200 described in the previous embodiment can be used.

トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。 The transistor 200 is a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor. Since the transistor 200 has a small off current, it is possible to retain the stored contents for a long period of time by using the transistor 200 as a storage device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.

図19に示す半導体装置において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200の第1のゲートと電気的に接続され、配線1006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。 In the semiconductor device shown in FIG. 19, the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the. The gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one of the electrodes of the capacitive element 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitive element 100. ..

また、図19に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。 Further, the storage devices shown in FIG. 19 can form a memory cell array by arranging them in a matrix.

<トランジスタ300>
トランジスタ300は、基板311上に設けられ、ゲート電極として機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
<Transistor 300>
The transistor 300 is provided on the substrate 311 and functions as a conductor 316 that functions as a gate electrode, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b. The transistor 300 may be either a p-channel type or an n-channel type.

ここで、図19に示すトランジスタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。 Here, in the transistor 300 shown in FIG. 19, the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315. The conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.

なお、図19に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 The transistor 300 shown in FIG. 19 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration and the driving method.

<容量素子100>
容量素子100は、トランジスタ200の上方に設けられる。容量素子100は、第1の電極として機能する導電体110と、第2の電極として機能する導電体120、および誘電体として機能する絶縁体130とを有する。
<Capacitive element 100>
The capacitive element 100 is provided above the transistor 200. The capacitive element 100 has a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric.

また、例えば、導電体246上に設けた導電体112と、導電体110は、同時に形成することができる。なお、導電体112は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。 Further, for example, the conductor 112 provided on the conductor 246 and the conductor 110 can be formed at the same time. The conductor 112 has a function as a plug or wiring for electrically connecting to the capacitive element 100, the transistor 200, or the transistor 300.

図19では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。 In FIG. 19, the conductor 112 and the conductor 110 show a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used. For example, a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having the barrier property and the conductor having a high conductivity.

また、絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。 Further, the insulator 130 is, for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, hafnium nitride. Etc. may be used, and it can be provided in a laminated manner or in a single layer.

例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率(high-k)材料との積層構造を用いることが好ましい。当該構成により、容量素子100は、高誘電率(high-k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。 For example, it is preferable to use a laminated structure of a material having a large dielectric strength such as silicon oxide and a high dielectric constant (high—k) material for the insulator 130. With this configuration, the capacitive element 100 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 100.

なお、高誘電率(high-k)材料(高い比誘電率の材料)の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。 As the insulator of the high dielectric constant (high-k) material (material having a high specific dielectric constant), gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, and nitrides having aluminum and hafnium. , Oxides with silicon and hafnium, nitrides with silicon and hafnium or nitrides with silicon and hafnium, and the like.

一方、絶縁耐力が大きい材料(低い比誘電率の材料)としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。 On the other hand, as materials with high dielectric strength (materials with low relative permittivity), silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon added, carbon and nitrogen are used. There are added silicon oxide, silicon oxide with pores or resin and the like.

<配線層>
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
<Wiring layer>
A wiring layer provided with an interlayer film, wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design. Here, the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.

例えば、トランジスタ300上には、層間膜として、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能する。 For example, an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated on the transistor 300 in this order as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 100, a conductor 328 electrically connected to the transistor 200, a conductor 330, and the like. The conductor 328 and the conductor 330 function as a plug or wiring.

また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。 Further, the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator. For example, the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.

絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図19において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能する。 A wiring layer may be provided on the insulator 326 and the conductor 330. For example, in FIG. 19, the insulator 350, the insulator 352, and the insulator 354 are laminated in this order. Further, a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or wiring.

絶縁体350、絶縁体352、絶縁体354、および導電体356からなる配線層は、記憶装置1に必要な回路構成に応じて、複数設けてもよい。例えば、配線層を4層以上設けてもよい。 A plurality of wiring layers including the insulator 350, the insulator 352, the insulator 354, and the conductor 356 may be provided depending on the circuit configuration required for the storage device 1. For example, four or more wiring layers may be provided.

同様に、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体120、および絶縁体130上には、絶縁体150が設けられている。 Similarly, the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) constituting the transistor 200, and the like. The conductor 218 has a function as a plug or wiring for electrically connecting to the capacitive element 100 or the transistor 300. Further, an insulator 150 is provided on the conductor 120 and the insulator 130.

層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。 Examples of the insulator that can be used as the interlayer film include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides.

例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。 For example, by using a material having a low relative permittivity for an insulator that functions as an interlayer film, it is possible to reduce the parasitic capacitance generated between wirings. Therefore, the material may be selected according to the function of the insulator.

例えば、絶縁体150、絶縁体212、絶縁体352、および絶縁体354等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。 For example, it is preferable that the insulator 150, the insulator 212, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity. For example, the insulator includes silicon oxide, silicon nitriding, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and silicon oxide having pores. Alternatively, it is preferable to have a resin or the like. Alternatively, the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, silicon oxide with carbon and nitrogen, or silicon oxide with pores. And resin, it is preferable to have a laminated structure. Since silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.

また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体210、および絶縁体350等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。 Further, the transistor using the oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, for the insulator 210, the insulator 350, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。 Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in a single layer or in layers. Specifically, as an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.

配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。 Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, and indium. , A material containing one or more metal elements selected from ruthenium and the like can be used. Further, a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and a silicide such as nickel silicide may be used.

例えば、導電体328、導電体330、導電体356、導電体218、および導電体112等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。 For example, the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like include a metal material, an alloy material, a metal nitride material, a metal oxide material, and the like formed of the above materials. Can be used as a single layer or laminated. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.

<酸化物半導体が設けられた層の配線、またはプラグ>
なお、トランジスタ200に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
<Wiring or plug of layer provided with oxide semiconductor>
When an oxide semiconductor is used for the transistor 200, an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.

例えば、図19では、過剰酸素を有する絶縁体224と、導電体245との間に、絶縁体276を設けるとよい。絶縁体276と、絶縁体222、および絶縁体272とが接して設けられることで、絶縁体224、およびトランジスタ200は、バリア性を有する絶縁体により、封止する構造とすることができる。さらに、絶縁体276は、絶縁体280の一部とも接することが好ましい。絶縁体276が、絶縁体280まで延在していることで、酸素や不純物の拡散を、より抑制することができる。 For example, in FIG. 19, it is preferable to provide an insulator 276 between the insulator 224 having excess oxygen and the conductor 245. By providing the insulator 276, the insulator 222, and the insulator 272 in contact with each other, the insulator 224 and the transistor 200 can be configured to be sealed by the insulator having a barrier property. Further, the insulator 276 is preferably in contact with a part of the insulator 280. Since the insulator 276 extends to the insulator 280, the diffusion of oxygen and impurities can be further suppressed.

つまり、絶縁体276を設けることで、絶縁体224が有する過剰酸素が、導電体245に吸収されることを抑制することができる。また、絶縁体276を有することで、不純物である水素が、導電体245を介して、トランジスタ200へ拡散することを抑制することができる。 That is, by providing the insulator 276, it is possible to suppress the excess oxygen contained in the insulator 224 from being absorbed by the conductor 245. Further, by having the insulator 276, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 245.

なお、絶縁体276としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。 As the insulator 276, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen. For example, it is preferable to use aluminum oxide or hafnium oxide. In addition, for example, metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.

以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。 The above is the description of the configuration example. By using this configuration, it is possible to suppress fluctuations in electrical characteristics and improve reliability in a semiconductor device using a transistor having an oxide semiconductor. Alternatively, it is possible to provide a transistor having an oxide semiconductor having a large on-current. Alternatively, it is possible to provide a transistor having an oxide semiconductor having a small off-current. Alternatively, it is possible to provide a semiconductor device with reduced power consumption.

[記憶装置2]
本発明の一態様である半導体装置を使用した、記憶装置の一例を図20に示す。図20に示す記憶装置は、図19で示したトランジスタ200、トランジスタ300、および容量素子100を有する半導体装置に加え、トランジスタ400を有している。
[Storage device 2]
FIG. 20 shows an example of a storage device using a semiconductor device which is one aspect of the present invention. The storage device shown in FIG. 20 includes a transistor 400 in addition to the semiconductor device having the transistor 200, the transistor 300, and the capacitive element 100 shown in FIG.

トランジスタ400は、トランジスタ200の第2のゲート電圧を制御することができる。例えば、トランジスタ400の第1のゲート及び第2のゲートをソースとダイオード接続し、トランジスタ400のソースと、トランジスタ200の第2のゲートを接続する構成とする。当該構成でトランジスタ200の第2のゲートの負電位を保持するとき、トランジスタ400の第1のゲートーソース間の電圧および、第2のゲートーソース間の電圧は、0Vになる。トランジスタ400において、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流が非常に小さいため、トランジスタ200およびトランジスタ400に電源供給をしなくても、トランジスタ200の第2のゲートの負電位を長時間維持することができる。これにより、トランジスタ200、およびトランジスタ400を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。 The transistor 400 can control the second gate voltage of the transistor 200. For example, the first gate and the second gate of the transistor 400 are connected to the source by a diode, and the source of the transistor 400 and the second gate of the transistor 200 are connected to each other. When the negative potential of the second gate of the transistor 200 is held in this configuration, the voltage between the first gate and the source of the transistor 400 and the voltage between the second gate and the source become 0V. In the transistor 400, since the drain current when the second gate voltage and the first gate voltage are 0V is very small, the second gate of the transistor 200 does not need to be supplied with power to the transistor 200 and the transistor 400. The negative potential can be maintained for a long time. As a result, the storage device having the transistor 200 and the transistor 400 can retain the stored contents for a long period of time.

従って、図20において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200のゲートと電気的に接続され、配線1006はトランジスタ200のバックゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。配線1007はトランジスタ400のソースと電気的に接続され、配線1008はトランジスタ400のゲートと電気的に接続され、配線1009はトランジスタ400のバックゲートと電気的に接続され、配線1010はトランジスタ400のドレインと電気的に接続されている。ここで、配線1006、配線1007、配線1008、及び配線1009が電気的に接続されている。 Therefore, in FIG. 20, the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and drain of the transistor 200, the wiring 1004 is electrically connected to the gate of the transistor 200, and the wiring 1006 is electrically connected to the back gate of the transistor 200. .. The gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one of the electrodes of the capacitive element 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitive element 100. .. The wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, the wiring 1009 is electrically connected to the back gate of the transistor 400, and the wiring 1010 is the drain of the transistor 400. Is electrically connected to. Here, the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.

また、図20に示す記憶装置は、図19に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、1個のトランジスタ400は、複数のトランジスタ200の第2のゲート電圧を制御することができる。そのため、トランジスタ400は、トランジスタ200よりも、少ない個数を設けるとよい。 Further, the storage device shown in FIG. 20 can form a memory cell array by arranging the storage devices in a matrix like the storage device shown in FIG. It should be noted that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, it is preferable to provide a smaller number of transistors 400 than the transistors 200.

<トランジスタ400>
トランジスタ400は、トランジスタ200と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ400は、第1のゲート電極として機能する導電体460(導電体460a、および導電体460b)と、第2のゲート電極として機能する導電体405と、ゲート絶縁層として機能する絶縁体222、および絶縁体450と、チャネルが形成される領域を有する酸化物430cと、ソースまたはドレインの一方として機能する酸化物443a、酸化物431a、および酸化物431bと、ソースまたはドレインの他方として機能する酸化物443b、酸化物432a、および酸化物432bと、導電体440(導電体440a、および導電体440b)と、酸化物443a、および酸化物443b上、かつ絶縁体272、および絶縁体270の側面に設けられた絶縁体466と、を有する。また、酸化物443a、および酸化物431bには、低抵抗領域である領域453aが形成され、酸化物443b、および酸化物432bには、低抵抗領域である領域453bが形成されている。
<Transistor 400>
The transistor 400 is a transistor formed in the same layer as the transistor 200 and can be manufactured in parallel with the transistor 200. The transistor 400 includes a conductor 460 (conductor 460a and a conductor 460b) that functions as a first gate electrode, a conductor 405 that functions as a second gate electrode, and an insulator 222 that functions as a gate insulating layer. And an insulator 450, an oxide 430c having a region where a channel is formed, an oxide 443a, an oxide 431a, and an oxide 431b acting as one of the source or drain, and an oxidation acting as the other of the source or drain. On the objects 443b, the oxide 432a, and the oxide 432b, the conductor 440 (conductor 440a, and the conductor 440b), the oxide 443a, and the oxide 443b, and on the side surface of the insulator 272 and the insulator 270. It has an insulator 466 provided. Further, the oxide 443a and the oxide 431b are formed with a region 453a which is a low resistance region, and the oxide 443b and the oxide 432b are formed with a region 453b which is a low resistance region.

トランジスタ400において、導電体405は、導電体205と、同じ層である。酸化物431a、および酸化物432aは、酸化物230aと、同じ層であり、酸化物431b、および酸化物432bは、酸化物230bと、同じ層である。酸化物443は、酸化物243と、同じ層である。酸化物430cは、酸化物230cと、同じ層である。絶縁体450は、絶縁体250と、同じ層である。導電体460は、導電体260と、同じ層である。絶縁体466は、絶縁体266と同じ層である。領域453aと、領域453bは、領域253と同時に形成される領域である。 In the transistor 400, the conductor 405 is the same layer as the conductor 205. Oxide 431a and oxide 432a are in the same layer as oxide 230a, and oxide 431b and oxide 432b are in the same layer as oxide 230b. Oxide 443 is the same layer as oxide 243. The oxide 430c is the same layer as the oxide 230c. The insulator 450 is the same layer as the insulator 250. The conductor 460 is the same layer as the conductor 260. The insulator 466 is the same layer as the insulator 266. The region 453a and the region 453b are regions formed at the same time as the region 253.

なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物430cは、酸化物230cとなる酸化膜を加工することで、形成することができる。 The structures formed in the same layer can be formed at the same time. For example, the oxide 430c can be formed by processing an oxide film that becomes the oxide 230c.

トランジスタ400の活性層として機能する酸化物430cは、酸化物230などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流を非常に小さくすることができる。 Oxide 430c, which functions as an active layer of the transistor 400, has reduced oxygen deficiency and reduced impurities such as hydrogen and water, similarly to oxide 230 and the like. As a result, the threshold voltage of the transistor 400 can be made larger than 0V, the off-current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0V can be made very small.

<ダイシングライン>
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断(分割)する場合がある。
<Dicing line>
Hereinafter, a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in the form of chips by dividing a large-area substrate into semiconductor elements will be described. .. As a dividing method, for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.

ここで、例えば、図20に示すように、絶縁体272と、絶縁体222とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ200を有するメモリセル、およびトランジスタ400の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体224に開口を設ける。また、絶縁体224の側面を覆うように、絶縁体272を設ける。 Here, for example, as shown in FIG. 20, it is preferable to design the region where the insulator 272 and the insulator 222 are in contact as a dicing line. That is, an opening is provided in the insulator 224 in the vicinity of the memory cell having the plurality of transistors 200 and the region serving as the dicing line provided on the outer edge of the transistor 400. Further, the insulator 272 is provided so as to cover the side surface of the insulator 224.

つまり、上記絶縁体224に設けた開口において、絶縁体222と、絶縁体272とが接する。例えば、このとき、絶縁体222と、絶縁体272とを同材料及び同方法を用いて形成してもよい。絶縁体222、および絶縁体272を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムや、窒化シリコンを用いることが好ましい。 That is, the insulator 222 and the insulator 272 are in contact with each other in the opening provided in the insulator 224. For example, at this time, the insulator 222 and the insulator 272 may be formed by using the same material and the same method. By providing the insulator 222 and the insulator 272 with the same material and the same method, the adhesion can be enhanced. For example, it is preferable to use aluminum oxide or silicon nitride.

当該構造により、絶縁体222、および絶縁体272で、絶縁体224、トランジスタ200、およびトランジスタ400を包み込むことができる。絶縁体222、および絶縁体272は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ200、およびトランジスタ400に拡散することを防ぐことができる。 With this structure, the insulator 222 and the insulator 272 can enclose the insulator 224, the transistor 200, and the transistor 400. Since the insulator 222 and the insulator 272 have a function of suppressing the diffusion of oxygen, hydrogen, and water, the substrate is divided for each circuit region in which the semiconductor element shown in the present embodiment is formed. This makes it possible to prevent impurities such as hydrogen or water from being mixed in from the side surface direction of the divided substrate and diffusing into the transistor 200 and the transistor 400 even if the chips are processed into a plurality of chips.

また、当該構造により、絶縁体224の過剰酸素が絶縁体272、および絶縁体222の外部に拡散することを防ぐことができる。従って、絶縁体224の過剰酸素は、効率的にトランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ200、またはトランジスタ400の電気特性の変動を抑制すると共に、信頼性を向上させることができる。 Further, the structure can prevent the excess oxygen of the insulator 224 from diffusing to the outside of the insulator 272 and the insulator 222. Therefore, the excess oxygen of the insulator 224 is efficiently supplied to the transistor 200 or the oxide in which the channel is formed in the transistor 400. The oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 200 or the transistor 400. As a result, the oxide in which the channel is formed in the transistor 200 or the transistor 400 can be made into an oxide semiconductor having a low defect level density and having stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 or the transistor 400 and improve reliability.

本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be appropriately combined with the configurations described in other embodiments and examples.

(実施の形態3)
本実施の形態では、図21および図22を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ場合がある。)、および容量素子が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある。)について説明する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
(Embodiment 3)
In the present embodiment, using FIGS. 21 and 22, a transistor using an oxide as a semiconductor (hereinafter, may be referred to as an OS transistor) and a capacitive element according to one aspect of the present invention are applied. The storage device (hereinafter, may be referred to as an OS memory device) is described. The OS memory device is a storage device having at least a capacitance element and an OS transistor that controls charging / discharging of the capacitance element. Since the off-current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a non-volatile memory.

<記憶装置の構成例>
図21(A)にOSメモリ装置の構成の一例を示す。記憶装置1400は、周辺回路1411、およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、コントロールロジック回路1460を有する。
<Configuration example of storage device>
FIG. 21A shows an example of the configuration of the OS memory device. The storage device 1400 has a peripheral circuit 1411 and a memory cell array 1470. The peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.

列回路1430は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ1470が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路1440を介して、データ信号RDATAとして記憶装置1400の外部に出力される。また、行回路1420は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。 The column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like. The precharge circuit has a function of precharging the wiring. The sense amplifier has a function of amplifying a data signal read from a memory cell. The wiring is the wiring connected to the memory cell of the memory cell array 1470, and will be described in detail later. The amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440. Further, the row circuit 1420 has, for example, a row decoder, a word line driver circuit, and the like, and the row to be accessed can be selected.

記憶装置1400には、外部から電源電圧として低電源電圧(VSS)、周辺回路1411用の高電源電圧(VDD)、メモリセルアレイ1470用の高電源電圧(VIL)が供給される。また、記憶装置1400には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、行デコーダおよび列デコーダに入力され、WDATAは書き込み回路に入力される。 The storage device 1400 is supplied with a low power supply voltage (VSS) as a power supply voltage, a high power supply voltage (SiO) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 from the outside. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside. The address signal ADDR is input to the row decoder and column decoder, and WDATA is input to the write circuit.

コントロールロジック回路1460は、外部からの入力信号(CE、WE、RE)を処理して、行デコーダ、列デコーダの制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路1460が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。 The control logic circuit 1460 processes input signals (CE, WE, RE) from the outside to generate control signals for a row decoder and a column decoder. CE is a chip enable signal, WE is a write enable signal, and RE is a read enable signal. The signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.

メモリセルアレイ1470は、行列状に配置された、複数個のメモリセルMCと、複数の配線を有する。なお、メモリセルアレイ1470と行回路1420とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数などによって決まる。また、メモリセルアレイ1470と列回路1430とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数などによって決まる。 The memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings. The number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one row, and the like.

なお、図21(A)において、周辺回路1411とメモリセルアレイ1470を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図21(B)に示すように、周辺回路1411の一部の上に、メモリセルアレイ1470が重なるように設けられてもよい。例えば、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にしてもよい。 Although FIG. 21A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, the present embodiment is not limited to this. For example, as shown in FIG. 21B, the memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411. For example, a sense amplifier may be provided so as to overlap under the memory cell array 1470.

図22に上述のメモリセルMCに適用できるメモリセルの構成例について説明する。 FIG. 22 describes an example of a memory cell configuration applicable to the above-mentioned memory cell MC.

[DOSRAM]
図22(A)乃至(C)に、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図22(A)に示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(フロントゲートと呼ぶ場合がある。)、及びバックゲートを有する。
[DOSRAM]
22 (A) to 22 (C) show an example of a circuit configuration of a DRAM memory cell. In the present specification and the like, a DRAM using a memory cell of a 1OS transistor and a 1-capacity element type may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory). The memory cell 1471 shown in FIG. 22 (A) has a transistor M1 and a capacitive element CA. The transistor M1 has a gate (sometimes referred to as a front gate) and a back gate.

トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。 The first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 is connected. Is connected to the wiring BGL. The second terminal of the capacitive element CA is connected to the wiring CAL.

配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。 The wiring BIL functions as a bit line and the wiring WOL functions as a word line. The wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential to the wiring CAL when writing and reading data. The wiring BGL functions as wiring for applying a potential to the back gate of the transistor M1. The threshold voltage of the transistor M1 can be increased or decreased by applying an arbitrary potential to the wiring BGL.

また、メモリセルMCは、メモリセル1471に限定されず、回路構成の変更を行うことができる。例えば、メモリセルMCは、図22(B)に示すメモリセル1472のように、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図22(C)に示すメモリセル1473ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。 Further, the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed. For example, the memory cell MC may be configured such that the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 shown in FIG. 22 (B). Further, for example, the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M1 having no back gate, as in the memory cell 1473 shown in FIG. 22 (C).

上記実施の形態に示す半導体装置をメモリセル1471等に用いる場合、トランジスタM1としてトランジスタ200を用い、容量素子CAとして容量素子100を用いることができる。トランジスタM1としてOSトランジスタを用いることによって、トランジスタM1のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1471、メモリセル1472、メモリセル1473に対して多値データ、又はアナログデータを保持することができる。 When the semiconductor device shown in the above embodiment is used for the memory cell 1471 or the like, the transistor 200 can be used as the transistor M1 and the capacitive element 100 can be used as the capacitive element CA. By using an OS transistor as the transistor M1, the leakage current of the transistor M1 can be made very low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cells can be reduced. Further, the refresh operation of the memory cell can be eliminated. Further, since the leak current is very low, it is possible to hold multi-valued data or analog data for the memory cell 1471, the memory cell 1472, and the memory cell 1473.

また、DOSRAMにおいて、上記のように、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。 Further, in the DOSRAM, if the sense amplifier is provided so as to overlap under the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced, and the holding capacity of the memory cell can be reduced.

[NOSRAM]
図22(D)乃至(H)に、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図22(D)に示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶ場合がある。
[NOSRAM]
22 (D) to 22 (H) show an example of a circuit configuration of a gain cell type memory cell having two transistors and one capacitance element. The memory cell 1474 shown in FIG. 22D has a transistor M2, a transistor M3, and a capacitive element CB. The transistor M2 has a front gate (sometimes referred to simply as a gate) and a back gate. In the present specification and the like, a storage device having a gain cell type memory cell using an OS transistor in the transistor M2 may be referred to as a NOSRAM (Nonvolatile Oxide Semiconductor RAM).

トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。 The first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2. Is connected to the wiring BGL. The second terminal of the capacitive element CB is connected to the wiring CAL. The first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.

配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。 The wiring WBL functions as a write bit line, the wiring RBL functions as a read bit line, and the wiring WOL functions as a word line. The wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CB. It is preferable to apply a low level potential to the wiring CAL during data writing, data retention, and data reading. The wiring BGL functions as wiring for applying a potential to the back gate of the transistor M2. The threshold voltage of the transistor M2 can be increased or decreased by applying an arbitrary potential to the wiring BGL.

また、メモリセルMCは、メモリセル1474に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルMCは、図22(E)に示すメモリセル1475のように、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図22(F)に示すメモリセル1476のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM2で構成されたメモリセルとしてもよい。また、例えば、メモリセルMCは、図22(G)に示すメモリセル1477のように、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。 Further, the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be appropriately changed. For example, the memory cell MC may be configured such that the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 shown in FIG. 22 (E). Further, for example, the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M2 having no back gate, as in the memory cell 1476 shown in FIG. 22 (F). Further, for example, the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL, as in the memory cell 1477 shown in FIG. 22 (G).

上記実施の形態に示す半導体装置をメモリセル1474等に用いる場合、トランジスタM2としてトランジスタ200を用い、トランジスタM3としてトランジスタ300を用い、容量素子CBとして容量素子100を用いることができる。トランジスタM2としてOSトランジスタを用いることによって、トランジスタM2のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1474に多値データ、又はアナログデータを保持することができる。メモリセル1475乃至1477も同様である。 When the semiconductor device shown in the above embodiment is used for the memory cell 1474 or the like, the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitive element 100 can be used as the capacitive element CB. By using an OS transistor as the transistor M2, the leakage current of the transistor M2 can be made very low. As a result, the written data can be held by the transistor M2 for a long time, so that the frequency of refreshing the memory cells can be reduced. Further, the refresh operation of the memory cell can be eliminated. Further, since the leak current is very low, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.

なお、トランジスタM3は、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタと呼ぶ場合がある)であってもよい。Siトランジスタの導電型は、nチャネル型としてもよいし、pチャネル型としてもよい。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタM3として、Siトランジスタを用いてもよい。また、トランジスタM3にSiトランジスタを用いることで、トランジスタM3の上に積層してトランジスタM2を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。 The transistor M3 may be a transistor having silicon in the channel forming region (hereinafter, may be referred to as a Si transistor). The conductive type of the Si transistor may be an n-channel type or a p-channel type. The Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a readout transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by stacking it on the transistor M3, so that the occupied area of the memory cell can be reduced and the storage device can be highly integrated.

また、トランジスタM3はOSトランジスタであってもよい。トランジスタM2、M3にOSトランジスタを用いた場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。 Further, the transistor M3 may be an OS transistor. When an OS transistor is used for the transistors M2 and M3, the circuit can be configured by using only the n-type transistor in the memory cell array 1470.

また、図22(H)に3トランジスタ1容量素子のゲインセル型のメモリセルの一例を示す。図22(H)に示すメモリセル1478は、トランジスタM4乃至M6、および容量素子CCを有する。容量素子CCは適宜設けられる。メモリセル1478は、配線BIL、RWL、WWL、BGL、およびGNDLに電気的に接続されている。配線GNDLは低レベル電位を与える配線である。なお、メモリセル1478を、配線BILに代えて、配線RBL、WBLに電気的に接続してもよい。 Further, FIG. 22H shows an example of a gain cell type memory cell having a 3-transistor and 1-capacity element. The memory cell 1478 shown in FIG. 22 (H) has transistors M4 to M6 and a capacitive element CC. The capacitive element CC is appropriately provided. The memory cell 1478 is electrically connected to the wiring BIL, RWL, WWL, BGL, and GNDL. Wiring GNDL is wiring that gives a low level potential. The memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.

トランジスタM4は、バックゲートを有するOSトランジスタであり、バックゲートは配線BGLに電気的に接続されている。なお、トランジスタM4のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタM4はバックゲートを有さなくてもよい。 The transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. The back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 does not have to have a back gate.

なお、トランジスタM5、M6はそれぞれ、nチャネル型Siトランジスタまたはpチャネル型Siトランジスタでもよい。或いは、トランジスタM4乃至M6がOSトランジスタでもよい、この場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。 The transistors M5 and M6 may be n-channel type Si transistors or p-channel type Si transistors, respectively. Alternatively, the transistors M4 to M6 may be OS transistors. In this case, the memory cell array 1470 can be configured by using only n-type transistors.

上記実施の形態に示す半導体装置をメモリセル1478に用いる場合、トランジスタM4としてトランジスタ200を用い、トランジスタM5、M6としてトランジスタ300を用い、容量素子CCとして容量素子100を用いることができる。トランジスタM4としてOSトランジスタを用いることによって、トランジスタM4のリーク電流を非常に低くすることができる。 When the semiconductor device shown in the above embodiment is used for the memory cell 1478, the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitive element 100 can be used as the capacitive element CC. By using an OS transistor as the transistor M4, the leakage current of the transistor M4 can be made very low.

なお、本実施の形態に示す、周辺回路1411、およびメモリセルアレイ1470等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。 The configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in the present embodiment are not limited to the above. The arrangement or function of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.

本実施の形態に示す構成は、他の実施の形態および実施例などに示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be appropriately combined with the configurations shown in other embodiments and examples.

(実施の形態4)
本実施の形態では、図23を用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
(Embodiment 4)
In this embodiment, FIG. 23 shows an example of a chip 1200 on which the semiconductor device of the present invention is mounted. A plurality of circuits (systems) are mounted on the chip 1200. Such a technique for integrating a plurality of circuits (systems) on one chip may be called a system on chip (SoC).

図23(A)に示すように、チップ1200は、CPU(Central Processing Unit)1211、GPU(Graphics Processing Unit)1212、一または複数のアナログ演算部1213、一または複数のメモリコントローラ1214、一または複数のインターフェース1215、一または複数のネットワーク回路1216等を有する。 As shown in FIG. 23A, the chip 1200 includes a CPU (Central Processing Unit) 1211, a GPU (Graphics Processing Unit) 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more. Interface 1215, one or more network circuits 1216 and the like.

チップ1200には、バンプ(図示しない)が設けられ、図23(B)に示すように、プリント基板(Printed Circuit Board:PCB)1201の第1の面と接続する。また、PCB1201の第1の面の裏面には、複数のバンプ1202が設けられており、マザーボード1203と接続する。 The chip 1200 is provided with a bump (not shown) and is connected to the first surface of a printed circuit board (PCB) 1201 as shown in FIG. 23 (B). Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.

マザーボード1203には、DRAM1221、フラッシュメモリ1222等の記憶装置が設けられていてもよい。例えば、DRAM1221に先の実施の形態に示すDOSRAMを用いることができる。また、例えば、フラッシュメモリ1222に先の実施の形態に示すNOSRAMを用いることができる。 The motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222. For example, the DOSRAM shown in the previous embodiment can be used for the DRAM 1221. Further, for example, the NO SRAM shown in the previous embodiment can be used for the flash memory 1222.

CPU1211は、複数のCPUコアを有することが好ましい。また、GPU1212は、複数のGPUコアを有することが好ましい。また、CPU1211、およびGPU1212は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、CPU1211、およびGPU1212に共通のメモリが、チップ1200に設けられていてもよい。該メモリには、前述したNOSRAMや、DOSRAMを用いることができる。また、GPU1212は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。GPU1212に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。 The CPU 1211 preferably has a plurality of CPU cores. Further, the GPU 1212 preferably has a plurality of GPU cores. Further, the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided on the chip 1200. As the memory, the above-mentioned NOSRAM or DOSRAM can be used. Further, the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention and a product-sum calculation circuit, it becomes possible to execute image processing and product-sum calculation with low power consumption.

また、CPU1211、およびGPU1212が同一チップに設けられていることで、CPU1211およびGPU1212間の配線を短くすることができ、CPU1211からGPU1212へのデータ転送、CPU1211、およびGPU1212が有するメモリ間のデータ転送、およびGPU1212での演算後に、GPU1212からCPU1211への演算結果の転送を高速に行うことができる。 Further, since the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, and data transfer between the memories of the CPU 1211 and the GPU 1212. And after the calculation on the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.

アナログ演算部1213はA/D(アナログ/デジタル)変換回路、およびD/A(デジタル/アナログ)変換回路の一、または両方を有する。また、アナログ演算部1213に上記積和演算回路を設けてもよい。 The analog arithmetic unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum calculation circuit may be provided in the analog calculation unit 1213.

メモリコントローラ1214は、DRAM1221のコントローラとして機能する回路、およびフラッシュメモリ1222のインターフェースとして機能する回路を有する。 The memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.

インターフェース1215は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、USB(Universal Serial Bus)、HDMI(登録商標)(High-Definition Multimedia Interface)などを用いることができる。 The interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller. The controller includes a mouse, a keyboard, a game controller, and the like. As such an interface, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface) and the like can be used.

ネットワーク回路1216は、LAN(Local Area Network)などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。 The network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have a circuit for network security.

チップ1200には、上記回路(システム)を同一の製造プロセスで形成することが可能である。そのため、チップ1200に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ1200を低コストで作製することができる。 The circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.

GPU1212を有するチップ1200が設けられたPCB1201、DRAM1221、およびフラッシュメモリ1222が設けられたマザーボード1203は、GPUモジュール1204と呼ぶことができる。 A PCB 1201 provided with a chip 1200 having a GPU 1212, a DRAM 1221, and a motherboard 1203 provided with a flash memory 1222 can be referred to as a GPU module 1204.

GPUモジュール1204は、SoC技術を用いたチップ1200を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップPC、携帯型(持ち出し可能な)ゲーム機などの携帯型電子機器に用いることが好適である。また、GPU1212を用いた積和演算回路により、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの演算を実行することができるため、チップ1200をAIチップ、またはGPUモジュール1204をAIシステムモジュールとして用いることができる。 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (take-out) game machines. In addition, a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network (DEM) are provided by a product-sum calculation circuit using GPU1212. Since the operation such as DBN) can be executed, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configurations shown in other embodiments as appropriate.

(実施の形態5)
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図24にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
(Embodiment 5)
In this embodiment, an application example of a storage device using the semiconductor device shown in the previous embodiment will be described. The semiconductor device shown in the above embodiment is, for example, a storage device for various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, etc.). Can be applied to. Here, the computer includes a tablet-type computer, a notebook-type computer, a desktop-type computer, and a large-scale computer such as a server system. Alternatively, the semiconductor device shown in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive). FIG. 24 schematically shows some configuration examples of the removable storage device. For example, the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.

図24(A)はUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。基板1104のメモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。 FIG. 24A is a schematic diagram of the USB memory. The USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104. The board 1104 is housed in the housing 1101. For example, a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104. The semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1105 or the like of the substrate 1104.

図24(B)はSDカードの外観の模式図であり、図24(C)は、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。基板1113のメモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。 FIG. 24B is a schematic diagram of the appearance of the SD card, and FIG. 24C is a schematic diagram of the internal structure of the SD card. The SD card 1110 has a housing 1111, a connector 1112, and a substrate 1113. The board 1113 is housed in the housing 1111. For example, a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113. By providing the memory chip 1114 on the back surface side of the board 1113, the capacity of the SD card 1110 can be increased. Further, a wireless chip having a wireless communication function may be provided on the substrate 1113. As a result, the data of the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110. The semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1114 or the like of the substrate 1113.

図24(D)はSSDの外観の模式図であり、図24(E)は、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。基板1153のメモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。 FIG. 24 (D) is a schematic diagram of the appearance of the SSD, and FIG. 24 (E) is a schematic diagram of the internal structure of the SSD. The SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153. The substrate 1153 is housed in the housing 1151. For example, a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153. The memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used. By providing the memory chip 1154 on the back surface side of the substrate 1153, the capacity of the SSD 1150 can be increased. The semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1154 or the like of the substrate 1153.

本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be appropriately combined with the configurations described in other embodiments and examples.

(実施の形態6)
本実施の形態では、本発明の一態様の半導体装置に適用可能な製品イメージ、及び電子機器の具体例について、図25及び図26を用いて説明する。
(Embodiment 6)
In the present embodiment, a product image applicable to the semiconductor device of one aspect of the present invention and specific examples of electronic devices will be described with reference to FIGS. 25 and 26.

まず、本発明の一態様の半導体装置に用いることができる製品イメージを図25に示す。図25に示す領域501は高い温度特性(High T operate)を表し、領域502は高い周波数特性(High f operate)を表し、領域503は低いオフ特性(Ioff)を表し、領域504は、領域501、領域502、及び領域503が重なった領域を表す。 First, FIG. 25 shows a product image that can be used in the semiconductor device of one aspect of the present invention. The region 501 shown in FIG. 25 represents a high temperature characteristic, the region 502 represents a high frequency characteristic, the region 503 represents a low off characteristic (Off), and the region 504 represents the region 501. , Region 502, and region 503 represent an overlapping region.

なお、領域501を満たそうとする場合、半導体装置のチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域502を満たそうとする場合、半導体装置のチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域503を満たそうとする場合、半導体装置のチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。 When the region 501 is to be filled, it can be roughly filled by applying a carbide or a nitride such as silicon carbide or gallium nitride as the channel forming region of the semiconductor device. Further, when the region 502 is to be filled, it can be roughly filled by applying a silicified product such as single crystal silicon or crystalline silicon as the channel forming region of the semiconductor device. Further, when the region 503 is to be filled, it can be roughly filled by using an oxide semiconductor or a metal oxide as the channel forming region of the semiconductor device.

本発明の一態様の半導体装置は、例えば、領域504に示す範囲の製品に好適に用いることができる。 The semiconductor device of one aspect of the present invention can be suitably used for products in the range shown in region 504, for example.

従来までの製品においては、領域501、領域502、及び領域503を全て満たすことが困難であった。しかしながら、本発明の一態様の半導体装置は、チャネル形成領域に結晶性OSを有する。チャネル形成領域に結晶性OSを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性と、を満たす半導体装置、及び電子機器を提供することができる。 In conventional products, it has been difficult to fill all the regions 501, 502, and 503. However, the semiconductor device of one aspect of the present invention has a crystalline OS in the channel forming region. When the crystalline OS is provided in the channel forming region, it is possible to provide a semiconductor device and an electronic device that satisfy high temperature characteristics, high frequency characteristics, and low off characteristics.

なお、領域504に示す範囲の製品としては、例えば、低消費電力且つ高性能なCPUなどの電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。 Examples of products in the range shown in the region 504 include electronic devices such as CPUs with low power consumption and high performance, and in-vehicle electronic devices that are required to have high reliability in a high temperature environment.

より具体的には、本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図26に、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。 More specifically, the semiconductor device according to one aspect of the present invention can be used for a processor such as a CPU or GPU, or a chip. FIG. 26 shows a specific example of a processor such as a CPU or GPU, or an electronic device provided with a chip according to one aspect of the present invention.

<電子機器・システム>
本発明の一態様に係るGPU又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルチップ、チップ用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
<Electronic devices / systems>
The GPU or chip according to one aspect of the present invention can be mounted on various electronic devices. Examples of electronic devices include television devices, desktop or notebook personal chips, monitors for chips, digital signage (electronic signage), and relatively large game machines such as pachinko machines. In addition to electronic devices equipped with screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, mobile information terminals, sound reproduction devices, and the like can be mentioned. Further, by providing an integrated circuit or chip according to one aspect of the present invention in an electronic device, artificial intelligence can be mounted on the electronic device.

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。 The electronic device of one aspect of the present invention may have an antenna. By receiving the signal with the antenna, the display unit can display images, information, and the like. Further, when the electronic device has an antenna and a secondary battery, the antenna may be used for non-contact power transmission.

本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。 The electronic device of one aspect of the present invention includes sensors (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).

本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図26に、電子機器の例を示す。 The electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function to display a date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like. FIG. 26 shows an example of an electronic device.

[携帯電話] [cell phone]

図26(A)には、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5500は、筐体5510と、表示部5511と、を有しており、入力用インターフェースとして、タッチパネルが表示部5511に備えられ、ボタンが筐体5510に備えられている。 FIG. 26A illustrates a mobile phone (smartphone) which is a kind of information terminal. The information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.

情報端末5500は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5511に表示するアプリケーション、表示部5511に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5511に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。 The information terminal 5500 can execute an application utilizing artificial intelligence by applying the chip of one aspect of the present invention. Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5511, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5511. Examples include an application displayed on the display unit 5511 and an application for performing biometric authentication such as fingerprints and voice prints.

[情報端末1]
図26(B)には、デスクトップ型情報端末5300が図示されている。デスクトップ型情報端末5300は、情報端末の本体5301と、ディスプレイ5302と、キーボード5303と、を有する。
[Information terminal 1]
FIG. 26B shows a desktop information terminal 5300. The desktop type information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.

デスクトップ型情報端末5300は、先述した情報端末5500と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末5300を用いることで、新規の人工知能の開発を行うことができる。 Similar to the information terminal 5500 described above, the desktop information terminal 5300 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention. Examples of applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like. Further, by using the desktop type information terminal 5300, it is possible to develop a new artificial intelligence.

なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図26(A)、(B)に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、ノート型情報端末、ワークステーションなどが挙げられる。 In the above description, smartphones and desktop information terminals are taken as examples as electronic devices, and although they are shown in FIGS. 26A and 26B, respectively, information terminals other than smartphones and desktop information terminals can be applied. can. Examples of information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.

[電化製品]
図26(C)は、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
[electric appliances]
FIG. 26C shows an electric freezer / refrigerator 5800, which is an example of an electric appliance. The electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.

電気冷凍冷蔵庫5800に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。 By applying the chip of one aspect of the present invention to the electric refrigerator-freezer 5800, the electric refrigerator-freezer 5800 having artificial intelligence can be realized. By utilizing artificial intelligence, the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuffs, etc., and is stored in the electric refrigerator-freezer 5800. It can have a function to automatically adjust the temperature according to the food.

本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。 In this example, an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an microwave oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.

[ゲーム機]
図26(D)は、ゲーム機の一例である携帯ゲーム機5200を示している。携帯ゲーム機は、筐体5201、表示部5202、ボタン5203等を有する。
[game machine]
FIG. 26D shows a portable game machine 5200, which is an example of a game machine. The portable game machine has a housing 5201, a display unit 5202, a button 5203, and the like.

携帯ゲーム機5200に本発明の一態様のGPU又はチップを適用することによって、低消費電力の携帯ゲーム機5200を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。 By applying the GPU or chip of one aspect of the present invention to the portable game machine 5200, the portable game machine 5200 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.

更に、携帯ゲーム機5200に本発明の一態様のGPU又はチップを適用することによって、人工知能を有する携帯ゲーム機5200を実現することができる。 Further, by applying the GPU or chip of one aspect of the present invention to the portable game machine 5200, the portable game machine 5200 having artificial intelligence can be realized.

本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5200に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。 Originally, expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are determined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5200, , Expressions that are not limited to game programs are possible. For example, it is possible to express what the player asks, the progress of the game, the time, and the behavior of the characters appearing in the game.

また、携帯ゲーム機5200で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。 Further, when a plurality of players are required to play a game on the portable game machine 5200, the game player can be constructed anthropomorphically by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one person can play the game. You can play the game.

図26(D)では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のGPU又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のGPU又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。 FIG. 26 (D) illustrates a portable game machine as an example of a game machine, but the game machine to which the GPU or chip of one aspect of the present invention is applied is not limited to this. Examples of the game machine to which the GPU or chip of one aspect of the present invention is applied include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a sports facility. A throwing machine for practicing batting can be mentioned.

[移動体]
本発明の一態様のGPU又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
[Mobile]
The GPU or chip of one aspect of the present invention can be applied to a moving vehicle and the vicinity of the driver's seat of the vehicle.

図26(E1)は移動体の一例である自動車5700を示し、図26(E2)は、自動車の室内におけるフロントガラス周辺を示す図である。図26(E1)では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。 FIG. 26 (E1) shows an automobile 5700 which is an example of a moving body, and FIG. 26 (E2) is a diagram showing a periphery of a windshield in the interior of an automobile. FIG. 26 (E1) illustrates the display panel 5701, the display panel 5702, the display panel 5703, and the display panel 5704 attached to the pillar, which are attached to the dashboard.

表示パネル5701乃至表示パネル5703は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。 The display panel 5701 to the display panel 5703 can provide various other information such as a speedometer, a tachometer, a mileage, a refueling amount, a gear state, and an air conditioner setting. In addition, the display items and layouts displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved. The display panel 5701 to 5703 can also be used as a lighting device.

表示パネル5704には、自動車5700に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車5700の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。 The display panel 5704 can supplement the field of view (blind spot) blocked by the pillars by projecting an image from an image pickup device (not shown) provided in the automobile 5700. That is, by displaying the image from the image pickup device provided on the outside of the automobile 5700, the blind spot can be supplemented and the safety can be enhanced. In addition, by projecting an image that complements the invisible part, it is possible to confirm safety more naturally and without discomfort. The display panel 5704 can also be used as a lighting device.

本発明の一態様のGPU又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車5700の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル5701乃至表示パネル5704には、道路案内、危険予測などの情報を表示する構成としてもよい。 Since the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence, the chip can be used, for example, in an automatic driving system of an automobile 5700. In addition, the chip can be used in a system for performing road guidance, danger prediction, and the like. The display panel 5701 to the display panel 5704 may be configured to display information such as road guidance and danger prediction.

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。 In the above description, the automobile is described as an example of the moving body, but the moving body is not limited to the automobile. For example, moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the chip of one aspect of the present invention is applied to these moving objects. Therefore, it is possible to provide a system using artificial intelligence.

[放送システム]
本発明の一態様のGPU又はチップは、放送システムに適用することができる。
[Broadcasting system]
The GPU or chip of one aspect of the present invention can be applied to a broadcasting system.

図26(F)は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図26(F)は、放送局5680から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)5600に届くまでの経路を示している。TV5600は、受信装置を備え(図示しない。)、アンテナ5650で受信された放送信号は、当該受信装置を介して、TV5600に送信される。 FIG. 26F schematically shows data transmission in a broadcasting system. Specifically, FIG. 26F shows a route for a radio wave (broadcast signal) transmitted from a broadcasting station 5680 to reach a television receiving device (TV) 5600 in each home. The TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.

図26(F)では、アンテナ5650は、UHF(Ultra High Frequency)アンテナを図示しているが、アンテナ5650としては、BS・110°CSアンテナ、CSアンテナなども適用できる。 In FIG. 26 (F), the antenna 5650 illustrates a UHF (Ultra High Frequency) antenna, but as the antenna 5650, a BS / 110 ° CS antenna, a CS antenna, or the like can also be applied.

電波5675A、電波5675Bは地上波放送用の放送信号であり、電波塔5670は受信した電波5675Aを増幅して、電波5675Bの送信を行う。各家庭では、アンテナ5650で電波5675Bを受信することで、TV5600で地上波TV放送を視聴することができる。なお、放送システムは、図26(F)に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。 The radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio waves 5675A and transmits the radio waves 5675B. In each home, by receiving the radio wave 5675B with the antenna 5650, it is possible to watch the terrestrial TV broadcast on the TV 5600. The broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 26 (F), and may be satellite broadcasting using an artificial satellite, data broadcasting by an optical line, or the like.

上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局5680から各家庭のTV5600に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ5650が当該放送データを受信したとき、TV5600に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いTV5600で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。 The above-mentioned broadcasting system may be a broadcasting system using artificial intelligence by applying the chip of one aspect of the present invention. When broadcasting data is transmitted from the broadcasting station 5680 to the TV 5600 of each household, the broadcasting data is compressed by the encoder, and when the antenna 5650 receives the broadcasting data, the decoder of the receiving device included in the TV 5600 compresses the broadcasting data. Restoration is done. By using artificial intelligence, for example, in motion compensation prediction, which is one of the compression methods of an encoder, it is possible to recognize a display pattern included in a display image. In-frame prediction using artificial intelligence can also be performed. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, it is possible to perform image interpolation processing such as up-conversion in the restoration of the broadcast data by the decoder.

上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン(UHDTV:4K、8K)放送に対して好適である。 The above-mentioned broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.

また、TV5600側における人工知能の応用として、例えば、TV5600に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。 Further, as an application of artificial intelligence on the TV5600 side, for example, a recording device having artificial intelligence may be provided on the TV5600. With such a configuration, it is possible to automatically record a program that suits the user's preference by having the recording device learn the user's preference by artificial intelligence.

本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。 The electronic device described in this embodiment, the function of the electronic device, the application example of artificial intelligence, the effect thereof, and the like can be appropriately combined with the description of other electronic devices.

本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be appropriately combined with the configurations described in other embodiments and examples.

200 トランジスタ
205、218、240、245、246、260 導電体
210、212、214、216、222、224、241、244、250、254、266、270、272、273、274、276、280、281、282 絶縁体
230、243 酸化物
231、232、234、253 領域
257 ドーパント
262 ダミーゲート
265 ダミー層
267 副生成物
200 Transistors 205, 218, 240, 245, 246, 260 Conductors 210, 212, 214, 216, 222, 224, 241 and 244, 250, 254, 266, 270, 272, 273, 274, 276, 280, 281 , 282 Insulator 230, 243 Oxide 231, 232, 234, 253 Region 257 Dopant 262 Dummy Gate 265 Dummy Layer 267 By-Product

Claims (8)

第1の絶縁体と、
前記第1の絶縁体上の第1の酸化物と、
前記第1の酸化物上の第2の酸化物と、
前記第2の酸化物上の第3の酸化物および第4の酸化物と、
前記第2の酸化物上の第5の酸化物と、
前記第5の酸化物上の第2の絶縁体と、
前記第2の絶縁体上に位置し、前記第2の酸化物と重なる導電体と、を有し、
前記第2の酸化物は、第1の領域、第2の領域、および前記第1の領域と前記第2の領域の間に位置する第3の領域を有し、
前記第1の領域、および前記第2の領域は、それぞれ前記第3の領域よりも抵抗が低い領域を有し、
前記第3の酸化物は、前記第1の領域と重畳し、かつ前記第3の領域と重畳する領域を有し、
前記第4の酸化物は、前記第2の領域と重畳し、かつ前記第3の領域と重畳する領域を有する、導体装置。
With the first insulator,
With the first oxide on the first insulator,
With the second oxide on the first oxide,
With the third oxide and the fourth oxide on the second oxide,
With the fifth oxide on the second oxide,
With the second insulator on the fifth oxide,
It has a conductor that is located on the second insulator and overlaps with the second oxide.
The second oxide has a first region, a second region, and a third region located between the first region and the second region .
The first region and the second region each have a region having a lower resistance than the third region.
The third oxide has a region that overlaps with the first region and also overlaps with the third region.
A semiconductor device in which the fourth oxide has a region that overlaps with the second region and also overlaps with the third region.
請求項1において、
前記第1の領域と重畳する前記第3の酸化物は、前記第3の領域と重畳する前記第3の酸化物よりも抵抗が低く、
前記第2の領域と重畳する前記第4の酸化物は、前記第3の領域と重畳する前記第4の酸化物よりも抵抗が低い、導体装置。
In claim 1,
The third oxide superimposed on the first region has a lower resistance than the third oxide superimposed on the third region.
A semiconductor device in which the fourth oxide superimposed on the second region has a lower resistance than the fourth oxide superimposed on the third region.
第1の絶縁体と、
前記第1の絶縁体上の第1の酸化物と、
前記第1の酸化物上の第2の酸化物と、
前記第2の酸化物上の第3の酸化物および第4の酸化物と、
前記第2の酸化物上の第5の酸化物と、
前記第5の酸化物上の第2の絶縁体と、
前記第2の絶縁体上に位置し、前記第2の酸化物と重なる導電体と、を有し、
前記第2の酸化物は、第1の領域、第2の領域、および前記第1の領域と前記第2の領域の間に位置する第3の領域を有し、
前記第1の領域、および前記第2の領域は、それぞれ前記第3の領域よりも結晶性が低い領域を有し、
前記第3の酸化物は、前記第1の領域と重畳し、かつ前記第3の領域と重畳する領域を有し、
前記第4の酸化物は、前記第2の領域と重畳し、かつ前記第3の領域と重畳する領域を有する、導体装置。
With the first insulator,
With the first oxide on the first insulator,
With the second oxide on the first oxide,
With the third oxide and the fourth oxide on the second oxide,
With the fifth oxide on the second oxide,
With the second insulator on the fifth oxide,
It has a conductor that is located on the second insulator and overlaps with the second oxide.
The second oxide has a first region, a second region, and a third region located between the first region and the second region .
The first region and the second region each have a region having a lower crystallinity than the third region.
The third oxide has a region that overlaps with the first region and also overlaps with the third region.
A semiconductor device in which the fourth oxide has a region that overlaps with the second region and also overlaps with the third region.
請求項3において、
前記第1の領域と重畳する前記第3の酸化物は、前記第3の領域と重畳する前記第3の酸化物よりも結晶性が低く、
前記第2の領域と重畳する前記第4の酸化物は、前記第3の領域と重畳する前記第4の酸化物よりも結晶性が低い、導体装置。
In claim 3,
The third oxide superimposed on the first region has lower crystallinity than the third oxide superimposed on the third region.
A semiconductor device in which the fourth oxide superimposed on the second region has lower crystallinity than the fourth oxide superimposed on the third region.
請求項1乃至請求項4のいずれかにおいて、前記第3の酸化物および前記第4の酸化物は、それぞれ亜鉛を含む半導体装置。 A semiconductor device according to any one of claims 1 to 4, wherein the third oxide and the fourth oxide each contain zinc. 請求項1乃至請求項5のいずれかにおいて、
前記導電体は、前記第3の酸化物および前記第4の酸化物と重畳する領域を有する半導体装置。
In any one of claims 1 to 5,
The conductor is a semiconductor device having a region that overlaps with the third oxide and the fourth oxide.
請求項1乃至請求項6のいずれかにおいて、
前記第2の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有する、導体装置。
In any one of claims 1 to 6,
The second oxide is a semiconductor device having In, an element M (M is Al, Ga, Y, or Sn), and Zn.
請求項1乃至請求項7のいずれかにおいて、
前記第1の領域、および前記第2の領域は、リン、およびホウ素の一方を含む半導体装置。
In any one of claims 1 to 7,
The first region and the second region are semiconductor devices containing one of phosphorus and boron.
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