JP7040719B2 - Semiconductor device - Google Patents
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Description
本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。 The present invention relates to a multi-chip type semiconductor device, and more particularly to a semiconductor device in which a high voltage is applied to a lead terminal.
ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。 In hybrid vehicles and electric vehicles, the battery for driving the vehicle is configured to output a predetermined drive voltage, and it is necessary to constantly monitor the output voltage of the battery. For example, a vehicle drive battery for a hybrid vehicle has an output voltage of about 200 V, which is further boosted and used at around 500 V. Therefore, a voltage monitoring circuit is required to monitor the abnormal voltage. Further, in recent years, there has been a demand for a high voltage monitoring circuit that monitors an abnormal voltage exceeding 1000 V.
図１０は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動回路は、例えば特許文献１に記載されている。
FIG. 10 shows an example of a motor drive device. The
このようなモータ駆動装置では、昇圧電圧を監視するため、電圧検出回路２００を備え、バッテリＢの正側に接続するノードｂ１とバッテリＢの負側に接続するノードｂ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。ここで電圧検出回路２００は、オペアンプと抵抗とで構成することができる。
In such a motor drive device, in order to monitor the boost voltage, a
図１１に、一般的な電圧検出回路を示す。直列に接続された抵抗２０２ａ、抵抗２０２ｂは、バッテリＢの正側の高電圧を分圧するための素子で、図１０に示すバッテリＢの正極側に接続するノードｂ１に端子Ｂ１を接続し、他端は車体に接地される。抵抗２０２ａと抵抗２０２ｂの直列接続点は、オペアンプ２０１の非反転入力端子に接続されている。一方、直列に接続された抵抗２０２ｃ、抵抗２０２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、図１０に示すバッテリＢの負極側に接続するノードｂ２に端子Ｂ２を接続し、他端は車体に接地される。抵抗２０２ｃと抵抗２０２ｄの直列接続点は、オペアンプ２０１の反転入力端子に接続されている。
FIG. 11 shows a general voltage detection circuit. The
抵抗２０２ｅは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｅの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続している。電圧検出回路２００から出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。
The
ところで、ハイブリット車や電気自動車のモータ駆動装置に用いられるような高電圧を検出する電圧検出回路を、通常の半導体装置の製造工程に従いオペアンプと抵抗素子からなる集積回路チップで形成し、リードフレームに実装し、樹脂封止して形成しようとすると、高電圧が印加されるリード間や、近傍に配置している他のリードとの間で放電が発生し、使用することができないという問題があった。 By the way, a voltage detection circuit for detecting a high voltage, which is used for a motor drive device of a hybrid vehicle or an electric vehicle, is formed by an integrated circuit chip composed of an operational capacitor and a resistance element according to a normal semiconductor device manufacturing process, and is used as a lead frame. When mounted and resin-sealed to form, there is a problem that discharge occurs between leads to which a high voltage is applied or with other leads placed in the vicinity, making it unusable. rice field.
このような問題を解消するため本願出願人は、独自の構造の半導体装置を提案した（特許文献１）。本願出願人が先に提案した半導体装置は、図１２に示すように抵抗素子を主な構成要素とする第１のチップＣ１とオペアンプを主な構成要素とする第２のチップＣ２とを備え、高電圧が印加される２本のリード端子Ｌ１、Ｌ２を樹脂封止された半導体装置の一辺側にそれぞれ間隔を開けて配置し、対向する反対側に高電圧が印加されない残りのリード端子を配置する構成としている。またリード端子間には、封止樹脂Ｒを埋め込み、放電を防止する構造としている。 In order to solve such a problem, the applicant of the present application has proposed a semiconductor device having a unique structure (Patent Document 1). As shown in FIG. 12, the semiconductor device previously proposed by the applicant of the present application includes a first chip C1 whose main component is a resistance element and a second chip C2 whose main component is an operational amplifier. Two lead terminals L1 and L2 to which a high voltage is applied are arranged at intervals on one side of a resin-sealed semiconductor device, and the remaining lead terminals to which a high voltage is not applied are arranged on opposite sides. It is configured to be. Further, a sealing resin R is embedded between the lead terminals to prevent discharge.
ところで一般的なハイブリット車や電気自動車では、バッテリ電圧（例えば２００Ｖ）と、車両制御のために昇圧した高電圧（例えば１４００Ｖ程度）を監視しなければならない。そのため、図１２に示す半導体装置を２個実装する必要があり、実装基板の面積が大きくなるという問題があった。 By the way, in a general hybrid vehicle or an electric vehicle, it is necessary to monitor the battery voltage (for example, 200V) and the high voltage boosted for vehicle control (for example, about 1400V). Therefore, it is necessary to mount two semiconductor devices shown in FIG. 12, and there is a problem that the area of the mounting board becomes large.
本発明は、半導体装置の実装個数が増えた場合でも、実装基板の面積の増加を抑えることができる実装構造の半導体装置を提供することを可能とする。 The present invention makes it possible to provide a semiconductor device having a mounting structure that can suppress an increase in the area of a mounting substrate even when the number of mounted semiconductor devices increases.
上記目的を達成するため本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、前記第１のリード端子と前記第２のリード端子は、前記第１の組の第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第１の組の第１のチップの別のチップ電極は、前記第１の組の第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第１の組の第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、前記第２のリード端子と前記第３のリード端子は、前記第２の組の第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第２の組の第１のチップの別のチップ電極は、前記第２の組の第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２の組の第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする。 In order to achieve the above object, the invention according to claim 1 of the present application comprises a first chip having a function of reducing the input voltage and a second chip having a function of processing the output signal of the first chip. In a semiconductor device mounted on a die pad, between each chip electrode, each chip electrode and a lead terminal for external extraction are connected by wire, and sealed with a sealing resin, the lead terminal sandwiches the die pad. The first lead row and the second lead row are composed of a plurality of lead terminals arranged so as to face each other, and the lead terminals of the first lead row are at least the first lead terminal. A second lead terminal and a third lead terminal are provided, and at least the first set and the second set in which the first chip and the second chip are paired on the die pad. A plurality of chips composed of a set are mounted, and the first lead terminal and the second lead terminal are one of the chip electrodes formed on the first chip of the first set. Another chip electrode of the first chip of the first set, which is connected to the chip electrode of the unit, is a part of the chip electrodes in the chip electrodes formed on the second chip of the first set. Alternatively, it is connected to the lead terminal of the second lead row, and another chip electrode of the second chip of the first set is connected to the lead terminal of the second lead row, and the second. The lead terminal and the third lead terminal are connected to a part of the chip electrodes among the chip electrodes formed on the first chip of the second set, and the first of the second set Another chip electrode of the chip is connected to a part of the chip electrodes in the chip electrodes formed on the second chip of the second set or the lead terminal of the second lead row, and the second is said. Another chip electrode of the second chip of the set is connected to the lead terminal of the second lead row, between the first lead terminal and the second lead terminal, and the third. Between the lead terminals of the first lead row so that a voltage higher than the voltage applied to each lead terminal of the second lead row can be applied between the lead terminal and the second lead terminal, respectively. The dimensions are set wider than the dimensions between the lead terminals of the second lead row, and at least the sealing resin is filled between the lead terminals of the first lead row.
本願請求項２に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、前記第１のリード端子と前記第２のリード端子は、方形の前記第１の組の第１のチップ上に形成された抵抗チップ電極であって該第１の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続していることと、前記第２のリード端子と前記第３のリード端子は、方形の前記第２の組の第１のチップ上に形成された抵抗チップ電極であって該第２の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続していることと、前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれのリード端子間に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする。
In the invention according to
本願請求項３に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の分圧抵抗列と、第２の分圧抵抗列と、帰還抵抗とを含んでいることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、前記第１のリード端子と前記第２のリード端子は、方形の前記第１の組の第１のチップ上に形成された抵抗チップ電極であって該第１の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第１の組の第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第１の組の第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の組の第１の分圧抵抗列の第１の分圧電圧を出力する第１の組の第１の直列接続点となる抵抗チップ電極と、前記第１の組の第２の分圧抵抗列の第２の分圧電圧を出力する第１の組の第２の直列接続点となる抵抗チップ電極とを、方形の前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第１のリード端子と前記第２のリード端子に印加される電圧を前記第１の組の第１の分圧抵抗列あるいは前記第１の組の第２の分圧抵抗列により分圧し、前記第１の組の第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第１の組の第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第２のリード端子と前記第３のリード端子は、方形の前記第２の組の第１のチップ上に形成された抵抗チップ電極であって該第２の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第２の組の第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第２の組の第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第２の組の第１の分圧抵抗列の第１の分圧電圧を出力する第２の組の第１の直列接続点となる抵抗チップ電極と、前記第２の組の第２の分圧抵抗列の第２の分圧電圧を出力する第２の組の第２の直列接続点となる抵抗チップ電極とを、方形の前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第２のリード端子と前記第３のリード端子に印加される電圧を前記第２の組の第１の分圧抵抗列あるいは前記第２の組の第２の分圧抵抗列により分圧し、前記第２の組の第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２の組の第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれのリード端子間に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする。
In the invention according to
本願請求項４に係る発明は、請求項１記載の半導体装置において、前記第１の組の第１のチップ上あるいは前記第２の組の第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、前記第１の組の第２のチップ上あるいは前記第２の組の第２のチップ上に形成された前記別のチップ電極と前記第２のリード列のリード端子は、それぞれの組の前記補助配線を経由して接続していることを特徴とする。
The invention according to
本願請求項５に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第１の組の第１のチップ上あるいは前記第２の組の第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、前記別のオペアンプチップ電極と前記第２リード列のリード端子は、それぞれの組の前記補助配線を経由して接続していることを特徴とする。
The invention according to
本願請求項６に係る発明は、請求項１記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１の組あるいは第２の組の第１のチップ上に形成されたチップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第１の組あるいは第２の組の前記第２のチップ上に形成されたチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする。
The invention according to
本願請求項７に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１の組あるいは第２の組の第１のチップ上に形成された抵抗チップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第１の組あるいは第２の組の前記第２のチップ上に形成されたオペアンプチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする。
The invention according to
本願請求項８に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記第２のリード列に前記ダイパッドの吊りリードが配置されていることを特徴とする。 The invention according to claim 8 of the present application is characterized in that, in the semiconductor device according to any one of claims 1 to 3, the hanging leads of the die pad are arranged in the second lead row.
本願請求項９に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする。 The invention according to claim 9 of the present application is characterized in that, in the semiconductor device according to any one of claims 1 to 3, the back surface side of the die pad is resin-sealed with the sealing resin.
本願請求項１０に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする。
According to a tenth aspect of the present application, in the semiconductor device according to any one of
本願請求項１１に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記第１の組あるいは第２の組の第１のチップと、該第１のチップに入力する電圧より低い電位に接続する前記ダイパッドあるいは第２のリード列のリード端子との間に平板状の誘電体部材を配置して、前記第１の組あるいは第２の組の第１のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする。 The invention according to claim 11 of the present application is lower than the voltage input to the first chip of the first set or the second set and the voltage input to the first chip in the semiconductor device according to any one of claims 1 to 3. A flat-plate-shaped dielectric member is arranged between the die pad connected to the electric potential or the lead terminal of the second lead row, and the capacity of the first chip of the first set or the second set and the dielectric. It is characterized by connecting the capacitances of body members in series.
本願請求項１２に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記第１の組あるいは第２の組の第２のチップ上に形成されたチップ電極あるいはオペアンプチップ電極の一部が接続する前記第２のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に平板状の誘電体部材を配置し、該誘電体部材上に前記第２のチップを配置して、前記第１の組あるいは第２の組の第１のチップの容量と前記誘電体部材の容量と前記第１の組あるいは第２の組の第２のチップの容量とを、それぞれの組で直列に接続することを特徴とする。 The invention according to claim 12 of the present application is one of the chip electrodes or the electric potential chip electrodes formed on the second chip of the first set or the second set in the semiconductor device according to any one of claims 1 to 3. The lead terminal of the second lead row to which the unit is connected is connected to a potential lower than the input voltage, a flat plate-shaped dielectric member is arranged on the die pad, and the second chip is placed on the dielectric member. Is arranged to obtain the capacity of the first chip of the first set or the second set, the capacity of the dielectric member, and the capacity of the second chip of the first set or the second set. Each set is characterized by being connected in series.
本願請求項１３に係る発明は、請求項１１記載の半導体装置において、前記第１の組あるいは第２の組の第２のチップ上に形成されたチップ電極あるいはオペアンプチップ電極の一部が接続する前記第２のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に平板状の誘電体部材を配置し、該誘電体部材上に前記第１の組あるいは第２の組の第２のチップを配置して、前記第１の組あるいは第２の組の第１のチップの容量との間に前記第１のチップの下に配置された前記誘電体部材の容量と前記第２のチップの下に配置された前記誘電体部材の容量とを、それぞれの組で直列に接続することを特徴とする。 According to the thirteenth aspect of the present application, in the semiconductor device according to the eleventh aspect , a part of the chip electrode or the electric potential chip electrode formed on the second chip of the first set or the second set is connected. The lead terminal of the second lead row is connected to a potential lower than the input voltage, a flat plate-shaped dielectric member is arranged on the die pad, and the first set or the second set or the second is placed on the dielectric member. The capacity of the dielectric member placed under the first chip between the capacity of the first chip of the first set or the second set by arranging the second chip of the set of It is characterized in that and the capacitance of the dielectric member arranged under the second chip are connected in series in each set.
本願請求項１４に係る発明は、請求項１１乃至１３いずれかの半導体装置において、前記ダイパッド上に配置される前記平板状の誘電体部材の代わりに、前記第１の組あるいは第２の組の前記第１のチップあるいは前記第２のチップの裏面に一体形成された絶縁性樹脂層を前記平板状の誘電体部材とすることを特徴とする。
The invention according to claim 14 of the present application is the semiconductor device according to any one of
本願請求項１５に係る発明は、請求項１乃至１４いずれか記載の半導体装置において、前記第１の組の第１のチップと前記第２の組の第１のチップは、一体のチップで形成されていることを特徴とする。 The invention according to claim 15 of the present application is the semiconductor device according to any one of claims 1 to 14, wherein the first chip of the first set and the first chip of the second set are formed of an integral chip. It is characterized by being done.
本願請求項１６に係る発明は、請求項１乃至１５いずれか記載の半導体装置において、前記第２のリード端子が、前記第１の組の第１のチップのチップ電極に接続するリード端子と前記第２の組の第１のチップのチップ電極に接続するリード端子とに分離していることを特徴とする。 The invention according to claim 16 of the present application is the semiconductor device according to any one of claims 1 to 15, wherein the second lead terminal is connected to a chip electrode of the first chip of the first set and the lead terminal. It is characterized in that it is separated from a lead terminal connected to a chip electrode of the first chip of the second set.
本願発明の半導体装置は、第２のリード端子を共通に使用し、第１のリード端子あるいは第３のリード端子と、それぞれ十分に離れた位置に配置することができ、２組の入力端子対を有する構造とすることで、２入力の電圧検出回路を実装面積の小さい半導体装置で構成することが可能となる。 The semiconductor device of the present invention uses the second lead terminal in common and can be arranged at a position sufficiently distant from the first lead terminal or the third lead terminal, and two sets of input terminal pairs. The two-input voltage detection circuit can be configured by a semiconductor device having a small mounting area.
また本発明の半導体装置は、第１のリード端子と第２のリード端子間に高電圧が印加された場合には、第１の組の第１のチップの減圧機能により減圧された信号を第１の組の第２のチップで処理し、第３のリード端子と第２のリード端子間に高電圧が印加された場合には、第２の組の第１のチップの減圧機能により減圧された信号を第２の組の第２のチップで処理するように構成しているため、２組の電圧検出回路が同時に動作可能で、従来の電圧検出回路を２個備えた場合と同様に信号処理が可能となる。本発明の半導体装置を車両駆動用バッテリの電圧検出回路として使用でき、車両搭載用部品の小型化の効果が大きい。 Further, in the semiconductor device of the present invention, when a high voltage is applied between the first lead terminal and the second lead terminal, a signal decompressed by the decompression function of the first chip of the first set is transmitted. When processing is performed by the second chip of one set and a high voltage is applied between the third lead terminal and the second lead terminal, the voltage is reduced by the decompression function of the first chip of the second set. Since the signal is configured to be processed by the second set of the second chip, the two sets of voltage detection circuits can operate at the same time, and the signal is the same as when two conventional voltage detection circuits are provided. Processing becomes possible. The semiconductor device of the present invention can be used as a voltage detection circuit for a vehicle driving battery, and the effect of miniaturizing vehicle-mounted components is great.
さらにダイパッドの裏面側が封止樹脂により樹脂封止されていることでリード端子とダイパッド間の放電を抑制できる。補助配線を経由してチップ電極とリード端子をワイヤ接続することができ、ダイパッド上に実装されるチップの数が増えた構成としても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用治具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生するなどの不具合も防止することができる。中継チップを経由してチップ電極とリード端子をワイヤ接続しても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用治具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生するなどの不具合も防止することができる。中継チップにＥＳＤ保護素子を追加する構成とすることで、中継チップに接続される電極を静電破壊から効果的に保護できる。これらは、先に本願出願が開示した効果同様に得られる効果である。 Further, since the back surface side of the die pad is resin-sealed with a sealing resin, discharge between the lead terminal and the die pad can be suppressed. The chip electrodes and lead terminals can be connected by wire via auxiliary wiring, and even if the number of chips mounted on the die pad is increased, the dimensions between the wires can be secured, and the wires can be secured. It is also possible to prevent problems such as the wires being deformed due to contact with the wire bonding jig during bonding, and the wires being contacted due to the pressure of the sealing resin injected during resin encapsulation. Even if the chip electrode and the lead terminal are connected by wire via the relay chip, the dimensions between the wires can be secured, and the wire bonding jig comes into contact during wire bonding, causing the wire to deform. It is also possible to prevent problems such as contact between wires due to the pressure of the sealing resin injected at the time of resin sealing. By adding an ESD protection element to the relay chip, the electrodes connected to the relay chip can be effectively protected from electrostatic discharge. These are the same effects as those previously disclosed in the present application.
また本発明の半導体装置は、高い電圧が入力する第１のチップの容量に、直列に平板上の誘電体部材の容量を接続する構造とすることで、第１のチップに加わる電圧が分圧により低減され、より高耐圧化を図ることが可能となる。 Further, the semiconductor device of the present invention has a structure in which the capacitance of the dielectric member on the flat plate is connected in series to the capacitance of the first chip to which a high voltage is input, so that the voltage applied to the first chip is divided. Therefore, it is possible to achieve a higher pressure resistance.
特に平板状の誘電体部材として、第１のチップあるいは第２のチップの裏面に一体成型した絶縁性の樹脂層を採用することで、チップと分離された別部材となる誘電体部材を積層して組み立てる必要がなく、簡便に形成できる点で利点がある。 In particular, by adopting an insulating resin layer integrally molded on the back surface of the first chip or the second chip as the flat plate-shaped dielectric member, the dielectric member which is a separate member separated from the chip is laminated. There is an advantage in that it does not need to be assembled and can be easily formed.
第１の組と第２の組の第１のチップは、必ずしも分離した構成とする必要はなく、一体化したワンチップ構造とすると、ダイパッド上へ実装する工程が簡略化できるという利点がある。 The first chip of the first set and the first set of the second set do not necessarily have to be separated from each other, and an integrated one-chip structure has an advantage that the process of mounting on the die pad can be simplified.
また第２のリード端子は、共通端子として使用するだけでなく、分離した構造とすることで、分離された２つの電極間に印加される電圧差にわずかに差がある場合にも使用することができ、適用範囲が広がる。 Further, the second lead terminal is not only used as a common terminal, but also used when there is a slight difference in the voltage difference applied between the two separated electrodes by having a separated structure. And the range of application is expanded.
本発明の半導体装置は、２０００Ｖ程度の高電圧を印加することができる２組の入力端子を備えた半導体装置である。そのため本発明では直接印加される高電圧の信号を減圧（降圧）する第１のチップと、この第１のチップを経由して減圧（降圧）された信号を処理する第２のチップとを１組として、２組のチップを備えたマルチチップ構造としている。高電圧が直接印加する第１のリード列のリード端子は、相互に離間して配置している。特に本発明では、第１のリード列のリード端子について、両端のリード端子に高電圧が印加し、中央部分に配置したリード端子を低電圧が印加する構造とすることで、低電圧が印加するリード端子を共通端子として使用したり、分離する場合も近接して配置することを可能としている。以下、本発明の実施例について詳細に説明する。 The semiconductor device of the present invention is a semiconductor device provided with two sets of input terminals capable of applying a high voltage of about 2000 V. Therefore, in the present invention, the first chip that decompresses (steps down) the directly applied high voltage signal and the second chip that processes the decompressed (stepped down) signal via the first chip are 1. As a set, it has a multi-chip structure including two sets of chips. The lead terminals of the first lead row to which a high voltage is directly applied are arranged apart from each other. In particular, in the present invention, a low voltage is applied to the lead terminals of the first lead row by adopting a structure in which a high voltage is applied to the lead terminals at both ends and a low voltage is applied to the lead terminals arranged in the central portion. It is possible to use the lead terminals as common terminals or to arrange them in close proximity even when they are separated. Hereinafter, examples of the present invention will be described in detail.
本発明の第１の実施例について、２組の入力端子のうち一方の入力端子間に２４００Ｖを超える高電圧を、他方の入力端子間に２００Ｖの高電圧を検出する電圧検出回路を例にとり説明する。図１は本発明の第１の実施例の電圧検出回路の説明図である。図１に示すように本発明の電圧検出回路の回路構成自体は、図１１で説明した従来の電圧検出回路の回路構成と大きく異なるものではなく、直接印加される高電圧の信号を減圧（降圧）する第１のチップ１０と、第１のチップ１０を経由した減圧（降圧）電圧された信号を信号処理する第２のチップ２０から構成される。本発明はこの電圧検出回路を２組備えている点で相違している。
The first embodiment of the present invention will be described by taking as an example a voltage detection circuit that detects a high voltage exceeding 2400V between one of the two sets of input terminals and a high voltage of 200V between the other input terminals. do. FIG. 1 is an explanatory diagram of a voltage detection circuit according to a first embodiment of the present invention. As shown in FIG. 1, the circuit configuration itself of the voltage detection circuit of the present invention is not significantly different from the circuit configuration of the conventional voltage detection circuit described with reference to FIG. 11, and the directly applied high voltage signal is depressurized (stepped down). ), And a
電圧検出回路は次のように構成される。直列に接続した抵抗２ａ、抵抗２ｂは、バッテリの正側の高電圧を分圧するための素子で、端子Ｂ１にバッテリの正側のノードを接続し、他端は車体に接地する。抵抗２ａと抵抗２ｂの直列接続点は、オペアンプ１の非反転入力端子に接続する。
The voltage detection circuit is configured as follows. The
一方、直列に接続した抵抗２ｃ、抵抗２ｄは、バッテリの負側の高電圧を分圧するための素子で、端子Ｂ２にバッテリの負側のノードを接続し、他端は車体に接続する。抵抗２ｃと抵抗２ｄの直列接続点は、オペアンプ１の反転入力端子に接続する。
On the other hand, the
抵抗２ｅは、オペアンプ１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｅの一端がオペアンプ１の反転入力端子に接続し、他端がオペアンプ１の出力端子ＯＵＴに接続する。
The
抵抗素子が形成されている第１のチップ１０は、通常の半導体装置の製造方法で形成可能な半導体素子（例えば薄膜抵抗）で、例えばＰ型シリコン基板上に厚い絶縁膜（例えば、ＣＶＤ法により形成した厚さ６～８μｍ程度の酸化膜）を形成し、この絶縁膜上に抵抗素子を形成する。一例として抵抗２ａを１２ＭΩ、抵抗２ｂを１５ｋΩ、抵抗２ｃを１２ＭΩ、抵抗２ｄを２０ｋΩ、抵抗２ｅを６０ｋΩとすると、２４００Ｖ程度の高電圧を減圧（降圧）することが可能となる。
The
同様に第２のチップ２０は、例えばＰ型シリコン基板上に、通常の半導体装置の製造方法によりオペアンプを形成する。
Similarly, in the
電圧検出回路を構成する抵抗素子の抵抗値等は、それそれの検出電圧に応じて設定すればよい。例えば、モータを駆動するために備えられたバッテリと、制御回路を駆動するために比較的低電圧のバッテリのそれぞれの電圧検出を行う場合は、それぞれに最適な回路設計を行えばよい。 The resistance value or the like of the resistance element constituting the voltage detection circuit may be set according to the detected voltage thereof. For example, when detecting the voltage of a battery provided for driving a motor and a battery having a relatively low voltage for driving a control circuit, the optimum circuit design may be performed for each.
図２は、図１で説明した電圧検出回路をリードフレームに実装した状態を模式的に示しており、抵抗素子からなる第１のチップ１０１とオペアンプからなる第２のチップ２０１で構成した第１の組の電圧検出回路と、抵抗素子からなる第２のチップ１０２とオペアンプからなる第２のチップ２０２で構成した第２の組の電圧検出回路とをリードフレームに実装した状態を示している。
FIG. 2 schematically shows a state in which the voltage detection circuit described with reference to FIG. 1 is mounted on a lead frame, and is a first chip composed of a
リードフレームは、図面左側に３本のリード端子Ｌ１～Ｌ３（第１のリード列に相当）備え、図面右側に１７本のリード端子Ｌ４～Ｌ２０（第２のリード列に相当）に相当する。なお、リードＬ１、Ｌ３、Ｌ４、Ｌ２０は、半導体装置の四隅に配置されるリード端子となり、実装強度の向上のため、面積の大きいリード端子となっている。また、リード端子Ｌ２、Ｌ１２は、半導体装置の中央に配置されるリード端子となり、樹脂封止された半導体装置の反りを防止するため、面積の大きいリート端子となっている。 The lead frame is provided with three lead terminals L1 to L3 (corresponding to the first lead row) on the left side of the drawing, and corresponds to 17 lead terminals L4 to L20 (corresponding to the second lead row) on the right side of the drawing. The leads L1, L3, L4, and L20 are lead terminals arranged at the four corners of the semiconductor device, and are lead terminals having a large area in order to improve the mounting strength. Further, the lead terminals L2 and L12 are lead terminals arranged in the center of the semiconductor device, and are REIT terminals having a large area in order to prevent warpage of the resin-sealed semiconductor device.
リード端子Ｌ１は、バッテリの正極側に接続する。抵抗２１ｃと抵抗２１ｄの直列接続は、一端をリード端子Ｌ１に、他端をリード端子Ｌ１１から接地電位、具体的には車体に接続する。抵抗２１ｃと抵抗２１ｄの接続点は、第２のチップ２０１に形成されているオペアンプ１１の反転入力端子にワイヤ３を用いて接続する。
The lead terminal L1 is connected to the positive electrode side of the battery. In the series connection of the
一方リード端子Ｌ２は、バッテリの負極側に接続する。抵抗２１ａと抵抗２１ｂの直列接続は、一端をリード端子Ｌ２に接続し、他端はリード端子Ｌ１１から接地電位、具体的には車体に接地する。抵抗２ａと抵抗２ｂの直列接続点は、オペアンプ１１の非反転入力端子と、ワイヤ３により接続されている。
On the other hand, the lead terminal L2 is connected to the negative electrode side of the battery. In the series connection of the
第２のチップ２０１に形成されたオペアンプ１１の出力端子は、ワイヤ３により第１のチップ１０１に形成されている抵抗２１ｅの一端に接続する。この抵抗２１ｅの他端は、抵抗２１ｃと抵抗２１ｄの接続点に接続し、ワイヤ３を用いてオペアンプ１１の反転入力端子に接続することで、抵抗２１ｅはオペアンプ１１の帰還抵抗となる。
The output terminal of the
第２のチップ２０１には、オペアンプ１１の電源端子が形成されており、電源Ｖ＋はリード端子Ｌ６に、電源Ｖ－はリード端子Ｌ１０にそれぞれ接続し、各リード端子から電源電圧が供給される。
The power supply terminal of the
オペアンプ１１の出力端子は、ワイヤ３により出力端子となるリード端子Ｌ５に直接接続することもできるが、オペアンプ１１の電源Ｖ＋とリード端子Ｌ６を接続するワイヤ３との接触を避けるため、第１のチップ１０１に別に形成した補助配線４を経由してワイヤ３によりリード端子Ｌ５に接続することもできる。
The output terminal of the
高電圧が印加するリード端子Ｌ１、Ｌ２は、所定の沿面距離を確保するため、各リード端子に印加される電圧に応じて所定の寸法だけ離して配置している。本実施例では図２に示すように、第１のリード列に印加される電圧が第２のリード列に印加される電圧より大きいため、第１のリード列のリード端子間の寸法が、第２のリード列のリード端子間の寸法より広くなっている。 The lead terminals L1 and L2 to which a high voltage is applied are arranged apart by a predetermined dimension according to the voltage applied to each lead terminal in order to secure a predetermined creepage distance. In this embodiment, as shown in FIG. 2, since the voltage applied to the first lead row is larger than the voltage applied to the second lead row, the dimension between the lead terminals of the first lead row is the second. It is wider than the dimension between the lead terminals of the lead row of 2.
同様に、リード端子Ｌ３は、別のバッテリの正極側に接続する。抵抗２２ａと抵抗２２ｂの直列接続は、一端をリード端子Ｌ３に、他端をリード端子Ｌ１９から接地電位、具体的には車体に接続する。抵抗２２ａと抵抗２２ｂの接続点は、第２のチップ２０２に形成されているオペアンプ１２の非反転入力端子と、ワイヤ３により接続されている。
Similarly, the lead terminal L3 is connected to the positive electrode side of another battery. In the series connection of the
一方、リード端子Ｌ２は、別のバッテリの負極側に接続する。抵抗２２ｃと抵抗２２ｄの直列接続は、一端をリード端子Ｌ２に接続し、他端をリード端子１９から接地電位、具体的には車体に接続する。抵抗２２ｃと抵抗２２ｄの直列接続点は、オペアンプ１２の非判定入力端子と、ワイヤにより接続されている。
On the other hand, the lead terminal L2 is connected to the negative electrode side of another battery. In the series connection of the
第２のチップ２０２に形成されたオペアンプ１２の出力端子は、ワイヤ３により第１のチップ１０２に形成されている抵抗２２ｅの一端に接続する。この抵抗２２ｅの他端は、抵抗２２ｃと抵抗２２ｄの接続点に接続し、ワイヤ３を用いてオペアンプ１２の反転入力端子に接続することで、抵抗２２ｅはオペアンプ１２の帰還抵抗となる。
The output terminal of the
第２のチップ２０２には、オペアンプ１２の電源端子が形成されており、電源Ｖ＋はリード端子Ｌ１４に、電源Ｖ－はリード端子Ｌ１８にそれぞれ接続し、各リード端子から電源電圧が供給される。
The power supply terminal of the
オペアンプ１２の出力端子は、ワイヤ３により出力端子となるリード端子Ｌ１３に直接接続することもできるが、オペアンプ１２の電源Ｖ＋とリード端子Ｌ１４を接続するワイヤ３との接触を避けるため、第１のチップ１０２に別に形成した補助配線４を経由してワイヤ３によりリード端子Ｌ１３に接続することもできる。
The output terminal of the
高電圧が印加するリード端子Ｌ３、Ｌ２は、所定の沿面距離を確保するため、各リード端子に印加される電圧に応じて所定の寸法だけ離して配置している。本実施例では図２に示すように、第１のリード列に印加される電圧が第２のリード列に印加される電圧より大きいため、第１のリード列のリード端子間の寸法が、第２のリード列のリード端子間の寸法より広くなっている。 The lead terminals L3 and L2 to which a high voltage is applied are arranged apart by a predetermined dimension according to the voltage applied to each lead terminal in order to secure a predetermined creepage distance. In this embodiment, as shown in FIG. 2, since the voltage applied to the first lead row is larger than the voltage applied to the second lead row, the dimension between the lead terminals of the first lead row is the second. It is wider than the dimension between the lead terminals of the lead row of 2.
このように本実施例によると、リード端子Ｌ２を共通端子として使用することで、２組の電圧検出回路を１つの半導体装置で構成することができる。このように構成した半導体装置は、本願出願人が先に提案した従来の半導体装置に比べて面積が大きくなるものの、従来の半導体装置を２個組み合わせて構成する場合と比較して、面積を小さくすることが可能となる。 As described above, according to this embodiment, by using the lead terminal L2 as a common terminal, two sets of voltage detection circuits can be configured by one semiconductor device. The semiconductor device configured in this way has a larger area than the conventional semiconductor device previously proposed by the applicant of the present application, but has a smaller area than the case where two conventional semiconductor devices are combined and configured. It becomes possible to do.
また本実施例の半導体装置においても、樹脂封止される半導体装置から外部に露出するリード端子間には、リード端子間の放電を防止するためリード端子の厚さに相当する樹脂層Ｒを形成している。より高電圧が印加される場合には、チップを搭載しているダイパッド５を半導体装置本体から露出しない構造とするのが好ましい。
Further, also in the semiconductor device of this embodiment, a resin layer R corresponding to the thickness of the lead terminals is formed between the lead terminals exposed to the outside from the resin-sealed semiconductor device in order to prevent discharge between the lead terminals. is doing. When a higher voltage is applied, it is preferable to have a structure in which the
なお図２では、リード端子Ｌ４、Ｌ７～Ｌ９、Ｌ１２、Ｌ１５～Ｌ１７、Ｌ２０が未接続となっているが、補助配線４を用いない接続を実現するため等に使用しても良いし、これら未使用のリード端子の一部を予め形成しない構造としても問題ない。
In FIG. 2, the lead terminals L4, L7 to L9, L12, L15 to L17, and L20 are not connected, but they may be used to realize a connection without using the
次に第２の実施例について説明する。上述の第１の実施例では、第１のチップ１０１、１０２に形成されるチップ電極と第２のリード列のリード端子Ｌ５、Ｌ１１、Ｌ１３、Ｌ１９を、それぞれ直接ワイヤ３で接続する構造とした例を説明したが、ワイヤ３の長さが長くなると、樹脂封止の際にワイヤ３に圧力が加わり、他のワイヤ３に接触する等の不具合が発生する場合がある。そこで本実施例では、図３に示すように中継チップ３００を経由して第１のチップ１０１、１０２上に形成されたチップ電極と第２のリード列のリード端子Ｌ５、Ｌ１１、Ｌ１３、Ｌ１９とを接続している点が異なる。
Next, a second embodiment will be described. In the first embodiment described above, the chip electrodes formed on the
中継チップ３００は、図３に示すように第１のチップ１０１、１０２上に形成した補助配線４と同様の補助配線４を形成した構造とすることができる。具体的には、中継チップ３００の表面に補助配線４とその両端に接続のためのチップ電極を形成した構造とすることができる。補助配線４を備えると、ワイヤ３の長さは短くなり、第１のチップ１０１、１０２と接続するワイヤの接続点や、リード端子Ｌ５、Ｌ１１、Ｌ１３、Ｌ１９と接続するワイヤの接続点を自由に設計できるという利点がある。また中継チップ３００の搭載位置も適宜選択することで、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形してしまったり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間が接触するという不具合の発生を防止することができる。なお中継チップ３００の形状は、図３に記載するような形状に限定されるものではなく、ワイヤ３の中継のための電極のみを備える構造としても良い。また図３に示すように複数の中継チップ３００を用いる場合に、その形状をそれぞれ変えて形成することも可能である。さらにまた一部の接続は、第１のチップ１０１、１０２から第２のリード列のリード端子に直接ワイヤ接続する構造とすることも可能である。
As shown in FIG. 3, the
次に第３の実施例について説明する。中継チップ３００は、第１のチップ１０１、１０２と第２のリード列のリード端子との間の接続に使用する場合だけとは限らない。例えば図４に示すように、上記第２の実施例同様、中継チップ３００を経由して第１のチップ１０１、１０２と第２のリード列のリード端子Ｌ５、Ｌ１１、Ｌ１３、Ｌ１９を接続するのに加え、第２のチップ２０１、２０２と第２のリード列のリード端子Ｌ１０、Ｌ１８との間を接続することも可能である。図４では、上記第１、第２のの実施例で説明した例と第２のチップ２０１，２０２の電源Ｖ－の配置が異なる場合を示しており、第２のチップ２０１、２０１の電源（Ｖ－）とリード端子Ｌ１０、Ｌ１８とを、中継チップ３００を経由して接続している。
Next, a third embodiment will be described. The
中継チップ３００の形状は、種々変更可能であり、図４に示すように１つの中継チップ３００に複数の補助配線４を形成する代わりに別の中継チップ３００を用いることも可能である。中継チップ３００の搭載位置、中継チップ３００を経由した接続と経由しない接続の混載等も適宜設定することができ、上記第２の実施例と同様の効果を得ることができる。
The shape of the
次に第４の実施例について説明する。本発明の半導体装置は、一般的な半導体装置同様、静電気等のサージ電圧が印加されると内部の回路が破壊されてしまう。そこで、ＥＳＤ保護素子を備える構造とするのが好ましい。ところで、第２のチップ２０１、２０２にはオペアンプ回路の形成と同時にＥＳＤ保護素子を第２のチップ２０１、２０２上に形成するのは容易である。しかし、第１のチップ１０１、１０２は、高電圧が印加するため、配線周辺の絶縁性を十分に保つ必要があり通常の半導体装置より厚い絶縁膜が形成されている。具体的には、一般的な半導体装置では表面に形成する酸化膜が０．７μｍ程度であるのに対し、１０００Ｖを越える高電圧を印加するために本発明の半導体装置では、５μｍ以上の厚い酸化膜を形成する必要がある。そのため、酸化膜の下の半導体基板にＥＳＤ保護素子を形成した場合には、ＥＳＤ保護素子との接続は、厚い酸化膜を除去して形成する必要ある。
Next, a fourth embodiment will be described. Like a general semiconductor device, the semiconductor device of the present invention destroys an internal circuit when a surge voltage such as static electricity is applied. Therefore, it is preferable to have a structure including an ESD protection element. By the way, it is easy to form an ESD protection element on the
そこで本実施例では、ＥＳＤ保護素子６を中継チップ３００上に形成している。中継チップ３００は、一般的な半導体装置の製造工程により形成可能であるので、その表面に形成される酸化膜は厚くする必要はなく、ＥＳＤ保護素子６を形成するのに好適である。
Therefore, in this embodiment, the
図５に示す構造の電圧検出回路では、第２のリード列のリード端子Ｌ１１、Ｌ１９にサージ電圧が印加した場合、第１のチップ１０１、１０２の抵抗素子の破壊を招いてしまうが、図５に示すようにＥＳＤ保護素子６を備える構造とすることで、抵抗素子の破壊を防止することが可能となる。
In the voltage detection circuit having the structure shown in FIG. 5, when a surge voltage is applied to the lead terminals L11 and L19 of the second lead row, the resistance elements of the
なおＥＳＤ保護素子６は、上記第１および第２の実施例においても追加することが可能である。
The
次に第５の実施例について説明する。上述の第１乃至第４の実施例では、第１のチップ１０１、１０２、第２のチップ２０１、２０２は、それぞれダイパッド５上に直接接着するように配置している。本実施例では高耐圧化を図るため、第１のチップ１０１、１０２のいずれか一方あるいは両方の下に、平板状の誘電体部材７を積層していることを大きな特徴としている。この誘電体部材７は、例えば厚さ２００μｍ程度のセラミックスからなる平板基板を用いることができる。図６に、図２に示す半導体装置のリード端子Ｌ１、Ｌ２のいずれかとリード端子Ｌ６、Ｌ１０のいずれかとの間、あるいはリード端子Ｌ２、Ｌ３のいずれかとリード端子Ｌ１４、Ｌ１８のいずれかとの間を通る断面図を模式的に示す。ここでリード端子Ｌ１、Ｌ２、Ｌ３は高電圧が印加されるリード端子であり、リード端子Ｌ６、１０、Ｌ１４、Ｌ１８はリード端子Ｌ１、Ｌ２、Ｌ３に入力する電圧より低い電位に接続しているリード端子に相当する。
Next, a fifth embodiment will be described. In the first to fourth embodiments described above, the
図６に示すように、リード端子Ｌ１等とリード端子Ｌ６等との間には、第１のチップ１０１等の容量Ｃｃ１、誘電体部材７の容量Ｃｓ、第２のチップ１０２等の容量Ｃｃ２が直列に接続される構成となっている。ここで第１のチップ１０１、１０２の容量とは、半導体基板上に絶縁膜（酸化膜等）を介して形成された抵抗素子の電極パッド、抵抗パターン等により形成される容量となる。第２のチップ２０１、２０２の容量も同様で、半導体基板上に形成されたオペアンプの電極パッド、不純物領域等により形成される容量となる。誘電体部材７の容量Ｃｓは、平板基板の厚さ、大きさ、素材特有の誘電率により決まる容量値となる。第１のチップ１０１、１０２の大きさが３．０ｍｍ×１．５ｍｍの場合、平板状の誘電体部材７の大きさは３．７ｍｍ×２．０ｍｍ程度とする必要があり、誘電率９．８、厚さ２００μｍとすると、第１のチップ１０１等の容量値Ｃｃ１、第２のチップ２０１等の容量値Ｃｃ２に比べて、誘電体部材７の容量値Ｃｓが大きく、容量分圧効果が得られる程度の容量値に設定することができる。
As shown in FIG. 6, between the lead terminal L1 and the like and the lead terminal L6 and the like, there is a capacitance Cc1 of the
その結果、第１のチップ１０１、１０２に高電圧が印加された場合、第１のチップ１０１、１０２の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。
As a result, when a high voltage is applied to the
なお本実施例の高耐圧化は、平板状の誘電体部材７を付加したことのみで高耐圧化を実現しているものではなく、本願出願人が提案した独自の実装構造との組み合わせにより実現している。
It should be noted that the high pressure resistance of this embodiment is not realized only by adding the flat plate-shaped
次に第６の実施例について説明する。図７に、図２に示す半導体装置のリード端子Ｌ１、Ｌ２のいずれかとリード端子Ｌ６、Ｌ１０のいずれかとの間、あるいはリード端子Ｌ２、Ｌ３のいずれかとリード端子Ｌ１４、Ｌ１８のいずれかとの間を通る断面図を模式的に示す。上記第５の実施例と比較し、誘電体部材７の位置が相違している。
Next, a sixth embodiment will be described. 7 shows between the lead terminals L1 and L2 of the semiconductor device shown in FIG. 2 and any of the lead terminals L6 and L10, or between any of the lead terminals L2 and L3 and any of the lead terminals L14 and L18. The cross-sectional view through is schematically shown. The position of the
図７に示すように、リード端子Ｌ１等とリード端子Ｌ６等との間には、第１のチップ１０１等の容量Ｃｃ１、誘電体部材７の容量Ｃｓ、第２のチップ２０１等の容量Ｃｃ２が直列に接続される構成となっている。この場合、第１のチップ１０１、１０２の厚さを４００μｍとし、第２のチップ２０１、２０２の厚さを２００μｍとしている。このように構成すると、第１のチップ１０１等の容量値Ｃｃ１、第２のチップ２０１等の容量値Ｃｃ２に比べて、誘電体部材７の容量値Ｃｓが大きく、容量分圧効果が得られる程度の容量値に設定することができる。
As shown in FIG. 7, between the lead terminal L1 and the like and the lead terminal L6 and the like, there is a capacitance Cc1 of the
その結果、第１のチップ１０１、１０２に高電圧が印加された場合、第１のチップ１０１、１０２の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。
As a result, when a high voltage is applied to the
なお本実施例においても、平板状の誘電体部材７を付加したことのみで高耐圧化を実現しているものではなく、本願出願人が提案した独自の実装構造との組み合わせにより実現している。
Also in this embodiment, the high withstand voltage is not realized only by adding the flat plate-shaped
次に第７の実施例について説明する。上記第５および第６の実施例では、ダイパッド５をフローティング状態とし、第２のチップ２０１、２０２を介して接地電位とした場合について説明した。しかし、第１および第２の実施例のリード端子の配列は、ダイパッド５の吊りリード端子Ｌ４、Ｌ１２、Ｌ２０が第２のリード列側に延出する構造となっており、このダイパッド５を接地電位に接続しても十分な沿面距離を保つことが可能となる。
Next, a seventh embodiment will be described. In the fifth and sixth embodiments described above, the case where the
図８に、図２に示す半導体装置のリード端子Ｌ１、Ｌ２のいずれかとリード端子Ｌ４、Ｌ１２のいずれかとの間、あるいはリード端子Ｌ２、Ｌ３のいずれかとリード端子Ｌ１２、Ｌ２０のいずれかとの間を通る断面図を模式的に示す。 FIG. 8 shows between the lead terminals L1 and L2 of the semiconductor device shown in FIG. 2 and any of the lead terminals L4 and L12, or between any of the lead terminals L2 and L3 and any of the lead terminals L12 and L20. The cross-sectional view through is schematically shown.
図８に示すようにリード端子Ｌ１等とリード端子Ｌ４等との間には、第１のチップ１０１等の容量Ｃｃ１と誘電体部材７の容量Ｃｓが直列に接続する構成となる。このように構成することで、上記同様、第１のチップ１０１等に高電圧が印加された場合、第１のチップ１０１等の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。
As shown in FIG. 8, between the lead terminal L1 and the like and the lead terminal L4 and the like, the capacitance Cc1 of the
本実施例においても高耐圧化は、平板状の誘電体部材７を付加したことのみで実現しているものではなく、本願出願人が提案した独自の実装構造との組み合わせにより実現している。
Also in this embodiment, the high pressure resistance is not realized only by adding the flat plate-shaped
次に第８の実施例について説明する。上記実施例の説明では第１のチップ１０１等あるいは第２のチップ２０１等の下に、セラミックスからなる平板状の誘電体部材７を配置する場合について説明した。誘電体部材７は、第１のチップ１０１等あるいは第２のチップ２０１等とは分離された部材であるため、本発明の半導体装置を形成する際には、ダイパッド５上に誘電体部材７を接着固定した後、第１のチップ１０１等あるいは第２のチップ２０１等を誘電体部材７上に接着固定する必要がある。
Next, the eighth embodiment will be described. In the description of the above embodiment, the case where the flat plate-shaped
そこで、セラミックスからなる誘電体部材の代わりに、第１のチップ１０１等あるいは第２のチップ２０１等の裏面に、絶縁性の樹脂層を一体形成しておき、この樹脂層を平板状の誘電体部材として使用することも可能である。図９は、第８の実施例の半導体装置の断面図であり、上述の第５の実施例において、第１のチップ１０１、１０２に樹脂層８が一体成型している場合を示している。さらに上記第６又は第７の実施例において、第１のチップ１０１等あるいは第２のチップ２０１等に樹脂層８を一体成型しても問題ない。
Therefore, instead of the dielectric member made of ceramics, an insulating resin layer is integrally formed on the back surface of the
樹脂層が一体形成された半導体装置は、抵抗素子あるいはオペアンプを半導体基板上に形成した後、半導体基板の裏面側に（必要に応じて裏面を薄膜化した後）、均一な厚さに樹脂を塗布あるいは印刷し、半導体基板および樹脂層を切断して個片化することで形成可能である。 In a semiconductor device in which a resin layer is integrally formed, a resistance element or an operational amplifier is formed on a semiconductor substrate, and then the resin is applied to the back surface side of the semiconductor substrate (after thinning the back surface as necessary) to a uniform thickness. It can be formed by coating or printing, cutting the semiconductor substrate and the resin layer into individual pieces.
ここで使用する樹脂層は、例えば一般的に半導体装置の封止樹脂として使用されているエポキシ系樹脂を使用することができる。樹脂を用いる場合、セラミックスの誘電率に比べて樹脂の誘電率は低く、薄く形成することができる。その結果、半導体装置の低背化が実現でき、効果が大きい。 As the resin layer used here, for example, an epoxy-based resin generally used as a sealing resin for a semiconductor device can be used. When a resin is used, the dielectric constant of the resin is lower than that of the ceramics, and the resin can be formed thin. As a result, the height of the semiconductor device can be reduced, which is highly effective.
なお誘電体部材７や樹脂層８は、第１のチップ１０１等あるいは第２のチップ２０１等のいずれか一方にのみに積層形成する場合について説明したが、必要に応じ、第１のチップ１０１等および第２のチップ１０２等の両方、第１の組のみあるいは第２の組のみに積層形成する等、適宜変更しても何ら問題がない。
Although the case where the
誘電体部材７は、所望の誘電率を有する材料を適宜選択すればよい。具体的には、セラミックスの他、サファイア、紙、ポリイミド等適宜選択すればよい。
As the
一般的に、第１のチップ１０１等、第２のチップ２０１等、誘電体部材７あるいは樹脂層８をダイパッド５上に実装する際に使用する絶縁性の接着部材について説明を省略したが、接着部材により形成される容量の容量値も考慮に入れ、誘電体部材７等の容量値を設定することは言うまでもない。
Generally, the description of the insulating adhesive member used when the
以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものでないことは言うまでもない。例えば、第１の組と第２の組の第１のチップを、ワンチップとして一体化したり、第２のリード端子を２つのリード端子に分離し、この分離されたリード端子間に大きな電位差が加わらない構成とすれば、上記実施例と同等の効果が得られる。 Although the examples of the present invention have been described above, it goes without saying that the present invention is not limited to the above examples. For example, the first chip of the first set and the second set may be integrated as one chip, or the second lead terminal may be separated into two lead terminals, and a large potential difference may occur between the separated lead terminals. If the configuration is not added, the same effect as that of the above embodiment can be obtained.
１、１１、１２：オペアンプ、２、２１、２２：抵抗、３：ワイヤ、４：補助配線、５：ダイパッド、６：ＥＳＤ保護素子、７：誘電体部材、８：樹脂層、１００：モータ駆動装置、２００：電圧検出回路、３００：中継チップ
1, 11, 12:
Claims (16)
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、
前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、
前記第１のリード端子と前記第２のリード端子は、前記第１の組の第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第１の組の第１のチップの別のチップ電極は、前記第１の組の第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第１の組の第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、
前記第２のリード端子と前記第３のリード端子は、前記第２の組の第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第２の組の第１のチップの別のチップ電極は、前記第２の組の第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２の組の第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、
前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 A first chip having a function of reducing the input voltage and a second chip having a function of processing the output signal of the first chip are mounted on the die pad, and are mounted between the chip electrodes and each chip electrode. In a semiconductor device in which the lead terminal for external extraction is connected by wire and sealed with a sealing resin.
The lead terminal constitutes a first lead row and a second lead row composed of a plurality of lead terminals arranged so as to face each other with the die pad interposed therebetween.
The lead terminal of the first lead row includes at least a first lead terminal, a second lead terminal, and a third lead terminal.
A plurality of chips consisting of at least the first set and the second set, which is a set of the first chip and the second chip, are mounted on the die pad.
The first lead terminal and the second lead terminal are connected to a part of the chip electrodes among the chip electrodes formed on the first chip of the first set, and the first set of the first lead terminals is connected to the chip electrodes. Another chip electrode of the first chip is connected to a part of the chip electrodes in the chip electrodes formed on the second chip of the first set or the lead terminal of the second lead row. Another chip electrode of the second chip of the first set is connected to the lead terminal of the second lead row.
The second lead terminal and the third lead terminal are connected to a part of the chip electrodes in the chip electrodes formed on the first chip of the second set, and the second set of the first chips is connected to the chip electrodes. Another chip electrode of the first chip is connected to a part of the chip electrodes in the chip electrodes formed on the second chip of the second set or the lead terminal of the second lead row. Another chip electrode of the second chip of the second set is connected to the lead terminal of the second lead row.
Higher than the voltage applied to each lead terminal of the second lead row between the first lead terminal and the second lead terminal, and between the third lead terminal and the second lead terminal, respectively. The dimension between the lead terminals of the first lead row is set wider than the dimension between the lead terminals of the second lead row so that a voltage can be applied.
A semiconductor device characterized in that the sealing resin is filled at least between the lead terminals of the first lead row.
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、
前記第１のチップは抵抗素子を主な構成要素としていることと、
前記第２のチップはオペアンプを主な構成要素としていることと、
前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、
前記第１のリード端子と前記第２のリード端子は、方形の前記第１の組の第１のチップ上に形成された抵抗チップ電極であって該第１の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続していることと、
前記第２のリード端子と前記第３のリード端子は、方形の前記第２の組の第１のチップ上に形成された抵抗チップ電極であって該第２の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続していることと、
前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれのリード端子間に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 A first chip having a function of reducing the input voltage and a second chip having a function of processing the output signal of the first chip are mounted on the die pad, and are mounted between the chip electrodes and each chip electrode. In a semiconductor device in which the lead terminal for external extraction is connected by wire and sealed with a sealing resin.
The lead terminal constitutes a first lead row and a second lead row composed of a plurality of lead terminals arranged so as to face each other with the die pad interposed therebetween.
The lead terminal of the first lead row includes at least a first lead terminal, a second lead terminal, and a third lead terminal.
The first chip has a resistance element as a main component, and
The second chip has an operational amplifier as its main component, and
A plurality of chips consisting of at least the first set and the second set, which is a set of the first chip and the second chip, are mounted on the die pad.
The first lead terminal and the second lead terminal are resistance chip electrodes formed on the first chip of the first set of squares, and the first chip of the first set of the square. Another resistance chip electrode connected to each of the two resistance chip electrodes arranged on one side of the first lead row side and arranged on another side facing the one side from the resistance chip electrode is , An operational amplifier chip electrode arranged on one side of the first chip side of the first set formed on the second chip of the first set of squares, or a lead terminal of the second lead row. The other operational amplifier chip electrode is connected to the lead terminal of the second lead row.
The second lead terminal and the third lead terminal are resistance chip electrodes formed on the first chip of the second set of squares and said to the first chip of the second set. Another resistance chip electrode connected to each of the two resistance chip electrodes arranged on one side of the first lead row side and arranged on another side facing the one side from the resistance chip electrode is , An operational amplifier chip electrode arranged on one side of the first chip side of the second set formed on the second chip of the second set of squares, or a lead terminal of the second lead row. The other operational amplifier chip electrode is connected to the lead terminal of the second lead row.
A voltage applied between the first lead terminal and the second lead terminal, and between the third lead terminal and the second lead terminal is formed on the first chip. The voltage is divided by the resistance element, output to either the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip, and the output signal processed by the second chip is the second. Output from the lead terminal of the lead row of
Higher than the voltage applied to each lead terminal of the second lead row between the first lead terminal and the second lead terminal, and between the third lead terminal and the second lead terminal, respectively. The dimension between the lead terminals of the first lead row is set wider than the dimension between the lead terminals of the second lead row so that a voltage can be applied.
A semiconductor device characterized in that the sealing resin is filled at least between the lead terminals of the first lead row.
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のリード列のリード端子は、少なくとも第１のリード端子と第２のリード端子と第３のリード端子とを備えていることと、
前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の分圧抵抗列と、第２の分圧抵抗列と、帰還抵抗とを含んでいることと、
前記第２のチップはオペアンプを主な構成要素としていることと、
前記ダイパッド上に、前記第１のチップと前記第２のチップとを一組とする少なくとも第１の組と第２の組からなる複数のチップが搭載されていることと、
前記第１のリード端子と前記第２のリード端子は、方形の前記第１の組の第１のチップ上に形成された抵抗チップ電極であって該第１の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第１の組の第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第１の組の第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の組の第１の分圧抵抗列の第１の分圧電圧を出力する第１の組の第１の直列接続点となる抵抗チップ電極と、前記第１の組の第２の分圧抵抗列の第２の分圧電圧を出力する第１の組の第２の直列接続点となる抵抗チップ電極とを、方形の前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第１の組の第２のチップ上に形成された前記第１の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第１のリード端子と前記第２のリード端子に印加される電圧を前記第１の組の第１の分圧抵抗列あるいは前記第１の組の第２の分圧抵抗列により分圧し、前記第１の組の第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第１の組の第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第２のリード端子と前記第３のリード端子は、方形の前記第２の組の第１のチップ上に形成された抵抗チップ電極であって該第２の組の第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第２の組の第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第２の組の第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第２の組の第１の分圧抵抗列の第１の分圧電圧を出力する第２の組の第１の直列接続点となる抵抗チップ電極と、前記第２の組の第２の分圧抵抗列の第２の分圧電圧を出力する第２の組の第２の直列接続点となる抵抗チップ電極とを、方形の前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２の組の第２のチップ上に形成された前記第２の組の第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第２のリード端子と前記第３のリード端子に印加される電圧を前記第２の組の第１の分圧抵抗列あるいは前記第２の組の第２の分圧抵抗列により分圧し、前記第２の組の第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２の組の第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれのリード端子間に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第１のリード端子と前記第２のリード端子間、および前記第３のリード端子と前記第２のリード端子間に、それぞれ前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 A first chip having a function of reducing the input voltage and a second chip having a function of processing the output signal of the first chip are mounted on the die pad, and are mounted between the chip electrodes and each chip electrode. In a semiconductor device in which the lead terminal for external extraction is connected by wire and sealed with a sealing resin.
The lead terminal constitutes a first lead row and a second lead row composed of a plurality of lead terminals arranged so as to face each other with the die pad interposed therebetween.
The lead terminal of the first lead row includes at least a first lead terminal, a second lead terminal, and a third lead terminal.
The first chip has a resistance element as a main component, and the resistance element includes a first voltage dividing resistance train, a second voltage dividing resistance train, and a feedback resistor.
The second chip has an operational amplifier as its main component, and
A plurality of chips consisting of at least the first set and the second set, which is a set of the first chip and the second chip, are mounted on the die pad.
The first lead terminal and the second lead terminal are resistance chip electrodes formed on the first chip of the first set of squares, and the first chip of the first set of the square. The first set of the first set of voltage dividing resistance trains for dividing the voltage applied to one of the two resistance chip electrodes arranged on one side of the first lead row side, and the above-mentioned Separately connected to the second voltage dividing resistance row of the first set for dividing the voltage applied to another resistance chip electrode of the two resistance chip electrodes, and facing the one side of the resistance chip electrode. Of the other resistance chip electrodes arranged on one side, the first series connection point of the first set that outputs the first voltage dividing voltage of the first voltage dividing resistance row of the first set. The resistance chip electrode to be the second series connection point of the first set to output the second voltage division voltage of the second voltage division resistance row of the first set is square. Of the operational amplifier chip electrodes arranged on one side of the first chip side of the first set formed on the second chip of the first set, the inverting input terminal or non-inverting of the operational amplifier. An operational amplifier chip that is connected to each of the operational amplifier chip electrodes that are one of the input terminals and is arranged on one side of the first chip side of the first set formed on the second chip of the first set. Among the electrodes, the feedback resistor is connected between the operational amplifier chip electrode which is the output terminal of the operational amplifier and the operational amplifier chip electrode which is the inverting input terminal, and another operational amplifier chip electrode is of the second lead row. The voltage applied to the first lead terminal and the second lead terminal, which is connected to the lead terminal, is applied to the first set of voltage dividing resistance trains or the first set of second voltage dividing resistors. The voltage is divided by the resistance train, output to either the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip of the first set, and the signal is output by the second chip of the first set. To output the processed output signal from the lead terminal of the second lead row,
The second lead terminal and the third lead terminal are resistance chip electrodes formed on the first chip of the second set of squares and said to the first chip of the second set. A second set of first voltage dividing resistance trains for dividing the voltage applied to one of the two resistance chip electrodes arranged on one side of the first lead row side, and the above. Separately connected to a second set of second voltage dividing resistance trains for dividing the voltage applied to another resistance chip electrode of the two resistance chip electrodes, and facing the one side of the resistance chip electrode. Of the other resistance chip electrodes arranged on one side, the first series connection point of the second set that outputs the first voltage dividing voltage of the first voltage dividing resistance row of the second set. The resistance chip electrode to be the second set and the resistance chip electrode to be the second series connection point of the second set that outputs the second voltage division voltage of the second voltage division resistance row of the second set are square. Of the operational amplifier chip electrodes arranged on one side of the first chip side of the second set formed on the second chip of the second set, the inverting input terminal or non-inverting of the operational amplifier. An operational amplifier chip that is connected to each of the operational amplifier chip electrodes that are one of the input terminals and is arranged on one side of the first chip side of the second set formed on the second chip of the second set. Among the electrodes, the feedback resistor is connected between the operational amplifier chip electrode which is the output terminal of the operational amplifier and the operational amplifier chip electrode which is the inverting input terminal, and another operational amplifier chip electrode is of the second lead row. The voltage applied to the second lead terminal and the third lead terminal, which is connected to the lead terminal, is applied to the first voltage dividing resistance row of the second set or the second voltage dividing resistor of the second set. The voltage is divided by the resistance train, output to either the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip of the second set, and the signal is output by the second chip of the second set. To output the processed output signal from the lead terminal of the second lead row,
A voltage applied between the first lead terminal and the second lead terminal, and between the third lead terminal and the second lead terminal is formed on the first chip. The voltage is divided by the resistance element, output to either the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip, and the output signal processed by the second chip is the second. Output from the lead terminal of the lead row of
Higher than the voltage applied to each lead terminal of the second lead row between the first lead terminal and the second lead terminal, and between the third lead terminal and the second lead terminal, respectively. The dimension between the lead terminals of the first lead row is set wider than the dimension between the lead terminals of the second lead row so that a voltage can be applied.
A semiconductor device characterized in that the sealing resin is filled at least between the lead terminals of the first lead row.
前記第１の組の第１のチップ上あるいは前記第２の組の第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、
前記第１の組の第２のチップ上あるいは前記第２の組の第２のチップ上に形成された前記別のチップ電極と前記第２のリード列のリード端子は、それぞれの組の前記補助配線を経由して接続していることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
Auxiliary wiring is arranged on the surface of the first chip of the first set or the surface of the first chip of the second set on the side of the second lead row.
The other chip electrode formed on the second chip of the first set or the second chip of the second set and the lead terminal of the second lead row are the auxiliary terminals of each set. A semiconductor device characterized by being connected via wiring .
前記第１の組の第１のチップ上あるいは前記第２の組の第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、
前記別のオペアンプチップ電極と前記第２リード列のリード端子は、それぞれの組の前記補助配線を経由して接続していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 2 or 3.
Auxiliary wiring is arranged on the surface of the first chip of the first set or the surface of the first chip of the second set on the side of the second lead row.
A semiconductor device characterized in that the other operational amplifier chip electrode and the lead terminal of the second lead row are connected via the auxiliary wiring of each set.
前記第２のリード列のいずれかのリード端子と前記第１の組あるいは第２の組の第１のチップ上に形成されたチップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第１の組あるいは第２の組の前記第２のチップ上に形成されたチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
A chip electrode formed on any of the lead terminals of the second lead row and the first chip of the first set or the second set, or any of the lead terminals of the second lead row and the above. A semiconductor device characterized in that the chip electrodes formed on the second chip of the first set or the second set are connected via a relay chip mounted on the die pad.
前記第２のリード列のいずれかのリード端子と前記第１の組あるいは第２の組の第１のチップ上に形成された抵抗チップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第１の組あるいは第２の組の前記第２のチップ上に形成されたオペアンプチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 2 or 3.
With any lead terminal of the second lead row and a resistance chip electrode formed on the first chip of the first set or the second set, or with any lead terminal of the second lead row. A semiconductor device characterized in that the operational amplifier chip electrodes formed on the first set or the second set of the second chip are connected via a relay chip mounted on the die pad. ..
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