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Description

本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。   The present invention relates to a multi-chip type semiconductor device, and more particularly to a semiconductor device in which a high voltage is applied to a lead terminal.

ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。   In a hybrid vehicle or an electric vehicle, a battery for driving the vehicle is configured to output a predetermined driving voltage, and it is necessary to constantly monitor the output voltage of the battery. For example, a vehicle drive battery of a hybrid vehicle has an output voltage of about 200 V, and is further boosted to be used at around 500 V. Therefore, a voltage monitoring circuit is required to monitor the abnormal voltage. In recent years, a high voltage monitoring circuit that monitors an abnormal voltage exceeding 1000 V has been required.

図６は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動装置は、例えば特許文献１に記載されている。   FIG. 6 shows an example of the motor driving device. The motor driving device 100 boosts (for example, boosts to 600 V) a DC high voltage (for example, 200 V) output from a high-voltage battery B insulated from the vehicle body, and boosts the boosted voltage via a smoothing capacitor 102. The inverter circuit 103 converts the voltage into a three-phase AC voltage for driving the motor and supplies the voltage to the motor M for driving the vehicle. This type of motor drive device is described, for example, in Patent Document 1.

この種のモータ駆動装置では、昇圧電圧を監視するため、電圧検出回路１０４を備え、バッテリＢの正側に接続するノードＮ１とバッテリＢの負側に接続するノードＮ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。   This type of motor drive device includes a voltage detection circuit 104 for monitoring the boosted voltage, and detects the voltage of a node N1 connected to the positive side of the battery B and a voltage of a node N2 connected to the negative side of the battery B. A control signal is output from a control circuit (not shown) to the boost converter 101 and the inverter circuit 103 based on the detection result to control the motor drive.

高電圧を検出するための電圧検出回路１０４は、オペアンプと抵抗とで構成することができる。図６に示す電圧検出回路１０４をオペアンプと抵抗素子とで構成した例を図７に示す。図７に示す電圧検出回路２００は、直列に接続された抵抗２０２ａ、抵抗２０２ｂが、バッテリＢの正側の高電圧を分圧するための素子で、図６に示すバッテリＢの正極側に接続するノードＮ１に端子Ｎ１１を接続し、他端は車体に接地され、抵抗２０２ａと抵抗２０２ｂの直列接続点は、オペアンプ２０１の非反転入力端子に接続されている。   The voltage detection circuit 104 for detecting a high voltage can be composed of an operational amplifier and a resistor. FIG. 7 illustrates an example in which the voltage detection circuit 104 illustrated in FIG. 6 includes an operational amplifier and a resistor. In the voltage detection circuit 200 shown in FIG. 7, the resistors 202a and 202b connected in series are elements for dividing the high voltage on the positive side of the battery B, and are connected to the positive electrode side of the battery B shown in FIG. The terminal N11 is connected to the node N1, the other end is grounded to the vehicle body, and the series connection point of the resistor 202a and the resistor 202b is connected to the non-inverting input terminal of the operational amplifier 201.

一方、直列に接続された抵抗２０２ｃ、抵抗２０２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、図６に示すバッテリＢの負極側に接続するノードＮ２に端子Ｎ１２を接続し、他端は車体に接地され、抵抗２０２ｃと抵抗２０２ｄの直列接続点は、オペアンプ２０１の反転入力端子に接続されている。   On the other hand, the resistors 202c and 202d connected in series are elements for dividing the high voltage on the negative side of the battery B. The terminal N12 is connected to the node N2 connected to the negative side of the battery B shown in FIG. The other end is grounded to the vehicle body, and a series connection point of the resistor 202c and the resistor 202d is connected to an inverting input terminal of the operational amplifier 201.

抵抗２０２ｅは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｅの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続されている。電圧検出回路２００から出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。   The resistor 202e is an element (feedback resistor) for determining the amplification gain of the operational amplifier 201. One end of the resistor 202e is connected to the inverting input terminal of the operational amplifier 201, and the other end is connected to the output terminal OUT of the operational amplifier 201. . A detection signal output from the voltage detection circuit 200 is input to a control circuit (not shown), and a control signal for controlling the operation of the boost converter 101 and the inverter circuit 103 is output from the control circuit to control the driving of the motor M. Become.

ところで、ハイブリット車や電気自動車のモータ駆動装置に用いられるような高電圧を検出する電圧検出回路を、通常の半導体装置の製造工程に従いオペアンプと抵抗素子からなる集積回路チップで形成し、リードフレームに実装し、樹脂封止して形成しようとすると、高電圧が印加されるリード間や、近傍に配置している他のリードとの間で放電が発生してしまい使用することができない。   By the way, a voltage detection circuit for detecting a high voltage used in a motor drive device of a hybrid vehicle or an electric vehicle is formed by an integrated circuit chip including an operational amplifier and a resistance element according to a normal semiconductor device manufacturing process, and is formed on a lead frame. When mounting and resin sealing are performed, discharge occurs between leads to which a high voltage is applied or between other leads disposed in the vicinity, and the device cannot be used.

そこで本願出願人は、高電圧が印加されるリード間の寸法を大きく設定した半導体装置を提案している（特願２０１５−１４０３２６号）。具体的には、図８に示すように、抵抗素子を主な構成要素とする第１のチップＣ１とオペアンプを主な構成要素とする第２のチップＣ２とを備え、高電圧が印加される２本のリード端子Ｌ１、Ｌ２を樹脂封止された半導体装置の一辺側にそれぞれ間隔を開けて配置し、対向する反対側に高電圧が印加されない残りのリード端子を配置する構成としている。またリード端子間には、封止樹脂Ｒを埋め込み、放電を防止する構造としている。   Therefore, the applicant of the present application has proposed a semiconductor device in which a dimension between leads to which a high voltage is applied is set to be large (Japanese Patent Application No. 2015-140326). Specifically, as shown in FIG. 8, a first chip C1 mainly including a resistance element and a second chip C2 mainly including an operational amplifier are provided, and a high voltage is applied. Two lead terminals L1 and L2 are arranged at an interval on one side of a resin-sealed semiconductor device, and the other lead terminal to which no high voltage is applied is arranged on the opposite side. A sealing resin R is embedded between the lead terminals to prevent discharge.

ところで、高電圧監視は車載分野に限られるわけではない。例えばレーザープリンターにおいても１０００Ｖ以上の高電圧監視が必要となっている。具体的には帯電、現像、転写の工程で１０００Ｖを超える高電圧となるブロックがあり、これらの電圧が変動すると画像形成品質に影響を与えてしまうため、高電圧の監視が必要となる。図９は、レーザープリンターの高電圧ブロック３００の一例を示している。電源回路３０１を構成する昇圧回路により昇圧して得られた高電圧は、定電圧回路３０２を介して帯電部、現像部あるいは転写部へ供給される。この供給電圧の変動を監視し所定の定電圧に制御するため、ノードＮ３の電圧を電圧検出回路３０３で検出している。電圧検出回路３０３の検出信号は、差動増幅回路３０４に出力され、差動増幅回路３０４は基準電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力し、定電圧回路３０２を制御する。   Incidentally, high-voltage monitoring is not limited to the vehicle-mounted field. For example, a laser printer also needs to monitor a high voltage of 1000 V or more. Specifically, there is a block having a high voltage exceeding 1000 V in the steps of charging, developing, and transferring, and if these voltages fluctuate, the quality of image formation is affected. Therefore, it is necessary to monitor the high voltage. FIG. 9 shows an example of the high voltage block 300 of the laser printer. The high voltage obtained by boosting the voltage by the boosting circuit constituting the power supply circuit 301 is supplied to the charging unit, the developing unit or the transfer unit via the constant voltage circuit 302. The voltage at the node N3 is detected by the voltage detection circuit 303 in order to monitor the fluctuation of the supply voltage and control the voltage to a predetermined constant voltage. The detection signal of the voltage detection circuit 303 is output to the differential amplifier circuit 304, and the differential amplifier circuit 304 outputs the difference from the reference voltage to the arithmetic circuit 305. The arithmetic circuit 305 outputs a control signal to the constant voltage circuit 302 so that the voltage of the node N3 becomes constant, and controls the constant voltage circuit 302.

このような電圧検出回路３０３についても、オペアンプと抵抗素子とで構成することができる。図９に示す電圧検出回路３０３をオペアンプと抵抗素子とで構成した例を図１０に示す。図１０に示す電圧検出回路４００は、直列に接続された抵抗４０２ａ、抵抗４０２ｂが、端子Ｎ１３に印加される高電圧を分圧するための素子で、図９に示すノードＮ３に端子Ｎ１３が接続され、他端は基準電圧に接続される。抵抗４０２ａと抵抗４０２ｂの直列接続点は、オペアンプ４０１の反転入力端子に接続され、抵抗４０２ｂと基準電圧の直列接続点は、オペアンプ４０１の非反転入力端子に接続される。   Such a voltage detection circuit 303 can also be configured with an operational amplifier and a resistance element. FIG. 10 illustrates an example in which the voltage detection circuit 303 illustrated in FIG. 9 includes an operational amplifier and a resistor. In the voltage detection circuit 400 shown in FIG. 10, the resistors 402a and 402b connected in series are elements for dividing a high voltage applied to the terminal N13, and the terminal N13 is connected to the node N3 shown in FIG. , The other end is connected to a reference voltage. The series connection point of the resistor 402a and the resistor 402b is connected to the inverting input terminal of the operational amplifier 401, and the series connection point of the resistor 402b and the reference voltage is connected to the non-inverting input terminal of the operational amplifier 401.

抵抗４０２ｃは、オペアンプ４０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗４０２ｃの一端はオペアンプ４０１の反転入力端子に接続され、他端はオペアンプ４０１の出力端子ＯＵＴに接続されている。   The resistor 402c is an element (feedback resistor) for determining the amplification gain of the operational amplifier 401. One end of the resistor 402c is connected to the inverting input terminal of the operational amplifier 401, and the other end is connected to the output terminal OUT of the operational amplifier 401. .

このような構成の電圧検出回路４００であっても、図８に示すような本願出願人が先に提案した半導体装置を構成することが可能である。   Even with the voltage detection circuit 400 having such a configuration, it is possible to configure a semiconductor device previously proposed by the present applicant as shown in FIG.

特開２００９−２０１１９２号公報JP 2009-201192 A 特開２０１２−９５４２７号公報JP 2012-95427 A

ところで本願出願人が先に提案した半導体装置は、リード端子間の放電等がなく、高電圧印加の条件下で使用可能である反面、特殊な形状のリードフレームを使用しなければならず、製造コストが上昇してしまうという問題があった。本発明はこのような問題点を解消するため、汎用性の高いパッケージ構造を用いて、高電圧が印加される条件で使用可能な半導体装置を提供することを目的とする。   By the way, the semiconductor device proposed by the applicant of the present application has no discharge between the lead terminals and can be used under conditions of high voltage application, but on the other hand, a specially shaped lead frame must be used. There was a problem that the cost would rise. In order to solve such a problem, an object of the present invention is to provide a semiconductor device which can be used under a condition where a high voltage is applied using a highly versatile package structure.

上記目的を達成するため、本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップ上に形成されたチップ電極のうち１つのチップ電極が入力端子となり、該入力端子となるチップ電極は前記第１のリード列の１つのリード端子に接続していることと、前記第１のチップ上に形成されたチップ電極のうち前記入力端子となるチップ電極を除くチップ電極は、前記第２のチップ上に形成されたチップ電極の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップ上に形成されたチップ電極のうち前記第１のチップ上に形成されたチップ電極と接続していない別のチップ電極は前記第２のリード列のリード端子に接続していること、を特徴とする。   In order to achieve the above object, the invention according to claim 1 of the present application provides a first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip. Is mounted on a die pad, between each chip electrode and between each chip electrode and a lead terminal for external lead-out are wire-connected, and the semiconductor device is sealed with a sealing resin. Forming a first lead row and a second lead row each comprising a plurality of lead terminals disposed to face each other with one of the chip electrodes formed on the first chip; The chip electrode serves as an input terminal, and the chip electrode serving as the input terminal is connected to one lead terminal of the first lead row, and the chip electrode formed on the first chip The chip electrodes other than the chip electrodes serving as the input terminals are connected to a part of the chip electrodes formed on the second chip or to the lead terminals of the second lead row, and the second chip Another chip electrode formed on the first chip that is not connected to the chip electrode formed on the first chip is connected to a lead terminal of the second lead row. I do.

本願請求項２に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する前記第１のリード列の一つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧して前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力すること、を特徴とする。   The invention according to claim 2 of the present application is characterized in that a first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip are mounted on a die pad. In a semiconductor device in which each chip electrode and between each chip electrode and a lead terminal for external lead-out are wired and sealed with a sealing resin, the lead terminals are arranged to face each other with the die pad interposed therebetween. A first lead row and a second lead row each comprising a plurality of lead terminals, wherein the first chip has a resistive element as a main component, and the second chip has Has an operational amplifier as a main component, and one of the resistor chip electrodes formed on the first chip is an input terminal, and the resistor chip electrode serving as the input terminal is The resistance chip electrodes connected to one lead terminal of the first lead row and the resistance chip electrodes other than the resistance chip electrodes serving as the input terminals among the resistance chip electrodes are formed on the second chip. Another of the operational amplifier chip electrodes, which is connected to a part of the operational amplifier chip electrode or a lead terminal of the second lead row and is not connected to the resistive chip electrode, is connected to the second operational amplifier chip electrode by the second operational amplifier chip electrode. Connected to the lead terminals of the first lead row, and the voltage applied to one lead terminal of the first lead row connected to the input terminal is reduced by a resistance element formed on the first chip. Output to the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip, and output the signal processed by the second chip. Outputting from the lead terminal of the second lead column, characterized.

本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置において、前記第１のチップと前記第２のチップは、絶縁部材を介して前記ダイパッド上に搭載されていることを特徴とする。   The invention according to claim 3 of the present application is the semiconductor device according to claim 1 or 2, wherein the first chip and the second chip are mounted on the die pad via an insulating member. Features.

本願請求項４に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする。   The invention according to claim 4 of the present application is the semiconductor device according to any one of claims 1 to 3, wherein a back surface of the die pad is resin-sealed with the sealing resin.

本願請求項５に係る発明は、請求項１乃至４いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップ上に形成されたチップ電極または抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップ上に形成されたチップ電極またはオペアンプチップ電極は、第１のチップまたは第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする。
The invention according to claim 5 of the present application is the semiconductor device according to any one of claims 1 to 4, wherein any one of the lead terminals of the second lead row and a chip electrode or a resistance chip formed on the first chip are provided. electrode, or the second one of the lead terminal and the second tip electrode or operational amplifier chip electrodes formed on the chip of the lead column is formed auxiliary wiring on the first chip or on the second chip Alternatively, they are connected via a relay chip mounted on the die pad.

本願請求項６に係る発明は、請求項１乃至４いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップ上に形成されたチップ電極または抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップ上に形成されたチップ電極またはオペアンプチップ電極は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して接続していることを特徴とする。
The invention according to claim 6 of the present application is the semiconductor device according to any one of claims 1 to 4 , wherein any one of the lead terminals of the second lead row and a chip electrode or a resistor chip formed on the first chip are provided. The electrode or any one of the lead terminals of the second lead row and the chip electrode or the operational amplifier chip electrode formed on the second chip are connected to a relay chip having an ESD protection element mounted on the die pad. wherein the via is connected.

本発明の半導体装置は、半導体装置の製造工程において汎用的に使用されているパッケージ構造を採用した場合であっても、入力端子に接続する第１のリード列のリード端子に１０００Ｖを越えるような高電圧が印加可能となるように、所定の接続構造を採用すると共に第１のチップの減圧機能により、第１のチップや主な信号処理を行う第２のチップが破壊したり、第１のリード列のリード端子間あるいは第１のリード列のリード端子と第２のリード列のリード端子との間で放電が生じたりすることを防止している。   In the semiconductor device of the present invention, even when a package structure generally used in the manufacturing process of the semiconductor device is adopted, the lead terminals of the first lead row connected to the input terminals exceed 1000 V. A predetermined connection structure is adopted so that a high voltage can be applied, and the first chip and the second chip which performs main signal processing are destroyed by the pressure reduction function of the first chip. Discharge is prevented from occurring between the lead terminals of the lead row or between the lead terminals of the first and second lead rows.

特に、第１のチップと第２のチップが、絶縁部材を介して電気的に絶縁してダイパッド上に搭載する構成とすると、第１のリード列と第２のリード列との間にダイパッドの吊りピンが配置される構造であっても、ダイパッドの吊りピンをフローティングにすることができ、入力端子に接続する第１のリード列のリード端子に高い電圧を印加可能とすることができる。   In particular, if the first chip and the second chip are mounted on the die pad while being electrically insulated via an insulating member, the die pad is located between the first lead row and the second lead row. Even in the structure in which the suspension pins are arranged, the suspension pins of the die pad can be made floating, and a high voltage can be applied to the lead terminals of the first lead row connected to the input terminals.

さらにダイパッドの裏面側が封止樹脂により樹脂封止されていることで、リード端子とダイパッド間の放電を抑制できるという利点もある。   Furthermore, since the back surface of the die pad is resin-sealed with the sealing resin, there is an advantage that discharge between the lead terminal and the die pad can be suppressed.

本発明の半導体装置は、ダイパッド上に２つのチップが搭載され、それぞれのチップのチップ電極を所定の位置のリード端子にそれぞれ接続する構成としているが、中継チップを経由してチップ電極とリード端子をワイヤ接続しても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生したりするなどの不具合も防止することができる。   The semiconductor device of the present invention has a configuration in which two chips are mounted on a die pad, and the chip electrodes of each chip are connected to lead terminals at predetermined positions, respectively. Even if the wire is connected, the dimension between the wires can be secured, and the wire bonding jig comes into contact during the wire bonding to deform the wire or the pressure of the sealing resin injected during resin sealing. This can also prevent problems such as contact between the wires.

また、中継チップにＥＳＤ保護素子を追加する構成とすると、ＥＳＤ保護素子に接続されるチップ電極を静電破壊から効果的に保護できるという利点もある。   In addition, the configuration in which the ESD protection element is added to the relay chip has an advantage that the chip electrode connected to the ESD protection element can be effectively protected from electrostatic breakdown.

本発明の第１の実施例の電圧検出回路の説明図を示す。FIG. 2 is an explanatory diagram of a voltage detection circuit according to a first embodiment of the present invention. 本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。FIG. 4 is an explanatory diagram of a connection state when the voltage detection circuit according to the first embodiment of the present invention is mounted on a lead frame. 本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの別の接続状態の説明図である。FIG. 5 is an explanatory diagram of another connection state when the voltage detection circuit according to the first embodiment of the present invention is mounted on a lead frame. 本発明の半導体装置の断面構造の説明図である。FIG. 3 is an explanatory diagram of a cross-sectional structure of a semiconductor device of the present invention. 本発明の第２の実施例の電圧検出回路をリードフレームに実装したときに接続状態の説明図である。FIG. 9 is an explanatory diagram of a connection state when the voltage detection circuit according to the second embodiment of the present invention is mounted on a lead frame. 従来のモータ駆動装置の一例の説明図である。It is explanatory drawing of an example of the conventional motor drive device. 従来の電圧検出回路の説明図である。FIG. 11 is an explanatory diagram of a conventional voltage detection circuit. 本願出願人が先に提案した半導体装置の説明図である。It is explanatory drawing of the semiconductor device which the applicant of this application proposed before. レーザープリンターの高電圧ブロックの説明図である。FIG. 3 is an explanatory diagram of a high voltage block of the laser printer. 従来の別の電圧検出回路の説明図である。FIG. 11 is an explanatory diagram of another conventional voltage detection circuit.

本発明に係る半導体装置は、高電圧が印加可能な半導体装置である。具体的には、１０００Ｖ程度の高電圧をリード端子に印加することができる半導体装置を実現している。そのため本発明では、直接印加される高電圧の信号を減圧（降圧）する第１のチップと、第１のチップを経由した減圧（降圧）された信号を信号処理する第２のチップに分けたマルチチップ構造としている。高電圧が直接印加するリード端子は、他のリード端子との間で放電が生じないように、リード列を構成する複数のリード端子の中の１つのリード端子に高電圧が印加され、これ以外のリード端子は接続のために使用しない。チップはダイパッド上に絶縁部材を介して搭載することで、ダイパッドとチップを絶縁状態とし、さらにダイパッドの裏面側を封止樹脂で被覆するように樹脂封止することで放電を防止する構成とすることもできる。チップ電極とリード端子との接続を行うためチップ電極の配置は最適化され、必要に応じて補助電極や中継チップを介してワイヤ接続したり、ＥＳＤ保護素子を接続することもできる。以下、本発明の実施例について、詳細に説明する。
A semiconductor device according to the present invention is a semiconductor device to which a high voltage can be applied. Specifically, a semiconductor device capable of applying a high voltage of about 1000 V to a lead terminal is realized. Therefore, in the present invention, a first chip for decompressing (dropping) a directly applied high-voltage signal is divided into a second chip for processing a decompressed (dropped ) signal passing through the first chip. It has a multi-chip structure. For a lead terminal to which a high voltage is directly applied, a high voltage is applied to one of a plurality of lead terminals constituting a lead row so that no discharge occurs between the other lead terminals. Lead terminals are not used for connection. The chip is mounted on the die pad via an insulating member, so that the die pad and the chip are in an insulated state, and further, the discharge is prevented by resin sealing so that the back surface of the die pad is covered with a sealing resin. You can also. The arrangement of the chip electrodes is optimized for the connection between the chip electrodes and the lead terminals, and if necessary, a wire connection or an ESD protection element can be connected via an auxiliary electrode or a relay chip. Hereinafter, examples of the present invention will be described in detail.

本発明の実施例について、１０００Ｖを越える高電圧を検出する電圧検出回路を例にとり説明する。図１は本発明の第１の実施例の電圧検出回路１０の説明図である。図１に示すように本発明の電圧検出回路の回路構成自体は、図１０で説明した従来の電圧検出回路の回路構成と大きく異なるものではない。   An embodiment of the present invention will be described by taking a voltage detection circuit for detecting a high voltage exceeding 1000 V as an example. FIG. 1 is an explanatory diagram of a voltage detection circuit 10 according to a first embodiment of the present invention. As shown in FIG. 1, the circuit configuration of the voltage detection circuit of the present invention is not much different from the circuit configuration of the conventional voltage detection circuit described with reference to FIG.

具体的には、直列に接続された抵抗１２ａ、抵抗１２ｂが、端子Ｎ１３に印加される高電圧を分圧するための素子で、端子Ｎ１３は図９に示すノードＮ３に接続し、他端は図示しない基準電圧ＲＥＦに接続されている。抵抗１２ａと抵抗１２ｂの直列接続点は、オペアンプ１１の反転入力端子に接続され、抵抗１２ｂと基準電圧ＲＥＦの直列接続点は、オペアンプ１１の非反転入力端子に接続されている。抵抗素子が形成されている第１のチップＣ１とオペアンプが形成されている第２のチップＣ２は、それぞれ別のチップで構成されているため、各チップ間はワイヤ１３により接続されている。   Specifically, the resistors 12a and 12b connected in series are elements for dividing the high voltage applied to the terminal N13, and the terminal N13 is connected to the node N3 shown in FIG. Is connected to the reference voltage REF. The series connection point of the resistors 12a and 12b is connected to the inverting input terminal of the operational amplifier 11, and the series connection point of the resistor 12b and the reference voltage REF is connected to the non-inverting input terminal of the operational amplifier 11. Since the first chip C1 on which the resistance element is formed and the second chip C2 on which the operational amplifier is formed are formed of different chips, the chips are connected by wires 13.

抵抗１２ｃは、オペアンプ１１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗１２ｃの一端はオペアンプ１１の反転入力端子に接続し、他端はオペアンプ１１の出力端子と共に出力端子ＯＵＴに接続される。このオペアンプ１１の出力端子ＯＵＴは図９に示す差動増幅回路３０４に接続され、差動増幅回路３０４では基準電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力する。   The resistor 12c is an element (feedback resistor) for determining the amplification gain of the operational amplifier 11. One end of the resistor 12c is connected to the inverting input terminal of the operational amplifier 11, and the other end is connected to the output terminal OUT together with the output terminal of the operational amplifier 11. Is done. The output terminal OUT of the operational amplifier 11 is connected to a differential amplifier circuit 304 shown in FIG. 9, and the differential amplifier circuit 304 outputs a difference from a reference voltage to an arithmetic circuit 305. The arithmetic circuit 305 outputs a control signal to the constant voltage circuit 302 so that the voltage of the node N3 becomes constant.

図２は、図１で説明した電圧検出回路１０を、抵抗素子からなる第１のチップＣ１とオペアンプからなる第２のチップＣ２を用いて形成するためリードフレームに実装したときの接続状態を模式的に示している。   FIG. 2 schematically illustrates a connection state when the voltage detection circuit 10 described in FIG. 1 is mounted on a lead frame in order to be formed using a first chip C1 including a resistance element and a second chip C2 including an operational amplifier. Is shown.

図２に示すように、抵抗素子が形成されている第１のチップＣ１とオペアンプが形成されている第２のチップＣ２がダイパッド１４上に絶縁部材１５を用い、電気的に絶縁した状態で実装されている。このリードフレームは、図面左側に４つのリード端子Ｌ１〜Ｌ４（第１のリード列に相当）を備え、図面右側に４つのリード端子Ｌ５〜Ｌ８（第２のリード列に相当）を備え、ダイパッド１４の吊りピンＬ９およびＬ１０がその間に延出している。この種のリードフレームは、半導体装置のリードフレームとして汎用的に使用されているものである。   As shown in FIG. 2, a first chip C1 on which a resistance element is formed and a second chip C2 on which an operational amplifier is formed are mounted on a die pad 14 in an electrically insulated state using an insulating member 15. Have been. This lead frame includes four lead terminals L1 to L4 (corresponding to a first lead row) on the left side of the drawing, four lead terminals L5 to L8 (corresponding to the second lead row) on the right side of the drawing, and a die pad. Fourteen suspension pins L9 and L10 extend therebetween. This type of lead frame is generally used as a lead frame of a semiconductor device.

リード端子Ｌ１は高電圧が印加されるノードＮ３が接続される。抵抗１２ａと抵抗１２ｂの直列回路は、他端をリード端子Ｌ８に接続し、リード端子Ｌ８は基準電圧に接続される。抵抗１２ａと抵抗１２ｂの直列接続点は、第２のチップＣ２に形成されているオペアンプ１１の反転入力端子にワイヤ１３を用いて接続されている。同様に抵抗１２ｂの他端は、第２のチップＣ２に形成されているオペアンプ１１の非反転入力端子にワイヤ１３を用いて接続されている。   The node N3 to which a high voltage is applied is connected to the lead terminal L1. The other end of the series circuit of the resistors 12a and 12b is connected to a lead terminal L8, and the lead terminal L8 is connected to a reference voltage. The series connection point of the resistors 12a and 12b is connected to the inverting input terminal of the operational amplifier 11 formed on the second chip C2 using the wire 13. Similarly, the other end of the resistor 12b is connected to a non-inverting input terminal of the operational amplifier 11 formed on the second chip C2 using a wire 13.

第２のチップＣ２に形成されたオペアンプ１１の出力端子は、ワイヤ１３ａによりリード端子Ｌ７に接続される。リード端子Ｌ７には抵抗１２ｃの一端もワイヤ１３ｂを用いて接続される。また抵抗１２ｃの他端は、第２のチップＣ２に形成されているオペアンプ１１の反転入力端子に接続されることで、抵抗１２ｃはオペアンプ１１の帰還抵抗として機能することになる。   The output terminal of the operational amplifier 11 formed on the second chip C2 is connected to the lead terminal L7 by a wire 13a. One end of the resistor 12c is also connected to the lead terminal L7 using a wire 13b. The other end of the resistor 12c is connected to the inverting input terminal of the operational amplifier 11 formed on the second chip C2, so that the resistor 12c functions as a feedback resistor of the operational amplifier 11.

第２のチップＣ２には、オペアンプ１１の電源端子が形成されており、電源Ｖ＋はリード端子Ｌ６に、電源Ｖ−はリード端子Ｌ５にそれぞれ接続し、各リード端子から電源電圧が供給される。   The power supply terminal of the operational amplifier 11 is formed on the second chip C2. The power supply V + is connected to the lead terminal L6, and the power supply V− is connected to the lead terminal L5. A power supply voltage is supplied from each lead terminal.

図２に示す例では、リード端子Ｌ７とオペアンプ１１の出力端子がワイヤ１３ａにより直接接続されるとともに、抵抗１２ｃの一端もワイヤ１３ｂにより直接接続されている。このような場合、ワイヤ１３ａ、１３ｂの接触を避けるために、図３に示すように、第１のチップＣ１上に、抵抗１２ｃの一端に接続する補助配線１６を形成し、ワイヤ１３ａによりオペアンプ１１の出力端子と補助配線１６の一端とを接続し、補助配線１６の他端からワイヤ１３ｂによりリード端子Ｌ７と接続する構成としても良い。   In the example shown in FIG. 2, the lead terminal L7 and the output terminal of the operational amplifier 11 are directly connected by the wire 13a, and one end of the resistor 12c is also directly connected by the wire 13b. In such a case, in order to avoid contact of the wires 13a and 13b, as shown in FIG. 3, an auxiliary wiring 16 connected to one end of the resistor 12c is formed on the first chip C1, and the operational amplifier 11 is connected to the wire 13a. May be connected to one end of the auxiliary wiring 16, and the other end of the auxiliary wiring 16 may be connected to the lead terminal L7 via the wire 13b.

高電圧が印加するリード端子Ｌ１は、他の端子から所定の寸法だけ離して配置する必要がある。そこで、第１のリード列の他のリード端子Ｌ２、Ｌ３、Ｌ４は接続を形成しない状態となっている。   The lead terminal L1 to which a high voltage is applied needs to be arranged at a predetermined distance from the other terminals. Therefore, the other lead terminals L2, L3, L4 of the first lead row are in a state where no connection is formed.

リード端子Ｌ１にさらに高い電圧が印加する場合には、樹脂封止によってダイパッド１４を半導体装置本体から露出しない構造とするのが好ましい。図４はより高電圧が印加される場合に好適な半導体装置の断面構造を模式的に示している。図４に示すようにダイパッド１４の裏面が封止樹脂１７から露出しない構成となっている。   When a higher voltage is applied to the lead terminal L1, it is preferable to adopt a structure in which the die pad 14 is not exposed from the semiconductor device body by resin sealing. FIG. 4 schematically shows a cross-sectional structure of a semiconductor device suitable for a case where a higher voltage is applied. As shown in FIG. 4, the rear surface of the die pad 14 is not exposed from the sealing resin 17.

なお、第１のチップＣ１、第２のチップＣ２をダイパッド１４上に搭載する際、絶縁部材１５を用いることでチップとダイパッドが電気的に絶縁され、吊りピンＬ９、Ｌ１０をフローティングにすることで、リード端子と吊りピン間に高い電圧が印加された場合でも放電が防止できる半導体装置を実現することが可能となる。   When the first chip C1 and the second chip C2 are mounted on the die pad 14, the chip and the die pad are electrically insulated by using the insulating member 15, and the suspension pins L9 and L10 are floated. In addition, it is possible to realize a semiconductor device that can prevent discharge even when a high voltage is applied between the lead terminal and the suspension pin.

次に第２の実施例について説明する。上述の第１の実施例では、第１のチップＣ１に形成されるチップ電極と第２のリード列のリード端子を直接ワイヤ１３で接続する構造とした例を説明したが、図５に別の実施例を示す。図５に示すように中継チップＣ３を経由して第２のチップＣ２上に形成されたチップ電極と第２のリード列のリード端子Ｌ７とを接続してもよい。   Next, a second embodiment will be described. In the above-described first embodiment, an example was described in which the chip electrodes formed on the first chip C1 and the lead terminals of the second lead row were directly connected by the wires 13, but FIG. An example will be described. As shown in FIG. 5, the chip electrodes formed on the second chip C2 and the lead terminals L7 of the second lead row may be connected via the relay chip C3.

中継チップＣ３は、図３を用いて説明した第１のチップＣ１上に形成した補助配線１６と同様の補助配線が形成された構造とすることができる。具体的には、中継チップＣ３の表面に補助配線とその両端に接続のためのチップ電極を形成した構造とすることができる。このように中継チップＣ３を用いて接続を形成すると、ワイヤ１３の長さが短くできるという利点がある。なお、中継チップＣ３を経由して接続するチップ電極とリード端子との組み合わせが図示する場合に限られないことは言うまでもない。また中継チップＣ３の搭載位置も適宜選択することで、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間が接触したりするという不具合の発生を防止することができる。また中継チップＣ３の形状は、図示するような形状に限定されるものではなく、ワイヤ１３の中継のための電極のみを備える構造としても良い。また複数の中継チップＣ３を用いる場合に、その形状をそれぞれ変えて形成することも可能である。   The relay chip C3 may have a structure in which auxiliary wiring similar to the auxiliary wiring 16 formed on the first chip C1 described with reference to FIG. 3 is formed. Specifically, a structure in which auxiliary wiring and chip electrodes for connection at both ends thereof are formed on the surface of the relay chip C3 can be employed. When the connection is formed using the relay chip C3 in this manner, there is an advantage that the length of the wire 13 can be reduced. Needless to say, the combination of the chip electrode and the lead terminal connected via the relay chip C3 is not limited to the illustrated case. Also, by appropriately selecting the mounting position of the relay chip C3, the wire bonding jig comes into contact at the time of wire bonding to deform the wire, or the wire may come into contact with the pressure of the sealing resin injected at the time of resin sealing. Can be prevented from occurring. Further, the shape of the relay chip C3 is not limited to the shape shown in the drawing, and may be a structure including only an electrode for relaying the wire 13. When a plurality of relay chips C3 are used, they can be formed with different shapes.

次に第３の実施例について説明する。本発明の半導体装置は、一般的な半導体装置同様、静電気等のサージ電圧が印加されると内部の回路が破壊されてしまう。そこで、ＥＳＤ保護素子を備える構造とするのが好ましい。ところで、第２のチップＣ２にはオペアンプ回路の形成と同時にＥＳＤ保護素子を第２のチップＣ２上に形成するのは容易である。しかし、第１のチップＣ１は、高電圧が印加するため、配線周辺の絶縁性を十分に保つ必要があり通常の半導体装置より厚い絶縁膜が形成されている。具体的には、一般的な半導体装置では表面に形成する酸化膜が０．７μｍ程度であるのに対し、１０００Ｖを越える高電圧を印加するために本発明の半導体装置では、５μｍ以上の厚い酸化膜を形成する必要がある。そのため、酸化膜の下の半導体基板にＥＳＤ保護素子を形成した場合には、ＥＳＤ保護素子との接続は、厚い酸化膜を除去して形成する必要がある。
Next, a third embodiment will be described. In the semiconductor device of the present invention, like a general semiconductor device, an internal circuit is destroyed when a surge voltage such as static electricity is applied. Therefore, it is preferable to adopt a structure including an ESD protection element. By the way, it is easy to form the ESD protection element on the second chip C2 at the same time when the operational amplifier circuit is formed on the second chip C2. However, since a high voltage is applied to the first chip C1, it is necessary to maintain sufficient insulation around the wiring, and an insulating film thicker than a normal semiconductor device is formed. Specifically, an oxide film formed on the surface of a general semiconductor device is about 0.7 μm, whereas a high voltage exceeding 1000 V is applied to the semiconductor device of the present invention. It is necessary to form a film. Therefore, when the ESD protection element is formed on the semiconductor substrate below the oxide film, the connection with the ESD protection element needs to be formed by removing the thick oxide film.

そこでＥＳＤ保護素子を中継チップＣ３上に形成するのが好ましい。中継チップＣ３は、一般的な半導体装置の製造工程により形成可能であるので、その表面に形成される酸化膜は厚くする必要はなく、ＥＳＤ保護素子を形成するのに好適である。   Therefore, it is preferable to form the ESD protection element on the relay chip C3. Since the relay chip C3 can be formed by a general semiconductor device manufacturing process, the oxide film formed on its surface does not need to be thick, and is suitable for forming an ESD protection element.

以上説明したように本発明によれば、半導体装置の製造過程において汎用的に使用されているリードフレームとした場合でも、高い電圧が印加可能な半導体装置を形成することが可能となる。   As described above, according to the present invention, it is possible to form a semiconductor device to which a high voltage can be applied even when a lead frame is used for general purposes in the manufacturing process of the semiconductor device.

１０：電圧検出回路、１１：オペアンプ、１２ａ〜１２ｃ：抵抗、１３：ワイヤ、１４：ダイパッド、１５：絶縁部材、１６：補助配線、１７：封止樹脂 10: voltage detection circuit, 11: operational amplifier, 12a to 12c: resistance, 13: wire, 14: die pad, 15: insulating member, 16: auxiliary wiring, 17: sealing resin

Claims (6)

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップ上に形成されたチップ電極のうち１つのチップ電極が入力端子となり、該入力端子となるチップ電極は前記第１のリード列の１つのリード端子に接続していることと、
前記第１のチップ上に形成されたチップ電極のうち前記入力端子となるチップ電極を除くチップ電極は、前記第２のチップ上に形成されたチップ電極の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップ上に形成されたチップ電極のうち前記第１のチップ上に形成されたチップ電極と接続していない別のチップ電極は前記第２のリード列のリード端子に接続していること、を特徴とする半導体装置。 A first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip are mounted on a die pad, between chip electrodes and between chip electrodes. And a lead terminal for external lead-out is wire-connected, and the semiconductor device is sealed with a sealing resin.
The lead terminals constitute a first lead row and a second lead row each composed of a plurality of lead terminals arranged to face each other across the die pad;
One of the chip electrodes formed on the first chip serves as an input terminal, and the chip electrode serving as the input terminal is connected to one of the first lead rows;
Among the chip electrodes formed on the first chip, the chip electrodes other than the chip electrodes serving as the input terminals are part of the chip electrodes formed on the second chip or the second chip electrodes. Another chip electrode connected to a lead terminal of a lead row and not connected to a chip electrode formed on the first chip among chip electrodes formed on the second chip is the second lead. A semiconductor device connected to a lead terminal of a column. 入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは抵抗素子を主な構成要素としていることと、
前記第２のチップはオペアンプを主な構成要素としていることと、
前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、
前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する前記第１のリード列の一つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧して前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力すること、を特徴とする半導体装置。 A first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip are mounted on a die pad, between chip electrodes and between chip electrodes. And a lead terminal for external lead-out is wire-connected, and the semiconductor device is sealed with a sealing resin.
The lead terminals constitute a first lead row and a second lead row each composed of a plurality of lead terminals arranged to face each other across the die pad;
The first chip has a resistive element as a main component,
The second chip has an operational amplifier as a main component,
One of the resistor chip electrodes formed on the first chip serves as an input terminal, and the resistor chip electrode serving as the input terminal is connected to one of the lead terminals of the first lead row. When,
The resistive chip electrodes other than the resistive chip electrodes serving as the input terminals among the resistive chip electrodes are part of the operational amplifier chip electrodes formed on the second chip or the leads of the second lead row. The other of the operational amplifier chip electrodes, which is not connected to the resistive chip electrode, is connected to a lead terminal of the second lead row and is connected to the input terminal. The voltage applied to one of the lead terminals of the lead row is reduced by the resistance element formed on the first chip, and the voltage applied to the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip is reduced. And outputting an output signal processed by the second chip from a lead terminal of the second lead row. Conductor device. 請求項１または２いずれか記載の半導体装置において、
前記第１のチップと前記第２のチップは、絶縁部材を介して前記ダイパッド上に搭載されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The semiconductor device according to claim 1, wherein the first chip and the second chip are mounted on the die pad via an insulating member. 請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする半導体装置。   4. The semiconductor device according to claim 1, wherein a back surface of the die pad is resin-sealed with the sealing resin. 請求項１乃至４いずれか記載の半導体装置において、
前記第２のリード列のいずれかのリード端子と前記第１のチップ上に形成されたチップ電極または抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップ上に形成されたチップ電極またはオペアンプチップ電極は、第１のチップまたは第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。
The semiconductor device according to claim 1, wherein
Said second lead either lead terminal and the first tip electrode or resistor tip electrode formed on the chip column or the one of the lead terminal and the upper second chip of a second lead column, The chip electrode or the operational amplifier chip electrode formed on the first chip or the second chip is connected via an auxiliary wiring formed on the first chip or the second chip or via a relay chip mounted on the die pad. Semiconductor device.
請求項１乃至４いずれか記載の半導体装置において、
前記第２のリード列のいずれかのリード端子と前記第１のチップ上に形成されたチップ電極または抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップ上に形成されたチップ電極またはオペアンプチップ電極は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して接続していることを特徴とする半導体装置。
The semiconductor device according to any one of claims 1 to 4,
Any one of the lead terminals of the second lead row and a chip electrode or a resistance chip electrode formed on the first chip, or any one of the lead terminals of the second lead row and the second chip tip electrode or operational amplifier chip electrodes formed on a semiconductor device, characterized in that via a relay chip with ESD protection element mounted on the die pad is connected.
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