JP2017195242A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2017195242A
JP2017195242A JP2016083557A JP2016083557A JP2017195242A JP 2017195242 A JP2017195242 A JP 2017195242A JP 2016083557 A JP2016083557 A JP 2016083557A JP 2016083557 A JP2016083557 A JP 2016083557A JP 2017195242 A JP2017195242 A JP 2017195242A
Authority
JP
Japan
Prior art keywords
chip
lead
electrode
semiconductor device
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016083557A
Other languages
Japanese (ja)
Other versions
JP6672573B2 (en
Inventor
聖 吉羽
Sei Yoshiba
聖 吉羽
悠也 大橋
Yuya Ohashi
悠也 大橋
順 山下
Jun Yamashita
順 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2016083557A priority Critical patent/JP6672573B2/en
Publication of JP2017195242A publication Critical patent/JP2017195242A/en
Application granted granted Critical
Publication of JP6672573B2 publication Critical patent/JP6672573B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can be used by using a versatile package structure under a condition where high voltage is applied.SOLUTION: A semiconductor device has a multi-chip structure including a first chip C1 for stepping down a high-voltage signal and a second chip C2 for performing signal processing on the stepped down signal which is routed through the first chip in an independent manner; and a plurality of lead terminals which compose a lead array and high voltage is applied to one lead terminal out of the plurality of lead terminals so as to prevent discharge between the lead terminal to which the high voltage is applied and the other lead terminals. The other lead terminals of the lead array are not used for connection. It is preferable that the chip is made to be insulated from a die pad 14 by being mounted on the die pad 14 via an insulating member 15; and further, the chip is resin encapsulated in such a manner that the rear face side of the die pad is covered with encapsulation resin.SELECTED DRAWING: Figure 2

Description

本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。   The present invention relates to a multi-chip type semiconductor device, and more particularly to a semiconductor device in which a high voltage is applied to a lead terminal.

ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。   In a hybrid vehicle or an electric vehicle, a vehicle driving battery is configured to output a predetermined driving voltage, and it is necessary to constantly monitor the output voltage of the battery. For example, a vehicle drive battery for a hybrid vehicle has an output voltage of about 200V, and is further boosted to be used at around 500V. Therefore, a voltage monitoring circuit is required to monitor the abnormal voltage. In recent years, a high voltage monitoring circuit for monitoring an abnormal voltage exceeding 1000 V has been demanded.

図６は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動装置は、例えば特許文献１に記載されている。   FIG. 6 shows an example of a motor drive device. The motor driving device 100 boosts a DC high voltage (for example, 200 V) output from a high-voltage battery B insulated from the vehicle body by a boost converter 101 (for example, boosts to 600 V), and the boosted voltage is passed through a smoothing capacitor 102. Thus, the inverter circuit 103 converts it into a three-phase AC voltage for driving the motor and supplies it to the motor M for driving the vehicle. This type of motor drive device is described in Patent Document 1, for example.

この種のモータ駆動装置では、昇圧電圧を監視するため、電圧検出回路１０４を備え、バッテリＢの正側に接続するノードＮ１とバッテリＢの負側に接続するノードＮ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。   This type of motor drive device includes a voltage detection circuit 104 for monitoring the boosted voltage, detects the voltage at the node N1 connected to the positive side of the battery B and the node N2 connected to the negative side of the battery B, and Based on the detection result, a control signal (not shown) is output to the boost converter 101 and the inverter circuit 103 to control the motor drive.

高電圧を検出するための電圧検出回路１０４は、オペアンプと抵抗とで構成することができる。図６に示す電圧検出回路１０４をオペアンプと抵抗素子とで構成した例を図７に示す。図７に示す電圧検出回路２００は、直列に接続された抵抗２０２ａ、抵抗２０２ｂが、バッテリＢの正側の高電圧を分圧するための素子で、図６に示すバッテリＢの正極側に接続するノードＮ１に端子Ｎ１１を接続し、他端は車体に接地され、抵抗２０２ａと抵抗２０２ｂの直列接続点は、オペアンプ２０１の非反転入力端子に接続されている。   The voltage detection circuit 104 for detecting a high voltage can be composed of an operational amplifier and a resistor. FIG. 7 shows an example in which the voltage detection circuit 104 shown in FIG. 6 includes an operational amplifier and a resistance element. In the voltage detection circuit 200 shown in FIG. 7, a resistor 202a and a resistor 202b connected in series are elements for dividing the high voltage on the positive side of the battery B, and are connected to the positive side of the battery B shown in FIG. The terminal N11 is connected to the node N1, the other end is grounded to the vehicle body, and the series connection point of the resistors 202a and 202b is connected to the non-inverting input terminal of the operational amplifier 201.

一方、直列に接続された抵抗２０２ｃ、抵抗２０２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、図６に示すバッテリＢの負極側に接続するノードＮ２に端子Ｎ１２を接続し、他端は車体に接地され、抵抗２０２ｃと抵抗２０２ｄの直列接続点は、オペアンプ２０１の反転入力端子に接続されている。   On the other hand, the resistors 202c and 202d connected in series are elements for dividing the negative voltage on the negative side of the battery B, and the terminal N12 is connected to the node N2 connected to the negative side of the battery B shown in FIG. The other end is grounded to the vehicle body, and the series connection point of the resistors 202c and 202d is connected to the inverting input terminal of the operational amplifier 201.

抵抗２０２ｅは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｅの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続されている。電圧検出回路２００から出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。   The resistor 202e is an element (feedback resistor) for determining the amplification gain of the operational amplifier 201. One end of the resistor 202e is connected to the inverting input terminal of the operational amplifier 201, and the other end is connected to the output terminal OUT of the operational amplifier 201. . The detection signal output from the voltage detection circuit 200 is input to a control circuit (not shown), and a control signal for controlling the operation of the boost converter 101 and the inverter circuit 103 is output from the control circuit to control the driving of the motor M. Become.

ところで、ハイブリット車や電気自動車のモータ駆動装置に用いられるような高電圧を検出する電圧検出回路を、通常の半導体装置の製造工程に従いオペアンプと抵抗素子からなる集積回路チップで形成し、リードフレームに実装し、樹脂封止して形成しようとすると、高電圧が印加されるリード間や、近傍に配置している他のリードとの間で放電が発生してしまい使用することができない。   By the way, a voltage detection circuit for detecting a high voltage used for a motor drive device of a hybrid vehicle or an electric vehicle is formed by an integrated circuit chip composed of an operational amplifier and a resistance element according to a normal semiconductor device manufacturing process, and is formed on a lead frame. If it is to be mounted and sealed with resin, it cannot be used because a discharge occurs between leads to which a high voltage is applied or between other leads arranged in the vicinity.

そこで本願出願人は、高電圧が印加されるリード間の寸法を大きく設定した半導体装置を提案している（特願２０１５−１４０３２６号）。具体的には、図８に示すように、抵抗素子を主な構成要素とする第１のチップＣ１とオペアンプを主な構成要素とする第２のチップＣ２とを備え、高電圧が印加される２本のリード端子Ｌ１、Ｌ２を樹脂封止された半導体装置の一辺側にそれぞれ間隔を開けて配置し、対向する反対側に高電圧が印加されない残りのリード端子を配置する構成としている。またリード端子間には、封止樹脂Ｒを埋め込み、放電を防止する構造としている。   Therefore, the applicant of the present application has proposed a semiconductor device in which a dimension between leads to which a high voltage is applied is set large (Japanese Patent Application No. 2015-140326). Specifically, as shown in FIG. 8, a first chip C1 having a resistance element as a main component and a second chip C2 having an operational amplifier as a main component are provided, and a high voltage is applied. The two lead terminals L1 and L2 are arranged at intervals on one side of the resin-sealed semiconductor device, and the remaining lead terminals to which no high voltage is applied are arranged on the opposite side. Further, a sealing resin R is embedded between the lead terminals to prevent discharge.

ところで、高電圧監視は車載分野に限られるわけではない。例えばレーザープリンターにおいても１０００Ｖ以上の高電圧監視が必要となっている。具体的には帯電、現像、転写の工程で１０００Ｖを超える高電圧となるブロックがあり、これらの電圧が変動すると画像形成品質に影響を与えてしまうため、高電圧の監視が必要となる。図９は、レーザープリンターの高電圧ブロック３００の一例を示している。電源回路３０１を構成する昇圧回路により昇圧して得られた高電圧は、定電圧回路３０２を介して帯電部、現像部あるいは転写部へ供給される。この供給電圧の変動を監視し所定の定電圧に制御するため、ノードＮ３の電圧を電圧検出回路３０３で検出している。電圧検出回路３０３の検出信号は、差動増幅回路３０４に出力され、差動増幅回路３０４は基準電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力し、定電圧回路３０２を制御する。   By the way, high voltage monitoring is not limited to the in-vehicle field. For example, high voltage monitoring of 1000 V or more is also required for laser printers. Specifically, there are blocks that have a high voltage exceeding 1000 V in the charging, developing, and transfer processes. If these voltages fluctuate, the image formation quality is affected, and thus high voltage monitoring is required. FIG. 9 shows an example of the high voltage block 300 of the laser printer. The high voltage obtained by boosting by the booster circuit constituting the power supply circuit 301 is supplied to the charging unit, the developing unit, or the transfer unit via the constant voltage circuit 302. The voltage detection circuit 303 detects the voltage at the node N3 in order to monitor the supply voltage fluctuation and control it to a predetermined constant voltage. The detection signal of the voltage detection circuit 303 is output to the differential amplifier circuit 304, and the differential amplifier circuit 304 outputs a difference from the reference voltage to the arithmetic circuit 305. The arithmetic circuit 305 outputs a control signal to the constant voltage circuit 302 so that the voltage at the node N3 becomes constant, thereby controlling the constant voltage circuit 302.

このような電圧検出回路３０３についても、オペアンプと抵抗素子とで構成することができる。図９に示す電圧検出回路３０３をオペアンプと抵抗素子とで構成した例を図１０に示す。図１０に示す電圧検出回路４００は、直列に接続された抵抗４０２ａ、抵抗４０２ｂが、端子Ｎ１３に印加される高電圧を分圧するための素子で、図９に示すノードＮ３に端子Ｎ１３が接続され、他端は基準電圧に接続される。抵抗４０２ａと抵抗４０２ｂの直列接続点は、オペアンプ４０１の反転入力端子に接続され、抵抗４０２ｂと基準電圧の直列接続点は、オペアンプ４０１の非反転入力端子に接続される。   Such a voltage detection circuit 303 can also be composed of an operational amplifier and a resistance element. FIG. 10 shows an example in which the voltage detection circuit 303 shown in FIG. 9 includes an operational amplifier and a resistance element. The voltage detection circuit 400 shown in FIG. 10 is an element for dividing the high voltage applied to the terminal N13 by the resistor 402a and the resistor 402b connected in series. The terminal N13 is connected to the node N3 shown in FIG. The other end is connected to a reference voltage. A series connection point of the resistor 402 a and the resistor 402 b is connected to the inverting input terminal of the operational amplifier 401, and a series connection point of the resistor 402 b and the reference voltage is connected to the non-inverting input terminal of the operational amplifier 401.

抵抗４０２ｃは、オペアンプ４０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗４０２ｃの一端はオペアンプ４０１の反転入力端子に接続され、他端はオペアンプ４０１の出力端子ＯＵＴに接続されている。   The resistor 402c is an element (feedback resistor) for determining the amplification gain of the operational amplifier 401. One end of the resistor 402c is connected to the inverting input terminal of the operational amplifier 401, and the other end is connected to the output terminal OUT of the operational amplifier 401. .

このような構成の電圧検出回路４００であっても、図８に示すような本願出願人が先に提案した半導体装置を構成することが可能である。   Even with the voltage detection circuit 400 having such a configuration, the semiconductor device previously proposed by the applicant of the present application as shown in FIG. 8 can be configured.

特開２００９−２０１１９２号公報JP 2009-201192 A 特開２０１２−９５４２７号公報JP 2012-95427 A

ところで本願出願人が先に提案した半導体装置は、リード端子間の放電等がなく、高電圧印加の条件下で使用可能である反面、特殊な形状のリードフレームを使用しなければならず、製造コストが上昇してしまうという問題があった。本発明はこのような問題点を解消するため、汎用性の高いパッケージ構造を用いて、高電圧が印加される条件で使用可能な半導体装置を提供することを目的とする。   By the way, the semiconductor device previously proposed by the applicant of the present application has no discharge between the lead terminals and can be used under the condition of applying a high voltage. On the other hand, a lead frame having a special shape must be used. There was a problem that the cost would increase. In order to solve such problems, an object of the present invention is to provide a semiconductor device that can be used under a condition where a high voltage is applied using a highly versatile package structure.

上記目的を達成するため、本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップ上に形成されたチップ電極のうち１つのチップ電極が入力端子となり、該入力端子となるチップ電極は前記第１のリード列の１つのリード端子に接続していることと、前記第１のチップ上に形成されたチップ電極のうち前記入力端子となるチップ電極を除くチップ電極は、前記第２のチップ上に形成されたチップ電極の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップ上に形成されたチップ電極のうち前記第１のチップ上に形成されたチップ電極と接続していない別のチップ電極は前記第２のリード列のリード端子に接続していること、を特徴とする。   In order to achieve the above object, the invention according to claim 1 of the present application provides a first chip having a function of reducing the input voltage, and a second chip having a function of processing an output signal of the first chip. However, in the semiconductor device mounted on the die pad, and between each chip electrode and between each chip electrode and the lead terminal for external lead are wire-connected and sealed with a sealing resin, the lead terminal includes the die pad Forming a first lead row and a second lead row each composed of a plurality of lead terminals arranged opposite to each other, and one of the chip electrodes formed on the first chip The chip electrode serves as an input terminal, and the chip electrode serving as the input terminal is connected to one lead terminal of the first lead row and the chip electrode formed on the first chip. The chip electrodes excluding the chip electrode serving as the input terminal are connected to a part of the chip electrodes formed on the second chip or the lead terminals of the second lead row, and the second chip Of the chip electrodes formed above, another chip electrode not connected to the chip electrode formed on the first chip is connected to the lead terminal of the second lead row, To do.

本願請求項２に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する前記第１のリード列の一つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧して前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力すること、を特徴とする。   In the invention according to claim 2 of the present application, a first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip are mounted on a die pad. In a semiconductor device in which each chip electrode and between each chip electrode and a lead terminal for external extraction are wire-connected and sealed with a sealing resin, the lead terminals are arranged to face each other across the die pad. A first lead row and a second lead row each comprising a plurality of lead terminals; the first chip includes a resistance element as a main component; and the second chip. Has an operational amplifier as a main component, and one resistor chip electrode of the resistor chip electrode formed on the first chip serves as an input terminal, and the resistor chip electrode serving as the input terminal is The resistor chip electrodes other than the resistor chip electrode serving as the input terminal among the resistor chip electrodes formed on the second chip are connected to one lead terminal of the first lead row. The operational amplifier chip electrode connected to a part of the operational amplifier chip electrode or the lead terminal of the second lead row, and the other operational amplifier chip electrode that is not connected to the resistor chip electrode among the operational amplifier chip electrodes is the second operational amplifier chip electrode. The voltage applied to one lead terminal of the first lead row connected to the input terminal is reduced by a resistance element formed on the first chip and connected to the lead terminal of the first lead row. The output signal output to either the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip and processed by the second chip Outputting from the lead terminal of the second lead column, it characterized.

本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置において、前記第１のチップと前記第２のチップは、絶縁部材を介して前記ダイパッド上に搭載されていることを特徴とする。   The invention according to claim 3 of the present application is the semiconductor device according to claim 1 or 2, wherein the first chip and the second chip are mounted on the die pad via an insulating member. Features.

本願請求項４に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする。   The invention according to claim 4 of the present application is characterized in that, in the semiconductor device according to any one of claims 1 to 3, the back side of the die pad is resin-sealed with the sealing resin.

本願請求項５に係る発明は、請求項１乃至４いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップに形成されたチップ電極または抵抗チップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第２のチップに形成されたチップ電極またはオペアンプチップ電極は、第１のチップまたは第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする。   The invention according to claim 5 of the present application is the semiconductor device according to any one of claims 1 to 4, wherein any one of the lead terminals of the second lead row and a chip electrode or a resistor chip electrode formed on the first chip. Alternatively, any one of the lead terminals of the second lead row and the chip electrode or the operational amplifier chip electrode formed on the second chip are the auxiliary wiring formed on the first chip or the second chip, or The connection is made via a relay chip mounted on the die pad.

本願請求項６に係る発明は、請求項１乃至５いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする。   The invention according to claim 6 of the present application is the semiconductor device according to any one of claims 1 to 5, wherein any one of the lead terminals of the second lead row includes an ESD protection element mounted on the die pad. The chip electrode, the resistor chip electrode, or the operational amplifier chip electrode is connected via a chip.

本発明の半導体装置は、半導体装置の製造工程において汎用的に使用されているパッケージ構造を採用した場合であっても、入力端子に接続する第１のリード列のリード端子に１０００Ｖを越えるような高電圧が印加可能となるように、所定の接続構造を採用すると共に第１のチップの減圧機能により、第１のチップや主な信号処理を行う第２のチップが破壊したり、第１のリード列のリード端子間あるいは第１のリード列のリード端子と第２のリード列のリード端子との間で放電が生じたりすることを防止している。   The semiconductor device of the present invention has a lead terminal of the first lead row connected to the input terminal exceeding 1000 V even when a package structure that is generally used in the manufacturing process of the semiconductor device is adopted. A predetermined connection structure is adopted so that a high voltage can be applied, and the first chip or the second chip that performs main signal processing is destroyed by the pressure reducing function of the first chip. It is possible to prevent discharge from occurring between the lead terminals of the lead strings or between the lead terminals of the first lead string and the second lead string.

特に、第１のチップと第２のチップが、絶縁部材を介して電気的に絶縁してダイパッド上に搭載する構成とすると、第１のリード列と第２のリード列との間にダイパッドの吊りピンが配置される構造であっても、ダイパッドの吊りピンをフローティングにすることができ、入力端子に接続する第１のリード列のリード端子に高い電圧を印加可能とすることができる。   In particular, when the first chip and the second chip are configured to be electrically insulated via an insulating member and mounted on the die pad, the die pad is interposed between the first lead row and the second lead row. Even in the structure in which the suspension pin is arranged, the suspension pin of the die pad can be floated, and a high voltage can be applied to the lead terminal of the first lead row connected to the input terminal.

さらにダイパッドの裏面側が封止樹脂により樹脂封止されていることで、リード端子とダイパッド間の放電を抑制できるという利点もある。   Furthermore, since the back side of the die pad is resin-sealed with a sealing resin, there is an advantage that discharge between the lead terminal and the die pad can be suppressed.

本発明の半導体装置は、ダイパッド上に２つのチップが搭載され、それぞれのチップのチップ電極を所定の位置のリード端子にそれぞれ接続する構成としているが、中継チップを経由してチップ電極とリード端子をワイヤ接続しても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生したりするなどの不具合も防止することができる。   In the semiconductor device of the present invention, two chips are mounted on a die pad, and the chip electrodes of each chip are connected to lead terminals at predetermined positions, respectively, but the chip electrodes and lead terminals are connected via relay chips. Even when wires are connected, the wire-to-wire dimensions can be secured, and the wire bonding tool is contacted during wire bonding to deform the wire, or the pressure of the sealing resin injected during resin sealing. Thus, problems such as contact between the wires can be prevented.

また、中継チップにＥＳＤ保護素子を追加する構成とすると、ＥＳＤ保護素子に接続されるチップ電極を静電破壊から効果的に保護できるという利点もある。   Further, when the ESD protection element is added to the relay chip, there is an advantage that the chip electrode connected to the ESD protection element can be effectively protected from electrostatic breakdown.

本発明の第１の実施例の電圧検出回路の説明図を示す。1 is an explanatory diagram of a voltage detection circuit according to a first embodiment of the present invention. FIG. 本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。It is explanatory drawing of a connection state when the voltage detection circuit of 1st Example of this invention is mounted in a lead frame. 本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの別の接続状態の説明図である。It is explanatory drawing of another connection state when the voltage detection circuit of 1st Example of this invention is mounted in the lead frame. 本発明の半導体装置の断面構造の説明図である。It is explanatory drawing of the cross-sectional structure of the semiconductor device of this invention. 本発明の第２の実施例の電圧検出回路をリードフレームに実装したときに接続状態の説明図である。It is explanatory drawing of a connection state, when the voltage detection circuit of the 2nd Example of this invention is mounted in a lead frame. 従来のモータ駆動装置の一例の説明図である。It is explanatory drawing of an example of the conventional motor drive device. 従来の電圧検出回路の説明図である。It is explanatory drawing of the conventional voltage detection circuit. 本願出願人が先に提案した半導体装置の説明図である。It is explanatory drawing of the semiconductor device which the present applicant previously proposed. レーザープリンターの高電圧ブロックの説明図である。It is explanatory drawing of the high voltage block of a laser printer. 従来の別の電圧検出回路の説明図である。It is explanatory drawing of another conventional voltage detection circuit.

本発明に係る半導体装置は、高電圧が印加可能な半導体装置である。具体的には、１０００Ｖ程度の高電圧をリード端子に印加することができる半導体装置を実現している。そのため本発明では、直接印加される高電圧の信号を減圧（降圧）する第１のチップと、第１のチップを経由した減圧（降圧）電圧された信号を信号処理する第２のチップに分けたマルチチップ構造としている。高電圧が直接印加するリード端子は、他のリード端子との間で放電が生じないように、リード列を構成する複数のリード端子の中の１つのリード端子に高電圧が印加され、これ以外のリード端子は接続のために使用しない。チップはダイパッド上に絶縁部材を介して搭載することで、ダイパッドとチップを絶縁状態とし、さらにダイパッドの裏面側を封止樹脂で被覆するように樹脂封止することで放電を防止する構成とすることもできる。チップ電極とリード端子との接続を行うためチップ電極の配置は最適化され、必要に応じて補助電極や中継チップを介してワイヤ接続したり、ＥＳＤ保護素子を接続することもできる。以下、本発明の実施例について、詳細に説明する。   The semiconductor device according to the present invention is a semiconductor device to which a high voltage can be applied. Specifically, a semiconductor device capable of applying a high voltage of about 1000 V to the lead terminal is realized. Therefore, according to the present invention, the first chip that depressurizes (steps down) a directly applied high voltage signal and the second chip that performs signal processing of the signal that has been depressurized (stepped down) via the first chip. Multi-chip structure. A lead terminal to which a high voltage is directly applied is applied to one lead terminal of a plurality of lead terminals constituting the lead array so that no discharge occurs between other lead terminals. The lead terminal is not used for connection. The chip is mounted on the die pad via an insulating member so that the die pad and the chip are in an insulating state, and further, the discharge is prevented by resin sealing so that the back side of the die pad is covered with a sealing resin. You can also. Since the chip electrode is connected to the lead terminal, the arrangement of the chip electrode is optimized. If necessary, a wire connection or an ESD protection element can be connected via an auxiliary electrode or a relay chip. Examples of the present invention will be described in detail below.

本発明の実施例について、１０００Ｖを越える高電圧を検出する電圧検出回路を例にとり説明する。図１は本発明の第１の実施例の電圧検出回路１０の説明図である。図１に示すように本発明の電圧検出回路の回路構成自体は、図１０で説明した従来の電圧検出回路の回路構成と大きく異なるものではない。   An embodiment of the present invention will be described by taking a voltage detection circuit for detecting a high voltage exceeding 1000 V as an example. FIG. 1 is an explanatory diagram of a voltage detection circuit 10 according to a first embodiment of the present invention. As shown in FIG. 1, the circuit configuration itself of the voltage detection circuit of the present invention is not significantly different from the circuit configuration of the conventional voltage detection circuit described in FIG.

具体的には、直列に接続された抵抗１２ａ、抵抗１２ｂが、端子Ｎ１３に印加される高電圧を分圧するための素子で、端子Ｎ１３は図９に示すノードＮ３に接続し、他端は図示しない基準電圧ＲＥＦに接続されている。抵抗１２ａと抵抗１２ｂの直列接続点は、オペアンプ１１の反転入力端子に接続され、抵抗１２ｂと基準電圧ＲＥＦの直列接続点は、オペアンプ１１の非反転入力端子に接続されている。抵抗素子が形成されている第１のチップＣ１とオペアンプが形成されている第２のチップＣ２は、それぞれ別のチップで構成されているため、各チップ間はワイヤ１３により接続されている。   Specifically, the resistors 12a and 12b connected in series are elements for dividing the high voltage applied to the terminal N13. The terminal N13 is connected to the node N3 shown in FIG. Not connected to the reference voltage REF. The series connection point of the resistor 12a and the resistor 12b is connected to the inverting input terminal of the operational amplifier 11, and the series connection point of the resistor 12b and the reference voltage REF is connected to the non-inverting input terminal of the operational amplifier 11. Since the first chip C1 in which the resistance element is formed and the second chip C2 in which the operational amplifier is formed are configured as separate chips, the chips are connected by wires 13.

抵抗１２ｃは、オペアンプ１１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗１２ｃの一端はオペアンプ１１の反転入力端子に接続し、他端はオペアンプ１１の出力端子と共に出力端子ＯＵＴに接続される。このオペアンプ１１の出力端子ＯＵＴは図９に示す差動増幅回路３０４に接続され、差動増幅回路３０４では基準電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力する。   The resistor 12c is an element (feedback resistor) for determining the amplification gain of the operational amplifier 11. One end of the resistor 12c is connected to the inverting input terminal of the operational amplifier 11, and the other end is connected to the output terminal OUT together with the output terminal of the operational amplifier 11. Is done. The output terminal OUT of the operational amplifier 11 is connected to the differential amplifier circuit 304 shown in FIG. 9, and the differential amplifier circuit 304 outputs a difference from the reference voltage to the arithmetic circuit 305. The arithmetic circuit 305 outputs a control signal to the constant voltage circuit 302 so that the voltage at the node N3 becomes constant.

図２は、図１で説明した電圧検出回路１０を、抵抗素子からなる第１のチップＣ１とオペアンプからなる第２のチップＣ２を用いて形成するためリードフレームに実装したときの接続状態を模式的に示している。   2 schematically shows a connection state when the voltage detection circuit 10 described in FIG. 1 is mounted on a lead frame in order to form the voltage detection circuit 10 using a first chip C1 made of a resistance element and a second chip C2 made of an operational amplifier. Is shown.

図２に示すように、抵抗素子が形成されている第１のチップＣ１とオペアンプが形成されている第２のチップＣ２がダイパッド１４上に絶縁部材１５を用い、電気的に絶縁した状態で実装されている。このリードフレームは、図面左側に４つのリード端子Ｌ１〜Ｌ４（第１のリード列に相当）を備え、図面右側に４つのリード端子Ｌ５〜Ｌ８（第２のリード列に相当）を備え、ダイパッド１４の吊りピンＬ９およびＬ１０がその間に延出している。この種のリードフレームは、半導体装置のリードフレームとして汎用的に使用されているものである。   As shown in FIG. 2, the first chip C1 in which the resistance element is formed and the second chip C2 in which the operational amplifier is formed are mounted on the die pad 14 in an electrically insulated state using an insulating member 15. Has been. This lead frame has four lead terminals L1 to L4 (corresponding to a first lead row) on the left side of the drawing, and four lead terminals L5 to L8 (corresponding to a second lead row) on the right side of the drawing, and a die pad Fourteen suspension pins L9 and L10 extend between them. This type of lead frame is generally used as a lead frame of a semiconductor device.

リード端子Ｌ１は高電圧が印加されるノードＮ３が接続される。抵抗１２ａと抵抗１２ｂの直列回路は、他端をリード端子Ｌ８に接続し、リード端子Ｌ８は基準電圧に接続される。抵抗１２ａと抵抗１２ｂの直列接続点は、第２のチップＣ２に形成されているオペアンプ１１の反転入力端子にワイヤ１３を用いて接続されている。同様に抵抗１２ｂの他端は、第２のチップＣ２に形成されているオペアンプ１１の非反転入力端子にワイヤ１３を用いて接続されている。   The lead terminal L1 is connected to a node N3 to which a high voltage is applied. In the series circuit of the resistor 12a and the resistor 12b, the other end is connected to the lead terminal L8, and the lead terminal L8 is connected to the reference voltage. The series connection point of the resistor 12a and the resistor 12b is connected to the inverting input terminal of the operational amplifier 11 formed on the second chip C2 using the wire 13. Similarly, the other end of the resistor 12b is connected to the non-inverting input terminal of the operational amplifier 11 formed on the second chip C2 using the wire 13.

第２のチップＣ２に形成されたオペアンプ１１の出力端子は、ワイヤ１３ａによりリード端子Ｌ７に接続される。リード端子Ｌ７には抵抗１２ｃの一端もワイヤ１３ｂを用いて接続される。また抵抗１２ｃの他端は、第２のチップＣ２に形成されているオペアンプ１１の反転入力端子に接続されることで、抵抗１２ｃはオペアンプ１１の帰還抵抗として機能することになる。   The output terminal of the operational amplifier 11 formed on the second chip C2 is connected to the lead terminal L7 by a wire 13a. One end of a resistor 12c is also connected to the lead terminal L7 using a wire 13b. The other end of the resistor 12c is connected to the inverting input terminal of the operational amplifier 11 formed on the second chip C2, so that the resistor 12c functions as a feedback resistor of the operational amplifier 11.

第２のチップＣ２には、オペアンプ１１の電源端子が形成されており、電源Ｖ＋はリード端子Ｌ６に、電源Ｖ−はリード端子Ｌ５にそれぞれ接続し、各リード端子から電源電圧が供給される。   The power supply terminal of the operational amplifier 11 is formed on the second chip C2, the power supply V + is connected to the lead terminal L6, the power supply V− is connected to the lead terminal L5, and the power supply voltage is supplied from each lead terminal.

図２に示す例では、リード端子Ｌ７とオペアンプ１１の出力端子がワイヤ１３ａにより直接接続されるとともに、抵抗１２ｃの一端もワイヤ１３ｂにより直接接続されている。このような場合、ワイヤ１３ａ、１３ｂの接触を避けるために、図３に示すように、第１のチップＣ１上に、抵抗１２ｃの一端に接続する補助配線１６を形成し、ワイヤ１３ａによりオペアンプ１１の出力端子と補助配線１６の一端とを接続し、補助配線１６の他端からワイヤ１３ｂによりリード端子Ｌ７と接続する構成としても良い。   In the example shown in FIG. 2, the lead terminal L7 and the output terminal of the operational amplifier 11 are directly connected by the wire 13a, and one end of the resistor 12c is also directly connected by the wire 13b. In such a case, in order to avoid contact of the wires 13a and 13b, as shown in FIG. 3, an auxiliary wiring 16 connected to one end of the resistor 12c is formed on the first chip C1, and the operational amplifier 11 is formed by the wire 13a. The output terminal and one end of the auxiliary wiring 16 may be connected, and the other end of the auxiliary wiring 16 may be connected to the lead terminal L7 by the wire 13b.

高電圧が印加するリード端子Ｌ１は、他の端子から所定の寸法だけ離して配置する必要がある。そこで、第１のリード列の他のリード端子Ｌ２、Ｌ３、Ｌ４は接続を形成しない状態となっている。   The lead terminal L1 to which a high voltage is applied needs to be arranged away from other terminals by a predetermined dimension. Therefore, the other lead terminals L2, L3, and L4 of the first lead row are in a state where no connection is formed.

リード端子Ｌ１にさらに高い電圧が印加する場合には、樹脂封止によってダイパッド１４を半導体装置本体から露出しない構造とするのが好ましい。図４はより高電圧が印加される場合に好適な半導体装置の断面構造を模式的に示している。図４に示すようにダイパッド１４の裏面が封止樹脂１７から露出しない構成となっている。   When a higher voltage is applied to the lead terminal L1, it is preferable that the die pad 14 is not exposed from the semiconductor device body by resin sealing. FIG. 4 schematically shows a cross-sectional structure of a semiconductor device suitable when a higher voltage is applied. As shown in FIG. 4, the back surface of the die pad 14 is configured not to be exposed from the sealing resin 17.

なお、第１のチップＣ１、第２のチップＣ２をダイパッド１４上に搭載する際、絶縁部材１５を用いることでチップとダイパッドが電気的に絶縁され、吊りピンＬ９、Ｌ１０をフローティングにすることで、リード端子と吊りピン間に高い電圧が印加された場合でも放電が防止できる半導体装置を実現することが可能となる。   When the first chip C1 and the second chip C2 are mounted on the die pad 14, the insulating member 15 is used to electrically insulate the chip from the die pad, and the suspension pins L9 and L10 are floated. In addition, it is possible to realize a semiconductor device capable of preventing discharge even when a high voltage is applied between the lead terminal and the suspension pin.

次に第２の実施例について説明する。上述の第１の実施例では、第１のチップＣ１に形成されるチップ電極と第２のリード列のリード端子を直接ワイヤ１３で接続する構造とした例を説明したが、図５に別の実施例を示す。図５に示すように中継チップＣ３を経由して第２のチップＣ２上に形成されたチップ電極と第２のリード列のリード端子Ｌ７とを接続してもよい。   Next, a second embodiment will be described. In the first embodiment, the example in which the chip electrode formed on the first chip C1 and the lead terminal of the second lead row are directly connected by the wire 13 has been described. An example is shown. As shown in FIG. 5, the chip electrode formed on the second chip C2 and the lead terminal L7 of the second lead row may be connected via the relay chip C3.

中継チップＣ３は、図３を用いて説明した第１のチップＣ１上に形成した補助配線１６と同様の補助配線が形成された構造とすることができる。具体的には、中継チップＣ３の表面に補助配線とその両端に接続のためのチップ電極を形成した構造とすることができる。このように中継チップＣ３を用いて接続を形成すると、ワイヤ１３の長さが短くできるという利点がある。なお、中継チップＣ３を経由して接続するチップ電極とリード端子との組み合わせが図示する場合に限られないことは言うまでもない。また中継チップＣ３の搭載位置も適宜選択することで、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間が接触したりするという不具合の発生を防止することができる。また中継チップＣ３の形状は、図示するような形状に限定されるものではなく、ワイヤ１３の中継のための電極のみを備える構造としても良い。また複数の中継チップＣ３を用いる場合に、その形状をそれぞれ変えて形成することも可能である。   The relay chip C3 can have a structure in which auxiliary wiring similar to the auxiliary wiring 16 formed on the first chip C1 described with reference to FIG. 3 is formed. Specifically, a structure in which auxiliary wiring and chip electrodes for connection are formed on both ends of the relay chip C3 can be employed. Thus, when the connection is formed using the relay chip C3, there is an advantage that the length of the wire 13 can be shortened. Needless to say, the combination of the chip electrode and the lead terminal connected via the relay chip C3 is not limited to the illustrated case. In addition, by appropriately selecting the mounting position of the relay chip C3, the wire bonding jig is contacted during wire bonding to deform the wire, or the wires are contacted by the pressure of the sealing resin injected during resin sealing. It is possible to prevent the occurrence of malfunctions. Further, the shape of the relay chip C3 is not limited to the shape shown in the figure, and may be a structure including only electrodes for relaying the wire 13. Further, when a plurality of relay chips C3 are used, they can be formed by changing their shapes.

次に第４の実施例について説明する。本発明の半導体装置は、一般的な半導体装置同様、静電気等のサージ電圧が印加されると内部の回路が破壊されてしまう。そこで、ＥＳＤ保護素子を備える構造とするのが好ましい。ところで、第２のチップＣ２にはオペアンプ回路の形成と同時にＥＳＤ保護素子を第２のチップＣ２上に形成するのは容易である。しかし、第１のチップＣ１は、高電圧が印加するため、配線周辺の絶縁性を十分に保つ必要があり通常の半導体装置より厚い絶縁膜が形成されている。具体的には、一般的な半導体装置では表面に形成する酸化膜が０．７μｍ程度であるのに対し、１０００Ｖを越える高電圧を印加するために本発明の半導体装置では、５μｍ以上の厚い酸化膜を形成する必要がある。そのため、酸化膜の下の半導体基板にＥＳＤ保護素子を形成した場合には、ＥＳＤ保護素子との接続は、厚い酸化膜を除去して形成する必要がある。   Next, a fourth embodiment will be described. In the semiconductor device of the present invention, the internal circuit is destroyed when a surge voltage such as static electricity is applied, as in a general semiconductor device. Therefore, it is preferable to have a structure including an ESD protection element. By the way, it is easy to form an ESD protection element on the second chip C2 simultaneously with the formation of the operational amplifier circuit on the second chip C2. However, since a high voltage is applied to the first chip C1, it is necessary to maintain sufficient insulation around the wiring, and an insulating film thicker than a normal semiconductor device is formed. Specifically, an oxide film formed on the surface of a general semiconductor device is about 0.7 μm, whereas a thick oxide of 5 μm or more is applied in the semiconductor device of the present invention in order to apply a high voltage exceeding 1000 V. It is necessary to form a film. Therefore, when the ESD protection element is formed on the semiconductor substrate under the oxide film, the connection to the ESD protection element needs to be formed by removing the thick oxide film.

そこでＥＳＤ保護素子を中継チップＣ３上に形成するのが好ましい。中継チップＣ３は、一般的な半導体装置の製造工程により形成可能であるので、その表面に形成される酸化膜は厚くする必要はなく、ＥＳＤ保護素子を形成するのに好適である。   Therefore, it is preferable to form an ESD protection element on the relay chip C3. Since the relay chip C3 can be formed by a general manufacturing process of a semiconductor device, the oxide film formed on the surface does not need to be thick, and is suitable for forming an ESD protection element.

以上説明したように本発明によれば、半導体装置の製造過程において汎用的に使用されているリードフレームとした場合でも、高い電圧が印加可能な半導体装置を形成することが可能となる。   As described above, according to the present invention, it is possible to form a semiconductor device to which a high voltage can be applied even when the lead frame is used for general purposes in the manufacturing process of the semiconductor device.

１０：電圧検出回路、１１：オペアンプ、１２ａ〜１２ｃ：抵抗、１３：ワイヤ、１４：ダイパッド、１５：絶縁部材、１６：補助配線、１７：封止樹脂 10: voltage detection circuit, 11: operational amplifier, 12a to 12c: resistance, 13: wire, 14: die pad, 15: insulating member, 16: auxiliary wiring, 17: sealing resin

Claims (6)

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップ上に形成されたチップ電極のうち１つのチップ電極が入力端子となり、該入力端子となるチップ電極は前記第１のリード列の１つのリード端子に接続していることと、
前記第１のチップ上に形成されたチップ電極のうち前記入力端子となるチップ電極を除くチップ電極は、前記第２のチップ上に形成されたチップ電極の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップ上に形成されたチップ電極のうち前記第１のチップ上に形成されたチップ電極と接続していない別のチップ電極は前記第２のリード列のリード端子に接続していること、を特徴とする半導体装置。 A first chip having a function of reducing the input voltage and a second chip having a function of processing an output signal of the first chip are mounted on the die pad, and are connected between the chip electrodes and between the chip electrodes. In a semiconductor device in which the lead terminal for external drawing is wire-connected and sealed with a sealing resin,
The lead terminals constitute a first lead row and a second lead row each consisting of a plurality of lead terminals arranged opposite to each other across the die pad;
Of the chip electrodes formed on the first chip, one chip electrode serves as an input terminal, and the chip electrode serving as the input terminal is connected to one lead terminal of the first lead row;
Of the chip electrodes formed on the first chip, the chip electrodes excluding the chip electrode serving as the input terminal are a part of the chip electrodes formed on the second chip or the second electrode Another chip electrode connected to the lead terminal of the lead row and not connected to the chip electrode formed on the first chip among the chip electrodes formed on the second chip is the second lead. A semiconductor device characterized by being connected to a lead terminal of a row. 入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置されたそれぞれ複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは抵抗素子を主な構成要素としていることと、
前記第２のチップはオペアンプを主な構成要素としていることと、
前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、
前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する前記第１のリード列の一つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧して前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力すること、を特徴とする半導体装置。 A first chip having a function of reducing the input voltage and a second chip having a function of processing an output signal of the first chip are mounted on the die pad, and are connected between the chip electrodes and between the chip electrodes. In a semiconductor device in which the lead terminal for external drawing is wire-connected and sealed with a sealing resin,
The lead terminals constitute a first lead row and a second lead row each consisting of a plurality of lead terminals arranged opposite to each other across the die pad;
The first chip has a resistance element as a main component;
The second chip has an operational amplifier as a main component;
One resistor chip electrode of the resistor chip electrode formed on the first chip serves as an input terminal, and the resistor chip electrode serving as the input terminal is connected to one lead terminal of the first lead row. When,
Of the resistor chip electrodes, the resistor chip electrodes excluding the resistor chip electrode serving as the input terminal are a part of the operational amplifier chip electrode formed on the second chip or the lead of the second lead row. The other operational amplifier chip electrode connected to the terminal and not connected to the resistor chip electrode among the operational amplifier chip electrodes is connected to the lead terminal of the second lead row and connected to the input terminal. The voltage applied to one lead terminal of the lead string is reduced by a resistance element formed on the first chip, and the inverting input terminal or the non-inverting input terminal of the operational amplifier formed on the second chip. An output signal output to one of the signals and processed by the second chip is output from a lead terminal of the second lead row. Conductor device. 請求項１または２いずれか記載の半導体装置において、
前記第１のチップと前記第２のチップは、絶縁部材を介して前記ダイパッド上に搭載されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the first chip and the second chip are mounted on the die pad via an insulating member. 請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする半導体装置。   4. The semiconductor device according to claim 1, wherein a back surface side of the die pad is resin-sealed with the sealing resin. 請求項１乃至４いずれか記載の半導体装置において、
前記第２のリード列のいずれかのリード端子と前記第１のチップに形成されたチップ電極または抵抗チップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第２のチップに形成されたチップ電極またはオペアンプチップ電極は、第１のチップまたは第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
One of the lead terminals of the second lead row and the chip electrode or resistor chip electrode formed on the first chip, or one of the lead terminals of the second lead row and the second chip. The chip electrode or the operational amplifier chip electrode is connected via an auxiliary wiring formed on the first chip or the second chip or a relay chip mounted on the die pad. apparatus. 請求項１乃至５いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする半導体装置。   6. The semiconductor device according to claim 1, wherein any one of the lead terminals of the second lead row is connected to the chip electrode via a relay chip including an ESD protection element mounted on the die pad. A semiconductor device connected to the resistor chip electrode or the operational amplifier chip electrode.
JP2016083557A 2016-04-19 2016-04-19 Semiconductor device Active JP6672573B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016083557A JP6672573B2 (en) 2016-04-19 2016-04-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016083557A JP6672573B2 (en) 2016-04-19 2016-04-19 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2017195242A true JP2017195242A (en) 2017-10-26
JP6672573B2 JP6672573B2 (en) 2020-03-25

Family

ID=60154995

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016083557A Active JP6672573B2 (en) 2016-04-19 2016-04-19 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6672573B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110309574A (en) * 2019-06-25 2019-10-08 北京智涵芯宇科技有限公司 The PUF circuit and chip of chip production manufacture and use circuit physical integrality can be perceived
JP2020161705A (en) * 2019-03-27 2020-10-01 新日本無線株式会社 Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321791A (en) * 1997-03-17 1998-12-04 Tokai Rika Co Ltd Operational amplifier
JP2005167013A (en) * 2003-12-03 2005-06-23 Renesas Technology Corp Semiconductor device and electronic device
JP2014060404A (en) * 2006-07-14 2014-04-03 Allegro Microsystems Llc Sensor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321791A (en) * 1997-03-17 1998-12-04 Tokai Rika Co Ltd Operational amplifier
JP2005167013A (en) * 2003-12-03 2005-06-23 Renesas Technology Corp Semiconductor device and electronic device
JP2014060404A (en) * 2006-07-14 2014-04-03 Allegro Microsystems Llc Sensor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161705A (en) * 2019-03-27 2020-10-01 新日本無線株式会社 Semiconductor device
JP7239094B2 (en) 2019-03-27 2023-03-14 日清紡マイクロデバイス株式会社 semiconductor equipment
CN110309574A (en) * 2019-06-25 2019-10-08 北京智涵芯宇科技有限公司 The PUF circuit and chip of chip production manufacture and use circuit physical integrality can be perceived
CN110309574B (en) * 2019-06-25 2023-01-06 北京智涵芯宇科技有限公司 PUF circuit capable of sensing physical integrity of chip circuit and chip

Also Published As

Publication number Publication date
JP6672573B2 (en) 2020-03-25

Similar Documents

Publication Publication Date Title
JP6541223B2 (en) Semiconductor device
US10170919B2 (en) Battery protecting apparatus
JP5278490B2 (en) Power converter
CN111065931B (en) Current measuring device
US20240283439A1 (en) Switch driving device
US9906009B2 (en) Semiconductor module
JP6672573B2 (en) Semiconductor device
US9666509B2 (en) Semiconductor device
JP6551842B2 (en) Semiconductor device
JP7239094B2 (en) semiconductor equipment
JP7040719B2 (en) Semiconductor device
JP6923248B2 (en) Semiconductor device
JP2023013259A (en) Semiconductor device
JP2023042044A (en) Semiconductor device
US20230096581A1 (en) Semiconductor module
CN110320399B (en) Voltage detection device
US20230238310A1 (en) Semiconductor module
US11721670B2 (en) Power module
US20240243100A1 (en) Semiconductor device
US20210351445A1 (en) Semiconductor device
US7855447B2 (en) Semiconductor integrated circuit device, PDP driver, and plasma display panel
JP2020025049A (en) Semiconductor device
JP2006156736A (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200214

R150 Certificate of patent or registration of utility model

Ref document number: 6672573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250