JP5835174B2 - Semiconductor device - Google Patents
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Description
本発明は、電池電圧検出アナログ回路やバンドギャップを用いたアナログ回路が形成された第1の半導体チップを含み、樹脂モールドして構成される半導体装置に関する。 The present invention relates to a semiconductor device including a first semiconductor chip on which a battery voltage detection analog circuit and an analog circuit using a band gap are formed, and is formed by resin molding.
半導体装置1として、図13に示される構成のものが知られている。この半導体装置1にあっては、シリコンチップからなる半導体チップ2が、例えば銅製のリードフレームのアイランド3上に、銀ペースト4を介してマウントされている。そして、半導体チップ2の上面の電極とリードフレームのリード端子5とがボンディングワイヤ6で接続された後、半導体チップ2の周囲をエポキシ樹脂によりモールドして樹脂モールド層7が形成される。尚、前記半導体チップ2には、例えば上面側に位置して、電池電圧検出回路やバンドギャップ基準電圧を用いた電源回路などのアナログ回路2aが形成される。
A
ところで、上記構成の半導体装置1では、例えば熱サイクル等の温度変動を受けた際に、半導体チップ2と樹脂モールド層7との間の熱膨張係数の違いにより、半導体チップ2の上面側に熱応力が作用する。またこれと共に、半導体チップ2とアイランド3との間の熱膨張係数の違いにより、半導体チップ2の下面側に、上面側とは異なる熱応力が作用する事情がある。このように、半導体チップ2全体にかかる熱応力が不均一となることにより、半導体チップ2に反りが発生し、半導体チップ2(アナログ回路2a)を構成するトランジスタの特性が変動してしまうといった不具合が生ずる。例えばカレントミラー回路においては、ペアとなる2つのトランジスタに同一の特性が要求されるが、そのような特性の変動によって出力に誤差が生じる等、信頼性の低下を招いてしまうことになる。
By the way, in the
そこで、例えば特許文献1には、配線基板に実装された第1の半導体チップ上に、第2の半導体チップを搭載したスタック構造の半導体装置において、第1の半導体チップと第2の半導体チップとの間にスペーサを設ける構成が開示されている。このとき、スペーサは、第1の半導体チップと同材質(シリコン)とされ、第1の半導体チップのうち、デジタルセル上に、該デジタルセルの領域内で(デジタルセルの形成範囲よりも小さい大きさで)重なるように設けられている。
Therefore, for example, in
しかしながら、上記した特許文献1の構成では、配線基板と第1の半導体チップとの熱膨張の差に起因する、第1の半導体チップの下方からの応力に対する考慮は何らなされていなかった。また、第1の半導体チップのデジタルセル上にスペーサを設けており、第1の半導体チップのうちアナログセルの上面には、樹脂モールド層が接しているので、アナログセルにおける特性変動の問題点は依然として残ってしまう。結局、上記特許文献1の構成では、熱応力による、半導体チップの回路の特性変動を十分に抑えることができないものとなっていた。
However, in the configuration of
本発明は上記事情に鑑みてなされたものであり、その目的は、アナログ回路が形成された半導体チップを樹脂モールドして構成されるものにあって、熱応力に起因するアナログ回路の特性変動を抑えることができる半導体装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to configure a semiconductor chip on which an analog circuit is formed by resin molding, and to change the characteristics of the analog circuit caused by thermal stress. An object of the present invention is to provide a semiconductor device that can be suppressed.
上記目的を達成するために、本発明の請求項1の半導体装置(11、31、41、51、61、71、81、91)は、電池電圧検出アナログ回路(12a、32a、32b)が形成された第1の半導体チップ(12、32)を含み、樹脂モールド(17、24)して構成されるものであって、前記第1の半導体チップ(12、32)の上面には、前記アナログ回路(12a、32a、32b)の形成領域全体を覆うように位置して、該第1の半導体チップ(12、32)と同種材料からなる第2の半導体チップ(13、33、42、43、62、72)が接着部材(18、34、44、45)を介して配置されていると共に、前記第1の半導体チップ(12、32)の下面側にも、前記アナログ回路(12a、32a、32b)の形成領域全体を覆うように位置して、前記第2の半導体チップ(13、33、42、43、62)と同種で同等の厚みの第3の半導体チップ(14、52、53、63、73)が、前記接着部材(18、34、44、45)と同種の接着部材(19.82)を介して配置されているところに特徴を有する。
In order to achieve the above object, the semiconductor device (11, 31, 41, 51, 61, 71, 81, 91) of
上記構成によれば、電池電圧検出アナログ回路(12a、32a、32b)が形成された第1の半導体チップ(12、32)の上面側には、該第1の半導体チップ(12、32)と同等の熱膨張係数を有する第2の半導体チップ(13、33、42、43、62)が接着部材(18、34、44、45)を介して配置され、第1の半導体チップ(12、32)の下面側にも、同等の熱膨張係数を有する第3の半導体チップ(14、52、53、63、73)が接着部材(19.82)を介して配置される。 According to the above configuration, the first semiconductor chip (12, 32) and the first semiconductor chip (12, 32) are formed on the upper surface side of the first semiconductor chip (12, 32) on which the battery voltage detection analog circuit (12a, 32a, 32b) is formed. The second semiconductor chips (13, 33, 42, 43, 62) having the same thermal expansion coefficient are arranged via the adhesive members (18, 34, 44, 45), and the first semiconductor chips (12, 32) are arranged. The third semiconductor chip (14, 52, 53, 63, 73) having the same coefficient of thermal expansion is also disposed on the lower surface side of () via the adhesive member (19.82).
これにより、温度変動に伴う第1の半導体チップ(12、32)の上下両面側にかかる熱応力が同等となり、回路を構成する各素子に対する応力の影響を上下両面側で均一とすることができ、素子間の特性変動差を抑えることができる。このとき、第2の半導体チップ(13、33、42、43、62)及び第3の半導体チップ(14、52、53、63、73)は、第1の半導体チップ(12、32)の上下両面にあって、電池電圧検出アナログ回路(12a、32a、32b)の形成領域全体を覆うように設けられているので、電池電圧検出アナログ回路(12a、32a、32b)における特性変動を抑えることができる。 As a result, the thermal stress applied to the upper and lower surfaces of the first semiconductor chip (12, 32) due to the temperature variation becomes equal, and the influence of the stress on each element constituting the circuit can be made uniform on the upper and lower surfaces. Thus, the characteristic variation difference between the elements can be suppressed. At this time, the second semiconductor chip (13, 33, 42, 43, 62) and the third semiconductor chip (14, 52, 53, 63, 73) are located above and below the first semiconductor chip (12, 32). Since it is provided on both sides so as to cover the entire area where the battery voltage detection analog circuit (12a, 32a, 32b) is formed, it is possible to suppress characteristic fluctuations in the battery voltage detection analog circuit (12a, 32a, 32b). it can.
従って、請求項1の発明によれば、電池電圧検出アナログ回路(12a、32a、32b)が形成された第1の半導体チップ(12、32)を樹脂モールド(17、24)して構成されるものにあって、熱応力に起因する電池電圧検出アナログ回路(12a、32a、32b)の特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。 Therefore, according to the first aspect of the present invention, the first semiconductor chip (12, 32) on which the battery voltage detection analog circuit (12a, 32a, 32b) is formed is formed by resin molding (17, 24). Therefore, it is possible to suppress the characteristic fluctuation of the battery voltage detection analog circuit (12a, 32a, 32b) due to thermal stress, and to obtain an excellent effect that the reliability can be improved. it can.
本発明の請求項2の半導体装置(21、31、41、51)は、バンドギャップを用いたアナログ回路(22a、32a、32b)が形成された第1の半導体チップ(22、32)を含み、樹脂モールド(17、24)して構成されるものであって、前記第1の半導体チップ(22、32)の上面には、前記アナログ回路(22a、32a、32b)の形成領域全体を覆うように位置して、該第1の半導体チップ(22、32)と同種材料からなる第2の半導体チップ(13、33、42、43)が接着部材(18、34、44、45)を介して配置されていると共に、前記第1の半導体チップ(22、32)の下面側にも、前記アナログ回路(22a、32a、32b)の形成領域全体を覆うように位置して、前記第2の半導体チップ(13、33、42、43)と同種で同等の厚みの第3の半導体チップ(14、52、53)が、前記接着部材(18、34、44、45)と同種の接着部材(19)を介して配置されているところに特徴を有する。 A semiconductor device (21, 31, 41, 51) according to claim 2 of the present invention includes a first semiconductor chip (22, 32) on which an analog circuit (22a, 32a, 32b) using a band gap is formed. The first semiconductor chip (22, 32) covers the entire area where the analog circuit (22a, 32a, 32b) is formed. The second semiconductor chip (13, 33, 42, 43) made of the same kind of material as the first semiconductor chip (22, 32) is positioned via the adhesive member (18, 34, 44, 45). And the second semiconductor chip (22, 32) is also disposed on the lower surface of the first semiconductor chip (22, 32) so as to cover the entire formation region of the analog circuit (22a, 32a, 32b). Semiconductor chip (1 , 33, 42, 43) and a third semiconductor chip (14, 52, 53) of the same type and the same thickness through the same type of adhesive member (19) as the adhesive member (18, 34, 44, 45). It is characterized by being arranged.
上記構成によれば、バンドギャップを用いたアナログ回路(22a、32a、32b)が形成された第1の半導体チップ(22、32)の上面側には、該第1の半導体チップ(22、32)と同等の熱膨張係数を有する第2の半導体チップ(13、33、42、43)が接着部材(18、34、44、45)を介して配置され、第1の半導体チップ(22、32)の下面側にも、同等の熱膨張係数を有する第3の半導体チップ(14、52、53)が接着部材(19)を介して配置される。 According to the above configuration, the first semiconductor chip (22, 32) is formed on the upper surface side of the first semiconductor chip (22, 32) on which the analog circuit (22a, 32a, 32b) using the band gap is formed. The second semiconductor chip (13, 33, 42, 43) having a thermal expansion coefficient equivalent to that of the first semiconductor chip (22, 32) is disposed via the adhesive member (18, 34, 44, 45). The third semiconductor chip (14, 52, 53) having an equivalent coefficient of thermal expansion is also disposed on the lower surface side of () via an adhesive member (19).
これにより、温度変動に伴う第1の半導体チップ(22、32)の上下両面側にかかる熱応力が同等となり、回路を構成する素子に対する応力の影響を上下両面側で均一とすることができ、素子間の特性変動差を抑えることができる。このとき、第2の半導体チップ(13、33、42、43)及び第3の半導体チップ(14、52、53)は、第1の半導体チップ(22、32)の上下両面にあって、バンドギャップを用いたアナログ回路(22a、32a、32b)の形成領域全体を覆うように設けられているので、バンドギャップを用いたアナログ回路(22a、32a、32b)における特性変動を抑えることができる。 Thereby, the thermal stress applied to the upper and lower surfaces of the first semiconductor chip (22, 32) due to temperature fluctuation is equalized, and the influence of the stress on the elements constituting the circuit can be made uniform on the upper and lower surfaces. Differences in characteristic variation between elements can be suppressed. At this time, the second semiconductor chip (13, 33, 42, 43) and the third semiconductor chip (14, 52, 53) are on the upper and lower surfaces of the first semiconductor chip (22, 32), and the band Since it is provided so as to cover the entire formation region of the analog circuit (22a, 32a, 32b) using the gap, characteristic fluctuations in the analog circuit (22a, 32a, 32b) using the band gap can be suppressed.
従って、請求項2の発明によれば、バンドギャップを用いたアナログ回路(22a、32a、32b)が形成された第1の半導体チップ(14、52、53)を樹脂モールド(17,24)して構成されるものにあって、熱応力に起因するアナログ回路(22a、32a、32b)の特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。 Therefore, according to the invention of claim 2, the first semiconductor chip (14, 52, 53) on which the analog circuit (22a, 32a, 32b) using the band gap is formed is resin-molded (17, 24). It is possible to suppress the characteristic fluctuation of the analog circuit (22a, 32a, 32b) caused by thermal stress, and to obtain an excellent effect that the reliability can be improved. Can do.
尚、バンドギャップを用いたアナログ回路としては、例えば、バンドギャップリッファレンス参照電圧回路、電源回路、電圧/電流センシング回路、A/D変換回路、D/A変換回路などが挙げられる。また、本発明における「樹脂モールド」は、リードフレームのアイランド(ダイパッド)等の一部を樹脂モールド層の外面に露出させたいわゆるハーフモールドタイプのものも含まれる。さらに、接着部材としては、半導体チップを実装・積層するために用いられる特殊粘着フィルム、即ち周知のDAF(Die Attach Film)等を採用することができる。 Examples of the analog circuit using the band gap include a band gap reference voltage circuit, a power supply circuit, a voltage / current sensing circuit, an A / D conversion circuit, and a D / A conversion circuit. In addition, the “resin mold” in the present invention includes a so-called half mold type in which a part of an island (die pad) of the lead frame is exposed on the outer surface of the resin mold layer. Further, as the adhesive member, a special adhesive film used for mounting and laminating semiconductor chips, that is, a well-known DAF (Die Attach Film) or the like can be employed.
以下、本発明を具体化したいくつかの実施例について、図1ないし図12を参照しながら説明する。尚、以下に述べる各実施例においては、各実施例間で共通する部分については、同一符号を付し、説明を繰返すことを省略することとする。また、各半導体装置の断面図においては、便宜上、半導体チップ及び樹脂モールド層に対するハッチングを省略している。 Several embodiments embodying the present invention will be described below with reference to FIGS. In each embodiment described below, parts common to the embodiments are denoted by the same reference numerals, and repeated description is omitted. Further, in the cross-sectional views of the respective semiconductor devices, hatching of the semiconductor chip and the resin mold layer is omitted for convenience.
(1)第1の実施例
図1ないし図3を参照して、本発明の第1の実施例(請求項1に対応)について述べる。図1及び図2は、第1の実施例に係る半導体装置11の構成を概略的に示すものである。この半導体装置11は、後述する半導体チップ12〜14を、リードフレーム15に装着し、Au、Al等のボンディグワイヤ16にて電気的な接続を行い、それら全体を例えばエポキシ樹脂からなる矩形状の樹脂モールド層(パッケージ)17により樹脂封止して構成される。
(1) First Embodiment A first embodiment (corresponding to claim 1) of the present invention will be described with reference to FIGS. 1 and 2 schematically show a configuration of a
前記リードフレーム15は、金属例えば銅の薄板を打抜いて形成され、前記半導体チップ12〜14がマウントされる矩形状のアイランド15aと、半導体装置11の外部に突出する複数本のリード端子15bとを、外側部において図示しないフレーム部(連結部)で相互に連結した形態に構成されている。前記フレーム部は、樹脂封止後に切断除去される。前記各リード端子15bは、樹脂モールド層17の側面から外部側方に導出され、整形される。
The
さて、本実施例では、前記アイランド15a上には、半導体チップとして、第1の半導体チップ12、第2の半導体チップ13、第3の半導体チップ14の3個が積層状態に設けられる。そのうち、第1の半導体チップ12は、例えばシリコンから矩形チップ状に構成され、中央やや右寄りの表面(上面)側に位置して、電池電圧検出アナログ回路12aが形成されている。
In this embodiment, on the
前記第2の半導体チップ13は、第1の半導体チップ12と同種の材料(シリコン)からなり該第1の半導体チップ12よりも小さい矩形チップ状に構成されている。本実施例では、第2の半導体チップ13は第1の半導体チップ12と同等の厚みとされている。この第2の半導体チップ13は、前記第1の半導体チップ12の上面の電池電圧検出アナログ回路12aの形成領域全体を覆うように位置して、接着部材としての第1のDAF(Die Attach Film)18を介して接着されている。この第1のDAF18は、半導体チップを実装・積層するために用いられる周知の特殊粘着フィルムである。
The
前記第3の半導体チップ14は、前記第2の半導体チップ13と同種材料(シリコン)で同等の厚みを有し、第1の半導体チップ12よりも大きい矩形チップ状に構成されている。この第3の半導体チップ14は、この場合、前記第1の半導体チップ12の下面側全体を覆うように位置して、接着部材としての前記第1のDAF18と同種材料からなる第2のDAF19を介して接着されている。この第3の半導体チップ14は、前記アイランド15a上に、例えば銀ペースト20を介して装着されている。
The
これにて、アイランド15a上には、銀ペースト20を介して第3の半導体チップ14が積層され、第3の半導体チップ14上に、第2のDAF19を介して第1の半導体チップ12が積層され、第1の半導体チップ12上に、電池電圧検出アナログ回路12aの形成領域全体を覆うように位置して第1のDAF18を介して第2の半導体チップ13が積層されている。尚、図2に示すように、第1〜第3の各半導体チップ12〜14の上面の周辺部には、電極部が設けられており、各半導体チップ12〜14の電極部同士間や、電極部と前記各リード端子15bとの間が、ボンディグワイヤ16で接続される。
As a result, the
また、詳しい説明は省略するが、上記の半導体装置11を製造するにあたっては、例えば、第3の半導体チップ14をアイランド15a上に銀ペースト20を介してマウントし、第3の半導体チップ14上に第2のDAF19を介して第1の半導体チップ12を積層し、更に第1の半導体チップ12上に第1のDAF18を介して第2の半導体チップ13を積層し、その後、ワイヤボンディングの工程を経て、成形型を用いた樹脂モールドの工程が行われる。尚、半導体チップの積層の工程をウエハの状態で行い、その後、チップに切断することも可能である。
Although detailed description is omitted, in manufacturing the
上記のように構成された本実施例の半導体装置11においては、電池電圧検出アナログ回路12aが形成された第1の半導体チップ12の上面側には、該第1の半導体チップ12と同等の熱膨張係数を有する第2の半導体チップ13が第1のDAF18を介して配置され、第1の半導体チップ12の下面側にも、同等の熱膨張係数を有する第3の半導体チップ14が第1のDAF18と同等の第2のDAF19を介して配置される。
In the
これにより、半導体装置11の温度変動に伴い、第1の半導体チップ12の上下両面側にかかる熱応力が同等となり、電池電圧検出アナログ回路12aに対する応力の影響を上下両面側で均一とすることができる。このとき、第2の半導体チップ13及び第3の半導体チップ14は、第1の半導体チップ12の上下両面にあって、電池電圧検出アナログ回路12aの形成領域全体を覆うように設けられているので、電池電圧検出アナログ回路12aにおける特性変動を効果的に抑えることができる。
As a result, the thermal stress applied to the upper and lower surfaces of the
従って、本実施例によれば、電池電圧検出アナログ回路12aが形成された第1の半導体チップ12を樹脂モールド層17内にモールドして構成される半導体装置11にあって、熱応力に起因する電池電圧検出アナログ回路12aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
Therefore, according to the present embodiment, in the
ちなみに、図3は、電池電圧検出アナログ回路(電池電圧監視回路)において検出する二次電池(組電池)のセル電圧(V)と、SOC(充電残量:%)との関係を示したものである。ここで、従来の電池電圧検出アナログ回路(半導体装置)では、さほど高精度の電池電圧の監視を行うことができず、SOCでs1%〜s2%の範囲(セル電圧でv1〜v2の範囲)で使用されていた。そのため、実際に使用できるSOCの範囲が比較的狭く、電池の能力を最大限に利用できなかった。 Incidentally, FIG. 3 shows the relationship between the cell voltage (V) of the secondary battery (assembled battery) detected by the battery voltage detection analog circuit (battery voltage monitoring circuit) and the SOC (remaining charge:%). It is. Here, in the conventional battery voltage detection analog circuit (semiconductor device), the battery voltage cannot be monitored with such high accuracy, and the SOC is in the range of s1% to s2% (cell voltage is in the range of v1 to v2). It was used in. For this reason, the range of SOC that can be actually used is relatively narrow, and the capacity of the battery cannot be utilized to the maximum.
これに対し、本実施例の半導体装置11では、熱応力に起因した電池電圧検出アナログ回路12aの特性変動を効果的に抑えることができ、高精度の電池電圧の監視が可能となり、二次電池の使用範囲を拡大することができた。即ち、本実施例では、図3において、SOCでs1%〜s3%の範囲(セル電圧でv1〜v3の範囲)まで使用範囲を広げることができ、二次電池の満充電における電池容量をより高めることができ、電池の能力を十分に利用することができるようになったのである。
On the other hand, in the
(2)第2の実施例
次に、図4及び図5を参照して、本発明の第2の実施例(請求項2に対応)について述べる。図4は、本発明の第2の実施例に係る半導体装置21を示すものであり、上記第1の実施例と異なるところは、次の点にある。即ち、この第2の実施例では、第1の半導体チップ22は、例えばシリコンから矩形チップ状に構成され、中央やや右寄りの表面(上面)側に位置して、バンドギャップを用いたアナログ回路22a、例えば電源回路が形成されている。
(2) Second Embodiment Next, a second embodiment (corresponding to claim 2) of the present invention will be described with reference to FIGS. FIG. 4 shows a
この第1の半導体チップ22の上面側には、該第1の半導体チップ22と同種材料で同等の厚みの第2の半導体チップ13が、アナログ回路22aの形成領域全体を覆うように位置して、接着部材としての第1のDAF18を介して接着されている。第1の半導体チップ22の下面側には、第2の半導体チップ13と同種材料で同等の厚みの第3の半導体チップ14が、前記第1の半導体チップ22の下面側全体を覆うように位置して、前記第1のDAF18と同種材料からなる第2のDAF19を介して接着されている。
On the upper surface side of the
また、リードフレーム23は、前記半導体チップ22、13、14がマウントされる矩形状のアイランド23aと、半導体装置21(樹脂モールド層24)の外部に突出する複数本のリード端子23bとを備えている。前記第3の半導体チップ14は、前記アイランド23a上に、例えば銀ペースト20を介して装着されている。そして、樹脂モールド層24は、例えば放熱性の向上のために、半導体チップ22、13、14の周囲を、アイランド23aの下面を除いて封止する、つまりアイランド23aの下面を樹脂モールド層24から露出させた、いわゆるハーフモールドタイプのものとされている。
The
上記構成の半導体装置21においては、電源回路等のアナログ回路22aが形成された第1の半導体チップ22の上面側には、該第1の半導体チップ22と同等の熱膨張係数を有する第2の半導体チップ13が第1のDAF18を介して配置され、第1の半導体チップ22の下面側にも、同等の熱膨張係数を有する第3の半導体チップ14が第1のDAF18と同等の第2のDAF19を介して配置される。
In the
これにより、半導体装置21の温度変動に伴い、第1の半導体チップ22の上下両面側にかかる熱応力が同等となり、アナログ回路22aに対する応力の影響を上下両面側で均一とすることができる。このとき、第2の半導体チップ13及び第3の半導体チップ14は、第1の半導体チップ22の上下両面にあって、アナログ回路22aの形成領域全体を覆うように設けられているので、アナログ回路22aにおける特性変動を効果的に抑えることができる。
Thereby, the thermal stress applied to the upper and lower surfaces of the
従って、上記第1の実施例と同様に、この第2の実施例においても、アナログ回路22aが形成された第1の半導体チップ22を樹脂モールド層24内にモールドして構成される半導体装置21にあって、熱応力に起因するアナログ回路22aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
Accordingly, as in the first embodiment, in the second embodiment as well, the
ちなみに、図5は、本発明者が、バンドギャップを用いたアナログ回路22aとして電源回路を形成した半導体チップ22を備えた半導体装置21における、電源回路の温度特性について調べた実験結果を示すものである。横軸は温度(−40℃〜120℃)を示し、縦軸は、各半導体装置における、組立(樹脂モールド)後において測定した電圧値と、半導体チップ単体(樹脂モールド前)において測定した電圧値との差分をとったものである。
Incidentally, FIG. 5 shows a result of an experiment conducted by the present inventor on the temperature characteristics of the power supply circuit in the
図中、Aは本実施例の半導体装置21、Bは従来例で説明した図13に示す構成の半導体装置1についての実験結果を示している。また、Cは参考例として、半導体装置21のうち第2の半導体チップ13及び第1のDAF18を設けなかったもの(第1の半導体チップ22の下面側にのみ第3の半導体チップ14を設けたもの)を作製し同様に実験した結果である。Dは理想状態(温度による特性変動が全く無い状態)を示している。
In the figure, A shows the experimental results for the
この実験結果から明らかなように、Bの従来の半導体装置1では、特に低温での特性変動が大きくなっていた。これに対し、Aの本実施例の半導体装置21では、特性変動を極めて少なく抑えることができ(従来例の約30%程度)、Dの理想状態にほぼ近いものとすることができた。また、第1の半導体チップ22の下面側にのみ第3の半導体チップ14を設けたCの参考例では、Bの従来例に比べると改善は見られるものの、Aの実施例ほどの良好な結果は得られなかった。このことから、第1の半導体チップ22の上下両面に、夫々第2、第3の半導体チップ13、14を配置することが特性変動の抑制に有効であると推察できる。
As is clear from the experimental results, in the
(3)第3〜第5の実施例
図6は、本発明の第3の実施例(請求項1、2に対応)に係る半導体装置31を示すものであり、次の点が、上記第1の実施例と異なっている。即ち、この実施例では、第1の半導体チップ32には、その表面(上面)側の左右の領域に位置して、複数例えば2つのアナログ回路32a、32bが形成されている。これらアナログ回路32a、32bの具体例としては、例えば、電池電圧検出アナログ回路や、バンドギャップリッファレンス参照電圧回路、電源回路、電圧/電流センシング回路、A/D変換回路、D/A変換回路などのバンドギャップを用いたアナログ回路が挙げられる。
(3) Third to Fifth Embodiments FIG. 6 shows a
そして、第1の半導体チップ32の上面側には、第2の半導体チップ33が、第1のDAF34を介して接着されている。この第2の半導体チップ33は、第1の半導体チップ32と同種で同等厚みの材料(シリコン)から、該第1の半導体チップ32よりもやや小さい矩形チップ状に構成されている。この第2の半導体チップ33は、第1の半導体チップ32の上面の2つのアナログ回路32a、32bの形成領域双方に跨る(含む)領域全体を覆うように位置して積層されている。第1の半導体チップ32の下面側には、第3の半導体チップ14が、前記第1の半導体チップ32の下面側全体を覆うように位置して、第2のDAF19を介して接着されている。
A
この構成によっても、半導体装置31の温度変動に伴う第1の半導体チップ32の上下両面側にかかる熱応力が同等となり、アナログ回路32a、32bに対する応力の影響を上下両面側で均一とすることができる。このとき、第2の半導体チップ33及び第3の半導体チップ14は、第1の半導体チップ32の上下両面にあって、アナログ回路32a、32bの形成領域全体を覆うように設けられているので、アナログ回路32a、32bにおける特性変動を効果的に抑えることができる。
Even with this configuration, the thermal stress applied to the upper and lower surfaces of the
従って、この第3の実施例においては、複数のアナログ回路32a、32bが形成された第1の半導体チップ32を樹脂モールド層17内にモールドして構成される半導体装置31にあって、上記第1、第2の実施例と同様に、熱応力に起因するアナログ回路32a、32bの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。
Accordingly, in the third embodiment, the
図7は、本発明の第4の実施例(請求項3に対応)に係る半導体装置41を示しており、この第4の実施例が上記第3の実施例と異なるところは、第1の半導体チップ32の上面に、各アナログ回路32a、32bに夫々対応して、図で左右に複数個例えば2個の第2の半導体チップ42、43を設けた点にある。
FIG. 7 shows a
即ち、図で左側の第2の半導体チップ42は、第1の半導体チップ32と同種で同等厚みの材料(シリコン)から、アナログ回路32aよりもやや大きい(アナログ回路32aの形成領域全体を覆うことが可能な)矩形チップ状に構成されている。この第2の半導体チップ42は、アナログ回路32aの形成領域全体を覆うように位置して、第1のDAF44を介して第1の半導体チップ32の上面に接着されている。図で右側の第2の半導体チップ43は、第1の半導体チップ32と同種で同等厚みの材料(シリコン)から、アナログ回路32bよりもやや大きい(アナログ回路32bの形成領域全体を覆うことが可能な)矩形チップ状に構成されている。この第2の半導体チップ43は、アナログ回路32bの形成領域全体を覆うように位置して、第1のDAF45を介して第1の半導体チップ32の上面に接着されている。
That is, the
この第4の実施例によっても、上記第3の実施例と同様に、複数のアナログ回路32a、32bが形成された第1の半導体チップ32を樹脂モールド層17内にモールドして構成されるも半導体装置41にあって、熱応力に起因するアナログ回路32a、32bの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。また、特性変動を抑えたい必要部分のみに第2の半導体チップ42、43を設けることができ、第2の半導体チップ42、43が必要以上に大形となることを未然に防止することができる。
Also in the fourth embodiment, similarly to the third embodiment, the
図8は、本発明の第5の実施例(請求項4に対応)に係る半導体装置51を示すものであり、次の点が上記第4の実施例と異なっている。即ち、本実施例では、第1の半導体チップ32の下面側には、前記複数(図で左右2個)の第2の半導体チップ42、43に夫々対応して、つまりアナログ回路32a、32bの形成領域の下面側を夫々覆うように、複数(図で左右2個)の第3の半導体チップ52、53が設けられている。尚、2個の第3の半導体チップ52、53は、1枚の第2のDAF19を介して第1の半導体チップ32の下面に接着されている。これら第3の半導体チップ52、53は、夫々、銀ペースト54を介してリードフレーム15のアイランド15a上に載置状に装着されている。
FIG. 8 shows a
この第5の実施例によっても、上記第4の実施例と同様に、複数のアナログ回路32a、32bが形成された第1の半導体チップ32を樹脂モールド層17内にモールドして構成される半導体装置51にあって、熱応力に起因するアナログ回路32a、32bの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。また、特性変動を抑えたい必要部分のみに第3の半導体チップ52、53を設けることができ、第3の半導体チップ52、53が必要以上に大形となることを抑制することができる。
Also in the fifth embodiment, similarly to the fourth embodiment, a semiconductor constituted by molding the
(4)第6、第7の実施例
図9は、本発明の第6の実施例(請求項5に対応)に係る半導体装置61を示すものであり、上記第1の実施例と異なるところは次の点にある。即ち、電池電圧検出アナログ回路12aが形成された第1の半導体チップ12の上面には、回路が形成されていないダミーチップからなる第2の半導体チップ62が、電池電圧検出アナログ回路12aの形成領域全体を覆うように位置して、接着部材としての第1のDAF18を介して接着されている。前記第2の半導体チップ62は、第1の半導体チップ12と同種の同等の厚みの材料(シリコン)から電池電圧検出アナログ回路12aの形成領域全体を覆う大きさに構成されている。
(4) Sixth and Seventh Embodiments FIG. 9 shows a
また、第1の半導体チップ12の下面には、やはり回路が形成されていないダミーチップからなる第3の半導体チップ63が第1の半導体チップ12の下面側全体を覆うように位置して、接着部材としての第2のDAF19を介して接着されている。この第3の半導体チップ63は、前記第2の半導体チップ13と同種材料(シリコン)で同等の厚みを有し、第1の半導体チップ12よりも大きい矩形チップ状に構成されている。この第3の半導体チップ63は、リードフレーム15のアイランド15a上に、銀ペースト20を介して装着されている。
Further, on the lower surface of the
尚、この場合、前記第2、第3の半導体チップ62、63については、ダミーチップであるため、第1の半導体チップ12やリード端子15bとの間での電気的な接続は行われない。従って、ボンディングワイヤ64は、第1の半導体チップ12とリード端子15bとの間のみを接続するように設けられている。
In this case, since the second and
上記構成の半導体装置61においても、温度変動に伴い、第1の半導体チップ12にかかる熱応力を上下両面側で同等とすることができ、電池電圧検出アナログ回路12aに対する応力の影響を上下両面側で均一とすることができる。従って、この第6の実施例によっても、電池電圧検出アナログ回路12aが形成された第1の半導体チップ12を樹脂モールド層17内にモールドして構成される半導体装置61にあって、熱応力に起因する電池電圧検出アナログ回路12aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
Also in the
図10は、本発明の第7の実施例(請求項6に対応)に係る半導体装置71を示すものであり、次の点が上記第6の実施例と異なっている。即ち、本実施例では、第1の半導体チップ12の上面には、回路が形成されていないダミーチップからなる第2の半導体チップ72が、電池電圧検出アナログ回路12aの形成領域全体を覆うように位置して、第1のDAF18を介して接着されている。また、第1の半導体チップ12の下面には、やはり回路が形成されていないダミーチップからなる第3の半導体チップ73が第1の半導体チップ12の下面側全体を覆うように位置して、第2のDAF19を介して接着されている。
FIG. 10 shows a
このとき、第2の半導体チップ72は、第1の半導体チップ12と同種の材料(シリコン)からなるのであるが、その厚みが第1の半導体チップ12よりも薄く構成されている。また、第3の半導体チップ73も、第2の半導体チップ72と同種の材料(シリコン)から同等の厚みで(第1の半導体チップ12よりも薄く)構成されている。この場合、第2の半導体チップ72及び第3の半導体チップ73を比較的薄く構成しても、第1の半導体チップ12にかかる熱応力を上下両面側で同等とする機能が十分に得られることが確認されている。
At this time, the
この第7の実施例においても、上記第6の実施例と同様に、電池電圧検出アナログ回路12aが形成された第1の半導体チップ12を樹脂モールド層17内にモールドして構成される半導体装置71にあって、熱応力に起因する電池電圧検出アナログ回路12aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、ダミーチップからなる第2の半導体チップ72及び第3の半導体チップ73を、第1の半導体チップ12よりも厚みを薄く構成したことにより、必要な作用・効果を得ながらも、半導体装置71全体を薄型に抑えることができるといった利点を得ることができる。
Also in the seventh embodiment, similarly to the sixth embodiment, the semiconductor device configured by molding the
(5)第8、第9の実施例、その他の実施例
図11は、本発明の第8の実施例(請求項7に対応)に係る半導体装置81を示すものであり、上記第1の実施例と異なるところは次の点にある。即ち、本実施例では、第1の半導体チップ12の上面には、同種材料からなる第2の半導体チップ13が、電池電圧検出アナログ回路12aの形成領域全体を覆うように位置して、第1のDAF18を介して接着されている。そして、第1の半導体チップ12の下面には、第3の半導体チップ14が第1の半導体チップ12の下面側全体を覆うように位置して、接着部材としての第2のDAF82を介して接着されている。
(5) Eighth and Ninth Embodiments and Other Embodiments FIG. 11 shows a
この第2のDAF82は、弾性率が相違する2種類の粘着フィルムを組合せて構成されており、図でハッチングの向きを変えて示すように、アナログ回路12aの形成領域に対応する部分が、弾性率の比較的低い低弾性率部82aとされていると共に、それ以外の部分(低弾性率部82aの周囲部分)が、それよりも弾性率の高い高弾性率部82bとされている。
The
つまり、第2のDAF82のうち、第1の半導体チップ12の下面のうちアナログ回路12aの形成領域に対応する(投影される)部分(低弾性率部82a)は、それ以外の部分(高弾性率部82b)よりも弾性率が小さく構成されている。低弾性率部82aは前記第1のDAF18と同種、即ち低弾性率部82aの弾性率が第1のDAF18の弾性率と同等とされている。
That is, in the
ここで、半導体チップ同士を接着するための接着部材に粘着フィルム(DAF)を採用する場合、弾性率が比較的小さい(材質が柔らかい)方が、発生する応力を小さくする点では有効となる。しかし、他方では、組付け時のワイヤボンディング工程における作業の安定性という観点から見ると、使用する粘着フィルム(DAF)の弾性率は高い方が望ましい事情がある。 Here, when an adhesive film (DAF) is adopted as an adhesive member for adhering semiconductor chips, a relatively small elastic modulus (soft material) is effective in reducing the generated stress. However, on the other hand, there is a situation where it is desirable that the elastic modulus of the pressure-sensitive adhesive film (DAF) to be used is higher from the viewpoint of the stability of the work in the wire bonding process at the time of assembly.
本実施例においては、第1の半導体チップ12の下面側において第3の半導体チップ14と接着させるための第2のDAF82のうち、アナログ回路12aの形成領域に対応する部分は、第1のDAF18と同等の弾性率である低弾性率部82aとされているので、アナログ回路12aに対する応力の影響を上下両面側で均一とすることができる。
In the present embodiment, of the
従って、本実施例によれば、アナログ回路12aが形成された第1の半導体チップ12を樹脂モールド層17内にモールドして構成される半導体装置81にあって、熱応力に起因するアナログ回路12aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、それに加えて、第2のDAF82のうち、低弾性率部82a以外の部分では、弾性率が比較的高い(材質が硬い)の高弾性率部82bとされているので、組付け時のワイヤボンディング工程における安定性を確保することができるといった利点も得ることができる。
Therefore, according to this embodiment, in the
図12は、本発明の第9の実施例(請求項7に対応)に係る半導体装置91を示している。この実施例では、上記第1の実施例と同様に、第1の半導体チップ12の表面部には、図で右寄り部位に位置して電池電圧検出アナログ回路12aが形成されており、第1の半導体チップ12の上面右側には、同種材料からなる第2の半導体チップ13が、アナログ回路12aの形成領域全体を覆うように位置して、第1のDAF18を介して接着されている。
FIG. 12 shows a
そして、第1の半導体チップ12の図で上面左側のアナログ回路12aが存在しない領域に、第4の半導体チップ92が、第3のDAF93を介して積層されている。この第3のDAF93は、第1のDAF18に比べて、弾性率が比較的高い(材質が硬い)ものとされている。言い換えると、アナログ回路12aの形成領域に配置される第1のDAF18は、それ以外の部分に配置される第3のDAF93に比べて弾性率が小さく構成されている。尚、第1の半導体チップ12の下面側には、前記第1のDAF18と同等の材質の第2のDAF19を介して第3の半導体チップ14が配置されている。また、第4の半導体チップ92は、ボンディングワイヤ94により、リード端子15bと電気的に接続されている。
A
本実施例においては、上記第8の実施例と同様に、第1の半導体チップ12のアナログ回路12aの形成領域に対応する上下両面側には、同等の低弾性率を有する第1のDAF18、第2のDAF19が配置されているので、アナログ回路12aに対する応力の影響を比較的小さく且つ上下両面側で均一とすることができる。
In the present embodiment, as in the eighth embodiment, the
従って、本実施例によれば、アナログ回路12aが形成された第1の半導体チップ12を樹脂モールド層17内にモールドして構成される半導体装置91にあって、熱応力に起因するアナログ回路12aの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、それに加えて、第4の半導体チップ92を接着する第3のDAF93を比較的高い弾性率のものとしたので、組付け時の第4の半導体チップ92部分のワイヤボンディング工程における安定性を確保することができるといった利点も得ることができる。
Therefore, according to the present embodiment, in the
尚、上記各実施例では、第1の半導体チップの1箇所又は2箇所にアナログ回路を設ける構成を例としたが、アナログ回路を3箇所以上に設けるものでも良く、同様にして本発明を実施することができる。また、上記した第6、第7の実施例では、第2の半導体チップ及び第3の半導体チップの両方をダミーチップから構成したが、第2、第3の半導体チップのうち一方のみをダミーチップから構成することも可能である。その他、例えば接着部材としてはDAFに限らず他の接着部材を採用することも可能である等、本発明は上記し且つ図面に示した各実施例に限定されるものではなく、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。 In each of the above embodiments, an analog circuit is provided at one or two locations of the first semiconductor chip. However, an analog circuit may be provided at three or more locations, and the present invention is similarly implemented. can do. In the sixth and seventh embodiments described above, both the second semiconductor chip and the third semiconductor chip are constituted by dummy chips. However, only one of the second and third semiconductor chips is a dummy chip. It is also possible to configure from In addition, for example, the adhesive member is not limited to the DAF, and other adhesive members can be adopted. The present invention is not limited to the embodiments described above and shown in the drawings, and does not depart from the gist. It can be implemented with appropriate modifications within the range.
図面中、11、21、31、41、51、61、71、81、91は半導体装置、12、22、32は第1の半導体チップ、12aは電池電圧検出アナログ回路、13、33、42、43は第2の半導体チップ、14、52、53は第3の半導体チップ、17、24は樹脂モールド層、18、34、44、45は第1のDAF(接着部材)、19、82は第2のDAF(接着部材)、22a、32a、32bはアナログ回路、62.63、72、73はダミーチップを示す。 In the drawing, 11, 21, 31, 41, 51, 61, 71, 81, 91 are semiconductor devices, 12, 22, 32 are first semiconductor chips, 12a is a battery voltage detection analog circuit, 13, 33, 42, 43 is a second semiconductor chip, 14, 52 and 53 are third semiconductor chips, 17 and 24 are resin mold layers, 18, 34, 44 and 45 are first DAF (adhesive members), and 19 and 82 are first molds. 2 DAF (adhesive member), 22a, 32a and 32b are analog circuits, and 62.63, 72 and 73 are dummy chips.
Claims (7)
前記第1の半導体チップ(12、32)の上面には、前記アナログ回路(12a、32a、32b)の形成領域全体を覆うように位置して、該第1の半導体チップ(12、32)と同種材料からなる第2の半導体チップ(13、33、42、43、62、72)が接着部材(18、34、44、45)を介して配置されていると共に、
前記第1の半導体チップ(12、32)の下面側にも、前記アナログ回路(12a、32a、32b)の形成領域全体を覆うように位置して、前記第2の半導体チップ(13、33、42、43、62)と同種で同等の厚みの第3の半導体チップ(14、52、53、63、73)が、前記接着部材(18、34、44、45)と同種の接着部材(19.82)を介して配置されていることを特徴とする半導体装置。 A semiconductor device (11, 31, 41, 41) including a first semiconductor chip (12, 32) on which a battery voltage detection analog circuit (12a, 32a, 32b) is formed and formed by resin molding (17, 24). 51, 61, 71, 81, 91),
On the upper surface of the first semiconductor chip (12, 32), the first semiconductor chip (12, 32) and the first semiconductor chip (12, 32) are positioned so as to cover the entire formation region of the analog circuit (12a, 32a, 32b). The second semiconductor chip (13, 33, 42, 43, 62, 72) made of the same material is disposed via the adhesive member (18, 34, 44, 45),
The lower surface side of the first semiconductor chip (12, 32) is also located so as to cover the entire formation region of the analog circuit (12a, 32a, 32b), and the second semiconductor chip (13, 33, 42, 43, 62) and a third semiconductor chip (14, 52, 53, 63, 73) of the same type and the same thickness as the adhesive member (18, 34, 44, 45) of the same type. . 82).
前記第1の半導体チップ(22、32)の上面には、前記アナログ回路(22a、32a、32b)の形成領域全体を覆うように位置して、該第1の半導体チップ(22、32)と同種材料からなる第2の半導体チップ(13、33、42、43)が接着部材(18、34、44、45)を介して配置されていると共に、
前記第1の半導体チップ(22、32)の下面側にも、前記アナログ回路(22a、32a、32b)の形成領域全体を覆うように位置して、前記第2の半導体チップ(13、33、42、43)と同種で同等の厚みの第3の半導体チップ(14、52、53)が、前記接着部材(18、34、44、45)と同種の接着部材(19)を介して配置されていることを特徴とする半導体装置。 A semiconductor device (21, 31,) including a first semiconductor chip (22, 32) in which analog circuits (22a, 32a, 32b) using band gaps are formed and resin molds (17, 24). 41, 51)
On the upper surface of the first semiconductor chip (22, 32), the first semiconductor chip (22, 32) and the first semiconductor chip (22, 32) are positioned so as to cover the entire formation region of the analog circuit (22a, 32a, 32b). Second semiconductor chips (13, 33, 42, 43) made of the same kind of material are arranged via adhesive members (18, 34, 44, 45),
Also on the lower surface side of the first semiconductor chip (22, 32), it is positioned so as to cover the entire formation region of the analog circuit (22a, 32a, 32b), and the second semiconductor chip (13, 33, 42, 43) and a third semiconductor chip (14, 52, 53) of the same type and equivalent thickness are arranged via an adhesive member (19) of the same type as the adhesive member (18, 34, 44, 45). A semiconductor device characterized by that.
The third semiconductor chip (52, 53), the semiconductor device according to claim 3, wherein the respectively corresponding to a plurality are provided in the plurality of second semiconductor chips (42, 43).
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