JP7029039B2 - ハロゲン化銅半導体基盤電子素子 - Google Patents

Description

本発明はハロゲン化銅半導体基盤電子素子に関わり、より詳細にはハロゲン化銅半導体基盤高出力高速電子素子に関する。

私たちの生活で、電子機器は各分野で使用されつつある。このような電子機器はシリコンを用いた半導体が開発され、軽量化、小型化されている。しかし、このようなシリコンＳｉ基板の半導体素子はバンドギャップが小さくて、高出力パワー素子としては適用するに難しかった。

このような問題を解決するために、ガリウムナイトライドＧａＮ基盤の電子素子が開発された。高出力高速電子素子として多く使われるＧａＮ基盤の電子素子はサファイア基板またはシリコンカーバイド基板を使用しており基板とＧａＮ／ＡｌＧａＮ層の格子不整合の大きいという点と活性層として多く使われるＧａＮ／ＡｌＧａＮ境界面またはＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ境界面にピエゾ電界及び自発分極によるＭＶ／ｃｍ水準の高い内部電界が印加される電荷のモビリティーの相当の低下が発生されるという長所がある。［Ｔ．－Ｈ．Ｙｕ ａｎｄ Ｋ．Ｆ．Ｂｒｅｎｎａｎ、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８９、３８２（２００１）．］

それは常温でモビリティーがポーラオプティカルフォノンスケトリン（ｐｏｌａｒ－ｏｐｔｉｃａｌ－ｐｈｏｎｏｎ ｓｃａｔｔｅｒｉｎｇ）によって主に決定されこの散乱率は活性層に垂直に印加される電界が増加すれば増加するのが理論的に本発明者によって明らかになったのである。［Ｄ．Ａｈｎ、“Ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｉｎｔｒａｓｕｂｂａｎｄ ｐｏｌａｒ－ｏｐｔｉｃａｌ－ｐｈｏｎｏｎ ｓｃａｔｔｅｒｉｎｇ ｉｎ ａ ｑｕａｎｔｕｍ ｗｅｌｌ、”Ｐｈｙｓ．Ｒｅｖ．Ｂ３７、２５２９（１９８８）．］また、表面にできる自発分極またはモビリティーを低下させるのを見せてくれた研究結果がある。［Ｙ．Ｚｈａｎｇ ａｎｄ Ｊ．Ｓｉｎｇｈ、“Ｃｈａｒｇｅ Ｃｏｎｔｒｏｌ ａｎｄ ｍｏｂｉｌｉｔｙ ｓｔｕｄｉｅｓ ｆｏｒ ａｎ ＡｌＧａＮ／ＧａＮ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ、”Ｊ．Ａｐｐｌ．ｐｈｙｓ．８５、５８７（１９９９０］

しかし、このようなＧａＮ基盤の高価のサファイア基板またはシリコンカーバイド基板を使用することで費用が高くなる問題がある。さらに、サファイア基板やシリコンカーバイド基板の大きさが大きくなくて、基板上に成長させることのできる電子素子の数量も少なくて、生産性の劣れるという短所がある。

従って、本発明が解決しようとする課題は、このように、低廉な費用で生産可能で、生産性の向上された高出力高速電子素子を提供することにある。

このような課題を解決するための本発明の例示的な一実施形態によるハロゲン化銅半導体基盤電子素子は、基板、ハロゲン化銅チャンネル層、絶縁層、ゲート電極、第１ｎ＋ハロゲン化銅層、ドレイン電極、第２ｎ＋ハロゲン化銅層及びソース電極を含む。前記ハロゲン化銅チャンネル層 は前記基板上部に形成される。前記絶縁層はハロゲン化銅チャンネル層上部に形成される。前記ゲート電極は前記絶縁層上部に形成される。前記第１ｎ＋ハロゲン化銅層は前記絵ゲート電極の一側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｎ型不純物を含む。前記ドレイン電極は前記第１ｎ＋ハロゲン化銅層上部に形成される。前記第２ｎ＋ハロゲン化銅層は前記ゲート電極の他側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｎ型不純物を含む。前記ソース電極は前記第２ｎ＋ハロゲン化銅層上部に形成される。

例えば、前記ハロゲン化銅チャンネル層はｐ型不純物をさらに含んでいてもよい。この際、前記ｐ型不純物は、酸素Ｏ、硫黄Ｓ、セレニウムＳｅのうちいずれか一つで構成されてもよい。また、前記ｎ型不純物は、亜鉛Ｚｎ、マグネシウムＭｇのうちいずれか一つで構成されてもよい。

一方、前記基板は、シリコン基板、ガリウムヒ素基板、グラス基板、クォーツ基板、アルミナ基板のうちいずれか一つが使用されてもよい。

また、前記ハロゲン化銅チャンネル層は、ＣｕＩＣｌまたはＣｕＢｒＣｌを含んでいもよい。この際、前記ハロゲン化銅半導体基盤電子素子は前記チャンネル層と前記基板との間に障壁層をさらに含み、前記障壁層はＣｕＣｌを含んでいもよい。

望ましくは、前記ハロゲン化銅半導体基盤電子素子は前記基板及び前記ハロゲン化銅チャンネル層の間にバッファ層をさらに含んでいてもよい。

この際、前記バッファ層は、ＣｕＣｌを含んでいもよい。

一方、前記絶縁層はシリコンオキサイドＳｉＯ_２またはシリコンナイトライドＳｉＮを含むように形成されてもよい。

本発明の例示的な他の実施形態によるハロゲン化銅半導体基盤電子素子は、基板、ハロゲン化銅チャンネル層、絶縁層、ゲート電極、第１ｎ＋ハロゲン化銅層、ドレイン電極、第２ｎ＋ハロゲン化銅層及びソース電極を含む。前記ハロゲン化銅チャンネル層はｎ型不純物を含み、前記基板上部に形成される。前記絶縁層は前記ハロゲン化銅チャンネル層上部に形成される。前記ゲート電極は前記絶縁層上部に形成される。前記第１ｐ＋ハロゲン化銅層は前記ゲート電極の一側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｐ型不純物を含む。前記ドレイン電極は前記第１ｐ＋ハロゲン化銅層上部に形成される。前記第２ｐ＋ハロゲン化銅層は前記ゲート電極の他側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｐ型不純物を含む。前記ソース電極は前記第２ｐ＋ハロゲン化銅層上部に形成される。

例えば、前記ｐ型不純物は、酸素Ｏ、硫黄Ｓ、セレニウムＳｅのうちいずれか一つであり、前記ｎ型不純物は、亜鉛Ｚｎ、マグネシウムＭｇのうちいずれか一つで構成されてもよい。

この際、前記ハロゲン化銅チャンネル層は、ＣｕＩＣｌまたはＣｕＢｒＣｌを含んでいもよい。

望ましくは、前記ハロゲン化銅半導体基盤電子素子は前記チャンネル層と前記基板との間に障壁層をさらに含み、前記障壁層はＣｕＣｌを含んでいてもよい。

一方、本発明による記憶素子は、電荷を充填または放電することでオン／オフを表示するためのキャパシタと、前記キャパシタを制御するためのスイッチング素子を含み、前記スイッチング素子は前記の言及によるハロゲン化銅半導体基盤電子素子で具現されてもよい。

また、本発明による論理素子は複数のスイッチング素子で具現され、前記スイッチング素子は前記の言及によるハロゲン化銅半導体基盤電子素子で具現されてもよい。

本発明によるハロゲン化銅半導体基盤電子素子はバンドギャップが大きくて、高出力の高速高パワー素子を具現することができ、また、高価の基板を使用しなくなって、生産費が低減され、大面積の基板に成長可能であるので、生産性を向上させることができる。

本発明の例示的な一実施形態によるハロゲン化銅半導体基盤電子素子を示す概略図である。 本発明の例示的な他の実施形態によるハロゲン化銅半導体基盤電子素子を示す概略図である。 図１及び図２を通じて構成されたＣＭＯＳ素子を概略的に示す回路図である。 図１のハロゲン化銅半導体基盤電子素子が適用された記憶素子の回路図である。 図１のハロゲン化銅半導体基盤電子素子が適用されたＮＯＲ論理回路の回路図である。 従来のガリウムナイトライド半導体と本発明によるハロゲン化銅半導体の励起者（Ｅｘｃｉｔｏｎ）効果を比較するために、インプレーンウェーブベクトル（Ｉｎ‐Ｐｌａｎｅ ｗａｖｅ ｖｅｃｔｏｒ）と頂点関数（ｖｅｒｔｅｘ ｆｕｎｃｔｉｏｎ）の関係を示すグラフである。

本発明は多様な変更を加えることができ、多様な形態を有することできる。ここでは、特定の実施形態を図面に例示し本文に詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むこととして理解されるべきである。

第１、第２などの用語は多用な構成要素を説明するのに使用されることがあるが、前記構成要素は前記用語によって限定解釈されない。前記用語は一つの構成要素を他の構成要素から区別する目的のみとして使用される。例えば、本発明の権利範囲を外れることなく第１構成要素を第２構成要素ということができ、類似に第２構成要素も第１構成要素ということができる。

本出願において使用した用語は単なる特定の実施形態を説明するために使用されたもので、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に示さない限り、複数の表現を含む。本出願において、「含む」または「有する」などの用語は明細書に記載された特徴、数字、ステップ、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを意味し、一つまたはそれ以上の他の特徴や数字、ステップ、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないこととして理解されるべきである。

本発明において膜（または層）“上に形成される”の意味は接触されるように直接形成されるの外に、その間に他の膜または他の層が形成され得ることを意味し、膜または層上に“直接形成される”という意味はその間に他の層が介在できないことを意味する。

異なって定義されない限り、技術的や科学的な用語を含んでここで使用される全ての用語は本発明が属する技術分野で通常の知識を有した者によって一般的に理解されるのと同一の意味をゆうする。

一般的に使用される辞書に定義されているのと同じ用語は関連技術の文脈上有する意味と一致する意味を有すると解釈されるべきであり、本出願で明白に定義しない限り、過度に形式的意味で解釈されない。

以下、図面を参照して本発明の好適な一実施形態をより詳細に説明する。

図１は本発明の例示的な一実施形態によるハロゲン化銅半導体基盤電子素子を示す概略図である。

図１を参照すると、本発明の例示的な実施形態によるハロゲン化銅半導体基盤電子素子（１００）は、基板１１０、ハロゲン化銅チャンネル層１４０、絶縁層５０、ゲート電極１６０、第１ｎ＋ハロゲン化銅層１７０、ドレイン電極１７１、第２ｎ＋ハロゲン化銅層１８０及びソース電極１８１を含む。望ましくは、前記ハロゲン化銅半導体基盤電子素子１００は前記基板１１０及び前記ハロゲン化銅チャンネル層１４０の間にバッファ層１２０をさらに含んでいてもよい。この際、前記バッファ層１２０はＣｕＣｌを含んでいもよい。また、前記バッファ層１２０及び前記ハロゲン化銅チャンネル層１４０の間に障壁層１３０をさらに含んでいてもよい。

前記基板１１０はシリコン基板、ガリウムヒ素基板、グラス基板、クォーツ基板、アルミナ基板のうちいずれか一つが使用されてもよい。例えば、本実施形態においてはシリコン基板に前記バッファ層１２０及び前記ハロゲン化銅チャンネル層１４０が成膜されてもよい。

一方、前記ハロゲン化銅チャンネル層１４０、前記障壁層１３０及び前記バッファ層１２０はＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）、ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＨＶＰＥ（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）、及び／またはその他に類似した方法を通じて成膜されてもよい。

ハロゲン化銅半導体の一部のバンドギャップエネルギーは表１に示す。

前記バッファ層１２０、障壁層１３０及びハロゲン化銅チャンネル層１４０はそれぞれシリコンで形成された基板１１０の１１１面上に形成される。サファイアのようなより高い従来基板材料と比べて相対的に低廉なシリコンＳｉ基板が使用されてもよいが、それをシリコンＳｉの格子常数が、相違した結晶構造を有してはいるが、前記表１のように、ハロゲン化銅チャンネル層１４０を形成するハロゲン化銅半導体の格子常数に近いからである。

例えば、Ｓｉがダイヤモンド構造を有すると知られている一方、銅クロライドＣｕＣｌはダイヤモンド構造と等しいジンクブレンド（Ｚｉｎｃ ｂｌｅｎｄ）構造を有する。特に、シリコンＳｉ基板１１０の１１１面は、基板２０上にステック（ｓｔａｃｋ）される、銅クロライドの結晶構造に適合することもできるのでハロゲン化銅半導体基盤電子素子１００を製造するに使用されてもよい。即ち、票１のように、ハロゲン化銅半導体格子常数がシリコンの１１１面と類似して低廉な大面積基板上に成長可能であるという長所がある。

前記ハロゲン化銅ＣｕＨａチャンネル層１４０は前記基板１１０上部に形成される。前記ハロゲン化銅チャンネル層１４０はＣｕＩＣｌまたはＣｕＢｒＣｌを含んでいてもよい。ハロゲン化銅半導体は一般的にｐタイプで動作するが、前記ハロゲン化銅ＣｕＨａチャンネル層１４０は正孔を増加させるために、ｐ型不純物をさらに含んでいてもよい。前記ｐ型不純物は酸素Ｏ、硫黄Ｓ、セレニウムＳｅのうちいずれか一つを含んでいてもよい。

前記第１ｎ＋ハロゲン化銅層１７０は前記ゲート電極１６０の一側に位置するように前記ハロゲン化銅チャンネル層１４０に形成され、前記第２ｎ＋ハロゲン化銅層１８０は前記ゲート電極１６０の他側に位置するように前記ハロゲン化銅チャンネル層１４０に形成される。

前記第１ｎ＋ハロゲン化銅層１７０及び前記第２ｎ＋ハロゲン化銅層１８０はｎ型不純物を含み、この際、前記ｎ型不純物は亜鉛Ｚｎ、マグネシウムＭｇのうちいずれか一つを含んでいてもよい。

前記ハロゲン化銅チャンネル層１４０の組成（例えば、モル分率の多様な成分）を制御することによって、障壁層１３０の格子常数がまた自発分極を減少させるように制御されてもよい。付加的に、障壁層１３０の格子常数はハロゲン化銅チャンネル層１４０の格子常数より若干小さいか大きくて自発分極を減少させることができる。

ハロゲン化銅チャンネル層１４０で内部分極を減少または相殺するための特定モル分率を選択し自発分極を減少させるためのハロゲン化銅チャンネル層１４０の特定モル分率を選択する方法に対する広範囲の論議が、例えば、ボクスンファン；アンドヨル；及びキムジョンウクの（２００８年５月２日付け）、Ｏｐｔｉｃａｌ ｇａｉｎ ｉｎ ＩｎＧａＮ／ＩｎＧａＡＩＮ ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９２、１７１１５及びボクスンファン＆アンドヨルの（２００９年、２月２７日付）、Ｉｎｔｅｒｎａｌ ｆｉｅｌｄ ｅｎｇｉｎｅｅｒｉｎｇ ｉｎ ＣｄＺｎＯ／ＭｇＺｎＯ ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅｓ、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９４、０８３５０７で説明される。前記で言及された公開物全部の内容が参照によってここで明示的に援用される。例えば、そのような方法は、特定モル分率のハロゲン化銅チャンネル層１４０を選択するために利用されるが、それはＣｕＩＢｒＣｌ－タイプ４元ハロゲン化銅半導体材料またはＣｕＩＣｌ－タイプ銅３元ハロゲン化銅半導体材料を含んでいてもよい。

前記で論議されたように、内部フィールドの脱分極はハロゲン化銅チャンネル層１４０の圧電及び自発分極の合の相殺に起因してもよい。結果的に、ハロゲン化銅チャンネル層１４０の電気及び光特定が、例えば、実質的に減少されるか実質的に０である内部フィールドを有することによって向上されてもよい。

ハロゲン化銅半導体層は相対的に大きい励起者結合エネルギー、例えば、III族窒化物に比べて少なくとも４倍大きい励起者結合エネルギーを有するがそれによって量子効率を向上させることができる。

励起者結合エネルギーは、反対電荷を有する、正孔と電子の相互作用の尺度であり、正孔‐電子再結合プロセスの強度を予測するために使用されてもよい。例えば、ＣｕＢｒは約１０８ｍｅＶの励起者結合エネルギーを有すると知られているが、それはＺｎＯの励起者結合エネルギーより高い。結果的に、ハロゲン化銅半導体基盤電子素子はIII族窒化物またはＺｎＯ基板発光デバイスのような従来広いバンドギャップ半導体よりさらに出力を有すると予想されてもよい。

図６は従来のガリウムナイトライド半導体と本発明によるハロゲン化銅半導体の励起者効果を比較するために、インプレインウェイブベクトル（Ｉｎ‐Ｐｌａｎｅ ｗａｖｅ ｖｅｃｔｏｒ）と頂点関数ｑ_ｋ（０）の関係を示すグラフである。

図６のグラフはコンドクションバンド（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）と価電子バンド（ｖａｌｅｎｃｅ ｂａｎｄ）の基底状態間のＲｅｑ_ｋ（０）を示す。

前記頂点関数 ｑ_ｋ（０）は下記の数式１によって表現される。

前記［数式１］で Ξ は半導体内での効率のスペクトラムを示すライン形態関数であり、μ（ｋ） はダイポールモメント、Ｖ（ｋ） はスクリーンされたクーロンポテンシャルであり、ｎ_ｃｋ ^０及びｎ_ｖｋ ^０はそれぞれコンドクションバンドと価電子バンドでの電子の類似均衡（ｑｕａｓｉ‐ｅｑｕｉｌｉｂｒｉｕｍ）分布であり、ｋはウェイブベクトルである。

図６で、赤い色グラフはＣｕＩ／ＣｕＣｌ、青いグラフはＣｕＢｒ／ＣｕＣｌ、緑色はＺｎＯ／Ｍｇ_０．３Ｚｎ_０．７あり、黒い色はＩｎ_０．２Ｇａ_０．８Ｎ／Ａｌ_０．２Ｉｎ_{０．００５}Ｇ_{０．７９９５}Ｎに対応される。キャリア密度は３×１０^１９ｃｍ^－３であり、インタバントリレイションタイム（ｉｎｔｅｒｂａｎｄ ｒｅｌａｔｉｏｎ ｔｉｍｅ）は１０ｆｓ、相関時間（ｃｏｒｒｅｌａｔｉｏｎ ｔｉｍｅ）は２５ｆｓで仮定して計算された。

図６に示すように、本発明に対応する赤色グラフと青色グラフは従来の緑色、黒色グラフに比べて向上されたことを確認することができる。

前記障壁層１３０は前記バッファ層１２０とハロゲン化銅チャンネル層１４０の間に配置されたハロゲン化銅チャンネル層１４０で全体分極を減少させることもできるが、それは結局ハロゲン化銅チャンネル層１４０での内部フィールドを減少させ、ハロゲン化銅半導体基盤電子素子１００の量子効率を増加させる。

前記絶縁層１５０は前記ハロゲン化銅チャンネル層１４０上部に形成される。前記絶縁層１５０はシリコンオキサイドＳｉＯ_２またはシリコンナイトライドＳｉＮを含むように形成されてもよい。

前記ゲート電極１６０は前記絶縁層１５０上部に形成され、前記ドレイン電極１７１は前記第１ｎ＋ハロゲン化銅層１７０上部に形成され、前記ソース電極１８１は前記第２ｎ＋ハロゲン化銅層１８０上部に形成される。前記ゲート電極１６０、ドレイン電極１７１及びソース電極１８１は、例えば、アルミニウム、金、白金、銀、その他に類似したもの及び／またはそれらの組合で形成されてもよい。

このように形成されたハロゲン化銅半導体基盤電子素子はトランジスタで動作され、それによって、下記の例で記述されたように、多様な回路で適用されてもよい。

図２は本発明の例示的な他の実施形態によるハロゲン化銅半導体基盤電子素子を示す概略図である。

図２を参照すると、本発明の例示的な他の実施形態によるハロゲン化銅半導体基盤電子素子２００は、基板２１０、ハロゲン化銅チャンネル層２４０、絶縁層２５０、ゲート電極２６０、第１ｐ＋ハロゲン化銅層２７０、ドレイン電極２７１、第２ｐ＋ハロゲン化銅層２８０及びソース電極２８１を含む。図２に示された構造はｐ型とｎ型が互いに変わっただけで、実質的に図１と同一であるので、重複される説明は省略する。

ただ、ハロゲン化銅チャンネル層２４０の場合、どんな不純物を追加しない場合、ｐ型の半導体の性質を有するので、本実施形態によるハロゲン化銅チャンネル層２４０はｎ型不純物を注入してｎ型不純物を含む。

図３は図１及び図２を通じて構成されたＣＭＯＳ素子を概略的に示す回路図である。

図３を参照すると、図１及び図２で具現されたハロゲン化銅半導体基盤電子素子を用いてＣＭＯＳ素子を具現した例である。このように、本発明による相補的で形成されたハロゲン化銅半導体基盤電子素子を用いてＣＭＯＳ素子を具現する場合、バンドギャップが大きくて高出力の高速パワー素子を具現することができる。

図４は図１のハロゲン化銅半導体電子素子が適用された記憶素子の回路図である。

図４を参照すると、本発明による記憶素子は、電荷を充填または放電することでオン／オフを表示するためのキャパシタＣ及びキャパシタＣを制御するためのスイッチング素子Ｔｒを含み、前記スイッチング素子Ｔｒは前述されたハロゲン化銅半導体基盤電子素子で具現されてもよい。

前記キャパシタＣが充填された場合、例えば、論理１を付与し、前記キャパシタＣが放電された場合、例えば論理０を付与する。例えば、初期に前記キャパシタＣに初期論理値０が与えられた場合、前記キャパシタＣに論理値１を付与するために、スイッチング素子Ｔｒがターンオンされて前記キャパシタＣを充電し、以後スイッチング素子Ｔｒのゲート電圧に低電圧を印加すると、スイッチング素子Ｔｒがターンオフされて前記キャパシタＣに論理値１が貯蔵される。

以後、前記キャパシタＣに論理値０を貯蔵するために、スイッチング素子Ｔｒのゲート電極を高電圧を印加すると、スイッチング素子Ｔｒがターンオンされて前記キャパシタＣを放電し、以後、スイッチング素子Ｔｒのゲート電圧に低電圧を印加すると、スイッチング素子Ｔｒがターンオフされて前記キャパシタＣに論理値０が貯蔵される。

このような、記憶素子は最も簡単に具現された記憶素子の一例として、より多くの構成要素を含むように具現されることは当業者に自明である。

図５は図１のハロゲン化銅半導体基盤電子素子が適用されたＮＯＲ論理回路の回路図である。

図５を参照すると、本発明による論理素子は複数のスイッチング素子で具現され、前記スイッチング素子は前述されたハロゲン化銅半導体基盤電子素子で具現されてもよい。

図５は例えば、ＮＯＲ論理回路として、３個のスイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３で構成され、Ａ端子とＢ端子のうち、いずれか一つに高電圧が印加されると出力で低電圧が出力され、Ａ端子とＢ端子に全部低電圧が印加されると、出力で高電圧が印加される。

本実施形態は、例えば、ＮＯＲ論理回路を例としたが、ＡＮＤ、ＮＯＴなど多様な論理回路が本発明によるハロゲン化銅半導体基盤電子素子で具現されてもよい。

本発明にようｒハロゲン化銅半導体基盤電子素子はバンドギャップが大きくて高出力の高速高パワー素子を具現することができ、また、高価の基板を使用しなくなって、生産費が低減され、大面積の基板に成長可能であるので、生産性を向上させることができる。

以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。

Claims (18)

1. 基板と、
   前記基板上部に形成されたハロゲン化銅チャンネル層と、
   前記ハロゲン化銅チャンネル層上部に形成された絶縁層と、
   前記絶縁層上部に形成されたゲート電極と、
   前記ゲート電極の一側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｎ型不純物を含む第１ｎ＋ハロゲン化銅層と、
   前記第１ｎ＋ハロゲン化銅層上部に形成されたドレイン電極と、
   前記ゲート電極の他側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｎ型不純物を含む第２ｎ＋ハロゲン化銅層と、
   前記第２ｎ＋ハロゲン化銅層上部に形成されたソース電極と、を含むことを特徴とするハロゲン化銅半導体基盤電子素子。
2. 前記ゲート電極は、前記ハロゲン化銅半導体基盤電子素子の外部から前記ゲート電極にゲート電圧を印加できるように構成されていることを特徴とする請求項１に記載のハロゲン化銅半導体基盤電子素子。
3. 前記ハロゲン化銅チャンネル層はｐ型不純物をさらに含むことを特徴とする請求項１又は請求項２に記載のハロゲン化銅半導体基盤電子素子。
4. 前記ｐ型不純物は、酸素Ｏ、硫黄Ｓ、セレニウムＳｅのうちいずれか一つであることを特徴とする請求項３に記載のハロゲン化銅半導体基盤電子素子。
5. 前記ｎ型不純物は、亜鉛Ｚｎ、マグネシウムＭｇのうちいずれか一つであることを特徴とする請求項１又は請求項２に記載のハロゲン化銅半導体基盤電子素子。
6. 前記基板は、シリコン基板、ガリウムヒ素基板、グラス基板、クォーツ基板、アルミナ基板のうちいずれか一つであることを特徴とする請求項１又は請求項２に記載のハロゲン化銅半導体基盤電子素子。
7. 前記ハロゲン化銅チャンネル層は、ＣｕＩＣｌまたはＣｕＢｒＣｌを含むことを特徴とする請求項１又は請求項２に記載のハロゲン化銅半導体基盤電子素子。
8. 前記チャンネル層と前記基板との間に障壁層をさらに含み、前記障壁層はＣｕＣｌを含むことを特徴とする請求項７に記載のハロゲン化銅半導体基盤電子素子。
9. 前記基板及び前記ハロゲン化銅チャンネル層の間にバッファ層をさらに含むことを特徴とする請求項１又は請求項２に記載のハロゲン化銅半導体基盤電子素子。
10. 前記バッファ層は、ＣｕＣｌを含むことを特徴とする請求項９に記載のハロゲン化銅半導体基盤電子素子。
11. 前記絶縁層はシリコンオキサイドＳｉＯ_２またはシリコンナイトライドＳｉＮを含むことを特徴とする請求項１又は２に記載のハロゲン化銅半導体基盤電子素子。
12. 基板と、
    ｎ型不純物を含み、前記基板上部に形成されたハロゲン化銅チャンネル層と、
    前記ハロゲン化銅チャンネル層上部に形成された絶縁層と、
    前記絶縁層上部に形成されたゲート電極と、
    前記ゲート電極の一側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｐ型不純物を含む第１ｐ＋ハロゲン化銅層と、
    前記第１ｐ＋ハロゲン化銅上部に形成されたドレイン電極と、
    前記ゲート電極の他側に位置するように前記ハロゲン化銅チャンネル層に形成され、ｐ型不純物を含む第２ｐ＋ハロゲン化銅層と、
    前記第２ｐ＋ハロゲン化銅層上部に形成されたソース電極と、を含むことを特徴とするハロゲン化銅半導体基盤電子素子。
13. 前記ゲート電極は、前記ハロゲン化銅半導体基盤電子素子の外部から前記ゲート電極にゲート電圧を印加できるように構成されていることを特徴とする請求項１２に記載のハロゲン化銅半導体基盤電子素子。
14. 前記ｐ型不純物は、酸素Ｏ、硫黄Ｓ、セレニウムＳｅのうちいずれか一つであり、前記ｎ型不純物は、亜鉛Ｚｎ、マグネシウムＭｇのうちいずれか一つであることを特徴とする請求項１２又は請求項１３に記載のハロゲン化銅半導体基盤電子素子。
15. 前記ハロゲン化銅チャンネル層は、ＣｕＩＣｌまたはＣｕＢｒＣｌを含むことを特徴とする請求項１２又は請求項１３に記載のハロゲン化銅半導体基盤電子素子。
16. 前記チャンネル層と前記基板との間に障壁層をさらに含み、前記障壁層はＣｕＣｌを含むことを特徴とする請求項１２又は請求項１３に記載のハロゲン化銅半導体基盤電子素子。
17. 電荷を充填または放電することでオン／オフを表示するためのキャパシタと、
    前記キャパシタを制御するためのスイッチング素子を含み、
    前記スイッチング素子は請求項１～請求項１６のうち、いずれか一つの項によるハロゲン化銅半導体基盤電子素子で具現されることを特徴とする記憶素子。
18. 複数のスイッチング素子で具現され、
    前記スイッチング素子のうち少なくとも一つは、請求項１～請求項１６のうち、いずれか一つの項によるハロゲン化銅半導体基盤電子素子で具現されることを特徴とする論理素子。

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