JP7023393B2 - Semiconductor storage device - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。 Embodiments of the present invention relate to semiconductor storage devices.

従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体素子および揮発性半導体素子を制御するコントローラが搭載される。 Conventionally, a semiconductor device in which a non-volatile semiconductor storage element such as a NAND flash memory is mounted on a substrate on which a connector is formed has been used. Further, in the semiconductor device, in addition to the non-volatile semiconductor storage element, a volatile semiconductor storage element, a non-volatile semiconductor element, and a controller for controlling the volatile semiconductor element are mounted.

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合がある。そして、基板の形状や大きさに合わせて不揮発性半導体記憶素子などを配置しつつ、その性能特性の劣化を抑えることが求められている。 In such a semiconductor device, the shape and size of the substrate may be restricted according to the usage environment and standards. Then, it is required to suppress the deterioration of the performance characteristics while arranging the non-volatile semiconductor storage element or the like according to the shape and size of the substrate.

特開２０１０－７９４４５号公報Japanese Unexamined Patent Publication No. 2010-79445

本発明の一つの実施形態は、基板の形状や大きさの制限に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができる半導体記憶装置を提供することを目的とする。 One embodiment of the present invention is to provide a semiconductor storage device capable of suppressing deterioration of its performance characteristics while arranging a non-volatile semiconductor element or the like according to a limitation of the shape and size of a substrate. do.

本発明の一つの実施形態によれば、揮発性半導体メモリと、第１から第ｎ（ｎは２以上の整数）の不揮発性半導体メモリと、コントローラと、第１から第ｎの回路素子と、コネクタと、多層配線基板とを備える半導体記憶装置が提供される。前記不揮発性半導体メモリは、底面に複数のボール状電極をそれぞれ有する。前記コントローラは、前記揮発性半導体メモリ及び前記第１から第ｎの不揮発性半導体メモリを制御する。前記第１から第ｎの回路素子には、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とがそれぞれ形成される。前記コネクタは、外部機器と接続するために設けられる。前記多層配線基板には、前記揮発性半導体メモリと前記第１から第ｎの不揮発性半導体メモリと前記第１から第ｎの回路素子と前記コントローラと前記コネクタとが搭載される。前記多層配線基板は、平面視において長方形状に形成され、短辺に前記コネクタが設けられている。前記第１から第ｎの不揮発性半導体メモリは、前記多層配線基板の長手方向に沿って一列に並べて配置される。平面視において、前記コントローラは、前記コネクタと前記第１から第ｎの不揮発性半導体メモリとの間に配置される。前記多層配線基板は、表面層と、裏面層と、複数の内部配線層と、第１から第ｎの信号線と、第（ｎ＋１）から第２ｎの信号線と、第（２ｎ＋１）から第３ｎの信号線とを備える。前記表面層には、前記揮発性半導体メモリと、前記第１から第ｎの不揮発性半導体メモリと、前記コントローラと、を搭載するための配線パターンが形成される。前記裏面層には、底面に複数のボール状電極がそれぞれ設けられる第（ｎ＋１）から第２ｎの不揮発性半導体メモリを、前記第１から第ｎの不揮発性半導体メモリと前記多層配線基板とに対して対称の位置に搭載するための配線パターンが形成される。前記複数の内部配線層は、前記表面層と前記裏面層との間に設けられる。前記複数の内部配線層には、配線パターンが形成される。前記第１から第ｎの信号線は、前記コントローラと前記第１から第ｎの回路素子とをそれぞれ接続する。前記第（ｎ＋１）から第２ｎの信号線は、前記第１から第ｎの回路素子と前記第１から第ｎの不揮発性半導体メモリとを各々接続する。前記第（ｎ＋１）から第２ｎの信号線は、前記内部配線層を通る部分を備える。前記第（２ｎ＋１）から第３ｎの信号線は、前記第（ｎ＋１）から第２ｎの信号線から分岐され前記第（ｎ＋１）から第２ｎの不揮発性半導体メモリをそれぞれ接続する。 According to one embodiment of the present invention, a volatile semiconductor memory, a first to nth (n is an integer of 2 or more) non-volatile semiconductor memory, a controller, and first to nth circuit elements. A semiconductor storage device including a connector and a multilayer wiring board is provided. The non-volatile semiconductor memory has a plurality of ball-shaped electrodes on the bottom surface thereof. The controller controls the volatile semiconductor memory and the first to nth non-volatile semiconductor memories. In the first to nth circuit elements, a first electrode, a second electrode, a film provided between the first electrode and the second electrode, and a film covering the film are formed, respectively. Will be done. The connector is provided for connecting to an external device. The volatile semiconductor memory, the first to nth non-volatile semiconductor memories, the first to nth circuit elements, the controller, and the connector are mounted on the multilayer wiring board. The multilayer wiring board is formed in a rectangular shape in a plan view, and the connector is provided on a short side. The first to nth non-volatile semiconductor memories are arranged side by side in a row along the longitudinal direction of the multilayer wiring board. In plan view, the controller is located between the connector and the first to nth non-volatile semiconductor memories. The multilayer wiring board includes a front surface layer, a back surface layer, a plurality of internal wiring layers, first to nth signal lines, first (n + 1) to second n signal lines, and first (2n + 1) to third n. It is equipped with a signal line of. A wiring pattern for mounting the volatile semiconductor memory, the first to nth non-volatile semiconductor memories, and the controller is formed on the surface layer. On the back surface layer, a first (n + 1) to second n non-volatile semiconductor memory in which a plurality of ball-shaped electrodes are provided on the bottom surface, respectively, is provided with respect to the first to nth non-volatile semiconductor memory and the multilayer wiring substrate. A wiring pattern for mounting in symmetrical positions is formed. The plurality of internal wiring layers are provided between the front surface layer and the back surface layer. A wiring pattern is formed on the plurality of internal wiring layers. The first to nth signal lines connect the controller and the first to nth circuit elements, respectively. The first (n + 1) to second n signal lines connect the first to nth circuit elements and the first to nth non-volatile semiconductor memories, respectively. The second (n + 1) to second n signal lines include a portion that passes through the internal wiring layer. The third (2n + 1) to third n signal lines are branched from the second (n + 1) to second n signal lines, and the second (n + 1) to second n non-volatile semiconductor memories are connected to each other.

図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。FIG. 1 is a block diagram showing a configuration example of a semiconductor device according to the first embodiment. 図２は、半導体装置の概略構成を示す平面図である。FIG. 2 is a plan view showing a schematic configuration of a semiconductor device. 図３は、半導体装置の詳細な構成を示す平面図である。FIG. 3 is a plan view showing a detailed configuration of the semiconductor device. 図４は、抵抗素子の概略構成を示す斜視図である。FIG. 4 is a perspective view showing a schematic configuration of the resistance element. 図５は、基板の表面層（第１層）における回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration in the surface layer (first layer) of the substrate. 図６は、基板の裏面層（第８層）における回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration in the back surface layer (eighth layer) of the substrate. 図７は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。FIG. 7 is a diagram showing a configuration of wiring connecting the drive control circuit and the NAND memory, and is a conceptual diagram of a layer configuration of the substrate. 図８は、第１の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 8 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the first embodiment. 図９は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。FIG. 9 is a diagram showing a configuration of wiring connecting the drive control circuit and the NAND memory, and is a conceptual diagram of a layer configuration of the substrate. 図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。FIG. 10 is a plan view showing a detailed configuration of the semiconductor device according to the second embodiment. 図１１は、図１０に示すＡ－Ａ線に沿った矢視断面図である。FIG. 11 is a cross-sectional view taken along the line AA shown in FIG. 図１２は、第２の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 12 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the second embodiment. 図１３は、図１２に示すＢ－Ｂ線に沿った矢視断面図である。FIG. 13 is a cross-sectional view taken along the line BB shown in FIG. 図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。FIG. 14 is a plan view showing a schematic configuration of the semiconductor device according to the third embodiment. 図１５は、ＮＡＮＤメモリの底面を示す図である。FIG. 15 is a diagram showing the bottom surface of the NAND memory. 図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 16 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the third embodiment. 図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。FIG. 17 is a plan view showing a schematic configuration of the semiconductor device according to the fourth embodiment. 図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 18 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the fourth embodiment.

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。 The semiconductor storage device according to the embodiment will be described in detail with reference to the accompanying drawings. The present invention is not limited to these embodiments.

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。 (First Embodiment)
FIG. 1 is a block diagram showing a configuration example of a semiconductor device according to the first embodiment. The semiconductor device 100 is connected to a host device (hereinafter abbreviated as a host) 1 such as a personal computer or a CPU core via a memory connection interface such as a SATA interface (ATA I / F) 2, and functions as an external memory of the host 1. do. Examples of the host 1 include a CPU of a personal computer, a CPU of an image pickup device such as a still camera and a video camera, and the like. Further, the semiconductor device 100 can transmit and receive data to and from the debugging device 200 via a communication interface 3 such as an RS232C interface (RS232C I / F).

半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。 The semiconductor device 100 includes a NAND flash memory (hereinafter abbreviated as NAND memory) 10 as a non-volatile semiconductor storage element, a drive control circuit 4 as a controller, and a volatile semiconductor capable of higher-speed storage operation than the NAND memory 10. It includes a DRAM 20 as a storage element, a power supply circuit 5, an LED 6 for displaying a status, and a temperature sensor 7 for detecting the temperature inside the drive. The temperature sensor 7 directly or indirectly measures the temperature of the NAND memory 10, for example. When the measurement result by the temperature sensor 7 exceeds a certain temperature, the drive control circuit 4 limits writing of information to the NAND memory 10 and suppresses further temperature rise.

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。 The power supply circuit 5 generates a plurality of different internal DC power supply voltages from the external DC power supply supplied from the power supply circuit on the host 1 side, and supplies these internal DC power supply voltages to each circuit in the semiconductor device 100. Further, the power supply circuit 5 detects the rise of the external power supply, generates a power-on reset signal, and supplies the power-on reset signal to the drive control circuit 4.

図２は、半導体装置１００の概略構成を示す平面図である。図３は、半導体装置１００の詳細な構成を示す平面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８上に搭載される。基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。なお、コネクタ９には、基板８の短手方向に沿った中心位置からずれた位置にスリット９ａが形成されており、ホスト１側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１００が表裏逆に取り付けられることを防ぐことができる。 FIG. 2 is a plan view showing a schematic configuration of the semiconductor device 100. FIG. 3 is a plan view showing a detailed configuration of the semiconductor device 100. The power supply circuit 5, the DRAM 20, the drive control circuit 4, and the NAND memory 10 are mounted on the substrate 8 on which the wiring pattern is formed. The substrate 8 has a substantially rectangular shape in a plan view. On one short side of the substrate 8 having a substantially rectangular shape, a connector 9 connected to the host 1 and functioning as the above-mentioned SATA interface 2 and communication interface 3 is provided. The connector 9 functions as a power input unit that supplies the power input from the host 1 to the power supply circuit 5. The connector 9 is, for example, a LIF connector. The connector 9 is formed with a slit 9a at a position deviated from the center position along the lateral direction of the substrate 8 so as to fit into a protrusion (not shown) provided on the host 1 side. It has become. This makes it possible to prevent the semiconductor device 100 from being mounted upside down.

基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。基板８には、合成樹脂で構成された各層の表面あるいは内層に様々な形状で配線パターンが形成されている。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。 The substrate 8 has a multi-layer structure formed by stacking synthetic resins, for example, an eight-layer structure. The number of layers of the substrate 8 is not limited to eight. On the substrate 8, wiring patterns are formed in various shapes on the surface or the inner layer of each layer made of synthetic resin. The power supply circuit 5, the DRAM 20, the drive control circuit 4, and the NAND memory 10 mounted on the substrate 8 are electrically connected to each other via the wiring pattern formed on the substrate 8.

次に、基板８に対する電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の配置について説明する。図２や図３に示すように、電源回路５およびＤＲＡＭ２０がコネクタ９の近傍に配置される。そして、電源回路５およびＤＲＡＭ２０の隣にドライブ制御回路４が配置される。そして、ドライブ制御回路４の隣にＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿ってコネクタ９側から、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の順に並べて配置される。 Next, the arrangement of the power supply circuit 5, the DRAM 20, the drive control circuit 4, and the NAND memory 10 with respect to the substrate 8 will be described. As shown in FIGS. 2 and 3, the power supply circuit 5 and the DRAM 20 are arranged in the vicinity of the connector 9. Then, the drive control circuit 4 is arranged next to the power supply circuit 5 and the DRAM 20. Then, the NAND memory 10 is arranged next to the drive control circuit 4. That is, the DRAM 20, the drive control circuit 4, and the NAND memory 10 are arranged side by side in this order from the connector 9 side along the longitudinal direction of the substrate 8.

なお、複数のＮＡＮＤメモリ１０が基板８上に搭載され、これら複数のＮＡＮＤメモリ１０が基板８の長手方向に沿って並べて配置される。なお、第１の実施の形態では、４つのＮＡＮＤメモリ１０を配置しているが、複数のＮＡＮＤメモリ１０が配置されるのであれば、搭載されるＮＡＮＤメモリ１０の数はこれに限られない。 A plurality of NAND memories 10 are mounted on the substrate 8, and the plurality of NAND memories 10 are arranged side by side along the longitudinal direction of the substrate 8. In the first embodiment, four NAND memories 10 are arranged, but if a plurality of NAND memories 10 are arranged, the number of NAND memories 10 to be mounted is not limited to this.

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。 Further, of the four NAND memories 10, two NAND memories 10 are arranged close to one long side of the substrate 8, and the remaining two NAND memories 10 are arranged close to the other long side of the substrate 8. Will be done.

また、基板８には、抵抗素子１２が搭載される。抵抗素子１２は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線パターン（配線）の途中に設けられ、ＮＡＮＤメモリ１０へ入出力される信号に対する抵抗として機能する。図４は、抵抗素子１２の概略構成を示す斜視図である。抵抗素子１２は、図４に示すように、電極１２ｃの間に設けられた複数の抵抗皮膜１２ａが、保護膜１２ｂによってまとめて被覆されて構成されている。１つのＮＡＮＤメモリ１０に対して１つの抵抗素子１２が設けられる。そして、それぞれの抵抗素子１２が、その抵抗素子１２に接続されたＮＡＮＤメモリ１０の近傍に配置される。 Further, the resistance element 12 is mounted on the substrate 8. The resistance element 12 is provided in the middle of the wiring pattern (wiring) connecting the drive control circuit 4 and the NAND memory 10, and functions as a resistor against signals input / output to / from the NAND memory 10. FIG. 4 is a perspective view showing a schematic configuration of the resistance element 12. As shown in FIG. 4, the resistance element 12 is configured such that a plurality of resistance films 12a provided between the electrodes 12c are collectively covered with a protective film 12b. One resistance element 12 is provided for one NAND memory 10. Then, each resistance element 12 is arranged in the vicinity of the NAND memory 10 connected to the resistance element 12.

次に、基板８に形成される配線パターンについて説明する。図３に示すように、電源回路５とドライブ制御回路４との間には、電子部品などがほとんど搭載されていない領域Ｓがある。基板８の領域Ｓには、コネクタ９とドライブ制御回路４とを接続する信号線（ＳＡＴＡ信号線）が配線パターンの一部として形成されている。このように、基板８上には、ドライブ制御回路４を挟んでコネクタ９側にはＳＡＴＡ信号線１４が形成され、その反対側には、ＮＡＮＤメモリ１０が基板８の長手方向に沿って一列に並べて配置される。 Next, the wiring pattern formed on the substrate 8 will be described. As shown in FIG. 3, there is a region S between the power supply circuit 5 and the drive control circuit 4 in which electronic components and the like are hardly mounted. In the region S of the substrate 8, a signal line (SATA signal line) connecting the connector 9 and the drive control circuit 4 is formed as a part of the wiring pattern. In this way, a SATA signal line 14 is formed on the board 8 on the connector 9 side with the drive control circuit 4 interposed therebetween, and NAND memories 10 are arranged in a row along the longitudinal direction of the board 8 on the opposite side. Arranged side by side.

図５は、基板８の表面層（第１層）Ｌ１における回路構成を示す図である。図６は、基板８の裏面層（第８層）Ｌ８における回路構成を示す図である。基板８の表面層Ｌ１の領域Ｓでは、ドライブ制御回路４が配置される位置からコネクタ９の近傍までＳＡＴＡ信号線１４が形成されている。そして、コネクタ９の近傍でビアホール１５によってＳＡＴＡ信号線１４は基板８の裏面層Ｌ８まで貫通し、裏面層Ｌ８に形成されたＳＡＴＡ信号線１４によってコネクタ９に到達する。コネクタ９部分で基板８の裏面層Ｌ８側に電極を形成する必要がある場合には、このようにＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させる必要がある。 FIG. 5 is a diagram showing a circuit configuration in the surface layer (first layer) L1 of the substrate 8. FIG. 6 is a diagram showing a circuit configuration in the back surface layer (eighth layer) L8 of the substrate 8. In the region S of the surface layer L1 of the substrate 8, the SATA signal line 14 is formed from the position where the drive control circuit 4 is arranged to the vicinity of the connector 9. Then, the SATA signal line 14 penetrates to the back surface layer L8 of the substrate 8 by the via hole 15 in the vicinity of the connector 9, and reaches the connector 9 by the SATA signal line 14 formed in the back surface layer L8. When it is necessary to form an electrode on the back surface layer L8 side of the substrate 8 in the connector 9 portion, it is necessary to penetrate the SATA signal line 14 to the back surface layer L8 of the substrate 8 in this way.

基板８の裏面層Ｌ８は、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっている。また、図示は省略するが、基板８の表面層Ｌ１と裏面層Ｌ８との間の内層においては、ＳＡＴＡ信号線１４と重なる部分にはＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。すなわち、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。 In the back surface layer L8 of the substrate 8, most of the region except the SATA signal line 14 is the ground 18. Further, although not shown, in the inner layer between the front surface layer L1 and the back surface layer L8 of the substrate 8, wiring patterns other than the SATA signal line 14 are hardly formed in the portion overlapping with the SATA signal line 14. That is, almost no wiring pattern other than the SATA signal line 14 is formed in the portion of the substrate 8 that overlaps with the region S.

また、表面層Ｌ１において、ＳＡＴＡ信号線１４の一部が途切れているが、基板８上の該当部分に搭載された中継素子１６（図３も参照）によって、ＳＡＴＡ信号線１４を通る信号は中継されるため特に問題とならない。また、基板８の表面は、図示しない絶縁性の保護膜で覆われており、表面層Ｌ１に形成された配線パターンの絶縁性は確保されている。 Further, in the surface layer L1, a part of the SATA signal line 14 is interrupted, but the signal passing through the SATA signal line 14 is relayed by the relay element 16 (see also FIG. 3) mounted on the corresponding part on the substrate 8. There is no particular problem because it is done. Further, the surface of the substrate 8 is covered with an insulating protective film (not shown), and the insulating property of the wiring pattern formed on the surface layer L1 is ensured.

図７は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図７では、図面の簡略化のために基板８の層構造の一部を省略して示している。 FIG. 7 is a diagram showing a configuration of wiring connecting the drive control circuit 4 and the NAND memory 10, and is a conceptual diagram of a layer configuration of the substrate 8. In FIG. 7, a part of the layer structure of the substrate 8 is omitted for the sake of simplification of the drawing.

図７に示すように、ドライブ制御回路４と抵抗素子１２とを接続する配線は、基板８の表面層Ｌ１でドライブ制御回路４に接続されて、ビアホール２１によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２２によって基板８の表面層Ｌ１に引き出され、抵抗素子１２に接続される。 As shown in FIG. 7, the wiring connecting the drive control circuit 4 and the resistance element 12 is connected to the drive control circuit 4 at the surface layer L1 of the substrate 8 and is drawn into the inner layer of the substrate 8 by the via hole 21. Then, the wiring is routed around the inner layer of the substrate 8 and again drawn out to the surface layer L1 of the substrate 8 by the via hole 22 and connected to the resistance element 12.

また、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の表面層Ｌ１で抵抗素子１２に接続されて、ビアホール２３によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２４によって基板８の表面層Ｌ１に引き出され、ＮＡＮＤメモリ１０に接続される。 Further, the wiring connecting the resistance element 12 and the NAND memory 10 is connected to the resistance element 12 by the surface layer L1 of the substrate 8 and is drawn into the inner layer of the substrate 8 by the via hole 23. Then, the wiring is routed around the inner layer of the substrate 8 and again drawn out to the surface layer L1 of the substrate 8 by the via hole 24 and connected to the NAND memory 10.

上述したように、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、ドライブ制御回路４と抵抗素子１２とを接続する配線よりも、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線のほうが短くなる。 As described above, since the resistance element 12 is arranged in the vicinity of the NAND memory 10, the wiring connecting the resistance element 12 and the NAND memory 10 is better than the wiring connecting the drive control circuit 4 and the resistance element 12. It gets shorter.

ここで、半導体装置１００にはＮＡＮＤメモリ１０が複数設けられているので、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線も基板８に複数形成される。ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する複数の配線同士の長さのばらつきが抑えられる。 Here, since the semiconductor device 100 is provided with a plurality of NAND memories 10, a plurality of wirings connecting the resistance element 12 and the NAND memory 10 are also formed on the substrate 8. Since the resistance element 12 is arranged in the vicinity of the NAND memory 10, it is possible to suppress variations in the lengths of the plurality of wires connecting the resistance element 12 and the NAND memory 10.

以上説明したように、電源回路５、ドライブ制御回路４、ＤＲＡＭ２０、ＮＡＮＤメモリ１０、ＳＡＴＡ信号線１４を配置することで、平面視において略長方形形状を呈する基板８上に、これらの各要素を適切に配置することができる。 As described above, by arranging the power supply circuit 5, the drive control circuit 4, the DRAM 20, the NAND memory 10, and the SATA signal line 14, each of these elements is appropriately placed on the substrate 8 which has a substantially rectangular shape in a plan view. Can be placed in.

また、電源回路５がコネクタ９の近傍、かつＳＡＴＡ信号線１４を避けた位置に配置されることで、電源回路５から発生するノイズを他の要素やＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。 Further, since the power supply circuit 5 is arranged near the connector 9 and at a position avoiding the SATA signal line 14, it becomes difficult for other elements and the SATA signal line 14 to pick up noise generated from the power supply circuit 5, and the semiconductor device. It is possible to improve the stability of the operation of 100.

また、ＤＲＡＭ２０がＳＡＴＡ信号線１４を避けた位置に配置されることで、ＤＲＡＭ２０から発生するノイズをＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。 Further, by arranging the DRAM 20 at a position avoiding the SATA signal line 14, it becomes difficult for the SATA signal line 14 to pick up the noise generated from the DRAM 20, and the operational stability of the semiconductor device 100 can be improved.

また、一般的にＤＲＡＭ２０はドライブ制御回路４の近傍に配置するのが好ましい。第１の実施の形態では、ＤＲＡＭ２０をドライブ制御回路４の近傍に配置しているので、半導体装置１００の性能特性の劣化を抑えることができる。 Further, it is generally preferable to arrange the DRAM 20 in the vicinity of the drive control circuit 4. In the first embodiment, since the DRAM 20 is arranged in the vicinity of the drive control circuit 4, deterioration of the performance characteristics of the semiconductor device 100 can be suppressed.

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。このように構成することで、配線パターンが基板８の一方に偏るのを抑えることができ、バランスよく配線パターンを形成することができる。 Further, of the four NAND memories 10, two NAND memories 10 are arranged close to one long side of the substrate 8, and the remaining two NAND memories 10 are arranged close to the other long side of the substrate 8. Will be done. With this configuration, it is possible to prevent the wiring pattern from being biased to one side of the substrate 8, and it is possible to form the wiring pattern in a well-balanced manner.

また、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線同士の長さのばらつきが抑えられるため、半導体装置１００の性能特性の劣化を抑えることができる。 Further, since the resistance element 12 is arranged in the vicinity of the NAND memory 10, the variation in the lengths of the wirings connecting the resistance element 12 and the NAND memory 10 is suppressed, so that the deterioration of the performance characteristics of the semiconductor device 100 is suppressed. be able to.

また、基板８の裏面層Ｌ８において、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっているので、例えば、半導体装置１００をホスト１に取り付けた状態でホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズの影響が、半導体装置１００の配線パターンや、ＮＡＮＤメモリ１０などの各要素に及ぶのを抑えることができる。同様に、半導体装置１００の配線パターンや各要素からのノイズの影響を、ホスト１側の装置が拾いにくくなる。 Further, in the back surface layer L8 of the substrate 8, most of the region except the SATA signal line 14 is the ground 18, so that, for example, the device on the host 1 side is the semiconductor device 100 with the semiconductor device 100 attached to the host 1. When present on the back surface layer side of the semiconductor device, it is possible to suppress the influence of noise from the device on each element such as the wiring pattern of the semiconductor device 100 and the NAND memory 10. Similarly, it becomes difficult for the device on the host 1 side to pick up the influence of noise from the wiring pattern of the semiconductor device 100 and each element.

また、本実施の形態のように、コネクタ９部分で基板８の裏面層側に電極を形成する必要がある場合に、コネクタ９の近傍でＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させることで、裏面層Ｌ８に形成されるＳＡＴＡ信号線１４をより短くすることができる。これにより、ホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズをＳＡＴＡ信号線１４が拾いにくくなる。 Further, when it is necessary to form an electrode on the back surface layer side of the substrate 8 at the connector 9 portion as in the present embodiment, the SATA signal line 14 is passed through the back surface layer L8 of the substrate 8 in the vicinity of the connector 9. As a result, the SATA signal line 14 formed on the back surface layer L8 can be made shorter. As a result, when the device on the host 1 side exists on the back surface layer side of the semiconductor device 100, it becomes difficult for the SATA signal line 14 to pick up the noise from the device.

また、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていないため、ＳＡＴＡ信号線１４に対するインピーダンスの管理を容易にすることができる。 Further, since the wiring pattern other than the SATA signal line 14 is hardly formed in the portion of the substrate 8 that overlaps with the region S, it is possible to easily manage the impedance with respect to the SATA signal line 14.

なお、本実施の形態では、８層構造の基板８を例示したが、これに限られず、異なる層数の基板８であっても構わない。 In the present embodiment, the substrate 8 having an 8-layer structure is exemplified, but the present invention is not limited to this, and the substrate 8 may have a different number of layers.

図８は、第１の実施の形態の変形例１にかかる半導体装置１００の概略構成を示す底面図である。図９は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図９では、図面の簡略化のために基板８の層構造の一部を省略して示している。 FIG. 8 is a bottom view showing a schematic configuration of the semiconductor device 100 according to the first modification of the first embodiment. FIG. 9 is a diagram showing a configuration of wiring connecting the drive control circuit 4 and the NAND memory 10, and is a conceptual diagram of a layer configuration of the substrate 8. In FIG. 9, a part of the layer structure of the substrate 8 is omitted for the sake of simplification of the drawing.

本変形例１では、基板８の裏面層側に対してもＮＡＮＤメモリ１０が搭載され、半導体装置１００は８つのＮＡＮＤメモリ１０を備える。基板８の裏面層側に搭載されるＮＡＮＤメモリ１０は、基板８の表面層側に搭載されたＮＡＮＤメモリ１０と対称となる位置に配置される。 In the first modification, the NAND memory 10 is also mounted on the back surface layer side of the substrate 8, and the semiconductor device 100 includes eight NAND memories 10. The NAND memory 10 mounted on the back surface layer side of the substrate 8 is arranged at a position symmetrical with the NAND memory 10 mounted on the front surface layer side of the substrate 8.

なお、抵抗素子１２は、基板８の裏面層側には搭載されず、表面層側にのみ搭載される。そのため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の内層を引き回されてビアホール２４によって分岐され、基板８の表面層Ｌ１だけでなく裏面層Ｌ８にも引き出される。そして、表面層Ｌ１に引き出された配線には表面層側に設けられたＮＡＮＤメモリ１０が接続され、裏面層Ｌ８に引き出された配線には裏面層側に設けられたＮＡＮＤメモリ１０が接続される。すなわち、１つの抵抗素子１２に対して２つのＮＡＮＤメモリ１０が接続されることとなる。 The resistance element 12 is not mounted on the back surface layer side of the substrate 8, but is mounted only on the front surface layer side. Therefore, the wiring connecting the resistance element 12 and the NAND memory 10 is routed around the inner layer of the substrate 8 and branched by the via hole 24, and is drawn out not only to the front surface layer L1 of the substrate 8 but also to the back surface layer L8. The NAND memory 10 provided on the front surface layer side is connected to the wiring drawn out to the front surface layer L1, and the NAND memory 10 provided on the back surface layer side is connected to the wiring drawn out to the back surface layer L8. .. That is, two NAND memories 10 are connected to one resistance element 12.

このように、基板８の両面にＮＡＮＤメモリ１０を搭載することで、半導体装置１００の記憶容量をより大きくすることが可能となる。また、抵抗素子１２に対して、途中で配線を分岐することで複数（本変形例では２つ）のＮＡＮＤメモリ１０を接続することができ、ドライブ制御回路４の有するチャンネル数以上のＮＡＮＤメモリ１０を半導体装置１００に備えることが可能となる。本変形例では、ドライブ制御回路４が４つのチャンネルを有しているが、それに対して８つのＮＡＮＤメモリ１０を設けることが可能となっている。なお、１つの配線に対して接続された２つのＮＡＮＤメモリ１０のうち、いずれのＮＡＮＤメモリ１０が動作するかは、ＮＡＮＤメモリ１０のＣＥ（チップイネーブル）がアクティブになっているか否かによってＮＡＮＤメモリ１０自身が判断する。 By mounting the NAND memory 10 on both sides of the substrate 8 in this way, it is possible to further increase the storage capacity of the semiconductor device 100. Further, a plurality of (two in this modification) NAND memory 10 can be connected to the resistance element 12 by branching the wiring in the middle, and the NAND memory 10 has more channels than the drive control circuit 4. Can be provided in the semiconductor device 100. In this modification, the drive control circuit 4 has four channels, but it is possible to provide eight NAND memories 10 for the channels. Of the two NAND memories 10 connected to one wiring, which NAND memory 10 operates depends on whether or not the CE (chip enable) of the NAND memory 10 is active. 10 Judges itself.

（第２の実施の形態）
図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図１１は、図１０に示すＡ－Ａ線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。 (Second embodiment)
FIG. 10 is a plan view showing a detailed configuration of the semiconductor device according to the second embodiment. FIG. 11 is a cross-sectional view taken along the line AA shown in FIG. The same configurations as those of the above-described embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.

第２の実施の形態では、半導体装置１０２が備える４つのＮＡＮＤメモリ１０のすべてが、基板８の一方の長辺、より具体的には電源回路５が設けられている側の長辺側に寄せて並列配置されている。そして、すべてのＮＡＮＤメモリ１０を一方の長辺側に寄せることで他方の長辺側に空いたスペースに、抵抗素子１２がまとめて配置される。 In the second embodiment, all four NAND memories 10 included in the semiconductor device 102 are moved toward one long side of the substrate 8, more specifically, the long side on the side where the power supply circuit 5 is provided. Are arranged in parallel. Then, by moving all the NAND memories 10 toward one long side, the resistance element 12 is collectively arranged in the space vacated on the other long side.

一般的に、ＮＡＮＤメモリ１０は、基板８上に搭載される他の要素よりも高く構成される場合が多い。そのため、基板８の他方の長辺に沿った領域Ｔのうち抵抗素子１２がまとめて配置される部分では、図１１に示すように、ＮＡＮＤメモリ１０が配置される領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。 In general, the NAND memory 10 is often configured higher than the other elements mounted on the substrate 8. Therefore, in the portion of the region T along the other long side of the substrate 8 where the resistance elements 12 are collectively arranged, as shown in FIG. 11, the semiconductor device 102 is located more than the region U in which the NAND memory 10 is arranged. The height can be kept low.

したがって、半導体装置１０２の一部の領域を、規格などの要求によって他の領域よりも低くしなければならない場合には、その領域を避けるようにＮＡＮＤメモリ１０を配置することで、その要求を満足する半導体装置１０２を得ることができる場合がある。本実施の形態では、基板８の他方の長辺に沿った領域を他の領域よりも低くしなければならない場合を例に挙げている。なお、ＤＲＡＭ２０や温度センサ７も領域Ｔに設けられている。しかしながら、ＤＲＡＭ２０や温度センサ７もＮＡＮＤメモリ１０より低く構成される場合が多いため、領域Ｔ全体で、領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。 Therefore, when a part of the area of the semiconductor device 102 must be made lower than the other area due to a requirement such as a standard, the NAND memory 10 is arranged so as to avoid the area, thereby satisfying the requirement. In some cases, it is possible to obtain a semiconductor device 102. In the present embodiment, the case where the region along the other long side of the substrate 8 must be lower than the other regions is given as an example. The DRAM 20 and the temperature sensor 7 are also provided in the area T. However, since the DRAM 20 and the temperature sensor 7 are often configured to be lower than the NAND memory 10, the height of the semiconductor device 102 can be suppressed to be lower than that of the region U in the entire region T.

図１２は、第２の実施の形態の変形例１にかかる半導体装置１０２の概略構成を示す底面図である。図１３は、図１２に示すＢ－Ｂ線に沿った矢視断面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０２の記憶容量をより大きくすることが可能となる。 FIG. 12 is a bottom view showing a schematic configuration of the semiconductor device 102 according to the first modification of the second embodiment. FIG. 13 is a cross-sectional view taken along the line BB shown in FIG. In the first modification, similarly to the first modification of the first embodiment, the NAND memory 10 is also placed on the back surface layer side of the substrate 8 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side. It is provided. This makes it possible to increase the storage capacity of the semiconductor device 102.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、領域Ｔにおいて半導体装置１０２の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side of the substrate 8, the NAND memory 10 is arranged close to one of the long sides on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 102 can be kept low in the region T.

また、抵抗素子１２を基板８の表面層側のみに設けることや、１つの抵抗素子１２に２つのＮＡＮＤメモリ１０を接続する構成や効果は、第１の実施の形態の変形例１で説明したものと同様である。 Further, the configuration and effect of providing the resistance element 12 only on the surface layer side of the substrate 8 and connecting the two NAND memories 10 to one resistance element 12 have been described in Modification 1 of the first embodiment. Similar to the one.

（第３の実施の形態）
図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に２つのＮＡＮＤメモリ１０が配置され、その反対側にさらに２つのＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿って、ドライブ制御回路４を挟むように複数のＮＡＮＤメモリ１０が配置されている。 (Third embodiment)
FIG. 14 is a plan view showing a schematic configuration of the semiconductor device according to the third embodiment. The same configurations as those of the above-described embodiment are designated by the same reference numerals, and detailed description thereof will be omitted. In the present embodiment, two NAND memories 10 are arranged on the connector 9 side with respect to the drive control circuit 4, and two more NAND memories 10 are arranged on the opposite side thereof. That is, a plurality of NAND memories 10 are arranged along the longitudinal direction of the substrate 8 so as to sandwich the drive control circuit 4.

このようにＮＡＮＤメモリ１０を分けて配置することで、４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置するよりも、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線の配線長のばらつきを抑えることができる。例えば、本実施の形態では、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線のうち、一番短い配線と一番長い配線との比率は２倍程度に抑えることができる。一方、同じく４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は４倍程度となってしまう。 By arranging the NAND memories 10 separately in this way, the wiring length of the wiring connecting the NAND memory 10 and the drive control circuit 4 is rather than arranging the four NAND memories 10 in parallel on one side of the drive control circuit 4. It is possible to suppress the variation of. For example, in the present embodiment, the ratio of the shortest wiring to the longest wiring among the wirings connecting the NAND memory 10 and the drive control circuit 4 can be suppressed to about twice. On the other hand, when the four NAND memories 10 are also arranged in parallel on one side of the drive control circuit 4, the ratio of the shortest wiring to the longest wiring is about four times.

このように、本実施の形態では配線長のばらつきを抑えることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定の差を小さくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０３の動作の安定化を図ることができる。 As described above, in the present embodiment, by suppressing the variation in the wiring length, it is possible to reduce the difference in the optimum driver setting for the NAND memory 10. Therefore, it is possible to suppress the occurrence of data errors and stabilize the operation of the semiconductor device 103.

ドライブ制御回路４に対してコネクタ９側に設けられるＮＡＮＤメモリ１０は、ＳＡＴＡ信号線１４の上方に設けられることとなる。本実施の形態では、ＮＡＮＤメモリ１０に、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのものが用いられているため、表面層Ｌ１にＳＡＴＡ信号線１４を形成する場合には、ＮＡＮＤメモリ１０に形成されたボール状電極（バンプ）を避ける必要がある。 The NAND memory 10 provided on the connector 9 side with respect to the drive control circuit 4 is provided above the SATA signal line 14. In the present embodiment, since a BGA (Ball Grid Array) type is used for the NAND memory 10, when the SATA signal line 14 is formed on the surface layer L1, the ball formed on the NAND memory 10 is used. It is necessary to avoid the shape electrode (bump).

しかしながら、図１５に示すように、ＮＡＮＤメモリ１０の底面には多くのボール状電極２５が設けられているため、ボール状電極２５を避けてＳＡＴＡ信号線１４を形成することは難しい。そこで、本実施の形態では、コネクタ９とドライブ制御回路４とを接続するＳＡＴＡ信号線１４は、基板８の内層に形成されている。 However, as shown in FIG. 15, since many ball-shaped electrodes 25 are provided on the bottom surface of the NAND memory 10, it is difficult to avoid the ball-shaped electrodes 25 to form the SATA signal line 14. Therefore, in the present embodiment, the SATA signal line 14 connecting the connector 9 and the drive control circuit 4 is formed in the inner layer of the substrate 8.

また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０３の性能特性の劣化を抑えることができる。なお、半導体装置１０３が備えるＮＡＮＤメモリ１０の数は４つに限られず、複数であればそれ以上であっても構わない。 Further, since the NAND memory 10 is arranged close to one long side of the substrate 8, the height of the semiconductor device 103 can be kept low in the region along the other long side. Further, by arranging the resistance element 12 in the vicinity of the NAND memory 10, deterioration of the performance characteristics of the semiconductor device 103 can be suppressed. The number of NAND memories 10 included in the semiconductor device 103 is not limited to four, and may be more than four.

図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０３の記憶容量をより大きくすることが可能となる。 FIG. 16 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the third embodiment. In the first modification, similarly to the first modification of the first embodiment, the NAND memory 10 is also placed on the back surface layer side of the substrate 8 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side. It is provided. This makes it possible to further increase the storage capacity of the semiconductor device 103.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side of the substrate 8, the NAND memory 10 is arranged close to one of the long sides on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 103 can be kept low in the region along the other long side.

また、抵抗素子１２を基板８の表面層側のみに設けることや、１つの抵抗素子１２に２つのＮＡＮＤメモリ１０を接続する構成や効果は、第１の実施の形態の変形例１で説明したものと同様である。 Further, the configuration and effect of providing the resistance element 12 only on the surface layer side of the substrate 8 and connecting the two NAND memories 10 to one resistance element 12 have been described in Modification 1 of the first embodiment. Similar to the one.

（第４の実施の形態）
図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に１つのＮＡＮＤメモリ１０が配置され、その反対側にさらに１つのＮＡＮＤメモリ１０が配置される。すなわち、半導体装置１０４は２つのＮＡＮＤメモリ１０を備える。 (Fourth Embodiment)
FIG. 17 is a plan view showing a schematic configuration of the semiconductor device according to the fourth embodiment. The same configurations as those of the above-described embodiment are designated by the same reference numerals, and detailed description thereof will be omitted. In the present embodiment, one NAND memory 10 is arranged on the connector 9 side with respect to the drive control circuit 4, and another NAND memory 10 is arranged on the opposite side thereof. That is, the semiconductor device 104 includes two NAND memories 10.

本実施の形態のように、ドライブ制御回路４を挟むように２つのＮＡＮＤメモリ１０を配置した場合には、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する複数の配線の長さを略等しくすることができる。一方、同じく２つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は２倍程度となってしまう。 When two NAND memories 10 are arranged so as to sandwich the drive control circuit 4 as in the present embodiment, the lengths of the plurality of wires connecting the drive control circuit 4 and the NAND memory 10 are made substantially equal. be able to. On the other hand, when the two NAND memories 10 are also arranged in parallel on one side of the drive control circuit 4, the ratio of the shortest wiring to the longest wiring is about double.

このように、本実施の形態では複数の配線の配線長を略等しくすることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定も略等しくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０４の動作の安定化を図ることができる。 As described above, in the present embodiment, by making the wiring lengths of the plurality of wirings substantially equal, the optimum driver settings for the NAND memory 10 can also be made substantially equal. Therefore, it is possible to suppress the occurrence of data errors and stabilize the operation of the semiconductor device 104.

なお、ＳＡＴＡ信号線１４は、第３の実施の形態と同様に、基板８の内層に形成されている。また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０４の性能特性の劣化を抑えることができる。 The SATA signal line 14 is formed in the inner layer of the substrate 8 as in the third embodiment. Further, since the NAND memory 10 is arranged close to one long side of the substrate 8, the height of the semiconductor device 104 can be kept low in the region along the other long side. Further, by arranging the resistance element 12 in the vicinity of the NAND memory 10, deterioration of the performance characteristics of the semiconductor device 104 can be suppressed.

図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０４の記憶容量をより大きくすることが可能となる。 FIG. 18 is a bottom view showing a schematic configuration of the semiconductor device according to the first modification of the fourth embodiment. In the first modification, similarly to the first modification of the first embodiment, the NAND memory 10 is also placed on the back surface layer side of the substrate 8 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side. It is provided. This makes it possible to further increase the storage capacity of the semiconductor device 104.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the front surface layer side of the substrate 8, the NAND memory 10 is arranged close to one of the long sides on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 104 can be kept low in the region along the other long side.

また、抵抗素子１２を基板８の表面層側のみに設けることや、１つの抵抗素子１２に２つのＮＡＮＤメモリ１０を接続する構成や効果は、第１の実施の形態の変形例１で説明したものと同様である。 Further, the configuration and effect of providing the resistance element 12 only on the surface layer side of the substrate 8 and connecting the two NAND memories 10 to one resistance element 12 have been described in Modification 1 of the first embodiment. Similar to the one.

１ ホスト、２ ＳＡＴＡインタフェース（ＡＴＡ ／ＩＦ）、３ 通信インタフェース、４ ドライブ制御回路（コントローラ）、５ 電源回路、７ 温度センサ、８ 基板、９ コネクタ、９ａ スリット、１０ ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ，不揮発性半導体記憶素子）、１２ 抵抗素子、１２ａ 抵抗皮膜、１２ｂ 保護膜、１２ｃ 電極、１４ ＳＡＴＡ信号線（信号線）、１５ ビアホール、１８ グランド、２０ ＤＲＡＭ（揮発性半導体記憶素子）、２１，２２，２３，２４ ビアホール、２５ ボール状電極、１００，１０２，１０３，１０４ 半導体装置、２００ デバッグ用機器、Ｓ，Ｔ，Ｕ 領域。
1 host, 2 SATA interface (ATA / IF), 3 communication interface, 4 drive control circuit (controller), 5 power supply circuit, 7 temperature sensor, 8 board, 9 connector, 9a slit, 10 NAND memory (NAND type flash memory, Non-volatile semiconductor storage device), 12 resistance element, 12a resistance film, 12b protective film, 12c electrode, 14 SATA signal line (signal line), 15 via hole, 18 ground, 20 DRAM (volatile semiconductor storage element), 21 and 22 , 23, 24 via holes, 25 ball-shaped electrodes, 100, 102, 103, 104 semiconductor devices, 200 debugging equipment, S, T, U areas.

Claims (14)

揮発性半導体メモリと、
底面に複数のボール状電極をそれぞれ有する第１から第ｎ（ｎは２以上の整数）の不揮発性半導体メモリと、
前記揮発性半導体メモリ及び前記第１から第ｎの不揮発性半導体メモリを制御するコントローラと、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とがそれぞれ形成された第１から第ｎの回路素子と、
外部機器と接続するためのコネクタと、
前記揮発性半導体メモリと前記第１から第ｎの不揮発性半導体メモリと前記第１から第ｎの回路素子と前記コントローラと前記コネクタとが搭載され、平面視において長方形状に形成され、短辺に前記コネクタが設けられた多層配線基板と、
を備える半導体記憶装置であって、
前記第１から第ｎの不揮発性半導体メモリは、前記多層配線基板の長手方向に沿って一列に並べて配置され、
平面視において、前記コントローラは、前記コネクタと前記第１から第ｎの不揮発性半導体メモリとの間に配置され、
前記多層配線基板は、
前記揮発性半導体メモリと、前記第１から第ｎの不揮発性半導体メモリと、前記コントローラと、を搭載するための配線パターンが形成された表面層と、
底面に複数のボール状電極がそれぞれ設けられる第（ｎ＋１）から第２ｎの不揮発性半導体メモリを、前記第１から第ｎの不揮発性半導体メモリと前記多層配線基板とに対して対称の位置に搭載するための配線パターンが形成された裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンが形成された複数の内部配線層と、
前記コントローラと前記第１から第ｎの回路素子とをそれぞれ接続する第１から第ｎの信号線と、
前記第１から第ｎの回路素子と前記第１から第ｎの不揮発性半導体メモリとを各々接続するための第（ｎ＋１）から第２ｎの信号線であって、前記内部配線層を通る部分を備える第（ｎ＋１）から第２ｎの信号線と、
前記第（ｎ＋１）から第２ｎの信号線から分岐され前記第（ｎ＋１）から第２ｎの不揮発性半導体メモリをそれぞれ接続するための第（２ｎ＋１）から第３ｎの信号線と、
を備える半導体記憶装置。 Volatile semiconductor memory and
A first to nth (n is an integer of 2 or more) non-volatile semiconductor memory having a plurality of ball-shaped electrodes on the bottom surface, and
The controller for controlling the volatile semiconductor memory and the first to nth non-volatile semiconductor memory, and the controller.
The first to nth circuit elements in which the first electrode, the second electrode, the film provided between the first electrode and the second electrode, and the film covering the film are formed, respectively.
A connector for connecting to an external device,
The volatile semiconductor memory, the first to nth non-volatile semiconductor memory, the first to nth circuit elements, the controller, and the connector are mounted, formed in a rectangular shape in a plan view, and on the short side. A multi-layer wiring board provided with the connector and
It is a semiconductor storage device equipped with
The first to nth non-volatile semiconductor memories are arranged side by side in a row along the longitudinal direction of the multilayer wiring board.
In plan view, the controller is located between the connector and the first to nth non-volatile semiconductor memories.
The multilayer wiring board is
A surface layer on which a wiring pattern for mounting the volatile semiconductor memory, the first to nth non-volatile semiconductor memories, and the controller is formed.
The first (n + 1) to second n non-volatile semiconductor memories provided with a plurality of ball-shaped electrodes on the bottom surface are mounted at positions symmetrical with respect to the first to nth non-volatile semiconductor memories and the multilayer wiring board. The back layer on which the wiring pattern is formed, and
A plurality of internal wiring layers provided between the front surface layer and the back surface layer and formed with a wiring pattern, and a plurality of internal wiring layers.
The first to nth signal lines connecting the controller and the first to nth circuit elements, respectively, and
The first (n + 1) to second n signal lines for connecting the first to nth circuit elements and the first to nth non-volatile semiconductor memories, respectively, and passing through the internal wiring layer. The first (n + 1) to second n signal lines to be provided,
The second (2n + 1) to third n signal lines for connecting the second (n + 1) to the second n non-volatile semiconductor memories branched from the second (n + 1) to the second n signal lines, respectively.
A semiconductor storage device. 前記第（ｎ＋１）から第２ｎの信号線のそれぞれは、前記複数の内部配線層の何れかの配線層である第１の配線層に形成される信号線と、前記複数の内部配線層の何れかの配線層であって前記第１の配線層と異なる第２の配線層に形成される信号線とを含む請求項１に記載の半導体記憶装置。 Each of the first (n + 1) to second n signal lines is either a signal line formed in the first wiring layer which is a wiring layer of any of the plurality of internal wiring layers or the plurality of internal wiring layers. The semiconductor storage device according to claim 1, wherein the wiring layer includes a signal line formed in a second wiring layer different from the first wiring layer. 前記第（ｎ＋１）から第２ｎの信号線のそれぞれは、前記第１の配線層に形成される信号線と前記第２の配線層に形成される信号線とを接続するために前記多層配線基板の表面とほぼ垂直方向に伸びる部分を含む請求項２に記載の半導体記憶装置。 Each of the first (n + 1) to second n signal lines is the multilayer wiring board for connecting the signal line formed in the first wiring layer and the signal line formed in the second wiring layer. The semiconductor storage device according to claim 2, further comprising a portion extending in a direction substantially perpendicular to the surface of the device. 前記多層配線基板は、前記コントローラと前記コネクタとを接続する第（３ｎ＋１）の信号線が設けられた領域と、前記揮発性半導体メモリが設けられた領域とが、平面視において、重複しないように構成される請求項１から請求項３の何れか１項に記載の半導体記憶装置。 In the multilayer wiring board, the region provided with the (3n + 1) th signal line connecting the controller and the connector and the region provided with the volatile semiconductor memory do not overlap in a plan view. The semiconductor storage device according to any one of claims 1 to 3. 前記第（３ｎ＋１）の信号線はＳＡＴＡ信号線である請求項４に記載の半導体記憶装置。 The semiconductor storage device according to claim 4, wherein the third (3n + 1) signal line is a SATA signal line. 前記コネクタは、前記外部機器と接続するための電極を前記多層配線基板の前記裏面層に備え、
前記第（３ｎ＋１）の信号線は、前記多層配線基板の裏面層を通って前記コネクタの電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える請求項４または請求項５に記載の半導体記憶装置。 The connector includes electrodes for connecting to the external device on the back surface layer of the multilayer wiring board.
The third (3n + 1) signal line includes a portion connected to the electrode of the connector through the back surface layer of the multilayer wiring board, and a portion formed in any of the plurality of internal wiring layers. The semiconductor storage device according to claim 4 or 5. 平面視において、前記揮発性半導体メモリは、前記第１から第ｎの不揮発性半導体メモリから見て前記コネクタと同じ側に設けられるように構成される請求項１から請求項６の何れか１項に記載の半導体記憶装置。 One of claims 1 to 6, wherein the volatile semiconductor memory is configured to be provided on the same side as the connector when viewed from the first to nth non-volatile semiconductor memories in a plan view. The semiconductor storage device according to. 温度センサをさらに備える請求項１から請求項７の何れか１項に記載の半導体記憶装置。 The semiconductor storage device according to any one of claims 1 to 7, further comprising a temperature sensor. 前記第１から第ｎの信号線のそれぞれは、前記表面層に形成される第１の部分と、前記裏面層に形成される第２の部分と、前記第１の部分と前記第２の部分とを接続するために前記多層配線基板の表面とほぼ垂直方向に伸びる第３の部分とを含む請求項１から請求項８の何れか１項に記載の半導体記憶装置。 Each of the first to nth signal lines has a first portion formed on the front surface layer, a second portion formed on the back surface layer, the first portion, and the second portion. The semiconductor storage device according to any one of claims 1 to 8, further comprising a third portion extending in a substantially vertical direction with respect to the surface of the multilayer wiring board for connecting to. 前記多層配線基板の層数は８である請求項１から請求項９の何れか１項に記載の半導体記憶装置。 The semiconductor storage device according to any one of claims 1 to 9, wherein the multilayer wiring board has eight layers. 前記第ｋ（ｋは１≦ｋ≦ｎを満たす整数）の不揮発性半導体メモリは、前記第ｋの不揮発性半導体メモリのチップイネーブルに基づいて、前記第（ｎ＋ｋ）の信号線からの信号に対して動作するか否かを判断する請求項１から請求項１０の何れか１項に記載の半導体記憶装置。 The k-th (k is an integer satisfying 1 ≦ k ≦ n) non-volatile semiconductor memory is based on the chip enable of the k-th non-volatile semiconductor memory with respect to the signal from the (n + k) signal line. The semiconductor storage device according to any one of claims 1 to 10, wherein it is determined whether or not the semiconductor storage device operates. 前記多層配線基板に搭載される電源回路を更に備え、前記電源回路は、外部から前記コネクタを介して供給される電源に基づいて内部電圧を生成し、前記生成された内部電圧を前記第１から第ｎの不揮発性半導体メモリへ供給するように構成される請求項１から請求項１１の何れか１項に記載の半導体記憶装置。 Further including a power supply circuit mounted on the multilayer wiring board, the power supply circuit generates an internal voltage based on a power supply supplied from the outside via the connector, and the generated internal voltage is obtained from the first. The semiconductor storage device according to any one of claims 1 to 11, which is configured to supply to the nth non-volatile semiconductor memory. 前記コネクタは、ホストと接続可能であり、前記ホストから入力された電源を前記電源回路に供給する請求項１２に記載の半導体記憶装置。 The semiconductor storage device according to claim 12, wherein the connector is connectable to a host and supplies power input from the host to the power supply circuit. 前記ｎは、４である請求項１から請求項１３の何れか１項に記載の半導体記憶装置。 The semiconductor storage device according to any one of claims 1 to 13, wherein n is 4.
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