JP7019596B2 - 固体撮像素子及び電子機器 - Google Patents

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Description

本開示は、固体撮像素子及び電子機器に関する。
固体撮像素子の一例であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサにおいて、フローティングディフュージョン部（以下、「ＦＤ部」と記述する）のリセット後にリセットパルスを非アクティブ状態に戻す際に、ＦＤ部がフローティング状態になっている。そのため、容量カップリングに応じたフィードスルーが、ＦＤ部の電圧を降下させる。
また、リセットパルスを非アクティブ状態に戻す際に、リセットトランジスタのチャネル内に存在する電子がＦＤ部に注入されるチャージインジェクションも発生し、同様にＦＤ部の電圧（以下、「ＦＤ電圧」と記述する）を降下させる。ＦＤ電圧が下がると、光電変換部からの電子の読出しを悪化させるため、ＦＤ電圧の降下分を考慮した画素設計が必要となっている。
ＦＤ電圧の降下分を考慮した画素設計として、画素内の配線の引き回しを工夫し、配線の電位変化に伴うカップリングを利用することが考えられる。従来、画素内の配線の引き回しを工夫した技術として、ＦＤ配線よりも下層にシールド配線を形成し、当該シールド配線をソースフォロワ増幅器の出力端に導通接続した技術がある（例えば、特許文献１参照）。
特表２０１２－５０２４６９号公報
ところで、一般的なＣＭＯＳイメージセンサでは、ＦＤ部のリセット後に電圧降下の影響を受けるのは、リセットパルスのフィードスルーとリセットトランジスタにおけるチャージインジェクションのみであることと、ＦＤ部に信号電荷が滞留するのは数μ秒であることから、接合リークなど電界性の暗電流の影響を受けにくい。
一方で、電荷蓄積部を空乏化できない場合、例えば光電変換部に有機光電変換膜を用いてそれに付随する電極の片方をＦＤ部に接続する場合は 、ＦＤ部に信号電荷を蓄積する必要があるため、信号電荷を蓄積すると同時にＦＤ部の暗電流も蓄積することになる。また、有機膜を用いる構成においては、蓄積前後の信号のＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理の時間間隔が信号の蓄積時間と等しくなるため、蓄積前のレベルを読み出した後に選択パルスを非アクティブ状態にして長時間の蓄積フェーズに入る。
ところで、ＦＤ部に信号電荷を蓄積する場合に暗電流を低減させるために、ＦＤ部をＧＮＤでリセットすることができる。これにより、暗時におけるＦＤ部の電圧と半導体基板との電圧差がなくなり、電界が弱くなることで暗電流を低減することができる。しかし、上述のリセットパルスによるフィードスルー及びリセットトランジスタにおけるチャネルチャージインジェクションに加えて、選択パルスによるフィードスルーはいずれもＦＤ電圧を降下させるため、ＦＤ部と半導体基板との電圧差を生じさせ、その電界によりＦＤ部の暗電流は増加する。これらフィードスルー及びチャネルチャージインジェクションの影響を回避するには、フィードスルー量を見越してリセット電圧を調整することが考えられるが、バイアス電圧や電源数が増えるなどのコスト増や消費電力増の影響がある。
先述した特許文献１に記載の従来技術によれば、ソースフォロワ増幅器の出力でバイアスされているシールド配線により、ＦＤ配線を遮蔽することにより、電圧電荷変換比を上昇できる。しかしながら、特許文献１に記載の従来技術では、リセットパルスによるフィードスルー、リセットトランジスタにおけるチャネルチャージインジェクション、及び、選択パルスによるフィードスルーの影響を回避することについては考慮されていない。
本開示は、リセットパルスによるフィードスルー、リセットトランジスタにおけるチャネルチャージインジェクション、及び、選択パルスによるフィードスルーの影響を回避することができる固体撮像素子及び電子機器を提供することを目的とする。
上記の目的を達成するための本開示の固体撮像素子は、
画素内に、光電変換部で光電変換された電荷を蓄積する電荷蓄積部、前記電荷蓄積部に対して選択的にリセット電圧を与えるリセットトランジスタ、前記電荷蓄積部にゲート電極が電気的に接続された増幅トランジスタ、及び、前記増幅トランジスタに対して直列に接続された選択トランジスタが配置されて成り、
前記電荷蓄積部と前記増幅トランジスタのゲート電極との間を電気的に接続する第１の配線、
前記増幅トランジスタ及び前記選択トランジスタの共通接続ノードに電気的に接続され、前記第１の配線に並行に形成された配線を含む第２の配線、及び、
前記増幅トランジスタと前記選択トランジスタとの間を電気的に接続する第３の配線、
を備える。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
上記の構成の固体撮像素子あるいは当該固体撮像素子を有する電子機器において、第２の配線が第１の配線に並行に形成されていることで、第１の配線と第２の配線との間の寄生容量を介しての容量カップリングを増やすことができる。そして、第２の配線が増幅トランジスタ及び選択トランジスタの共通接続ノードに接続されていることで、第１の配線と第２の配線との間の容量カップリングによってＦＤ電圧を昇圧し、電荷蓄積部の電圧を適正値に調整することができる。また、増幅トランジスタと選択トランジスタとの間を、拡散層を共有することによって接続するのではなく、第３の配線で接続していることで、選択トランジスタのレイアウトの自由度が上がる。そして、選択トランジスタを電荷蓄積部から離れた位置に配置することで、拡散層を共有する場合に比べて、選択パルスによるフィードスルーの影響による電荷蓄積部の電圧降下を抑えることができる。
本開示によれば、リセットパルスによるフィードスルー、リセットトランジスタにおけるチャネルチャージインジェクション、及び、選択パルスによるフィードスルーの影響を回避できるため、電荷蓄積部の電圧を適正値に調整できる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の技術が適用される固体撮像素子の基本的な構成を示すシステム構成図である。 図２Ａ及び図２Ｂは、光電変換部に有機光電変換膜を用いる画素の回路構成例を示す回路図である。 図３は、一般的なＣＭＯＳイメージセンサの画素駆動のタイミング関係を示すタイミング波形図である。 図４は、光電変換部に有機光電変換膜を用いてＦＤ部に電荷を蓄積する場合の画素駆動のタイミング関係を示すタイミング波形図である。 図５Ａ及び図５Ｂは、フローティングディフュージョン部の電圧を降下させる要因及び昇圧させる作用について説明する図である。 図６Ａは、実施例１に係る配線構造の概略を示す平面パターン図であり、図６Ｂは、図６ＡのＡ－Ａ線に沿った矢視断面図である。 図７Ａは、実施例２に係る配線構造の概略を示す平面パターン図であり、図７Ｂは、図７ＡのＢ－Ｂ線に沿った矢視断面図である。 図８Ａは、実施例３に係る配線構造の概略を示す平面パターン図であり、図８Ｂは、図８ＡのＣ－Ｃ線に沿った矢視断面図である。 図９は、縦方向分光型の画素構造の一例を示す断面図である。 図１０は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像素子、信号処理回路、及び、電子機器、全般に関する説明
２．本開示の技術が適用される固体撮像素子
２－１．基本的なシステム構成
２－２．画素回路（光電変換部に有機光電変換膜を用いる例）
２－３．フローティングディフュージョン部の電圧降下について
３．本開示の実施形態
３－１．実施例１（第１の配線と第２の配線とを異なる層に重ねて配置した例）
３－２．実施例２（第１の配線と第２の配線とを同じ層に並行して配置した例）
３－３．実施例３（第１の配線と第２の配線とを異なる層に並行して配置した例）
３－４．実施例４（第１の配線、第２の配線及び第３の配線の配線材料の例）
４．縦方向分光型の画素構造
５．本開示の電子機器（撮像装置の例）
６．本開示がとることができる構成
＜本開示の固体撮像素子及び電子機器、全般に関する説明＞
本開示の固体撮像素子及び電子機器にあっては、電荷蓄積部が正孔を蓄積するとき、リセット電圧がＧＮＤレベルである、あるいは又、電荷蓄積部が電子を蓄積するとき、リセット電圧が電源電圧又は電源電圧よりも電圧値が高い昇圧電圧である構成とすることができる。
上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、第１の配線及び第２の配線について、異なる配線層に並行して形成されている、あるいは又、同じ配線層に並行して形成されている構成とすることができる。また、第１の配線、第２の配線及び第３の配線のいずれか１つの配線が、他の配線と異なる配線材料から成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、画素が形成される半導体基板内において、少なくとも２つの光電変換領域が光入射方向に積層されている、所謂、縦方向分光型の画素構造とすることができる。また、当該画素構造について、裏面照射型の画素構造を有する構成とすることができる。
＜本開示の技術が適用される固体撮像素子＞
本開示の技術が適用される固体撮像素子について、図１を用いて説明する。図１は、本開示の技術が適用される固体撮像素子の基本的な構成を示すシステム構成図である。ここでは、本適用例に係る固体撮像素子として、Ｘ－Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳイメージセンサを例に挙げて説明することとする。
［基本的なシステム構成］
本適用例に係る固体撮像素子１０は、図示せぬ半導体基板（半導体チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５から構成されている。
固体撮像素子１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、固体撮像素子１０と同じ基板上に搭載しても構わないし、固体撮像素子１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、固体撮像素子１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。
画素アレイ部１１は、光電変換を行うことで、受光した入射光の光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を含む画素（単位画素）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。
画素アレイ部１１において、行列状の画素配列に対して、画素行毎に画素駆動線１６（１６1～１６m）が行方向に沿って配線され、画素列毎に垂直信号線１７（１７1～１７n）が列方向に沿って配線されている。画素駆動線１６は、画素２０を駆動する際に、垂直駆動部１２から出力される駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素２０を駆動する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、画素２０から信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２０における光電荷の露光期間となる。
垂直駆動部１２によって選択走査された画素行の各画素２０から出力される信号は、画素列毎に垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列毎に、選択行の各画素２０から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素２０内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路毎に信号処理された画素信号が順番に出力される。
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。信号処理部１８は、本開示の信号処理回路の一例であり、その詳細については後述する。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
尚、上記のシステム構成は、一例であって、これに限られるものではない。例えば、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成であってもよい。あるいは又、画素アレイ部１１の列毎あるいは複数の列毎にＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成であってもよい。
本開示の技術が適用される固体撮像素子１０は、その構造として、カラム処理部１３、信号処理部１８、データ格納部１９等の構成要素を画素アレイ部１１と共に、同一の半導体基板上に搭載する、所謂、平置構造を採ることができる。あるいは又、カラム処理部１３、信号処理部１８、データ格納部１９等の構成要素を、画素アレイ部１１が搭載された半導体基板と異なる、他の１つ以上の半導体基板に分散して搭載し、これらの半導体基板を積層した、所謂、積層構造を採ることができる。
また、画素構造として、裏面照射型の画素構造を採ることができるし、表面照射型の画素構造を採ることができる。ここで、「裏面照射型の画素構造」とは、半導体基板の配線層が形成される側の面を基板表面とするとき、その反対側の面、即ち基板裏面側（半導体基板の裏側）から入射光を取り込む（光が照射される）画素構造を言う。逆に、「表面照射型の画素構造」とは、基板表面側から入射光を取り込む（光が照射される）画素構造を言う。
［画素回路］
ここでは、画素２０として、光電変換部に有機光電変換膜を用いる画素回路を例に挙げて説明する。図２Ａ及び図２Ｂは、光電変換部に有機光電変換膜を用いる画素２０の回路構成例を示す回路図である。本構成例に係る画素２０は、光電変換部２１に加えて、例えば、リセットトランジスタ２２、増幅トランジスタ２３、及び、選択トランジスタ２４を有する構成となっている。
ここでは、リセットトランジスタ２２、増幅トランジスタ２３、及び、選択トランジスタ２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。但し、ここで例示したリセットトランジスタ２２、増幅トランジスタ２３、及び、選択トランジスタ２４の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
光電変換部２１は、有機光電変換膜２１１を有している。有機光電変換膜２１１は、上部電極２１２と下部電極２１３とによって挟まれた状態で設けられている。この光電変換部２１において、少なくとも下部電極２１３は画素毎に分割されている。下部電極２１３は、ＦＤ部（フローティングディフュージョン部）２５に電気的に接続されている。ＦＤ部２５は、電荷を蓄積し、この蓄積した電荷を電圧に変換する電荷蓄積部／電荷電圧変換部である。上部電極２１２には、バイアス電源２６によってバイアス電圧が印加されている。
リセットトランジスタ２２は、一方のソース／ドレイン電極が例えばＧＮＤ（グランド／接地）に接続され、他方のソース／ドレイン電極がＦＤ部２５に接続されている。リセットトランジスタ２２のゲート電極には、高レベルがアクティブ状態となるリセットパルスＲＳＴが図１に示す垂直駆動部１２から与えられる。リセットトランジスタ２２は、リセットパルスＲＳＴに応答して導通状態となり、ＦＤ部２５の電荷をＧＮＤに捨てることによって当該ＦＤ部２５をリセットする。
増幅トランジスタ２３は、ゲート電極がＦＤ部２５に接続され、一方のソース／ドレイン電極が画素電源ＶAMP（例えば、電源電圧ＶDDの電源線）に接続されている。この増幅トランジスタ２３は、光電変換部２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２３は、他方のソース／ドレイン電極が選択トランジスタ２４を介して垂直信号線１７に接続されることで、当該垂直信号線１７の一端に接続される電流源（図示せず）とソースフォロワを構成する。
選択トランジスタ２４は、画素電源ＶAMPと垂直信号線１７との間において、増幅トランジスタ２３に対して直列に接続されている。具体的には、選択トランジスタ２４は、例えば、一方のソース／ドレイン電極が増幅トランジスタ２３の他方のソース／ドレイン電極に接続され、他方のソース／ドレイン電極が垂直信号線１７に接続されている。選択トランジスタ２４のゲート電極には、高レベルがアクティブ状態となる選択パルスＳＥＬが垂直駆動部１２から与えられる。選択トランジスタ２４は、選択パルスＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２３から出力される信号を垂直信号線１７に中継する。
上記の構成の画素２０において、光電変換部２１の有機光電変換膜２１１で光電変換された電荷はＦＤ部２５に蓄積される。ここで、バイアス電源２６から上部電極２１２に印加されるバイアス電圧の極性によって、ＦＤ部２５に蓄積される電荷が電子となる場合もあれば正孔となる場合もある。
具体的には、図２Ａに示すように、バイアス電源２６によって上部電極２１２に与えられるバイアス電圧の極性が正極性の場合には、有機光電変換膜２１１で発生した電荷のうち、正孔が下部電極２１３に移動し、ＦＤ部２５に蓄積され、電子が上部電極２１２に移動する。この場合、正孔が蓄積されたＦＤ部２５をリセットするには、図２Ａに示すように、リセットトランジスタ２２によってＦＤ部２５をリセットする際のリセット電圧ＶrstをＧＮＤレベルに設定することになる。
逆に、図２Ｂに示すように、バイアス電源２６によって上部電極２１２に与えられるバイアス電圧の極性が負極性の場合には、有機光電変換膜２１１で発生した電荷のうち、電子が下部電極２１３に移動し、ＦＤ部２５に蓄積され、正孔が上部電極２１２に移動する。この場合、電子が蓄積されたＦＤ部２５をリセットするには、図２Ｂに示すように、リセットトランジスタ２２によってＦＤ部２５をリセットする際のリセット電圧Ｖrstを電源電圧ＶDD（又は、電源電圧ＶDDよりも電圧値が高い昇圧電圧）に設定することになる。
［ＦＤ部の電圧降下について］
ここで、ＦＤ部２５の電圧（ＦＤ電圧）の降下について説明する。まず、光電変換部としてフォトダイオードを用いる一般的なＣＭＯＳイメージセンサの場合について、図３を参照して説明する。図３は、一般的なＣＭＯＳイメージセンサの画素駆動のタイミング関係を示すタイミング波形図である。
図３のタイミング波形図において、ＲＥＡＤは、フォトダイオードから電荷を読み出す読出しトランジスタ（転送トランジスタ）を駆動する読出しパルスである。そして、時刻ｔ11でＦＤ部２５のリセット後の信号の読出しが行われ、時刻ｔ12でフォトダイオードからＦＤ部２５に電荷を読み出した後の信号の読出しが行われる。
一般的なＣＭＯＳイメージセンサにおいて、ＦＤ部２５のリセット後にリセットパルスＲＳＴが非アクティブ状態（本例では、低レベル状態）に遷移する際に、ＦＤ部２５がフローティング状態になっているため、容量カップリングに応じたフィードスルーが、ＦＤ部２５の電圧を降下させる。
また、リセットパルスＲＳＴを非アクティブ状態に戻す際に、リセットトランジスタ２２のチャネル内に存在する電子がＦＤ部２５に注入されるチャージインジェクションも発生し、同様にＦＤ電圧を降下させる。図３のタイミング波形図において、（Ａ）が、リセットパルスＲＳＴのフィードスルー及びリセットトランジスタ２２におけるチャージインジェクションの影響でＦＤ電圧が降下する様子を示している。ＦＤ電圧が下がると、フォトダイオードからの電子の読出しを悪化させる。
上述したように、一般的なＣＭＯＳイメージセンサでは、ＦＤ部２５のリセット後に電圧降下の影響を受けるのは、リセットパルスＲＳＴのフィードスルー及びリセットトランジスタ２２におけるチャージインジェクションのみである。また、一般的なＣＭＯＳイメージセンサでは、ＦＤ部２５に信号電荷が滞留するのは数μ秒であることから、接合リークなど電界性の暗電流の影響を受けにくく、暗電流の視点からはフィードスルー及びチャージインジェクション後のＦＤ電圧をある特定の電圧に合わせ込む要求は低い。
次に、電荷蓄積部を空乏化できない場合、例えば光電変換部２１に有機光電変換膜２１１を用いてＦＤ部２５に電荷を蓄積する図２Ａ及び図２Ｂに示す画素構成の場合のＦＤ部２５の電圧降下について、図４を参照して説明する。図４は、光電変換部２１に有機光電変換膜２１１を用いてＦＤ部２５に電荷を蓄積する場合の画素駆動のタイミング関係を示すタイミング波形図である。
光電変換部２１に有機光電変換膜２１１を用いてＦＤ部２５に信号電荷を蓄積する構成では、信号電荷を蓄積すると同時にＦＤ部２５の暗電流も蓄積することになるために、特にＦＤ部２５の電界を弱める必要がある。ＦＤ部２５の電界を弱める手法の一つとして、図２Ａに示すように、ＦＤ部をＧＮＤ（グランド／接地）レベルでリセットして蓄積電荷を正孔とすることが挙げられる。これにより、特に暗時におけるＦＤ部２５の電界を弱めることができる。
しかしながら、上述したリセットパルスＲＳＴのフィードスルー及びリセットトランジスタ２２におけるチャージインジェクションにより、ＦＤ電圧がＧＮＤレベルから降下することによって電界が生じるために、ＦＤ部２５の暗電流を増加させる。また、有機光電変換膜２１１を用いてＦＤ部２５に信号電荷を蓄積する構成においては、図４のタイミング波形図に示すように、電荷蓄積前後の信号のＣＤＳ処理の時間間隔（ｔ22－ｔ21の間隔）が信号の蓄積時間と等しくなる。
ここで、時刻ｔ21は、ＦＤ部２５のリセット後の信号（リセットレベル）の読出しを行うタイミングであり、時刻ｔ22は、ＦＤ部２５に蓄積された電荷を読み出した後の信号（信号レベル）の読出しを行うタイミングである。また、ＣＤＳ処理は、画素２０から出力されるリセットレベルと信号レベルとを取り込み、これらのレベルの差を取ることによって画素２０のリセットノイズを除去する処理（ノイズ除去処理）である。
このように、有機光電変換膜２１１を用いてＦＤ部２５に信号電荷を蓄積する構成の場合、ＣＤＳ処理の時間間隔が信号の蓄積時間と等しくなるため、図４のタイミング波形図に示すように、蓄積前のリセットレベルを読み出した後に選択パルスＳＥＬを非アクティブ状態（本例では、低レベル状態）にして長時間の蓄積フェーズ（蓄積期間）に入る。
これにより、有機光電変換膜２１１を用いてＦＤ部２５に信号電荷を蓄積する構成の場合、上述のリセットパルスＲＳＴによるフィードスルー及びリセットトランジスタ２２におけるチャネルチャージインジェクションに加えて、選択パルスＳＥＬによるフィードスルーが影響することになる。これらはいずれもＦＤ電圧を降下させるため、ＦＤ部２５の暗電流の影響はより一層深刻となる。
図４のタイミング波形図において、（Ａ）が、リセットパルスＲＳＴのフィードスルー及びリセットトランジスタ２２におけるチャージインジェクションの影響でＦＤ電圧が降下することを示している。また、（Ｂ）が、選択パルスＳＥＬによるフィードスルーの影響でＦＤ電圧が更に降下することを示している。これらの影響を回避するには、フィードスルー量を見越してリセット電圧Ｖrstの電圧値を調整することが考えられるが、バイアス電圧や電源数が増えるなどのコスト増や消費電力増の影響がある。
＜本開示の実施形態＞
そこで、本開示の実施形態では、選択パルスＳＥＬが非アクティブ状態になった後の時点で、ＦＤ電圧が降下していることが問題であったのに対して、ＦＤ電圧を昇圧させる効果を積極的に利用するようにする。具体的には、電荷蓄積部であるＦＤ部２５と増幅トランジスタ２３のゲート電極との間を電気的に接続する第１の配線の近傍に、当該第１の配線に沿って第２の配線を形成する。そして、第２の配線を増幅トランジスタ２３及び選択トランジスタ２４の共通接続ノード（増幅トランジスタ２３のソースと選択トランジスタ２４のドレインとの間の接続部）に電気的に接続する。
また、増幅トランジスタ２３と選択トランジスタ２４との間を第３の配線で電気的に接続する。より具体的には、増幅トランジスタ２３のソース領域（拡散層）と選択トランジスタ２４のドレイン領域（拡散層）とを分離し、増幅トランジスタ２３のソース領域と選択トランジスタ２４のドレイン領域との間を第３の配線によって電気的に接続する。第１の配線、第２の配線、及び、第３の配線はいずれも金属配線から成る。
図５Ａに示す画素回路（図２Ａの画素回路と同じ）において、（１）～（３）は、ＦＤ電圧を降下させる要因を示している。すなわち、（１）はリセットパルスＲＳＴによるフィードスルーを示し、（２）はリセットトランジスタ２２におけるチャネルチャージインジェクションを示し、（３）は選択パルスＳＥＬによるフィードスルーを示している。Ｎは、増幅トランジスタ２３及び選択トランジスタ２４の共通接続ノードである。以下、単に「ノードＮ」と記述する場合がある。
そして、図５Ｂのタイミング波形図に示すように、ＦＤ部２５のリセット後にリセットパルスＲＳＴが非アクティブ状態に遷移する際に、リセットパルスＲＳＴによるフィードスルー（１）及びリセットトランジスタ２２におけるチャネルチャージインジェクション（２）の影響によってＦＤ電圧が降下する。また、リセットレベルを読み出した後、選択パルスＳＥＬが非アクティブ状態に遷移して蓄積フェーズ（蓄積期間）に入る際に、選択パルスＳＥＬによるフィードスルー（３）の影響によってＦＤ電圧が更に降下する。
これに対して、本開示の実施形態では、ＦＤ部２５と増幅トランジスタ２３のゲート電極とを接続する第１の配線（ＦＤ配線）の近傍に、ノードＮに接続された第２の配線を、第１の配線に沿って形成するようにしている。これにより、第１の配線と第２の配線との間の寄生容量を介しての容量カップリングを増やすことができるため、当該容量カップリングによって、要因（１）～（３）によって降下したＦＤ電圧を昇圧し、ＦＤ電圧を適正値に調整することができる。
より具体的には、図５Ａに示す画素回路において、選択パルスＳＥＬの非アクティブ状態への遷移後の上記の容量カップリングによる昇圧効果（４）、及び、当該非アクティブ状態への遷移後の増幅トランジスタ２３のチャネルによる昇圧効果（５）により、ＦＤ電圧を昇圧し、適正値に調整することができる。そして、ＦＤ電圧を適正値に調整できることで、光電変換部２１からの電荷の読出しを良好に行うことができるため、撮像画像の高画質化を図ることができる。
また、増幅トランジスタ２３と選択トランジスタ２４との間を、拡散層を共有することによって接続するのではなく、第３の配線で接続するようにしたことにより、選択トランジスタ２４の配置の自由度が上がり、選択トランジスタ２４をＦＤ部２５から離れた位置に配置することができる。これにより、拡散層を共有することによって接続する場合に比べて、選択パルスＳＥＬによるフィードスルー（３）の影響によるＦＤ電圧の降下を抑えることができる。
ここで、昇圧効果（４），（５）によるＦＤ電圧の昇圧について、より具体的に説明する。選択パルスＳＥＬのアクティブ状態（本例では、高レベル状態）の期間中は、増幅トランジスタ２３の他方のソース／ドレイン電極（本例では、ソース電極）から選択トランジスタ２４を経て垂直信号線１７に至る経路は、ＦＤ電圧を入力とするソースフォロワの出力としてバイアスされている。従って、増幅トランジスタ２３及び選択トランジスタ２４の共通接続ノード、即ちノードＮの電圧は電源電圧ＶDDよりも低い電圧である。
その後、選択パルスＳＥＬがアクティブ状態から非アクティブ状態に遷移すると、増幅トランジスタ２３のチャネル内の電子、及び、ノードＮの電子が電源電圧ＶDD側へ抜けていくため、ノードＮの電圧は上昇する。このうち、増幅トランジスタ２３のチャネル内の電子が電源電圧ＶDD側へ抜ける効果（４）については、増幅トランジスタ２３のゲート酸化膜の容量カップリングにより、ＦＤ電圧を昇圧させることができる。
また、増幅トランジスタ２３と選択トランジスタ２４との間を、第３の配線である金属配線で接続する、又は、金属配線を引き出すことにより、ＦＤ部２５との容量カップリングを強めることができるため設計自由度が高い。また、通常、ＦＤ部２５の容量を増やすことで、ＦＤ部２５での電荷電圧変換効率が低下するが、ノードＮは、ソースフォロワの出力ノードであり、そのミラー効果により容量は（１－α）倍にしかならない。ここで、αは、ソースフォロワのゲインである。更に、他ノードとカップリングしていた分をノードＮとカップリングさせることにより、トータルの容量を減少させるシールドの効果を得ることができるため、ＦＤ部２５での電荷電圧変換効率の向上を図ることもできる。
以上の効果は、ＦＤ部２５に電荷（正孔）を蓄積し、ＦＤ部２５をＧＮＤレベルでリセットを行う、図２Ａに示す固体撮像素子１０に対して特に有効である。それに加えて、一般的なＣＭＯＳイメージセンサのように、ＦＤ部２５で電荷の蓄積を行わず、選択パルスＳＥＬの非アクティブ状態への遷移時の昇圧効果が得られない場合においても、ＦＤ部２５での電荷電圧変換効率の改善の効果を期待できるため、固体撮像素子全般に対して有効な手段であると言える。
以下に、第１の配線、第２の配線、及び、第３の配線の配線構造の具体的な実施例について説明する。
［実施例１］
実施例１は、第１の配線と第２の配線とを異なる層に重ねて配置した例である。実施例１に係る配線構造の平面パターン図を図６Ａに示し、図６ＡのＡ－Ａ線に沿った矢視断面図を図６Ｂに示す。ここでは、ＦＤ部２５のリセット電圧ＶrstをＧＮＤレベルとする図２Ａに示す画素回路の場合を例示するが、リセット電圧Ｖrstを電源電圧ＶDDとする図２Ｂに示す画素回路の場合も、基本的に同様の配線構造となる。以下の実施例においても同様である。
リセットトランジスタ２２において、一方の拡散層（ソース／ドレイン領域）２２-1は、ＦＤ部２５となり、他方の拡散層（ソース／ドレイン領域）２２-2には、コンタクト部４１を介してＧＮＤレベルが与えられる。図２Ｂに示す画素回路の場合には、電源電圧ＶDDが他方の拡散層２２-2に与えられる。そして、ＦＤ部２５である一方の拡散層２２-1には、コンタクト部４２を介して第１の配線３１の一端が電気的に接続されている。
第１の配線３１は、例えば１層目の配線層に形成されており、その他端がコンタクト部４３を介して増幅トランジスタ２３のゲート電極２３Gに電気的に接続されている。増幅トランジスタ２３のゲート電極２３Gは、半導体基板５１上にゲート酸化膜５２を介して形成されている。
増幅トランジスタ２３において、一方の拡散層（ソース／ドレイン領域）２３-1には、コンタクト部４４を介して電源電圧ＶDDが与えられる。また、他方の拡散層（ソース／ドレイン領域）２３-2には、コンタクト部４５を介して第２の配線３２の一端が電気的に接続されている。第２の配線３２は、その他端部側が第１の配線３１に沿って延在するように、例えば２層目の配線層に平面視でＬ字状に形成されている。また、増幅トランジスタ２３の他方の拡散層２３-2には、コンタクト部４５を介して第３の配線３３の一端が電気的に接続されている。
第３の配線３３は、例えば１層目の配線層に形成されており、その他端がコンタクト部４６を介して選択トランジスタ２４の一方の拡散層（ソース／ドレイン領域）２４-1に電気的に接続されている。すなわち、増幅トランジスタ２３と選択トランジスタ２４とは、拡散層２３-2及び拡散層２４-1を共通にするのではなく、第３の配線３３によって電気的に接続されている。選択トランジスタ２４の他方の拡散層（ソース／ドレイン領域）２４-2は、コンタクト部４７を介して垂直信号線１７に電気的に接続されている。
図６Ａに示す画素構造では、配線の違いを明確にするために、１層目の配線である第１の配線３１及び第３の配線３３については一点鎖線で図示し、２層目の配線である第２の配線３２及び信号線１７については実線で図示している。
上述したように、実施例１に係る配線構造では、異なる配線層間において、増幅トランジスタ２３の他方の拡散層２３-2に接続された第２の配線３２が、ＦＤ部２５と増幅トランジスタ２３のゲート電極２３Gとを接続する第１の配線３１に沿って重ねて形成された配線構造となっている。これにより、第１の配線３１と第２の配線３２との間の寄生容量を介しての容量カップリングを増やすことができるため、当該容量カップリングによってＦＤ電圧を昇圧することができる。
また、増幅トランジスタ２３と選択トランジスタ２４との間を、拡散層（拡散層２３-2及び拡散層２４-1）を共有することによって接続するのではなく、第３の配線３３で接続する配線構造となっている。これにより、選択トランジスタ２４のレイアウトの自由度が上がり、選択トランジスタ２４をＦＤ部２５から離れた位置に配置することができるため、選択パルスＳＥＬによるフィードスルーの影響によるＦＤ部２５の電圧降下を抑えることができる。
［実施例２］
実施例２は、第１の配線と第２の配線とを同じ層に並行して配置した例である。実施例２に係る配線構造の平面パターン図を図７Ａに示し、図７ＡのＢ－Ｂ線に沿った矢視断面図を図７Ｂに示す。
実施例２に係る配線構造では、第２の配線３２及び第３の配線３３が共に、第１の配線３１と同じ１層目の配線層に形成されている。具体的には、第１の配線３１は、１層目の配線層に形成されており、その一端がコンタクト部４２を介してＦＤ部２５に電気的に接続され、その他端がコンタクト部４３を介して増幅トランジスタ２３のゲート電極２３Gに電気的に接続されている。
第２の配線３２は、１層目の配線層に第１の配線３１と並行して形成され、その一端がコンタクト部４５を介して増幅トランジスタ２３の他方の拡散層２３-2に電気的に接続されている。また、第３の配線３３は、１層目の配線層に形成され、その他端がコンタクト部４６を介して選択トランジスタ２４の一方の拡散層２４-1に電気的に接続されている。
図７Ａに示す画素構造では、配線の違いを明確にするために、１層目の配線である第１の配線３１、第２の配線３２、及び、第３の配線３３については一点鎖線で図示し、２層目の配線である信号線１７については実線で図示している。
上述したように、実施例２に係る配線構造では、同じ配線層において、増幅トランジスタ２３の他方の拡散層２３-2に接続された第２の配線３２が、ＦＤ部２５と増幅トランジスタ２３のゲート電極２３Gとを接続する第１の配線３１に沿って並行して形成された配線構造となっている。この配線構造の場合、第１の配線３１と第２の配線３２とが側面で対向することになるため、上面／下面で対向する実施例１に係る配線構造に比べて第１の配線３１と第２の配線３２との間の寄生容量が若干小さくなるものの、当該寄生容量を介しての容量カップリングによってＦＤ電圧を昇圧することができる。
［実施例３］
実施例３は、実施例１の変形例であり、第１の配線と第２の配線とを異なる層に並行して配置した例である。実施例３に係る配線構造の平面パターン図を図８Ａに示し、図８ＡのＣ－Ｃ線に沿った矢視断面図を図８Ｂに示す。
実施例１に係る配線構造では、第１の配線３１と第２の配線３２とが、異なる配線層に上下に重ねて形成された配線構造となっている。これに対して、実施例３に係る配線構造では、第１の配線３１と第２の配線３２とが、異なる配線層に並行して形成された配線構造、換言すれば、斜め方向において隣接して並行する位置関係に形成された配線構造となっている。
具体的には、第１の配線３１は、１層目の配線層に形成されており、その一端がコンタクト部４２を介してＦＤ部２５電気的に接続され、その他端がコンタクト部４３を介して増幅トランジスタ２３のゲート電極２３Gに電気的に接続されている。第２の配線３２は、２層目の配線層に第１の配線３１と並行して形成され、その一端がコンタクト部４５を介して増幅トランジスタ２３の他方の拡散層２３-2に電気的に接続されている。また、第３の配線３３は、１層目の配線層に形成され、その他端がコンタクト部４６を介して選択トランジスタ２４の一方の拡散層２４-1に電気的に接続されている。
上述したように、実施例３に係る配線構造では、第１の配線３１と第２の配線３２とが、互いに異なる配線層において、斜め方向で隣接し、かつ、第１の配線３１に沿って並行して形成された配線構造となっている。この配線構造の場合、第１の配線３１と第２の配線３２とが斜め方向において互いに隣接しているために、上面／下面で対向する実施例１に係る配線構造に比べて第１の配線３１と第２の配線３２との間の寄生容量が若干小さくなるものの、当該寄生容量を介しての容量カップリングによってＦＤ電圧を昇圧することができる。
尚、上記の実施例１乃至実施例３に係る配線構造において、第１の配線３１、第２の配線３２及び第３の配線３３として、銅（Ｃｕ）やアルミニウム（Ａｌ）などから成る金属配線を用いることができる。
［実施例４］
実施例４は、第１の配線３１、第２の配線３２及び第３の配線３３の配線材料の例である。実施例１乃至実施例３では、第１の配線３１、第２の配線３２及び第３の配線３３として同じ配線材料を用いるとしたが、異なる配線材料を用いることもできる。例えば、実施例１の配線構造において、第１の配線３１の配線材料として例えばタングステン（Ｗ）を用い、第２の配線３２及び第３の配線３３の配線材料として銅やアルミニウムなどを用いることができる。逆に、第１の配線３１の銅やアルミニウムなどを用い、第２の配線３２及び第３の配線３３の配線材料として例えばタングステンを用いることができる。また、第２の配線３２及び第３の配線３３の配線材料が同じである必要はなく、異なる配線材料を用いることができる。
＜縦方向分光型の画素構造＞
半導体基板の外部に、所定の波長域の光について光電変換を行う光電変換膜を設ける一方、半導体基板の内部に、光電変換膜を透過した所定の波長域以外の波長域の光について光電変換を行う少なくとも２つの光電変換領域を設けた、所謂、縦方向分光型の画素構造を有する固体撮像素子がある。
この縦方向分光型の画素構造によれば、１画素の領域内に２色以上の感度を持つ光電変換部（光電変換膜や光電変換領域）を配置することができるため、２色以上の感度を持つ光電変換部を平面的に配置する場合に比べて、光の利用効率の向上を図ることができる利点がある。本開示の技術は、この縦方向分光型の画素構造を有する固体撮像素子にも適用することができる。
縦方向分光型の画素構造について図９を用いて説明する。図９は、縦方向分光型の画素構造について図示している。
図９において、半導体基板６１の第１導電型（例えば、Ｐ型）の半導体領域６２内に、第２導電型（例えば、Ｎ型）の半導体領域６３及び半導体領域６４を、基板深さ方向に積層して形成する。これにより、ＰＮ接合によるフォトダイオードＰＤ1及びフォトダイオードＰＤ2が、基板深さ方向に積層された状態で形成されている。半導体領域６３を電荷蓄積領域とするフォトダイオードＰＤ1は、例えば青色の光を受光して光電変換する無機光電変換部である。半導体領域６４を電荷蓄積領域とするフォトダイオードＰＤ2は、例えば赤色の光を受光して光電変換する無機光電変換部である。
半導体基板６１の表面側（図中、下側）には、フォトダイオードＰＤ1及びフォトダイオードＰＤ2で光電変換され、蓄積された電荷の読出し等を行う複数の画素トランジスタと、複数の配線層と層間絶縁膜とからなる多層配線層６５が形成されている。尚、図９では、多層配線層６５の詳細な図示は省略されている。
半導体基板６１には、後述する有機光電変換膜６６（図２の有機光電変換膜２１１に相当）で光電変換された電荷を多層配線層６５側に取り出すための導電性プラグ６７が、半導体基板６１内の半導体領域６２を貫通して形成されている。導電性プラグ６７の外周には、半導体領域６２との短絡を抑制するために、ＳｉＯ2もしくはＳｉＮから成る絶縁膜６８が形成されている。
導電性プラグ６７は、多層配線層６５内に形成された金属配線６９により、半導体基板６１内に第２導電型（例えば、Ｎ型）の半導体領域で形成されたフローティングディフュージョン部７０と電気的に接続されている。フローティングディフュージョン部７０は、有機光電変換膜６６で光電変換された電荷を一時的に保持し、当該電荷を電圧に変換する電荷電圧変換部である。

半導体基板６１の裏面側（図中、上側／多層配線層６５が形成された側と反対側）の界面には、例えば、ハフニウム酸化（ＨｆＯ2）膜とシリコン酸化膜の２層又は３層の膜からなる透明絶縁膜７１が形成されている。
透明絶縁膜７１の上側には、有機光電変換膜６６が、その下側の下部電極７２（図２の下部電極２１３に相当）と、上側の上部電極７３（図２の上部電極２１２に相当）とによって挟まれた形で配置されている。有機光電変換膜６６、下部電極７２、及び、上部電極７３は、有機光電変換部を構成している。有機光電変換膜６６は、例えば緑色の波長光を光電変換する膜として、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料で形成される。下部電極７２及び上部電極７３は、例えば、酸化インジウム錫（ＩＴＯ）膜、酸化インジウム亜鉛膜等で形成される。
尚、有機光電変換膜６６を、赤色の波長光を光電変換する膜とする場合には、例えば、フタロシアニン系色素を含む有機光電変換材料を用いることができる。また、有機光電変換膜６６を、青色の波長光を光電変換する膜とする場合には、クマリン系色素、トリス－８－ヒドリキシキノリンＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料を用いることができる。
上部電極７３は、全画素共通に全面に亘って形成されている。これに対して、下部電極７２は、画素単位に形成されており、透明絶縁膜７１を貫通する金属配線７４により半導体基板６１の導電性プラグ６７と電気的に接続されている。金属配線７４は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の材料で形成される。金属配線７４は、透明絶縁膜７１の所定の深さで平面方向にも形成され、隣接画素への光の入射を抑制する画素間遮光膜７５を兼用する。
上部電極７３の上面には、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、炭化珪素（ＳｉＣ）等の無機膜によって高屈折率層７６が形成されている。また、高屈折率層７６の上には、オンチップレンズ７７が形成されている。オンチップレンズ７７の材料には、例えば、シリコン窒化膜（ＳｉＮ）、又は、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、もしくは、シロキサン系樹脂等の樹脂系材料を用いることができる。本画素構造では、有機光電変換膜６６とオンチップレンズ７７との間の距離が近くなるために、高屈折率層７６を介在させることで、屈折角を大きくし、集光効率を高めるようにしている。
上述したように、本構成例に係る画素構造は、画素トランジスタや配線等が形成される多層配線層６５側を半導体基板６１の表面側とするとき、その反対側の裏面側から光が入射される裏面照射型の画素構造である。また、当該画素構造は、例えば、緑色の光については半導体基板６１の上方に形成された有機光電変換膜６６で光電変換し、青色及び赤色の光については半導体基板６１内のフォトダイオードＰＤ1及びフォトダイオードＰＤ2で光電変換する縦方向分光型の画素構造である。
＜本開示の電子機器＞
上述した実施形態に係る固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［撮像装置］
図１０は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１０に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、ガンマ補正処理などを行う。
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上記の構成の撮像装置１００において、撮像部１０２として、先述した実施形態に係る固体撮像素子を用いることができる。先述した実施形態に係る固体撮像素子は、ＦＤ電圧を適正値に調整できることで、光電変換部からの電荷の読出しを良好に行うことができるため、撮像画像の高画質化を図ることができる。従って、撮像部１０２として、先述した実施形態に係る固体撮像素子を用いることにより、高画質化の画像を撮像することができる。
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることができる。
［１］画素内に、光電変換部で光電変換された電荷を蓄積する電荷蓄積部、電荷蓄積部に対して選択的にリセット電圧を与えるリセットトランジスタ、電荷蓄積部にゲート電極が電気的に接続された増幅トランジスタ、及び、増幅トランジスタに対して直列に接続された選択トランジスタが配置されて成り、
電荷蓄積部と増幅トランジスタのゲート電極との間を電気的に接続する第１の配線、
増幅トランジスタ及び選択トランジスタの共通接続ノードに電気的に接続され、第１の配線に沿って形成された第２の配線、及び、
増幅トランジスタと選択トランジスタとの間を電気的に接続する第３の配線、
を備える固体撮像素子。
［２］電荷蓄積部が正孔を蓄積するとき、リセット電圧はＧＮＤレベルである、
上記［１］に記載の固体撮像素子。
［３］電荷蓄積部が電子を蓄積するとき、リセット電圧は電源電圧又は電源電圧よりも電圧値が高い昇圧電圧である、
上記［１］に記載の固体撮像素子。
［４］第１の配線及び第２の配線は、異なる配線層に並行して形成されている、
上記［１］～［３］のいずれかに記載の固体撮像素子。
［５］第１の配線及び第２の配線は、同じ配線層に並行して形成されている、
上記［１］～［３］のいずれかに記載の固体撮像素子。
［６］第１の配線、第２の配線及び第３の配線のいずれか１つの配線は、他の配線と異なる配線材料から成る、
上記［１］～［５］のいずれかに記載の固体撮像素子。
［７］光電変換部は、有機光電変換膜を有する、
上記［１］～［６］のいずれかに記載の固体撮像素子。
［８］画素が形成される半導体基板内において、少なくとも２つの光電変換領域が光入射方向に積層されている、
上記［１］～［７］のいずれかに記載の固体撮像素子。
［９］画素は、裏面照射型の画素構造を有する、
上記［１］～［８］のいずれかに記載の固体撮像素子。
［１０］画素内に、光電変換部で光電変換された電荷を蓄積する電荷蓄積部、電荷蓄積部に対して選択的にリセット電圧を与えるリセットトランジスタ、電荷蓄積部にゲート電極が電気的に接続された増幅トランジスタ、及び、増幅トランジスタに対して直列に接続された選択トランジスタが配置されて成り、
電荷蓄積部と増幅トランジスタのゲート電極との間を電気的に接続する第１の配線、
増幅トランジスタ及び選択トランジスタの共通接続ノードに電気的に接続され、第１の配線に沿って形成された第２の配線、及び、
増幅トランジスタと選択トランジスタとの間を電気的に接続する第３の配線、
を備える固体撮像素子を有する電子機器。
１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・垂直駆動部、１３・・・カラム処理部、１４・・・垂直駆動部、１５・・・システム制御部、１６（１６1～１６m）・・・画素駆動線、１７（１７1～１７n）・・・垂直信号線、１８・・・信号処理部、１９・・・データ格納部、２０・・・画素（単位画素）、２１・・・光電変換部、２２・・・リセットトランジスタ、２３・・・増幅トランジスタ、２４・・・選択トランジスタ、２５・・・ＦＤ部（フローティングディフュージョン部）、２６・・・バイアス電源、３１・・・第１の配線、３２・・・第２の配線、３３・・・第３の配線

Claims (10)

  1. 画素内に、光電変換部で光電変換された電荷を蓄積する電荷蓄積部、前記電荷蓄積部に対して選択的にリセット電圧を与えるリセットトランジスタ、前記電荷蓄積部にゲート電極が電気的に接続された増幅トランジスタ、及び、前記増幅トランジスタに対して直列に接続された選択トランジスタが配置されて成り、
    前記電荷蓄積部と前記増幅トランジスタのゲート電極との間を電気的に接続する第１の配線、
    前記増幅トランジスタ及び前記選択トランジスタの共通接続ノードに電気的に接続され、前記第１の配線に並行に形成された配線を含む第２の配線、及び、
    前記増幅トランジスタと前記選択トランジスタとの間を電気的に接続する第３の配線、
    を備える固体撮像素子。
  2. 前記電荷蓄積部が正孔を蓄積するとき、前記リセット電圧はＧＮＤレベルである、
    請求項１に記載の固体撮像素子。
  3. 前記電荷蓄積部が電子を蓄積するとき、前記リセット電圧は電源電圧又は前記電源電圧よりも電圧値が高い昇圧電圧である、
    請求項１に記載の固体撮像素子。
  4. 前記第１の配線及び前記第２の配線は、異なる配線層に並行して形成されている、
    請求項１に記載の固体撮像素子。
  5. 前記第１の配線及び前記第２の配線は、同じ配線層に並行して形成されている、
    請求項１に記載の固体撮像素子。
  6. 前記第１の配線、前記第２の配線及び前記第３の配線のいずれか１つの配線は、他の配線と異なる配線材料から成る、
    請求項１に記載の固体撮像素子。
  7. 前記光電変換部は、有機光電変換膜を有する、
    請求項１に記載の固体撮像素子。
  8. 画素が形成される半導体基板内において、少なくとも２つの光電変換領域が光入射方向に積層されている、
    請求項１に記載の固体撮像素子。
  9. 画素は、裏面照射型の画素構造を有する、
    請求項１に記載の固体撮像素子。
  10. 画素内に、光電変換部で光電変換された電荷を蓄積する電荷蓄積部、前記電荷蓄積部に対して選択的にリセット電圧を与えるリセットトランジスタ、前記電荷蓄積部にゲート電極が電気的に接続された増幅トランジスタ、及び、前記増幅トランジスタに対して直列に接続された選択トランジスタが配置されて成り、
    前記電荷蓄積部と前記増幅トランジスタのゲート電極との間を電気的に接続する第１の配線、
    前記増幅トランジスタ及び前記選択トランジスタの共通接続ノードに電気的に接続され、前記第１の配線に並行に形成された配線を含む第２の配線、及び、
    前記増幅トランジスタと前記選択トランジスタとの間を電気的に接続する第３の配線、
    を備える固体撮像素子を有する電子機器。
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