JP7007336B2 - 部分的非対称増幅ラベルを用いた確率的整形振幅の伝送 - Google Patents
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Description
[関連出願への相互参照]本出願は、2018年2月2日に出願され、「確率的信号整形および前方誤り訂正を使用したレイヤードコーディング」と題された米国仮特許出願第62/713,822号の利益を主張する。その出願の全体が参照により本明細書に組み入れられる。
AFE:アナログフロントエンド
ARQ:自動リピート要求
AWGN:加算性ホワイト・ガウスノイズ
CPE:顧客宅内機器
CRC:巡回冗長検査
DAC:デジタル-アナログコンバータ
DMT:ディスクリート・マルチトーン
DMUX:デマルチプレクサ
DPU:ディストリビューション・ポイント・ユニット
DSP:デジタル・シグナル・プロセッサ
DSL:デジタル加入者線
DTU:データ転送ユニット
FDM:周波数分割多重化
FEC:順方向エラー修正
FFT:高速フーリエ変換
FIFO:固定イン/固定アウト
FIVO:固定イン/可変アウト
IFFT:逆高速フーリエ変換
IQ:同相/直角位相
I/O:入出力
LAN:ローカルエリア・ネットワーク
LCM:LDPC符号化変調
LDPC:低密度パリティチェック
LLR:対数尤度比
LSB:最下位ビット
MSB:最上位ビット
MUX:マルチプレクサ
OFDM:直交周波数分割多重化
PAM:パルス振幅変調
PAS:確率的振幅整形
POTS:普通の電話サービス
QAM:直交振幅変調
RF:無線周波数
RS:リードソロモン
Rx:レシーバー
SNR:S/N比
TCM:トレリス符号化変調
Tx:送信機
VIFO:可変入力/固定出力
VIVO:可変イン/可変アウト
XOR:排他的論理和
(u1 u2…uNu L l1 l2…lNl) (1)
ここで、u1、u2、…uNuはビットワードのNuMSBを表す。L、l1、l2、…、lNlはビットワードの(Nl+l)個のLSBを示す。Lは(Nl+l)個のLSBの最上位ビットを表す。数NuおよびNlは、式(2)を満たす正の整数である。
Nu+Nl+l=m-l (2)
ビットワード(u1、u2、…uNu)はシーケンス416に使用される。ビットLはシーケンス417に使用される。ビットワード(l1、l2、…、lNl)はシーケンス418に使用される。
(s u1 u2…uNu L’ l1 l2…lNl) (3)
ここで、sはビットワードの符号ビットを表す。u1、u2、…、uNuは、ビットワードのNuMSBを示す(符号ビットを除く)。L’、l1、l2、…、lNlはは、ビットワードの(Nl+l)個のLSBを示す。L’は、(Nl+l)個のLSBの最上位ビットを表す。符号ビットsは、データストリーム436の対応するビットによって提供される。ビットワード(u1、u2、…、uNu)は、シーケンス416の対応するビットによって提供される。ビットL’は、データの対応するビットによって提供される。ビットワード(l1、l2、…、lNl)は、シーケンス418の対応するビットによって提供される。
s=LXORL’ (4)
次に、コンステレーションマッパー450の符号付き振幅ラベル(s u1 u2…uNu L’ l1 l2…lNl)が、符号なしビットsを符号なし振幅ラベル(u1 u2…uNu L’ l1 l2…lNl)の前に付加することによって生成される。
(s L’ll) (5)
コンステレーション500における二値ラベルの検査は、ビットL’の値が、原点に関して反対称であることを明らかにする。対照的に、ビットllの値は原点に関して対称的である。従前通り、符号ビットsの値は原点に関して反対称である。当業者であれば、コンステレーション500内のバイナリラベルの個々のビットのこれらの対称性を使用して、最適なLCM構成を実施することができることを理解する。
(L ll) (6)
コンステレーション500’内のバイナリラベルの検査は、ビットLの値が原点に関して対称的であることを明らかにする。ビットllの値も原点に関して対称であり、コンステレーション500(図5A)と同じである。当業者であれば、コンステレーション500’内のバイナリラベルの個々のビットのこれらの対称性は、PAS符号化にとって典型的であることを理解する。ここで、例えば、PAS(整形)エンコーダによる符号ビットが生成されないので、対応するマッピングは、原点に関して暗黙的に対称である。
(s u1 u2…uNu L’ l1 l2…lNl lNl+1 lNl+2…lNl+q) (7)
ここで、sはビットワードの符号ビットを表す。u1、u2、…uNuはビットワードのNuMSBを示す(符号ビットを除く)。L、l1、l2、…、lNl…、lNl+qは、ビットワードの(Nl+1+q)LSBを示す。L’は(Nl+1+q)LSBの最上位ビットを表す。qは正の整数である。数q、Nu、Nlは、式(8)を満たす正の整数である。
Nu+Nl+q+2=m (8)
符号ビットsは、データストリーム436の対応するビットによって提供される。ビットワード(u1、u2、…、uNu)は、シーケンス416の対応するビットによって提供される。ビットL’は、データの対応するビットによって提供される。ビットワード(l1、l2、…、lNl)はシーケンス418の対応するビットによって提供される。ビットワード(lNl+1 lNl+2…lNl+q)は、データストリーム918の対応するビットによって提供される。
SNRギャップ対容量[dB]=
SNR[dB]-10log10(2b_eff-1) (9)
ここで、b_effは、送信されている(すなわち、符号化および整形のオーバーヘッドを差し引いた)有効情報量である。容量に対するSNRギャップは、異なるそれぞれの量の有効情報b_effを送信する異なる方式を比較することを可能にする。
Claims (20)
- 電気アナログフロントエンドとデジタル信号プロセッサとを備えるデータ送信機を備える装置であって、
該デジタル信号プロセッサは、コンステレーション・シンボルストリームを生成するために、入力データストリームを冗長符号化し、前記電気アナログフロントエンドによって生成された1つ以上の変調された電気キャリアに、前記コンステレーション・シンボルストリームのコンステレーション・シンボルを搬送させるために、前記電気アナログフロントエンドを駆動するように構成され、
前記デジタル信号プロセッサは、
第1のサブストリームおよび第2のサブストリームを生成するために、前記入力データストリームを逆多重化するように構成されたデマルチプレクサと、整形コードを前記第1のサブストリームに適用することによって、第1の符号化データストリームおよび第2の符号化データストリームを生成するように構成された整形エンコーダと、
前記コンステレーション・シンボルストリームのコンステレーション・シンボル振幅を選択するために前記第2の符号化データストリームを使用し、前記コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するために、前記第1の符号化データストリームおよび前記第2のサブストリームを使用するように構成されたコンステレーションマッパーと
を備え、
前記デジタル信号プロセッサは、第1および第2の入力と出力とを有するXORゲートをさらに備え、
前記第1の入力は前記第1の符号化データストリームを受信するように接続され、
前記第2の入力は前記第2のサブストリームを含むデータストリームを受信するように接続され、
前記出力は前記コンステレーションマッパーに接続されており、
前記コンステレーションマッパーは、前記コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するために、前記出力から受信したビット値を使用するように構成される、
装置。 - 前記第2のサブストリームにFEC符号を適用することによって、第3の符号化データストリームを生成するように構成されたFECエンコーダをさらに備え、前記コンステレーションマッパーは、前記コンステレーション・シンボルストリームの前記コンステレーション・シンボル振幅を選択する前記第3の符号化データストリームを使用するようにさらに構成される、請求項1に記載の装置。
- 前記FECエンコーダは、低密度パリティ検査符号を使用するように構成される、請求項2に記載の装置。
- 前記整形エンコーダは、前記整形コードを前記第1のサブストリームに適用することによって第4の符号化データストリームを生成するようにさらに構成され、前記FECエンコーダは、さらに、前記FEC符号を前記第4の符号化データストリームに適用することによって、前記第3の符号化データストリームを生成するように構成されている、請求項2に記載の装置。
- 前記デマルチプレクサは、さらに、第3のサブストリームを生成するために前記入力データストリームを逆多重化するように構成され、前記FECエンコーダは、また、前記FEC符号を前記第3のサブストリームに適用することによって、前記第3の符号化データストリームを生成するようにさらに構成される、請求項2に記載の装置。
- 前記コンステレーションマッパーは、前記コンステレーション・シンボル振幅に適用される前記符号の少なくともいくつかを選択するために、前記第3の符号化データストリームを使用するようにさらに構成される、請求項2に記載の装置。
- FEC符号を前記第2のサブストリームに適用することによって、第3の符号化データストリームを生成するように構成されたFECエンコーダをさらに備え、
前記コンステレーションマッパーは、さらに、前記コンステレーション・シンボル振幅に適用される前記符号のうちの少なくともいくつかを選択するために、前記第3の符号化データストリームを使用するように構成される、請求項1に記載の装置。 - 前記コンステレーションマッパーは、前記第2の符号化データストリームによって供給される固定数のビットと前記第2のサブストリームによって供給される固定数のビットとを有するビットワードを使用してコンステレーション・シンボル振幅を選択するように構成される、請求項1に記載の装置。
- 前記コンステレーションマッパーは、異なるバイナリラベルが、異なるそれぞれのコンステレーション・シンボルに対応するバイナリラベルのセットを使用してコンステレーションマッピングを実行するように構成され、
各バイナリラベルはそれぞれの符号部分とそれぞれの振幅部分とを含み、
前記振幅部分は、コンステレーション原点に関して対称的である任意の対のコンステレーション・シンボルに対して、前記振幅部分の特定のビットのそれぞれの値が、2進数の0および2進数の1を含むようになっている、
請求項1に記載の装置。 - 前記デジタル信号プロセッサは、前記コンステレーション・シンボルストリームを分割することによって、複数のコンステレーション・シンボルサブストリームを生成するように構成されたキャリアマッパーをさらに備え、
前記デジタル信号プロセッサは、前記電気アナログフロントエンドによって生成された複数の前記変調された電気キャリアに、前記複数の前記コンステレーション・シンボルサブストリームを搬送させるために、前記電気アナログフロントエンドを駆動するように構成される、
請求項1に記載の装置。 - モデムをさらに備え、該モデムは前記データ送信機を含む、請求項1に記載の装置。
- サービス配信ユニットをさらに含み、該サービス配信ユニットは前記データ送信機を含む、請求項1に記載の装置。
- 電気アナログフロントエンドおよびデジタル信号プロセッサを含むデータ受信機を備える装置であって、
該デジタル信号プロセッサは、前記電気アナログフロントエンドによって出力された受信電気信号の1つ以上の変調された電気キャリアを表し、コンステレーションの送信されたコンステレーション・シンボルのストリームに対応する値のストリームを処理するように構成され、
該デジタル信号プロセッサは、送信されたコンステレーション・シンボルの前記ストリームにおいて冗長符号化され、前記1つ以上の変調された電気キャリアによって搬送されるソースデータストリームを回復するために、前記値のストリームを冗長復号化するように構成され、
前記デジタル信号プロセッサは、
前記値のストリームのそれぞれを前記コンステレーションにマッピングすることによって、第1のデータストリームおよび第2のデータストリームを生成するように構成されたコンステレーション・デマッパーであって、前記第1のデータストリームは、前記マッピングによって決定されたコンステレーション・シンボルのバイナリラベルの符号ビットを搬送し、前記第2のデータストリームは、前記マッピングによって決定された前記コンステレーション・シンボルの前記バイナリラベルの振幅ビットを搬送するものである、コンステレーション・デマッパーと、
前記第1および第2のデータストリームを使用して生成されたビットワードのストリームを復号することによって、前記ソースデータストリームの第1のサブストリームを回復するように構成される整形デコーダであって、該復号は、整形コードを用いて実行されるものである、整形デコーダと、を備え、
前記デジタル信号プロセッサは、第1および第2の入力と出力とを有するXORゲートをさらに備え、
該第1の入力は前記第1のデータストリームを受信するように接続され、
該第2の入力は第3のデータストリームを受信するように接続され、
該第3のデータストリームは、前記値のストリームに基づいて生成されたものであり、
ビットワードの前記ストリームは、前記XORゲートの前記出力において生成されたビット値を含む、
装置。 - 前記値のストリームを復号するために、FEC符号を適用することによって、前記ソースデータストリームの第2のサブストリームを回復するように構成されたFECデコーダをさらに備え、
前記コンステレーション・デマッパーは、さらに、前記マッピングを実行するために前記FECデコーダの出力を使用するように構成される、
請求項13に記載の装置。 - 前記FECデコーダは、低密度パリティ検査符号を使用するように構成されている、請求項14に記載の装置。
- 前記FECデコーダは、
前記値のストリームを復号することによって回復されたパリティビットを破棄し、
前記値のストリームを復号することによって回復された情報ビットを再符号化することによって、前記パリティビットを再生成し、前記再生成されたパリティビットをコンステレーション・デマッパーに向ける
ように構成される、
請求項14に記載の装置。 - 前記デジタル信号プロセッサは、第1および第2の入力と出力とを有するXORゲートをさらに備え、
該第1の入力は前記第1のデータストリームを受信するように接続され、
該第2の入力は第3のデータストリームを受信するように接続され、
該第3のデータストリームは、前記FECデコーダにより、前記値のストリームを復号することによって生成されたものであり、
ビットワードの前記ストリームは、前記XORゲートの前記出力において生成されたビット値を含む、
請求項14に記載の装置。 - モデムをさらに備え、該モデムは前記データ受信機を含む、請求項13に記載の装置。
- サービス配信ユニットをさらに含み、該サービス配信ユニットは前記データ受信機を含む、請求項13に記載の装置。
- 電気アナログフロントエンドとデジタル信号プロセッサとを備えるデータ送信機を備える装置であって、
該デジタル信号プロセッサは、コンステレーション・シンボルストリームを生成するために、入力データストリームを冗長符号化し、
前記電気アナログフロントエンドによって生成された1つ以上の変調された電気キャリアに、前記コンステレーション・シンボルストリームのコンステレーション・シンボルを搬送させるために、前記電気アナログフロントエンドを駆動するように構成され、
前記デジタル信号プロセッサは、第1のサブストリームおよび第2のサブストリームを生成するために、前記入力データストリームを逆多重化するように構成されたデマルチプレクサと、
整形コードを前記第1のサブストリームに適用することによって、第1の符号化データストリームおよび第2の符号化データストリームを生成するように構成された整形エンコーダと、
前記コンステレーション・シンボルストリームのコンステレーション・シンボル振幅を選択するために前記第2の符号化データストリームを使用し、
前記コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するために、前記第1の符号化データストリームおよび前記第2のサブストリームを使用するように構成されたコンステレーションマッパーを備え、
デジタル信号プロセッサは、第1および第2の入力と出力とを有する論理ゲートをさらに備え、
前記第1の入力は前記第1の符号化データストリームを受信するように接続され、
前記第2の入力は前記第2のサブストリームに対応するデータストリームを受信するように接続され、
前記出力は前記コンステレーションマッパーに接続されており、
前記コンステレーションマッパーは、コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択する前記出力から受信したビット値を使用するように構成され、
前記論理ゲートがXORゲートを含み、
前記装置は、
第2のサブストリームにFEC符号を適用することによって、第3の符号化データストリームを生成するように構成されたFECエンコーダをさらに備え、
前記コンステレーションマッパーは、前記コンステレーション・シンボルストリームの前記コンステレーション・シンボル振幅を選択する前記第3の符号化データストリームを使用するようにさらに構成され、
前記FECエンコーダは、低密度パリティ検査符号を使用するように構成される、
装置。
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