JP2020048188A - 部分的非対称増幅ラベルを用いた確率的整形振幅の伝送 - Google Patents

Abstract

【課題】光通信機器ににおいて、排他的ではないが、確率的信号整形および任意選択の前方誤り訂正（ＦＥＣ）を使用して通信信号を送受信する方法及び装置を提供する。【解決手段】ＤＭＴシステム１００において、部分的に非対称の振幅ラベルを使用するコンステレーションを、振幅が送信のために適用される符号の決定に使用されるよう確率的に形成された振幅を送信するために使用する。データ送信機は、ＦＥＣコードによって生成されたパリティを、選択された振幅ビットに配置する一方、部分的に非対称の振幅ラベルを使用して、そのパリティを、送信されたコンステレーション・シンボルの符号ビットに配置することを避けるための適切な論理機能（例えばＸＯＲ機能）を使用する。ＦＥＣ符号は、低密度パリティ検査符号とする。外側ＦＥＣコードおよび内側ＦＥＣコードを用いる階層化ＦＥＣコーディングと互換性がある。ＦＥＣ符号化は、任意選択である。【選択図】図１

Description

光通信機器に関し、より詳細には、排他的ではないが、確率的信号整形および任意選択の前方誤り訂正（ＦＥＣ）を使用して通信信号を送受信するための方法および装置に関する。
［関連出願への相互参照］本出願は、２０１８年２月２日に出願され、「確率的信号整形および前方誤り訂正を使用したレイヤードコーディング」と題された米国仮特許出願第６２／７１３，８２２号の利益を主張する。その出願の全体が参照により本明細書に組み入れられる。

このセクションは、本開示のよりよい理解を容易にするのに役立ち得る態様を紹介する。したがって、この節の記載はこの観点から読まれるべきであり、先行技術にあるものまたは先行技術にないものについての承認として理解されるべきではない。

信号整形は、しばしば整形利得と呼ばれるエネルギー節約を提供することができる。信号整形の典型的な実施では、比較的大きいエネルギーのコンステレーション・シンボルは、比較的小さいエネルギーのコンステレーション・シンボルよりも少ない頻度で送信される。線形通信チャネルの場合、整形ゲインは理論的に１．５３ｄＢに近づくことがある。

代表的な体系的ＦＥＣ符号は、入力ビット列に対応する組のパリティビットを付加することによって入力ビット列を拡張ビット列（ＦＥＣ符号語）に変換するために使用される。いくつかの高性能ＦＥＣ符号は、低密度パリティ検査（ＬＤＰＣ）符号である。ＬＤＰＣ符号は、各行および各列に比較的少数の非ゼロ要素を有するパリティ検査行列を有する線形ブロック符号である。ＬＤＰＣデコーダは、復号中にソフト情報を使用することができ、その情報は、例えば、ビタビ・アルゴリズム（Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ）、バール−コック−ジェリネク−ラビブ・アルゴリズム（Ｂａｈｌ−Ｃｏｃｋｅ−Ｊｅｌｉｎｅｋ−Ｒａｖｉｖ ａｌｇｏｒｉｔｈｍ）、または、確率伝搬アルゴリズム（ｂｅｌｉｅｆ−ｐｒｏｐａｇａｔｉｏｎ ａｌｇｏｒｉｔｈｍ）などのソフト出力アルゴリズムに依存する、ソフト情報検出器によって生成することができる。

周波数分割多重化（ＦＤＭ）は、有線、無線、および光通信チャネルで使用することができる複数の搬送周波数でデータを送信する方法である。ＦＤＭのさまざまな変更は、広帯域デジタル通信、デジタルテレビ、オーディオ放送、デジタル加入者線（ＤＳＬ）またはＧ．ｆａｓｔまたはＧ．ｍｇｆａｓｔインターネットアクセス、ローカルエリアネットワーク（ＬＡＮ）、ホームネットワーク、４Ｇまたは５Ｇモバイル・アクセスネットワークなどのさまざまな形式で使用される。典型的には集合的にマルチトーン（ＤＭＴ）変調と呼ばれるＦＤＭのいくつかの変形は、例えば普通電話サービス（ＰＯＴＳ）銅配線、同軸ケーブルおよび／または電力線の上で確立された有線通信チャネルにおいて使用される。いくつかのＦＤＭ方式は直交周波数分割多重化（ＯＦＤＭ）を使用する。

少なくともいくつかの通信システムは、信号整形、順方向誤り訂正、および／または周波数分割多重化の様々な組み合わせおよびサブコンビネーションの使用から利益を得ることができる。

本明細書で開示されるのは、部分的に非対称の振幅ラベルを使用するコンステレーションが送信に適用される符号を決定するためにも使用されるような形で、確率的に成形された振幅を送信するために使用される通信システムの様々な実施形態である。例示的な実施形態では、データ送信機は、ＦＥＣコードによって生成されたパリティを選択された振幅ビットに配置するために、適切な論理機能（例えば、ＸＯＲ機能）を使用するように、一方、そのパリティを送信されたコンステレーション・シンボルの符号ビットに配置することを避けるために、部分的に反対称の振幅ラベルを使用するように構成される。いくつかの実施形態では、ＦＥＣ符号は低密度パリティ検査符号とすることができる。いくつかの実施形態は、例えば外側ＦＥＣコードおよび内側ＦＥＣコードを用いることなど、階層化ＦＥＣコーディングと互換性がある。いくつかの実施形態では、ＦＥＣ符号化は任意選択であり得る。いくつかの実施形態は、銅配線を介してＤＳＬアクセスまたはＧ．ｆａｓｔアクセスを提供するシステムなど、ＤＭＴ変調に依存する通信システムで有利に使用することができる。

開示されたデータ送信機と両立するデータ受信機も開示されている。

例示的な実施形態によれば、電気アナログフロントエンドとデジタル信号プロセッサとを備えるデータ送信機を備える装置が提供される。このデジタル信号プロセッサは、入力データストリームを冗長符号化して、コンステレーション・シンボルストリームを生成し、アナログフロントエンドを駆動して、アナログフロントエンドによって生成された１つ以上の変調電気キャリアに、コンステレーション・シンボル・ストリームのコンステレーション・シンボルを搬送させるように構成される。デジタル信号プロセッサは、入力データストリームを逆多重化して第１のサブストリームと第２のサブストリームとを生成するように構成されたデマルチプレクサと、整形符号を第１のサブストリームに適用することによって、第１の符号化データストリームおよび第２の符号化データストリームを生成するように構成された整形エンコーダと、第２の符号化データストリームを使用して、コンステレーション・シンボル・ストリームのためのコンステレーション・シンボル振幅を選択し、第１の符号化データストリームおよび第２のサブストリームを使用して、コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するように構成されたコンステレーションマッパーと、を備える。

別の例示的な実施形態によれば、デジタル信号プロセッサは、電気アナログフロントエンドによって出力され、コンステレーションの送信コンステレーション・シンボルのストリームに対応する受信された電気信号の１つ以上の変調キャリアを表す値のストリームを処理するように構成され、デジタル信号プロセッサは、値のストリームを冗長復号化して、送信されたコンステレーション・シンボルのストリーム内に冗長符号化され、そして、１つ以上の変調された電気キャリアによって搬送されるソースデータストリームを回復するように構成される、電気アナログフロントエンドおよびデジタル信号プロセッサを備えるデータ受信機を備える装置が提供される。ここで、デジタル信号プロセッサは、値のストリームの各々をコンステレーションにマッピングすることによって第１のデータストリームと第２のデータストリームとを生成するように構成されたコンステレーション・デマッパーであって、第１のデータストリームは、マッピングによって決定されたコンステレーション・シンボルのバイナリラベルの符号ビットを搬送し、第２のストリームは、マッピングによって決定されたコンステレーション・シンボルの前記バイナリラベルの振幅ビットを搬送する、コンステレーション・デマッパーと、第１および第２のデータストリームを使用して生成されたビットワードのストリームを復号することによって、ソースデータストリームの第１のサブストリームを回復するように構成された整形デコーダであって、復号は、整形コードを用いて実行されるものである、整形デコーダと、を備える。

開示された様々な実施形態の他の態様、特徴、および利点は、例として、以下の詳細な説明および添付の図面からより明確になる。
図１は、様々な実施形態を実施することができるＤＭＴシステムのブロック図を示す。 図２は、一実施形態による図１のＤＭＴシステムで使用することができる送信機のブロック図を示す。 図３は、図１のＤＭＴシステムで使用することができる受信機のブロック図を示す。 図４は、一実施形態による図２の送信機において使用することができるデジタル回路のブロック図を示す。 図５Ａは、一実施形態による図４のデジタル回路を実装するために使用することができる例示的なラベル付け方式を示す図である。 図５Ｂは、一実施形態による図４のデジタル回路を実装するために使用することができる例示的なラベル付け方式を示す図である。 図６は、一実施形態による図３の受信機において使用することができるデジタル回路のブロック図を示す。 図７は、別の実施形態による図２の送信機において使用することができるデジタル回路のブロック図を示す。 図８は、別の実施形態による図３の受信機で使用することができるデジタル回路のブロック図を示す。 図９は、更に別の実施形態による図２の送信機において使用することができるデジタル回路のブロック図を示す。 図１０は、代替的な実施形態による図９のデジタル回路のブロック図を明示的に示す。 図１１は、更に別の実施形態による図３の受信機において使用することができるデジタル回路のブロック図を示す。 図１２は、更に別の実施形態による図３の受信機において使用することができるデジタル回路のブロック図を示す。 図１３は、いくつかの符号化方式の、ある性能特性をグラフィカルに比較している。

本明細書に開示されるいくつかの実施形態は、米国特許第１０，０９１，０４６号および第１０，２００，２３１号、ならびに米国特許出願第１５／８１７，５３７号に開示される１つ以上の特徴の使用から利益を受け得る。これらのそれぞれの参照により、その全体が本明細書に組み込まれる。

以下の頭字語／略語は、様々な実施形態の説明および／または添付の図面において使用されている。

ＡＤＣ：アナログ−デジタルコンバータ
ＡＦＥ：アナログフロントエンド
ＡＲＱ：自動リピート要求
ＡＷＧＮ：加算性ホワイト・ガウスノイズ
ＣＰＥ：顧客宅内機器
ＣＲＣ：巡回冗長検査
ＤＡＣ：デジタル−アナログコンバータ
ＤＭＴ：ディスクリート・マルチトーン
ＤＭＵＸ：デマルチプレクサ
ＤＰＵ：ディストリビューション・ポイント・ユニット
ＤＳＰ：デジタル・シグナル・プロセッサ
ＤＳＬ：デジタル加入者線
ＤＴＵ：データ転送ユニット
ＦＤＭ：周波数分割多重化
ＦＥＣ：順方向エラー修正
ＦＦＴ：高速フーリエ変換
ＦＩＦＯ：固定イン／固定アウト
ＦＩＶＯ：固定イン／可変アウト
ＩＦＦＴ：逆高速フーリエ変換
ＩＱ：同相／直角位相
Ｉ／Ｏ：入出力
ＬＡＮ：ローカルエリア・ネットワーク
ＬＣＭ：ＬＤＰＣ符号化変調
ＬＤＰＣ：低密度パリティチェック
ＬＬＲ：対数尤度比
ＬＳＢ：最下位ビット
ＭＳＢ：最上位ビット
ＭＵＸ：マルチプレクサ
ＯＦＤＭ：直交周波数分割多重化
ＰＡＭ：パルス振幅変調
ＰＡＳ：確率的振幅整形
ＰＯＴＳ：普通の電話サービス
ＱＡＭ：直交振幅変調
ＲＦ：無線周波数
ＲＳ：リードソロモン
Ｒｘ：レシーバー
ＳＮＲ：Ｓ／Ｎ比
ＴＣＭ：トレリス符号化変調
Ｔｘ：送信機
ＶＩＦＯ：可変入力／固定出力
ＶＩＶＯ：可変イン／可変アウト
ＸＯＲ：排他的論理和

図１は、様々な実施形態を実施することができるＤＭＴシステム１００のブロック図を示す。システム１００は、図１に示すように、加入者線１４０_１−１４０_ｎを介して接続された分配ポイント装置（ＤＰＵ）１１０と複数の顧客構内設備（ＣＰＥ）ユニット１５０_１−１５０_ｎとを含む。いくつかの実施形態において、ＤＰＵ１１０は、サービスプロバイダ（例えば、電話会社）の「中央局」に配置することができる。いくつかの他の実施形態では、ＤＰＵ１１０は、１つ以上のバックホール（例えば、光）リンクを使用して、電話局よりも加入者宅に近い場所に、遠隔に配置することができ、対応する装置は、街頭のキャビネット、ポール、建物の地下などに物理的に配置することができる。ＣＰＥユニット１５０_１−１５０_ｎは、通常、それぞれ異なる顧客サイトに配置されている。

加入者線１４０_１−１４０_ｎのそれぞれは、典型的には、データサービスに対応する信号を送信するように構成されたそれぞれの「ツイストペア」ケーブルを含む。いくつかの実施形態では、ＰＯＴＳまたはＩＳＤＮ信号などのレガシー信号は、ツイストペアケーブルを介して送信されるデータサービス信号と周波数多重化することができる。ＤＰＵ１１０において、加入者線１４０_１−１４０_ｎの各々は、入力／出力（Ｉ／Ｏ）ポート１３８_１−１３８_ｎのそれぞれ１つに接続されている。ＣＰＥ側では、加入者線１４０_１−１４０_ｎのそれぞれは、それぞれがＣＰＥユニット１５０_１−１５０_ｎのそれぞれの１つのＩ／ＯポートであるＩ／Ｏポート１４２_１−１４２_ｎのそれぞれに同様に接続されている。

例示的実施形態では、ＤＰＵ１１０は複数のトランシーバ（１２０_ｉ／１３０_ｉ）を含み、各トランシーバはＩ／Ｏポート１３８_１−１３８_ｎ（ｉ＝１、２、…、ｎ）のそれぞれ１つに内部接続されている。トランシーバ（１２０_ｉ／１３０_ｉ）は、それぞれの送信機１２０_ｉとそれぞれの受信機１３０_ｉとを含む。ＣＰＥユニット１５０_ｉは、そのＣＰＥユニットのＩ／Ｏポート１４２_ｉに内部接続されたトランシーバ（１６０_ｉ／１７０_ｉ）を含む。トランシーバ（１６０_ｉ／１７０_ｉ）は、それぞれの送信機１６０_ｉとそれぞれの受信機１７０_ｉとを含む。送信機１６０_ｉは、送信機１２０_ｉと機能的に同様であり得る。受信機１７０_ｉは、受信機１３０_ｉと機能的に同様であり得る。送信機１２０、１６０の例示的な実施形態は、図２、４、７、９および１０を参照して、以下により詳細に説明される。受信機１３０、１７０の例示的な実施形態は、図３、６、８、１１および１２を参照して、以下に、より詳細に説明される。

図２は、一実施形態によるシステム１００（図１）で使用することができる送信機２００のブロック図を示す。送信機２００は、デジタル信号プロセッサ（ＤＳＰ）２０４、デジタル−アナログ変換器（ＤＡＣ）２３０、およびアナログフロントエンド（ＡＦＥ）２４０を備える。送信機２００_１−１２０_ｎおよび／または１６０_１−１６０_ｎ（図１）のいくつかまたはすべてを実装するために送信機２００の異なるインスタンスを使用できる。

ＤＳＰ２０４は、冗長データ符号化およびデジタル搬送波多重化を実行して、入力データストリーム２０２を符号化したデジタル出力信号２２２を生成するように動作する。ＤＡＣ２３０は、デジタル信号２２２をアナログ形式に変換して、対応するアナログ電気無線周波数（ＲＦ）信号２３２を生成するように動作する。次に、ＡＦＥ２４０は、信号２３２を加入者線１４０を介した送信に適した形式に変換し、得られた変調電気信号２４２を対応するＩ／Ｏポート１３８または１４２に印加する。

例示の実施形態では、ＤＳＰ２０４は、電子エンコーダ２１０および逆高速フーリエ変換（ＩＦＦＴ）モジュール２２０を含む。電子エンコーダ２１０は、とりわけ、確率的信号整形、ＦＥＣ符号化、およびコンステレーションを含む冗長データ符号化を実行し、および、それぞれ、異なるそれぞれの周波数の異なるそれぞれのトーン（搬送波）を使用して送信を目的としたコンステレーション・シンボルを搬送するコンステレーション・シンボル・シーケンス２１２_１−２１２_Ｋを生成するキャリアマッピングを実行する。次に、ＩＦＦＴモジュール２２０は、関連技術で知られているように、逆フーリエ変換を使用してデジタル搬送波多重化を実行し、それによって、シーケンス２１２_１−２１２_Ｋを対応する時間領域デジタル信号２２２に変換する。特定の実施形態に応じて、送信機２００で使用されるトーンの数Ｋは、１００、１０００、さらには１０００以上のオーダーであり得る。

電子エンコーダ２１０の例示的な実施形態は、図４、７、９、および１０を参照して、以下により詳細に説明される。

ＡＦＥ２４０は、従来の送信機ＡＦＥ回路とすることができる。ＡＦＥ２４０を実装するのに適した例示的な送信機ＡＦＥ回路は、例えば、Ｎ．Ｓｔｏｊｋｏｖｉｃによる「ＡＤＳＬアナログ・フロントエンド」、ＡＵＴＯＭＡＴＩＫＡ、Ｖ．４７（２００６）、Ｎｏ．１−２、ｐｐ．５９−６７に、短くレビューされている。これは、その全体が参照により本明細書に組み入れられる。

図３は、一実施形態によるシステム１００（図１）で使用することができる受信機３００のブロック図を示す。受信機３００は、ＡＦＥ３１０、アナログデジタル変換器（ＡＤＣ）３２０、およびＤＳＰ３２４を備える。受信機３００の異なるインスタンスを使用して、受信機１３０_１−１３０_ｎおよび／または１７０_１−１７０_ｎの一部または全部を実装することができる（図１）。

ＡＦＥ３１０は、対応するＩ／Ｏポート１３８または１４２を介して受信された変調された電気入力信号３０２を、ＡＤＣ３２０におけるデジタル化に適した対応するアナログ電気ＲＦ信号３１２に変換するように動作する。ＡＦＥ３１０の入力信号３０２に適用される典型的なアナログ信号処理には、増幅とフィルタリングが含まれる。ＡＦＥ３１０を実装するのに適した例示的な受信機ＡＦＥ回路は、例えば、Ｎ．Ｓｔｏｊｋｏｖｉｃによる前記の論文において簡単に概説されている。いくつかの実施形態では、同じトランシーバまたはモデムに属するＡＦＥ３１０およびＡＦＥ２４０は、クロッキングシステムおよび電気ハイブリッドなどのいくつかの回路要素を共有することができる。

ＡＤＣ３２０は、デジタルサンプル（値）の対応するシーケンス３２２を生成するために適切なサンプリングレートで信号３１２をサンプリングするように動作する。

例示の実施形態では、ＤＳＰ３２４は、高速フーリエ変換（ＦＦＴ）モジュール３３０および電子デコーダ３４０を含む。ＦＦＴモジュール３３０は、関連技術分野で知られているように、フーリエ変換を使用して、デジタル搬送波逆多重化を実行し、それによって、シーケンス３２２を対応する周波数領域デジタルシーケンス３３２_１−３３２_Ｋに変換する。次に電子デコーダ３４０は、コンステレーションおよびキャリアデマッピング、誤り訂正、および冗長復号化を適用して、対応する送信機によって符号化されたデータストリーム２０２を、受信機３００に入力信号３０２を受信させた出力信号２４２に回復する（図２も参照）。回復されたデータストリーム２０２は、次に、デジタル出力信号３４２を介して外部回路に向けられる。

電子復号器３４０の例示的な実施形態は、図６、８、１１、および１２を参照して、以下でより詳細に説明される。

ＩＴＵ標準化は、最近、電力線通信のＧ．ｈｎ標準の発展と同様に、Ｇ．ｍｇｆａｓｔとも呼ばれる次世代ＤＳＬ標準のの発展に向けた作業を始めた。これらの標準の両方に対して、新しい符号化および変調方式が検討されている。例えば、両方の標準に対して、多層符号化としても知られているＬＤＰＣ符号化変調（ＬＣＭ）は、現在のソリューションと比較して、性能を改善することができるＦＥＣ方式として使用され得る。

性能をさらに改善するために使用することができる別の変調技術は、直交振幅変調（ＱＡＭ）コンステレーションのような送信コンステレーションの「整形」である。例えば、従来の通信システムは、情報を送信するために正方格子上に一様に分布したＱＡＭ配置を使用する。この分布は、高い信号対雑音比（ＳＮＲ）値に対する理論容量と比較して少なくとも１．５３ｄＢの性能ギャップをもたらす。確率的振幅整形（ＰＡＳ）は、このパフォーマンスの差を縮小または縮小するために使用できる実用的な方法である。例えば、ＰＡＳは、コンステレーショングリッド上のおおよそのマクスウェル−ボルツマン分布などのおおよそガウス様分布を有するようにコンステレーション・シンボルが送信される確率を修正することができる。他の整形方式と比較して、ＰＡＳは、所与のチャネルの容量に合うように整形量を調整することができ、それを適切な既製のＬＤＰＣ符号と組み合わせることができるという点で有利であり得る。

以下の説明では、パルス振幅変調（ＰＡＭ）フォーマットに焦点を当てる。２^ｍ−ＰＡＭコンステレーションは、一次元の線に沿って分布する２^ｍ個の異なるコンステレーションポイントを有する。ここでは、コンステレーションポイントが互いに等距離にあり、原点（ゼロ）の周りに対称的に配置されていると仮定する。各コンステレーションポイントは、ｍビット長の一意のバイナリラベルを使用してラベルを付けることができる。提示された説明のＱＡＭ変調への拡張は比較的簡単である。例えば、２つの２^ｍＰＡＭシンボルは、それぞれのＰＡＭシンボルで独立して、ＱＡＭシンボルの２次元のそれぞれを変調することによって２^２ｍ−ＱＡＭシンボルを構築するために組み合わせることができる。

バイナリラベルの異なるビットに、バイナリラベルの全体的な値に関して、それぞれ異なる「重要度」を割り当てることができる。例えば、その割り当ては、より重要なビットの値を「１」から「０」に変更することが、同じことが行われる場合と比較して、平均して、元のコンステレーションポイントからより遠いコンステレーションポイントにつながるようになり得る。このラベリングスキームの下では、異なるコンステレーション・ポイントのバイナリラベルを、以下に説明する符号化およびマッピングに適した方法で、最下位ビット（ＬＳＢ）および最上位ビット（ＭＳＢ）の重ならないセットに解析することができる。

本明細書に開示されているいくつかの例示的な実施形態は、上で引用した米国特許第１０，０９１，０４６号に開示されている特定のエンコーダおよび／またはデコーダの非自明な修正に基づくものと見なすことができる。より具体的には、米国特許第１０，０９１，０４６号は、特に、バイナリラベルの（ｃ−１）個のＬＳＢが、符号ビットと共にＬＤＰＣ符号によって符号化され、バイナリラベルの（ｍ−ｃ）ＭＳＢ（符号ビットを除く）は、ＬＤＰＣコードによって符号化されないままであるＰＡＳ−ＬＣＭ方式を開示している。ＬＤＰＣ符号によって生成された全てのパリティビットは、符号ビット（の一部）に配置される。

このＰＡＳ−ＬＣＭ方式の１つの特長は、符号ビットがＬＤＰＣコードによって保護されていることである。しかし、比較的頻繁には、符号ビットは、そのような保護を必要としない。例えば、それらが送信されたバイナリラベルの最も信頼できるビットである傾向があるからである。状況によっては、後者の特性により、従来のＬＣＭ方式のパフォーマンスと比較してパフォーマンスがいくらか低下する結果となり得る。

以下に開示される例示的な実施形態は、（ｉ）元のビット値を置き換えるためにＰＡＳ符号化ラベルの選択されたＬＳＢ位置にパリティビット値を配置すること、（ｉｉ）適切な論理関数（例えば、ＸＯＲ関数）を前記元のビット値および前記パリティビット値に適用して符号ビット値を生成することによって、最先端技術における上記の問題、および、おそらく他の関連問題に対処できる。その結果、上記のパフォーマンス低下の可能性を、有益に軽減または完全に回避することができる。例示的な実施形態の他の可能性のある性能上の利点は、図１３を参照して以下に説明される。

図４は、一実施形態による送信機２００（図２）で使用することができるデジタル回路４００のブロック図を示す。より具体的には、回路４００は電子エンコーダ２１０の一部とすることができ、入力データストリーム４０２をコンステレーション・シンボルの出力ストリーム４５２に変換するように構成される。ここで、振幅が異なるコンステレーション・シンボルは、整形エンコーダ４１０により適用される符号化によって異なる発生率をそれぞれ有する。いくつかの実施形態では、電子エンコーダ２１０は、互いに並列に接続された回路４００の２つ以上のインスタンス（ノミナル・コピー）を含むことができる。

入力データストリーム４０２は、データ転送ユニット（ＤＴＵ）またはフレームを搬送するように構成されることができ、それらの各々は、送信、および必要であれば、全体としての再送信を目的とする構造化データブロックである。典型的なＤＴＵは、ＤＴＵヘッダ、ペイロード部分、および巡回冗長検査（ＣＲＣ）部分を含む。いくつかの実施形態では、データストリーム４０２はＤＴＵ全体を搬送することができない。例えば、複数の並列回路４００が使用される場合、各回路４００は、同じＤＴＵの異なる部分が、回路４００の異なるそれぞれのインスタンスによって処理されるように、ＤＴＵのそれぞれの部分を処理するように構成されることができる。当業者は、入力データストリーム２０２（図２）を用いて入力データストリーム４０２を生成する方法を容易に理解する。

出力ストリーム４５２は通常、コンステレーション・シンボルシーケンス２１２_１−２１２_Ｋの間で、１つ以上の回路４００から受信されたコンステレーション・シンボルを分散配置するように動作するキャリアマッパーに向けられる。既に上述したように、コンステレーション・シンボルシーケンス２１２_１−２１２_Ｋの各々は、変調電気信号２４２の異なるそれぞれの周波数成分を使用して送信される（図２参照）。

回路４００は、入力データストリーム４０２を分割してデータストリーム４０６および４０８を生成するデマルチプレクサ（ＤＭＵＸ）４０４を含む。データストリーム４０６は、整形エンコーダ４１０に適用される。データストリーム４０８のコピーは、図４に示すように、ＬＤＰＣエンコーダ４２０およびマルチプレクサ（ＭＵＸ）４４０に適用される。データストリーム４０６および４０８の相対ビットレートは、整形エンコーダ４１０およびＬＤＰＣエンコーダ４２０で使用されるコードのレートによって、および、コンステレーションマッパー４５０で使用されるコンステレーションのサイズによって決定される。

例示的な実施形態では、整形エンコーダ４１０は、固定サイズ／入力サイズ（ＦＩＦＯ）の確率的信号整形を実行するように構成され、その下で、入力データ４０６の固定サイズブロックは、出力シーケンス４１２のビットワードの固定サイズセットに変換される。典型的には、入力データ４０６の統計的特性は、ランダムまたは擬似ランダムデータシーケンスのそれと同様である。しかしながら、出力シーケンス４１２内の異なるビットワード値は、整形エンコーダ４１０によって使用される整形コードによって決まる異なるそれぞれの発生率を有する。異なる実施形態では、整形コードは、出力シーケンス４１２に任意の選択されたビットワード値の分布を持たせるように構成され得る。そのような分布のいくつかの例は、近似指数分布、近似ガウス分布、および近似マクスウェル−ボルツマン分布を含む。ただし、これらに限定されるものではない。入力データ４０６を冗長符号化することによって、整形コードが、ビットワード値の所望の分布を達成することを当業者は理解する。

いくつかの実施形態では、整形エンコーダ４１０は、入力データ４０６によって供給されるビット数と対応する出力シーケンス４１２内のビットワード数との間の比が一定のままであり、整形エンコーダが適切な初期化手順を実行した後の入力データ４０６のサイズまたはバイナリの内容には依存しないように、前述のＦＩＦＯ変換を「ストリーミング」方式で実行するように構成され得る。この特徴は、入力データブロックのサイズまたはビットワードの出力セットのサイズのいずれか、あるいはその両方が、入力データブロックのの２進数の内容に依存することができるいくつかの他の確率的信号整形方式の対応する特徴とは異なる。入力データブロックそのような確率的信号整形方式の様々な変形は、関連文献においてしばしば、可変イン／固定アウト（ＶＩＦＯ）、固定イン／可変アウト（ＦＩＶＯ）、および、可変イン／可変アウト（ＶＩＶＯ）スキームと呼ばれる。

いくつかの実施形態では、整形エンコーダ４１０は、ＶＩＦＯ整形コードを使用して出力シーケンス４１２を生成するように構成され得る。

当業者であれば、整形エンコーダ４１０で使用される整形コードと、コンステレーション・マッパー４５０で使用されるコンステレーションとは、互いに互換性があるように設計および構成されていることを理解する。この互換性を確実にするために考慮に入れられるパラメータのいくつかは、同じ変調次数ｍの使用、および整形振幅および対応するコンステレーション・ポイントに対する互換バイナリラベルの使用を含む。しかし、これらに限定されるものではない。ｍ＝３の場合のそのような互換性の一例は、図５Ａ−５Ｂ図を参照して以下により詳細に説明される。

ビットワードパーサ４１４は、シーケンス４１２の各ビットワードをより短いビットワードに解析するように動作する。例えば、シーケンス４１２のビットワード長が（ｍ−１）ビットである場合、各ビットワードの（ｍ−１−ｃ）個のＭＳＢが解析済みシーケンス４１６の対応するビットワードを形成するために使用され、各ビットワードの残りのＬＳＢは、解析されたシーケンス４１７および４１８を形成するために使用される。より具体的には、前記ＬＳＢの最上位ビットはシーケンス４１７に導かれ、残りの（ｃ−１）ＬＳＢはシーケンス４１８に導かれる。ここで、ｍは、コンステレーションマッパー４５０で使用されるコンステレーションの各コンステレーション・シンボルに符号化されているビット数を示す。

図４は、シーケンス４１２のビットワードがその中でどのように解析されているかを図示するビットワードパーサ４１４の出力インタフェース４１５を示す。図示されるように、各ビットワードは、以下のように表される（ｍ−１）ビットを有する。
（ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ ｌ_１ ｌ_２…ｌ_Ｎｌ） （１）
ここで、ｕ_１、ｕ_２、…ｕ_ＮｕはビットワードのＮ_ｕＭＳＢを表す。Ｌ、ｌ_１、ｌ_２、…、ｌ_Ｎｌはビットワードの（Ｎ_ｌ＋l）個のＬＳＢを示す。Ｌは（Ｎ_ｌ＋l）個のＬＳＢの最上位ビットを表す。数Ｎ_ｕおよびＮ_ｌは、式（２）を満たす正の整数である。
Ｎ_ｕ＋Ｎ_ｌ＋l＝ｍ−l （２）
ビットワード（ｕ_１、ｕ_２、…ｕ_Ｎｕ）はシーケンス４１６に使用される。ビットＬはシーケンス４１７に使用される。ビットワード（ｌ_１、ｌ_２、…、ｌ_Ｎｌ）はシーケンス４１８に使用される。

ＬＤＰＣエンコーダ４２０は、データストリーム４０８およびシーケンス４１８のコピーを使用して、ビットブロックを形成し、これに、ＬＤＰＣエンコーダは動作可能なＬＤＰＣ符号を適用して、対応するパリティビットブロックを生成する。パリティビットのブロックは直列化されて、データストリーム４２２を形成する。

ＭＵＸ４４０は、データストリーム４０８および４２２を多重化して対応するデータストリーム４４２を生成する。バッファ４３０４は、ＭＵＸ４４０に適用される前に、データストリーム４０８および４２２を時間的に適切に整列させるように動作する。データストリーム４４２の２つのコピーは、それぞれＸＯＲゲート４３２およびコンスタレーションマッパー４５０に適用される。ＸＯＲゲート４３２も、シーケンス４１７を受信する。バッファ４３０１は、ＸＯＲゲート４３２に適用する前に、シーケンス４１７とデータストリーム４４２とを時間的に適切に整列させるように動作する。ＸＯＲゲート４３２は、それぞれシーケンス４１７およびデータストリーム４４２からのビットの各ペアにＸＯＲ演算を適用し、これにより、出力データストリーム４３６が生成され、コンスタレーションマッパー４５０に送られる。コンステレーションマッパー４５０はまた、シーケンス４１６および４１８を受信し、これらはそれぞれバッファ４３０２および４３０３に適切にバッファリングされて、コンステレーションマッパーによって受信された他の入力（例えば、４３６、４４２）と時間的に整列される。

上記の時間調整は、例えば、ＤＭＵＸ４０４とコンステレーションマッパー４５０との間の異なる信号処理経路における異なる処理遅延を考慮するために実行される。当業者は、これらの遅延の大部分が典型的には、整形エンコーダ４１０およびＬＤＰＣエンコーダ４２０において実行される処理によって引き起こされることを理解する。

コンステレーションマッパー４５０は、動作可能な２^ｍ−ＰＡＭコンステレーションを使用して、シーケンス４１６および４１８ならびにデータストリーム４３６および４４２を出力ストリーム４５２に変換する。ここで、各コンステレーション・シンボルはｍビットを符号化する。図４は、コンステレーションマッパ４５０の入力インタフェース４４８を示し、これは、その中にマッピングされているビットワードが、コンステレーションマッパによって受信された様々な入力からどのように構築されるかを図で示す。図示されるように、各ビットワードは以下のように表されるｍ個のビットを有する。
（ｓ ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’ ｌ_１ ｌ_２…ｌ_Ｎｌ） （３）
ここで、ｓはビットワードの符号ビットを表す。ｕ_１、ｕ_２、…、ｕ_Ｎｕは、ビットワードのＮ_ｕＭＳＢを示す（符号ビットを除く）。Ｌ’、ｌ_１、ｌ_２、…、ｌ_Ｎｌはは、ビットワードの（Ｎ_ｌ＋l）個のＬＳＢを示す。Ｌ’は、（Ｎ_ｌ＋l）個のＬＳＢの最上位ビットを表す。符号ビットｓは、データストリーム４３６の対応するビットによって提供される。ビットワード（ｕ_１、ｕ_２、…、ｕ_Ｎｕ）は、シーケンス４１６の対応するビットによって提供される。ビットＬ’は、データの対応するビットによって提供される。ビットワード（ｌ_１、ｌ_２、…、ｌ_Ｎｌ）は、シーケンス４１８の対応するビットによって提供される。

式（１）および（３）を比較すると、パーサ４１４とコンステレーションマッパー４５０との間に配置された回路によって実行されるビットワード変換が明らかになる。より具体的には、式（３）に示されたビットワードの符号なし振幅ラベル（ｓ ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’ ｌ_１ ｌ_２…ｌ_Ｎｌ）は、式（１）の符号なし振幅ラベル（ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ ｌ_１ ｌ_２…ｌ_Ｎｌ）のビットＬをストリーム４４２からのそれぞれのビットＬ’によって置き換えることにより得られる。後者のビットは、ＬＤＰＣエンコーダ４２０によって生成されたパリティビットまたはデータストリーム４０８からの情報ビットのいずれかであり得る。符号なし振幅ラベルのための符号ビットｓは、式（４）に従って生成される。
ｓ＝ＬＸＯＲＬ’ （４）
次に、コンステレーションマッパー４５０の符号付き振幅ラベル（ｓ ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’ ｌ_１ ｌ_２…ｌ_Ｎｌ）が、符号なしビットｓを符号なし振幅ラベル（ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’ ｌ_１ ｌ_２…ｌ_Ｎｌ）の前に付加することによって生成される。

いくつかの実施形態では、回路４００は、（例えば、十分な数のそのようなパリティビットが生成された場合）パリティビット４２２のみを使用してＬ’ビットを埋めるように構成され得る。そのような実施形態では、バッファ４３０４およびＭＵＸ４４０を除去することができ、パリティストリーム４２２をデータストリーム４４２の代わりに使用することができる。当業者は、ストリーム４２２に対してＬＤＰＣエンコーダ４２０によって生成されるパリティビットの数は、とりわけ、その中で使用されるＬＤＰＣ符号のレートおよび数Ｎ１に依存することを理解する。

いくつかの実施形態では、数Ｎ_ｕはゼロであり得る（すなわち、Ｎ_ｕ＝０）。そのような実施形態では、バッファ４３０２を削除することができ、シーケンス４１６は、ビットワードパーサ４１４によって生成されず、コンステレーションマッパ４５０によって使用されることができない。

いくつかの実施形態において、数Ｎ_ｌはゼロであり得る（すなわち、Ｎ_ｌ＝０）。そのような実施形態では、バッファ４３０３を除去することができ、シーケンス４１８をビットワードパーサ４１４によって生成することはできず、ＬＤＰＣエンコーダ４２０およびコンステレーションマッパー４５０によって使用することはできない。

図５Ａ−図５Ｂは、一実施形態による回路４００で使用することができる例示的なラベル付け方式を示す。より具体的には、図５Ａは、コンステレーションマッパー４５０で使用される２^ｍ−ＰＡＭコンステレーション５００を、各コンステレーションポイントの隣に示されている対応するバイナリラベルとともに、示す。図５Ｂは、整形エンコーダ４１０およびコンステレーション５００で使用される振幅ラベル間の関係を示す。この例では、ｍ＝３、Ｎ_ｕ＝０、および、Ｎ_ｌ＝１である。

図５Ａを参照すると、コンステレーション５００内の各バイナリラベルは、３ビットのビットワードである。式（３）によると、対応するビットワードフォーマットは以下の通りである。
（ｓ Ｌ’ｌ_ｌ） （５）
コンステレーション５００における二値ラベルの検査は、ビットＬ’の値が、原点に関して反対称であることを明らかにする。対照的に、ビットｌ_ｌの値は原点に関して対称的である。従前通り、符号ビットｓの値は原点に関して反対称である。当業者であれば、コンステレーション５００内のバイナリラベルの個々のビットのこれらの対称性を使用して、最適なＬＣＭ構成を実施することができることを理解する。

図５に示す２^ｍ−ＰＡＭコンステレーション５００’は、整形エンコーダ４１０で使用されるコンステレーションである。式（１）に示すように、コンステレーション５００’内の符号なし振幅ラベルは以下のフォーマットを有する。
（Ｌ ｌ_ｌ） （６）
コンステレーション５００’内のバイナリラベルの検査は、ビットＬの値が原点に関して対称的であることを明らかにする。ビットｌ_ｌの値も原点に関して対称であり、コンステレーション５００（図５Ａ）と同じである。当業者であれば、コンステレーション５００’内のバイナリラベルの個々のビットのこれらの対称性は、ＰＡＳ符号化にとって典型的であることを理解する。ここで、例えば、ＰＡＳ（整形）エンコーダによる符号ビットが生成されないので、対応するマッピングは、原点に関して暗黙的に対称である。

図５Ａおよび図５Ｂに示されるように、コンステレーション５００および５００’における２進ラベルの２つのＬＳＢの対称性の違いに留意する。

実際には、ＸＯＲゲート４３２を回路４００内で使用して、コンステレーション５００’のラベリングをコンステレーション５００のラベリングに変換し、それによって、その中で実施されるＬＣＭ符号化に最適にする。以下のコンステレーション・ポイント５００’の図５Ｂに示す２つのビット列は、そのような変換が実際に行われることを容易に検証するために使用することができる。これら２つのビット列のうちの最初のものは、各コンステレーション・ポイントについてのビットＬ’の値を示す。これらの値は図５Ａ（式（５）も参照）と同じである。これら２つのビット列のうちの第２のものは、各コンステレーションポイントに対するの値（ｓＸＯＲＬ’）を示す（再度、式（５）を参照）。前記第２のストリング内の値がコンステレーション５００’内のビットＬの値と同じであること（式（６）も参照）、すなわち、Ｌ＝ｓＸＯＲＬ’であることは明らかである。後者がｓ＝ＬＸＯＲＬ’として等価的に表現されることができ、それが符号ビットｓについての明白な式を与えることは容易に検証することができる。

図６は、一実施形態による受信機３００（図３）で使用することができるデジタル回路６００のブロック図を示す。より具体的には、回路６００は、電子デコーダ３４０の一部とすることができる。いくつかの実施形態では、電子デコーダ３４０は、互いに並列に接続された回路６００の２つ以上のインスタンス（ノミナル・コピー）を含み得る。

回路６００は、電子デコーダ３４０のキャリアデマッパーからのデジタルサンプル（値）の対応する入力ストリーム６０２を受信することに応答して、データストリーム４０２（図４も参照）を回復するように動作する。例示的な実施形態では、例えば、図３を参照して上述したように、対応する受信機３００のＦＦＴモジュール３３０によって生成された１つ以上のシーケンス３３２１−３３２Ｋからのデジタルサンプルを適切に転送することによって、キャリアデマッパーは入力ストリーム６０２を生成する。

回路６００は、ＬＤＰＣエンコーダ４２０によって符号化されたビットに対応する対数尤度比（ＬＬＲ）を計算するように構成されたソフト情報検出器６１０を含む。この計算は、例えば、対応する振幅の事前情報６０８を用いて、関連技術で知られているように実行できる。分布Ｌ’ビットに対応するＬＬＲは、ＬＬＲストリーム６１２を介してＬＤＰＣデコーダ６３０に向けられる。符号化されたＬＳＢ（ｌ_１、ｌ_２、…、ｌ_Ｎｌ）に対応するＬＬＲは、同様に、ＬＬＲストリーム６１４を介して、ＬＤＰＣデコーダ６３０に向けられる。

ＬＤＰＣデコーダ６３０は、ＬＬＲストリーム６１２および６１４によって提供されたＬＬＲを処理するように動作し、ＬＤＰＣエンコーダ４２０によって使用されるＬＤＰＣコードの対応するコードワードを回復する。次に、Ｌ’ビットを表すビットを各回復ＬＤＰＣコードワードから抽出して、データストリーム４４２を再構成する。符号化されたＬＳＢを表すビット（ｌ_１、ｌ_２、…、ｌ_Ｎｌ）もまた、復元された各ＬＤＰＣ符号語から抽出されて、シーケンス４１８を再構成する（図４も参照）。

ビットパンチャー６４０は、データストリーム４４２からパリティビットストリーム４２２に対応するビットを廃棄（パンチアウト）するように動作し、それによってデータストリーム４０８を再構成する。

コンステレーション・デマッパー６５０は、入力ストリーム６０２の遅延コピーと、データストリーム４４２およびシーケンス４１８のコピーとを使用して、シーケンス４１６およびデータストリーム４３６を再構成する（図４も参照）。いくつかの実施形態では、コンステレーション・デマッパー６５０によって実行されるデマッピングは、事前情報６０８の一部または全部に依存することができる。バッファ６２０は、ソフト情報検出器６１０およびＬＤＰＣ復号器６３０によってもたらされる処理遅延を考慮して、各タイムスロットにおいて、データストリーム４４２およびシーケンス４１８によってコンステレーション・デマッパー６５０に提供されるビットは、入力ストリーム６０２によって提供されるデジタルサンプルから生じるように、入力ストリーム６０２を遅延するように構成される。

例示的な実施形態では、コンステレーション・デマッパー６５０は、上で引用した米国特許第１０，０９１，０４６号に記載されているＬＣＭデマッピング手順を実施するように構成することができる。

ＸＯＲゲート６３２は、シーケンス４１８およびデータストリーム４４２によってそれぞれ受信されたビットの各ペアにＸＯＲ演算を適用し、それによってシーケンス４１７を回復する。

連結器６６０は、復元されたシーケンス４１６、４１７、および４１８を使用して、シーケンス４１２を再構築する。当業者は、連結器６６０によって実行される動作が、パーサ４１４（図４）によって実行される動作と逆であることを理解する。後者の事実はまた、インターフェース４１５（図４）と６５９（図６）の比較からも明らかである。

整形デコーダ６７０は、整形エンコーダ４１０で使用されたのと同じ整形コードを使用して、ビットワードシーケンス４１２をデータストリーム４０６に変換し戻すように動作する。

ＭＵＸ６８０は、回復されたデータストリーム４０６および４０８を適切に多重化して、データストリーム４０２を回復するように動作する。当業者は、ＭＵＸ６８０によって実行される動作が、ＤＭＵＸ４０４（図４）によって実行される動作と逆であることを理解する。

Ｌビットを取得するための復号化されたＬ’およびｓビットの（受信機）回路６００における排他的論理和により、ＬＤＰＣ保護されたＬ’ビットからのエラーがＬビットに伝搬する可能性があることに留意する。これは、ＬＤＰＣパリティビット（図４の４２２、Ｌ’ビットによって搬送）におけるエラーが、デコードされたＬビット値におけるエラー、そして、デコードされた符号なし振幅値におけるエラーをもたらすことを意味する。後者のエラーは、整形デコーダ６７０における復号化エラーにさらにつながる。このエラー伝播挙動（ＬＤＰＣパリティにおけるエラーは振幅に伝播する）は、回路４００および６００を使用して実施される符号化方式の明確な特徴である。例えばこのようなエラーの伝播は、「純粋な」ＬＣＭ（整形なし）または、パリティが符号ビットに配置されるＰＡＳ−ＬＣＭスキームでは発生しない。たとえば、後者の２つの方式では、ハード・デマッピング後にパリティが単純に破棄されるためである。

実際に使用されている多くのＬＤＰＣ符号は、それらの構造が典型的には、パリティビットの平均度数が（符号化されている）情報ビットの平均度数より低いようなものであるので、パリティビットに対する保護が少ない。本明細書で使用されるとき、用語「ビットの程度」は、ビットがＬＤＰＣ符号によって受ける制約の数を指す。結果として、低いコードワードエラーレートでは、誤って受信されたコードワードはパリティビットにおいてのみエラーを有する可能性がある。そのような誤った符号語は、誤ったパリティビットが単に破棄されるので、いくつかの従来の符号化方式では復号誤りをもたらさないかもしれない。しかし、回路４００および６００を使用して実施される符号化方式では、そのような誤った符号語は、振幅ビット（例えば、Ｌビット）への誤り伝搬を招く可能性がある。

幸いなことに、そのようなエラー伝播は、回路６００において、比較的簡単な方法で、例えば、追加の後処理ステップを適用するようにＬＤＰＣデコーダ６３０を構成することによって防ぐことができる。ここで、デコードされた情報ビットは、有効なＬＤＰＣコードを使用して再エンコードされます。このようにして生成されたパリティは、復号されたパリティではなく、ＬＤＰＣ復号器６３０によって復号された情報ビットと共に出力されて、上記のエラー伝播を防ぐことができる。この後処理ステップは任意選択であり、すべての実施形態で使用される必要はなく、または、すべてのパリティビットを生成するために適用される必要もない。この後処理ステップはまた、パリティビットの一部のみ（例えば、ある閾値を下回る程度を有するパリティビット）を生成するためにも使用され得る。

代替実施形態では、この後処理ステップは、別個の専用回路構成要素（図６に明示的には示されていない）を使用して実施することができる。前記専用回路構成要素は、例えば、ＸＯＲゲート６３２から上流に挿入することができる。

図７は、別の実施形態による送信機２００（図２）において使用され得るデジタル回路７００のブロック図を示す。回路７００は回路４００（図４）の修正であり、そこでは追加の（外側の）ＦＥＣ符号化層が、シーケンス４１６、４１７、および４１８ならびにデータストリーム４０８、またはそれらのサブセットを保護するために使用される。図７に示すように、ＦＥＣ符号化の外層は、リードソロモン（ＲＳ）符号を使用して実施される。当業者は、ＦＥＣ符号化の外部層の他の実施形態が、他の適切なＦＥＣ符号を使用することができることを理解する。

（図４の回路４００と比較して）回路７００に組み込まれる追加の回路は、ＲＳエンコーダ７２０、バッファ４３０５および４３０６、およびＭＵＸ７４０を含む。ＲＳエンコーダ７２０は、動作ＲＳコードを、シーケンス４１６、４１７、４１８のコピーおよびデータストリーム４０８（またはそのサブセット）を使用して形成されたビットブロックに適用することによってパリティビットストリーム７２２を生成するように動作する。次いで、ビットストリーム７２２およびデータストリーム４０８は、対応するデータストリーム７４２を生成するためにＭＵＸ７４０を使用して多重化される。データストリーム４０８のコピーの代わりに、データストリーム７４２のコピーがＬＤＰＣエンコーダ４２０に適用される（図４参照）。バッファ４３０１−４３０６によって課される時間遅延は、ＤＭＵＸ４０４とコンステレーションマッパー４５０との間の異なる信号処理経路における異なる処理遅延を考慮するように適切に選択される。

例示的な実装形態では、ＲＳエンコーダ７２０で使用されるＲＳコードのコードレートは、ＬＤＰＣエンコーダ４２０で使用されるＬＤＰＣコードのコードレートよりも高い可能性がある。同じＲＳコードは、デコードされたシーケンス４１６、４１７、４１８およびデータストリーム４０８のエラー（ある場合）を修正するために、対応する受信機で有利に使用することができる（例えば、図８を参照）。これらのエラーは、たとえば、一部のトーンでの狭帯域ＲＦ干渉によって引き起こされる非定常ノイズによって引き起こされる可能性がある。

図８は、代替実施形態による受信機３００（図３）で使用することができるデジタル回路８００のブロック図を示す。より具体的には、回路８００は回路６００（図６）の変更であり、この変更で、回路８００で実施される復号化処理を回路７００（図７）で実施される符号化処理と両立させることを目的とする。

（図６の回路６００と比較して）回路８００に組み込まれた追加の回路は、ＲＳデコーダ８３０およびビットパンチャー８４０を含む。ＲＳデコーダ８３０への入力は、対応するデータが「プライム（Ｐｒｉｍｅｄ）」参照番号を用いてラベル付けされており、対応するデータ・シーケンス／ストリームは、それらの中にエラーを有する可能性があり、そのエラーはＲＳデコーダによって訂正することができる。ビットパンチャー８４０は、回復されたデータストリーム７４２からパリティビットストリーム７２２に対応するビットを破棄するように動作し、それによってデータストリーム４０８を再構築する。

当業者であれば、過度の実験をすることなく、回路８００を修正して回路７００の上記の代替実施形態のうちの任意の１つと互換性を持たせる方法を理解する。

図９は、さらに別の実施形態による送信機２００（図２）で使用することができるデジタル回路９００のブロック図を示す。回路９００は、送信コンステレーション・シンボルのいくつかのＬＳＢが整形エンコーダ４１０によって整形されないままにされる（例えば、それを使用して生成されない）回路４００（図４）の別の変更である。

（図４の回路４００と比較して）回路９００に組み込まれる追加の回路は、３ウェイＤＭＵＸ９０２、バッファ４３０５、ＤＭＵＸ９０４、およびＭＵＸ９４０を含む。３ウェイＤＭＵＸ ９０２はＤＭＵＸ ４０４（図４を参照）を置き換え、入力データストリーム４０２を逆多重化することにより、データストリーム４０６、４０８、９０８を生成するように構成されている。ＬＤＰＣデコーダ４２０は、２つの代わりに３つの入力に基づいてパリティビットストリーム４２２を生成するように修正され、追加の入力はデータストリーム９０８のコピーである。コンステレーションマッパー４５０は、４つではなく５つの入力に基づいて入力ビットワードの生成を可能にする修正された入力インターフェース９４８を有し、追加の入力はデータストリーム９１８である（図４も参照）。図示のように、入力インターフェース９４８によって形成された各ビットワードは以下の構造を有する。
（ｓ ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’ ｌ_１ ｌ_２…ｌ_Ｎｌ ｌ_Ｎｌ＋１ ｌ_Ｎｌ＋２…ｌ_Ｎｌ＋ｑ） （７）
ここで、ｓはビットワードの符号ビットを表す。ｕ_１、ｕ_２、…ｕ_ＮｕはビットワードのＮ_ｕＭＳＢを示す（符号ビットを除く）。Ｌ、ｌ_１、ｌ_２、…、ｌ_Ｎｌ…、ｌ_Ｎｌ＋ｑは、ビットワードの（Ｎ_ｌ＋１＋ｑ）ＬＳＢを示す。Ｌ’は（Ｎ_ｌ＋１＋ｑ）ＬＳＢの最上位ビットを表す。ｑは正の整数である。数ｑ、Ｎ_ｕ、Ｎ_ｌは、式（８）を満たす正の整数である。
Ｎ_ｕ＋Ｎ_ｌ＋ｑ＋２＝ｍ （８）
符号ビットｓは、データストリーム４３６の対応するビットによって提供される。ビットワード（ｕ_１、ｕ_２、…、ｕ_Ｎｕ）は、シーケンス４１６の対応するビットによって提供される。ビットＬ’は、データの対応するビットによって提供される。ビットワード（ｌ_１、ｌ_２、…、ｌ_Ｎｌ）はシーケンス４１８の対応するビットによって提供される。ビットワード（ｌ_Ｎｌ＋１ ｌ_Ｎｌ＋２…ｌ_Ｎｌ＋ｑ）は、データストリーム９１８の対応するビットによって提供される。

ＤＭＵＸ９０４は、パリティデータストリーム４２２の一部９１０を分岐するように構成される。パリティデータストリーム４２２の残りの部分９０６は、ＭＵＸ４４０を介して、ＤＭＵＸ９０４によってデータストリーム４４２に導かれる。ＭＵＸ９４０は、データストリーム９０８および９１０を多重化することによりデータストリーム９１８を生成するように構成される。

バッファ４３０１−４３０５によって課される時間遅延は、ＤＭＵＸ９０２とコンステレーションマッパー４５０との間の異なる信号処理経路における異なる処理遅延を考慮するように適切に選択される。

この実施形態では、動作コンステレーションの各バイナリラベルのビット（ｌ_Ｎｌ＋１ ｌ_Ｎｌ＋２…ｌ_Ｎｌ＋ｑ）は、整形エンコーダ４１０によって整形されないが、それにもかかわらず、ＬＤＰＣエンコーダ４２０で使用される動作ＬＤＰＣ符号によって保護される。

いくつかの実施形態では、回路９００は、ＬＤＰＣエンコーダ４２０が削除され、パリティビットストリーム４２２が生成も送信もされないように修正することができる。そのような実施形態では、データストリーム４０２がデータストリーム４４２の代わりに使用され、データストリーム９０８がデータストリーム９１８の代わりに使用される（例えば、図１０参照）。

いくつかの実施形態では、数Ｎ１およびｑは、Ｎ１＝０およびｑ＝１に設定することができる。そのような実施形態では、ＤＭＵＸ９０４およびＭＵＸ９４０を取り外すことができる。

図１０は、代替実施形態によるデジタル回路９００のブロック図を明示的に示す。この場合、（前の段落で示したとおり）ＬＤＰＣエンコーダー４２０は存在しない。この特定の実施形態の重要な特徴は、少なくとも１つの整形振幅ビット（例えば、Ｌなど）の送信に対して、ＰＡＳコーディングに固有の対称ラベリングに影響を与えることなく（例えば、図５Ａの５００’を参照）、反対称ラベリングを実現することである（図５Ａ−５Ｂを参照して説明）。このデジタル回路９００のこの特定の実施形態は、また、ＦＥＣパリティがその中で生成されていないので、パリティをそのような非対称振幅ビット（例えば、Ｌ’）に入れることは任意であり得ることを実証する。

図１１は、さらに別の実施形態による受信機３００（図３）において使用することができるデジタル回路１１００のブロック図を示す。より具体的には、回路１１００は電子デコーダ３４０の一部とすることができる。回路１１００は回路６００（図６）の修正であり、この修正は回路１１００で実行される復号処理を回路９００（図９）で実行される符号化処理と互換性があるようにすることに向けられる。

（図６の回路６００と比較して）回路１１００に組み込まれた追加の回路は、ビットパンチャー１１４０を含む。ＭＵＸ６８０（図６参照）の代わりに３入力ＭＵＸ１１８０が用いられる。ソフト検出器６１０は、追加のＬＬＲストリームを生成するように修正され、これは、１１０２とラベル付けされ、前記追加のＬＬＲストリームは、ＬＳＢ（ｌ_Ｎｌ＋１ ｌ_Ｎｌ＋２…ｌ_Ｎｌ＋ｑ）に対応するＬＬＲを搬送する。ＬＤＰＣデコーダ６３０は、データストリーム９１８をさらに出力するように修正される（図９も参照）。ＬＤＰＣデコーダ６３０から受信したデータストリーム４１８、９１８、および４４２に基づいて、コンステレーション・デマッパーを修正してシーケンス４１６、４１７、および４１８を回復する。ビットパンチャー１１４０は、ビットストリーム９１０に対応するビットを前記データストリーム９１８から廃棄するように動作し、これにより、データストリーム９０８を再構築する（図９も参照）。ＭＵＸ１１８０は、受信データストリーム４０６、９０８、および４０８を適切に多重化してデータストリーム４０２を回復するように動作する。当業者は、ＭＵＸ１１８０によって実行される動作がＤＭＵＸ９０２によって実行される動作と逆である（図９）ことを理解する。

図１２は、さらに別の実施形態による受信機３００（図３）において使用することができるデジタル回路１２００のブロック図を示す。より具体的には、回路１２００は電子デコーダ３４０の一部であり得、図１０に示す回路９００の実施形態で実施される符号化処理と互換性のある復号処理を実行するように構成される。

回路１２００は、対応するバイナリラベルを決定するために、入力ストリーム６０２のデジタルサンプルを動作可能なコンステレーション上にマッピングするコンステレーション・デマッパー１２５０を含む。次に、出力インターフェース１２４８は、決定されたバイナリラベルを適切に解析して、データストリーム／シーケンス４３６、４１６、４０８、４１８、および９０８を回復する。ＸＯＲゲート６３２は、データストリーム４３６および４３６によって提供される各ビット対にＸＯＲ演算を適用することによって、シーケンス４１７を回復する。次に、連結器６６０は、シーケンス４１６、４１７、および４１８を使用してシーケンス４１２を再構築する。整形デコーダ６７０は、ビットワードシーケンス４１２をデータストリーム４０６に変換し戻すように動作する。

バッファ６２０によって課される時間遅延は、コンステレーション・デマッパー１２５０とＭＵＸ１２８０との間の異なる信号処理経路における異なる処理遅延を考慮するように適切に選択される。ＭＵＸ１１８０は、受信データストリーム４０６、９０８、および４０８を多重化して、データストリーム４０２を回復するように動作する。

図１３は、いくつかのＬＣＭ方式の特定の性能特性をグラフィカルに比較している。示された性能データを得るために、これらの全ての方式に対して、符号化率３／４の１２０００ビット長ＬＤＰＣ符号、すなわち３つの情報ビット毎に１つのパリティビットを生成する符号を使用した。異なる方式のシミュレートされたブロック誤り率は、容量に対するＳＮＲギャップの関数として示されている。それは以下のように定義される。
ＳＮＲギャップ対容量［ｄＢ］＝
ＳＮＲ［ｄＢ］−１０ｌｏｇ_１０（２^{ｂ＿ｅｆｆ}−１） （９）
ここで、ｂ＿ｅｆｆは、送信されている（すなわち、符号化および整形のオーバーヘッドを差し引いた）有効情報量である。容量に対するＳＮＲギャップは、異なるそれぞれの量の有効情報ｂ＿ｅｆｆを送信する異なる方式を比較することを可能にする。

曲線１３０２は、２８−ＱＡＭシンボル当たり４つの符号化ビットを有する（すなわち、１６−ＰＡＭシンボル当たり２つの符号化ビットを有する）開示されたＬＳＢオンリーＬＣＭ−ＰＡＳ方式のシミュレートされたブロック誤り率（１５０００ビットのブロック）をグラフで示す。送信機における対応する符号化は、例えば、回路４００（図４）を使用して実行することができる。

整形なしで４つの符号化ビットを有するＬＣＭ方式（曲線１３０６）は、１０^−４のブロック誤り率で約２．７７ｄＢの容量とのギャップをもたらし、これはＤＳＬの典型的な動作点である。６つの符号化ビットを有するＬＣＭ−ＰＡＳに基づく整形符号化を適用することによって（曲線１３０４）、ギャップを約２．１ｄＢ（約０．６７ｄＢの利得）に減らすことができる。符号化ビット数が多い（すなわち、４ではなく６）ため、利得は１．５３ｄＢの潜在的整形利得と比較して制限される。すべての実用的な目的のために、４つの符号化ビットだけでＬＣＭ−ＰＡＳ方式を使用することはできない（曲線１３０８）。その場合、符号化されていないビットは十分な保護を持たず、許容できないほど高いブロック誤り率をもたらすからである。対照的に、曲線１３０２で表されるＬＳＢオンリーＬＣＭ−ＰＡＳ方式では、未符号化ビットに対する十分な保護を依然として得ることができながら４つの符号化ビットを使用することができ、〜１．５８ｄＢの容量とのギャップをもたらし。これは、〜１．１９ｄＢの整形ゲインである。

開示されたＬＳＢオンリーＰＡＳ−ＬＣＭ技術の可能性のある利点は、最も保護を必要とするビットである最も低いＬＳＢオンリーにＬＤＰＣ符号を適用できることである（それらは最も信頼性が低いからである）。対照的に、相当するするＰＡＳ−ＬＣＭ技術の下では、対応するエンコーダは、また、符号ビットが最も信頼性が高い（したがって、保護を必要としない可能性がある）場合でも、符号ビットを保護するように構成される。結果として、ＬＳＢオンリーの方式は、情報スループットおよび複雑さに関してより効率的であり得、対応する改善は曲線１３０２の相対位置によって示される。

いくつかの実施形態は、ＬＣＭだけでなく、任意の適切な階層化符号化変調方式にも適用され得ることに留意する。たとえば、従来のＤＳＬで使用されているようなトレリス符号化変調で使用できる。

また、いくつかの実施形態は、ＦＥＣ符号語が、異なる整形符号および／または異なる変調次数を使用する可能性がある異なるトーンにわたって実行されるＤＳＬなどのマルチキャリア通信で使用することができることにも留意する。

上記に開示された例示的な実施形態によれば、例えば、要約セクションにおいて、および／または、図１ー図１３のいずれか１つ、または、いずれかの組み合わせを参照すると、電気アナログフロント（例えば、図２の２４０）端部およびデジタル信号プロセッサ（例えば、図２の２０４）を含むデータ送信機（例えば、図２の２００）であって、ここで、デジタル信号プロセッサは、入力データストリーム（例えば、図２の２０２、図４、７、９、１０の４０２）を冗長符号化して、コンステレーション・シンボルストリーム（例えば、図４、７、９、１０の４５２）を生成し、アナログフロントエンドを駆動して、アナログフロントエンドによって生成された１つ以上の変調電気キャリアに、コンステレーション・シンボルストリームのコンステレーション・シンボルを搬送させるように構成され、ここで、デジタル信号プロセッサは、入力データストリームを逆多重化して、第１のサブストリーム（例えば、図４、７、９、１０の４０６）および第２のサブストリーム（例えば、図４、７、９、１０の４０８）を生成するように構成されたデマルチプレクサ（例えば、図４、７の４０４、図９、１０の９０２）と、第１の符号化データストリーム（例えば、４１７、図４、７、９、１０）および第２の符号化データストリーム（例えば、４、７、９、１０の４１６）を、第２のサブストリームを使用して、コンステレーション・シンボルストリームのコンステレーション・シンボル振幅を選択し、第１の符号化データストリームおよび第２のサブストリームを使用して、コンステレーション・シンボル振幅に適用される少なくともいくつかの符号（たとえば、図４、７、９、１０）を選択するように構成された第１のサブストリームおよび第２の符号化データストリーム（例えば、４、７、９、１０の４５０）に整形コードを適用することにより、生成するように構成される整形エンコーダ（例えば、図４、７、９、１０の４１０）と、を備えるものである、データ送信機を備える装置が提供される。

上記装置のいくつかの実施形態では、デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲート（例えば、図４、７、９、１０の４３２）をさらに備え、第１の入力は第１の入力を受信するように接続され、第２の入力は第２のサブストリームに対応するデータストリーム（例え、ば図１０の４０８、図４、７、９の４４２）を受信するように接続され、出力はコンステレーションマッパーに接続される。ここで、コンステレーションマッパーは、出力から受信したビット値（例えば、図４、７、９、１０も４３６）を使用して、コンステレーション・シンボル振幅に適用される符号を選択するように構成される。

上記装置のいずれかのいくつかの実施形態において、論理ゲートはＸＯＲゲートを含む（例えば、図４、７、９、１０の４３２）。

上記の装置のうちのいずれかの、いくつかの実施形態では、この装置は、第２のサブストリームにＦＥＣ符号を適用することによって、第３の符号化データストリーム（たとえば、図４、図７、図９の４２２）を生成するように構成されたＦＥＣエンコーダ（たとえば、図４、７、９の４２０）をさらに備える。ここで、コンステレーションマッパーは、コンステレーションのためのコンステレーション・シンボル振幅を選択するために、第３の符号化データストリーム（例えば、図４、７、９の４４２、および／または、図９の９１８）を使用するようにさらに構成される。

上記の装置のうちのいずれかのいくつかの実施形態では、ＦＥＣエンコーダ（例えば、図４、７、９の４２０）は、低密度パリティ検査（ＬＤＰＣ）コードを使用するように構成される。

上記装置のいずれかのいくつかの実施形態では、整形エンコーダは、整形コードを第１のサブストリームに適用することによって、第４の符号化データストリーム（例えば４１８、図４、７、９）を生成するようにさらに構成される。ここで、ＦＥＣエンコーダはさらに、ＦＥＣ符号を第４の符号化データストリームに適用することによって第３の符号化データストリームを生成するように構成されている。

上記の装置のいずれかのいくつかの実施形態では、デマルチプレクサはさらに、入力データストリームを逆多重化して第３のサブストリームを生成する（たとえば、図８の４０８または９０８）ように構成される。ここで、ＦＥＣエンコーダは、さらに、ＦＥＣコードを第３のサブストリームに適用することによって、第３の符号化データストリームを生成するように構成されている。

上記の装置のいずれかのいくつかの実施形態では、コンステレーションマッパーは、さらに、第３の符号化データストリームを使用して（例えば、図４、７、９の４４２によって）、コンステレーション・シンボルの振幅に適用される符号の少なくともいくつかを選択するように構成される。

上記の装置のうちのいずれかのいくつかの実施形態では、装置は、第２のサブストリームにＦＥＣ符号を適用することによって、第３の符号化データストリーム（たとえば、図４、図７、図９の４２２）を生成するように構成されたＦＥＣエンコーダ（たとえば、図４、７、９の４２０）をさらに備える。ここで、コンステレーションマッパーは、第３の符号化データストリームを使用して（例えば、図４、７、９の４４２を介して）、コンステレーション・シンボル振幅に適用される符号の少なくともいくつかを選択するようにさらに構成される。

上記装置のいずれかのいくつかの実施形態では、コンステレーションマッパーは、第２の符号化データストリームによって供給される固定数のビット（例えば、図１０のＮｕ）および第２のサブストリームによって供給される単一のビット（例えば、図１０のＬ’）を有するビットワード（例えば、（ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ’）、（７））を使用してコンステレーション・シンボル振幅を選択するように構成される。

上記装置のいずれかのいくつかの実施形態では、コンステレーションマッパーは、異なるバイナリラベルが異なるそれぞれのコンステレーション・シンボル（例えば、図５Ａの５００）に対応する１組のバイナリラベルを使用してコンステレーションマッピングを実行するように構成される。各異なるバイナリラベル（例えば、（ｓＬ’ｌ_ｌ）、式（５））は、それぞれの符号部分（例えば、ｓ、式（５））および、それぞれの振幅部分（例えば、（Ｌ’ｌ_ｌ）、式（５））を含む。ここで、振幅部分は、コンステレーション原点に関して対称である任意の対のコンステレーション・シンボルに対して、振幅部分の特定のビットのそれぞれの値が、２進数の０および２進数の１を含む（例えば、図５ＡのＬ’）ようになっている。

上記の装置のうちのいずれかのいくつかの実施形態では、デジタル信号プロセッサは、コンステレーション・シンボルストリームを分割することによって、複数のコンステレーション・シンボルサブストリーム（たとえば、図２の２１２）を生成するように構成されたキャリアマッパー（たとえば図２の２１０）をさらに備える。ここで、デジタル信号プロセッサは、アナログフロントエンドを駆動して、アナログフロントエンドによって生成された複数の変調電気キャリアに、複数の前記コンステレーション・シンボルサブストリームを搬送させるように構成される。

上記の装置のいずれかのいくつかの実施形態では、装置はモデム（たとえば、図１の１５０）をさらに含み、モデムはデータ送信機を含む。

上記の装置のいずれかのいくつかの実施形態では、装置は、サービス配信ユニット（例えば、図１の１１０）をさらに含み、サービス配信ユニットはデータ送信機を含む。

上記に開示された別の例示的な実施形態によれば、例えば、要約セクションにおいて、および／または、図１−図１３１つ、あるいは、いくつかもしくはすべての任意の組み合わせにおいて、電気アナログフロントエンド（例えば、図３の３１０）およびデジタル信号プロセッサ（例えば、３２４、図３）を含むデータ受信機（例えば、３００、図３）を備える装置が提供される。このデジタル信号プロセッサは、電気アナログフロントエンドによって出力され、送信されたコンステレーション・シンボルのストリームに対応する（例えば、図５Ａの５００）受信電気信号の１つ以上の変調キャリアを表す値のストリーム（例えば、図６の６０２）を処理するように構成される。デジタル信号プロセッサは、値のストリームを冗長復号化して、送信されたコンステレーション・シンボルのストリームにおいて冗長符号化されて、１つ以上の変調された電気キャリアよって搬送されたソースデータストリーム（例えば、図６の４０２）を回復するように構成される。ここで、デジタル信号プロセッサは、第１のデータストリーム（例えば、図６、１２の４３６）および第２のストリーム（例えば、図６、１２の４１６）を、値のストリームの各々をコンステレーションにマッピングすることによって、生成するように構成されたコンステレーション・デマッパー（例えば、図６の６５０、図１２の１２５０）であって、ここで、第１のデータストリームは、マッピングによって決定されたコンステレーション・シンボルのバイナリラベルの符号ビットを搬送し、第１のデータストリームは、マッピングによって決定されたコンステレーション・シンボルのバイナリラベルの振幅ビットを搬送するものである、コンステレーション・デマッパーと、ビットワード（例えば、（ｕ_１ ｕ_２…ｕ_Ｎｕ Ｌ ｌ_１ ｌ_２…ｌ_Ｎｌ）のストリーム（例えば、図４の４１２）を復号することによって、第１および第２のデータストリームを使用して生成された、ソースデータストリームの第１のサブストリーム（例えば、図６の４０６）を回復するように構成された整形デコーダ（例えば、図６の６７０）であって、ここで、復号化は整形コードを使用して実行されるものである、整形デコーダとを備える。

上記装置のいくつかの実施形態では、デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲート（たとえば、図６の６３２）をさらに備え、第１の入力は第１のデータストリームを受信するように接続される。第２の入力は、第３のデータストリーム（例えば、図６の４４２、図１２の４０８）を受信するように接続され、第３のデータストリームは、値のストリームに基づいて生成される。ここで、ビットワードのストリームは、論理ゲートの出力で生成されたビット値（例えば、図６の４１７）を含む。

上記装置のいずれかのいくつかの実施形態では、論理ゲートはＸＯＲゲート（例えば、図６の６３２）を含む。

上記の装置のいずれかのいくつかの実施形態では、本願装置は、ＦＥＣコードを適用して値のストリームをデコードすることにより、ソースデータストリームの第２のサブストリーム（たとえば、図６の４０８）を回復するように構成されたＦＥＣデコーダ（たとえば、図６の６１０／６３０）をさらに備える。ここで、前記コンステレーション・デマッパーは、前記マッピングを実行するために前記ＦＥＣデコーダの出力（例えば、図４の４４２、４１８）を使用するようにさらに構成される。

上記の装置のうちのいずれかのいくつかの実施形態では、ＦＥＣデコーダ（たとえば、図６の６３０）は、低密度パリティチェック（ＬＤＰＣ）コードを使用するように構成される。

上記の装置のいずれかのいくつかの実施形態では、ＦＥＣデコーダは、値のストリームを復号することによって回復されたパリティビットを破棄し、値のストリームを復号することによって回復された情報ビットを再符号化することによってパリティビットを再生成し、再生成されたパリティビットをコンステレーション・デマッパーに向けるように構成される。

上記装置のいずれかのいくつかの実施形態では、デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲート（例えば、図６の６３２）をさらに備える。第１の入力は第１のデータストリームを受信するために接続され、第２の入力は、第３のデータストリーム（例えば、図６の４４２）を受信するように接続され、第３のデータストリームは、値のストリームを復号することによってＦＥＣデコーダによって生成される。ここで、ビットワードのストリームは、論理ゲートの出力で生成されたビット値（例えば、図６の４１７）を含む。

上記の装置のいずれかのいくつかの実施形態では、装置はモデム（例えば、図１の１５０）をさらに備え、モデムはデータ受信機を含む。

上記の装置のいずれかのいくつかの実施形態では、装置はサービス配信ユニット（例えば、図１の１１０）をさらに含み、サービス配信ユニットはデータ受信機を含む。

本開示は、例示的な実施形態への参照を含むが、本明細書は限定的な意味で解釈されることを意図していない。本開示の範囲内の他の実施形態と同様に、記載された実施形態の様々な修正は、当業者には明らかである。例えば、以下の特許請求の範囲で表されるように、これらの開示が関係するものは、開示の原則および範囲内にあるとみなされる。

いくつかの実施形態は、回路ベースのプロセスとして実装されることができ、単一の集積回路上で可能な実装形態を含む。

いくつかの実施形態は、方法、および、それらの方法を実施するための装置の形で具体化することができる。いくつかの実施形態はまた、磁気記録媒体、光記録媒体、固体メモリ、フロッピー（登録商標）ディスケット、ＣＤ−ＲＯＭ、ハードドライブ、または、任意の他の非一時的な機械可読メディアなどの有形の媒体に記録されたプログラムコードの形態で具現化され得る。ここで、プログラムコードがコンピュータなどの機械にロードされて実行されると、その機械は特許発明を実施するための装置となる。いくつかの実施形態は、例えば、機械にロードされおよび／または機械によって実行されることを含む、非一時的機械可読記憶媒体に記憶されるプログラムコードの形で実施することもできる。ここで、プログラムコードがロードされ、コンピュータまたはプロセッサなどの機械によって、実行されるとき、その機械は特許発明を実施するための装置となる。汎用プロセッサ上で実施されるとき、プログラムコードセグメントはプロセッサと組み合わさって、特定の論理回路と同様に動作する独自の装置を提供する。

特に明記しない限り、各数値および範囲は、「約」または「およそ」という語がその値または範囲の前にあるかのように近似的であると解釈されるべきである。

さらに、本開示の性質を説明するために説明および図示された部品の詳細、材料、および配置の様々な変更は、例えば、以下の特許請求の範囲で表されるように、本開示の範囲から逸脱することなく当業者によって行われ得ることが理解される。

請求項における図番号および／または図参照符号の使用は、請求項の解釈を容易にするために、請求される主題の１つ以上の可能な実施形態を識別することを意図している。そのような使用は、それらの請求項の範囲を対応する図に示される実施形態に必ずしも限定すると解釈されるべきではない。

以下の方法請求項における要素は、もしあれば、対応するラベル付けを用いて特定の順序で記載されているが、請求項の列挙がそれらの要素の一部または全部を実施するための特定の順序を別に説明しない限り、それらの要素は必ずしも、その特定の順序で実装されていると限定することを意図するものではない。

本明細書における「一実施形態」または「一実施形態」への言及は、その実施形態に関連して説明された特定の特徴、構造、または特性が、本開示の少なくとも１つの実施形態に含まれ得ることを意味する。本明細書の様々な箇所における「一実施形態では」という句の出現は、必ずしも同じ実施形態を指すものでも、別の実施形態または代替実施形態が他の実施形態を相互に排他的に排除するものでもない。同じことが「実装」という用語にも当てはまる。

本明細書で別段の指定がない限り、複数の類似オブジェクトのうちのオブジェクトを指すための序形容詞「第１」、「第２」、「第３」などの使用は、単にそのような類似オブジェクトの異なる実例が言及されていることを示す。また、そのように言及される類似のオブジェクトは、時間的に、空間的に、ランク付けにおいて、または任意の他の方法で、対応する順序または順序でなければならないことを意味することを意図するものではない。

また、この説明の目的のために、用語「結合する」、「結合している」、「結合した」、「接続する」、「接続している」、または「接続した」は、エネルギーが許容される当技術分野で既知のまたは今後開発される方法を指す。必須ではないが、１つ以上の追加の要素の挿入が考えられる。逆に、「直接結合された」、「直接接続された」などの用語は、そのような追加の要素がないことを意味する。

要素および標準に関して本明細書で使用されるとき、互換性という用語は、その要素が標準によって全体的または部分的に特定される方法で他の要素と通信し、標準で規定されている方法で、他の要素と十分に通信できると他の要素によって認識されることを意味する。互換性のある要素は、標準で指定されている方法で内部的に動作する必要はない。

本願の特許請求の範囲に含まれる実施形態は、（１）本明細書によって可能にされ、（２）法定の主題に対応する実施形態に限定される。非有効化実施形態および非法定主題に対応する実施形態は、たとえそれらが正式に特許請求の範囲内にあるとしても、明示的に否認される。

説明した実施形態は、あらゆる点で例示的なものにすぎず、限定的なものではないと考えるべきである。特に、本開示の範囲は、本明細書の説明および図によってではなく、添付の特許請求の範囲によって示される。特許請求の範囲の均等物の意味および範囲内にある全ての変更は、それらの範囲内に包含されるべきである。

当業者は、上記の様々な方法のステップがプログラムされたコンピュータによって実行され得ることを容易に認識する。本明細書では、いくつかの実施形態は、機械またはコンピュータ可読であり、機械実行可能プログラムまたはコンピュータ実行可能プログラムの命令をコード化するプログラムデータ記憶装置、例えば、デジタルデータ記憶媒体をカバーすることを意図する。ここで、前記命令は、本明細書に記載の方法のステップの一部またはすべてを実行する。プログラム記憶装置は、例えば、デジタルメモリ、磁気ディスクまたはテープなどの磁気記憶媒体、ハードドライブ、または光学的に読み取り可能なデジタルデータ記憶媒体とすることができる。実施形態はまた、本明細書に記載の方法の前記ステップを実行するようにプログラムされたコンピュータをカバーすることを意図している。

説明および図面は単に本開示の原理を例示するものである。したがって、当業者であれば、本明細書では明示的に説明または図示していないが本開示の原理を具体化し、その趣旨および範囲内に含まれる様々な構成を考案できることが理解される。さらに、本明細書に列挙されたすべての例は、主に、本技術を促進するために発明者によって与えられた概念を読者が理解するのを助けるための教育目的のためだけに意図されている。そして、そのような具体的に列挙された例および条件に限定されることなく解釈されるべきである。さらに、本開示の原理、態様、および実施形態、ならびにその特定の例を列挙する本明細書中のすべての記述は、それらの均等物を包含することを意図している。

「プロセッサ」および／または「コントローラ」とラベル付けされた任意の機能ブロックを含む、図に示されている様々な要素の機能は、専用ハードウェア、ならびに適切なソフトウェアに関連してソフトウェアを実行できるハードウェアの使用によって提供され得る。プロセッサによって提供されるとき、機能は、単一の専用プロセッサによって、単一の共有プロセッサによって、または、そのうちのいくつかが共有され得る複数の個々のプロセッサによって提供され得る。さらに、「プロセッサ」または「コントローラ」という用語の明示的な使用は、ソフトウェアを実行することが可能なハードウェアを排他的に指すと解釈されるべきではなく、デジタルシグナルプロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、応用特定集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ソフトウェアを格納するためのリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、および不揮発性記憶装置を、制限することなく、暗黙的に含み得る。従来のおよび／またはカスタムの他のハードウェアも含まれ得る。同様に、図に示されているスイッチは概念的なものにすぎない。それらの機能は、プログラムロジックの操作、専用ロジックを通して、プログラム制御と専用ロジックの相互作用を通じて、または手動でも、実行することができる。特定の技術は、文脈からより明確に理解されるように、実施者によって選択可能である。

本願で使用されるように、「回路」という用語は、以下のうちの１つ以上またはすべてを指すことができる。（ａ）ハードウェアのみの回路実装（アナログおよび／またはデジタル回路のみでの実装など）、（ｂ）ハードウェア回路とソフトウェアの組み合わせ（該当する場合）、（ｉ）アナログおよび／またはデジタルハードウェア回路とソフトウェア／ファームウェアの組み合わせ、および（ｉｉ）ソフトウェア、および携帯電話またはサーバなどの装置に様々な機能を実行させるために連携するソフトウェアおよびメモリを有するハードウェアプロセッサ（デジタルシグナルプロセッサを含む）の任意の部分、（ｃ）動作にはソフトウェア（ファームウェアなど）を必要とする、動作にソフトウェアを必要としないものもある、マイクロプロセッサまたはマイクロプロセッサの一部などのハードウェア回路および／またはプロセッサ。回路のこの定義は、特許請求の範囲を含む本出願におけるこの用語のすべての使用に適用される。さらなる例として、この出願において使用されるように、回路という用語は、単なるハードウェア回路またはプロセッサ（または複数のプロセッサ）またはハードウェア回路またはプロセッサの一部、および、その（またはそれらの）付随するソフトウェアおよび／またはファームウェアの実装もまたカバーする。回路という用語は、また、例えば、特定の請求項要素に適用可能であれば、ベースバンド集積回路、または、モバイルデバイス用のプロセッサ集積回路をカバーする。または、サーバ、セルラーネットワークデバイス、または他のコンピューティングもしくはネットワークデバイス内のにおける集積回路。

本明細書の任意のブロック図は、本開示の原理を具体化する例示的な回路の概念図を表すことを当業者は理解する。同様に、任意のフローチャート、フロー図、状態遷移図、擬似コードなどは、コンピュータ可読媒体で実質的に表されることができ、そのようなコンピュータまたはプロセッサが明示的に表示されるかどうかにかかわらず、コンピュータまたはプロセッサによって実行されるさまざまなプロセスを表すことが理解される。

Claims (23)

1. 電気アナログフロントエンドとデジタル信号プロセッサとを備えるデータ送信機を備える装置であって、
   該デジタル信号プロセッサは、コンステレーション・シンボルストリームを生成するために、入力データストリームを冗長符号化し、前記アナログフロントエンドによって生成された１つ以上の変調された電気キャリアに、前記コンステレーション・シンボル・ストリームのコンステレーション・シンボルを搬送させるために、前記アナログフロントエンドを駆動するように構成され、
   前記デジタル信号プロセッサは、
   第１のサブストリームおよび第２のサブストリームを生成するために、前記入力データストリームを逆多重化するように構成されたデマルチプレクサと、整形コードを前記第１のサブストリームに適用することによって、第１の符号化データストリームおよび第２の符号化データストリームを生成するように構成された整形エンコーダと、
   前記コンステレーション・シンボル・ストリームのコンステレーション・シンボル振幅を選択するために前記第２の符号化データストリームを使用し、前記コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するために、前記第１の符号化データストリームおよび前記第２のサブストリームを使用するように設定されたコンステレーションマッパーと
   を備える、
   装置。
2. 前記デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲートをさらに備え、
   前記第１の入力は前記第１の符号化データストリームを受信するように接続され、
   前記第２の入力は前記第２のサブストリームに対応するデータストリームを受信するように接続され、
   前記出力は前記コンステレーションマッパーに接続されており、
   前記コンステレーションマッパーは、前記コンステレーション・シンボル振幅に適用される少なくともいくつかの符号を選択するために、前記出力から受信したビット値を使用するように構成される、
   請求項１に記載の装置。
3. 前記論理ゲートは、ＸＯＲゲートを含む、請求項２に記載の装置。
4. 前記第２のサブストリームにＦＥＣ符号を適用することによって、第３の符号化データストリームを生成するように構成されたＦＥＣエンコーダをさらに備え、前記コンステレーションマッパーは、前記コンステレーション・シンボル・ストリームの前記コンステレーション・シンボル振幅を選択する前記第３の符号化データストリームを使用するようにさらに構成される、請求項１に記載の装置。
5. 前記ＦＥＣエンコーダは、低密度パリティ検査符号を使用するように構成される、請求項４に記載の装置。
6. 前記整形エンコーダは、前記整形コードを前記第１のサブストリームに適用することによって第４の符号化データストリームを生成するようにさらに構成され、前記ＦＥＣエンコーダは、さらに、前記ＦＥＣ符号を前記第４の符号化データストリームに適用することによって、前記第３の符号化データストリームを生成するように構成される、請求項４に記載の装置。
7. 前記デマルチプレクサは、さらに、第３のサブストリームを生成するために前記入力データストリームを逆多重化するように構成され、前記ＦＥＣエンコーダは、また、前記ＦＥＣ符号を前記第３のサブストリームに適用することによって、前記第３の符号化データストリームを生成するようにさらに構成される、請求項４に記載の装置。
8. 前記コンステレーションマッパーは、前記コンステレーション・シンボル振幅に適用される前記符号の少なくともいくつかを選択するために、前記第３の符号化データストリームを使用するようにさらに構成される、請求項４に記載の装置。
9. ＦＥＣコードを前記第２のサブストリームに適用することによって、第３の符号化データストリームを生成するように構成されたＦＥＣエンコーダをさらに備え、前記コンステレーションマッパーは、さらに、前記コンステレーション・シンボル振幅に適用される前記符号のうちの少なくともいくつかを選択するために、前記第３の符号化データストリームを使用するように構成される、請求項１に記載の装置。
10. 前記コンステレーションマッパーは、前記第２の符号化データストリームによって供給される固定数のビットと前記第２のサブストリームによって供給される固定数のビットとを有するビットワードを使用してコンステレーション・シンボル振幅を選択するように構成される、請求項１に記載の装置。
11. 前記コンステレーションマッパーは、異なるバイナリラベルが、異なるそれぞれのコンステレーション・シンボルに対応するバイナリラベルのセットを使用してコンステレーションマッピングを実行するように構成され、
    各バイナリラベルはそれぞれの符号部分とそれぞれの振幅部分とを含み、
    前記振幅部分は、コンステレーション原点に関して対称的である任意の対のコンステレーション・シンボルに対して、前記振幅部分の特定のビットのそれぞれの値が、２進数の０および２進数の１を含むようになっている、
    請求項１に記載の装置。
12. 前記デジタル信号プロセッサは、前記コンステレーション・シンボルストリームを分割することによって、複数のコンステレーション・シンボルサブストリームを生成するように構成されたキャリアマッパーをさらに備え、
    前記デジタル信号プロセッサは、前記アナログフロントエンドによって生成された複数の前記変調された電気キャリアに、前記複数の前記コンステレーション・シンボルサブストリームを搬送させるために、前記アナログフロントエンドを駆動するように構成される、
    請求項１に記載の装置。
13. モデムをさらに備え、該モデムは前記データ送信機を含む、請求項１に記載の装置。
14. サービス配信ユニットをさらに含み、該サービス配信ユニットは前記データ送信機を含む、請求項１に記載の装置。
15. 電気アナログフロントエンドおよびデジタル信号プロセッサを含むデータ受信機を備える装置であって、
    該デジタル信号プロセッサは、前記電気アナログフロントエンドによって出力された受信電気信号の１つ以上の変調キャリアを表し、コンステレーションの送信されたコンステレーション・シンボルのストリームに対応する値のストリームを処理するように構成され、
    該デジタル信号プロセッサは、送信されたコンステレーション・シンボルの前記ストリームにおいて冗長符号化され、前記１つ以上のビットストリームによって搬送されるソースデータストリームを回復するために、値の前記ストリームを冗長復号化するように構成され、
    前記デジタル信号プロセッサは、
    値の前記ストリームのそれぞれを前記コンステレーションにマッピングすることによって、第１のデータストリームおよび第２のデータストリームを生成するように構成されたコンステレーション・デマッパーであって、前記第１のデータストリームは、前記マッピングによって決定されたコンステレーション・シンボルのバイナリラベルの符号ビットを搬送し、前記第２のストリームは、前記マッピングによって決定された前記コンステレーション・シンボルの前記バイナリラベルの振幅ビットを搬送するものである、コンステレーション・デマッパーと、
    前記第１および第２のデータストリームを使用して生成されたビットワードのストリームを復号することによって、前記ソースデータストリームの第１のサブストリームを回復するように構成される整形デコーダであって、該復号は、整形コードを用いて実行されるものである、整形デコーダと、
    を備える、
    装置。
16. 前記デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲートをさらに備え、
    該第１の入力は前記第１のデータストリームを受信するように接続され、
    前記第２の入力は第３のデータストリームを受信するように接続され、
    該第３のデータストリームは、値の前記ストリームに基づいて生成されたものであり、
    ビットワードの前記ストリームは、前記論理ゲートの前記出力において生成されたビット値を含む、
    請求項１５に記載の装置。
17. 前記論理ゲートがＸＯＲゲートを含む、請求項１６に記載の装置。
18. 値の前記ストリームを復号するために、ＦＥＣコードを適用することによって、前記ソースデータストリームの第２のサブストリームを回復するように構成されたＦＥＣデコーダをさらに備え、
    前記コンステレーション・デマッパーは、さらに、前記マッピングを実行するために前記ＦＥＣデコーダの出力を使用するように構成される、
    請求項１５に記載の装置。
19. 前記ＦＥＣデコーダは、低密度パリティ検査符号を使用するように構成されている、請求項１８に記載の装置。
20. 前記ＦＥＣデコーダは、
    値の前記ストリームを復号することによって回復されたパリティビットを破棄し、
    値の前記ストリームを復号することによって回復された情報ビットを再符号化することによって、前記パリティビットを再生成し、前記再生成されたパリティビットをコンステレーション・デマッパーに向ける
    ように構成される、
    請求項１８に記載の装置。
21. 前記デジタル信号プロセッサは、第１および第２の入力と出力とを有する論理ゲートをさらに備え、
    該第１の入力は前記第１のデータストリームを受信するように接続され、
    該第２の入力は第３のデータストリームを受信するように接続され、
    該第３のデータストリームは、前記ＦＥＣデコーダにより、値の前記ストリームを復号することによって生成されたものであり、
    ビットワードの前記ストリームは、前記論理ゲートの前記出力において生成されたビット値を含む、
    請求項１８に記載の装置。
22. モデムをさらに備え、該モデムは前記データ受信機を含む、請求項１５に記載の装置。
23. サービス配信ユニットをさらに含み、該サービス配信ユニットは前記データ受信機を含む、請求項１５に記載の装置。