JP6980789B2 - 単一インダクタ・マルチ出力レギュレータの改良 - Google Patents

Description

本発明は、電圧レギュレータの制御回路、特に、単一のインダクタを用いて複数の出力それぞれに独立した調節電圧を供給するように動作し得る単一インダクタ・マルチ出力電圧レギュレータの制御回路に関する。

当技術分野においては、単一インダクタ・シングル出力（ＳＩＳＯ）ＤＣ−ＤＣコンバータがよく知られている（あるいは、ＤＣ−ＤＣスイッチング・レギュレータとして知られている）。スイッチング周期の一部（それぞれ通常は、約半分）である非重畳フェーズを用いて、インダクタにおけるエネルギーの適当な格納および放出を行うのに、スイッチが用いられる。これらの回路には、出力が可能な限り所要電圧レベルに近いことを保証するフィードバック制御ループを含む。例としては、ステップダウン（バック）、ステップアップ（ブースト）、およびバックブーストＤＣ−ＤＣコンバータまたはスイッチング・レギュレータが挙げられる。

過去には、独立したＤＣ電圧を２つ以上の出力負荷に供給し得るスイッチング・レギュレータを提供するため、個々の出力ごとに別個のインダクタが必要であった。インダクタは嵩高く、集積化が難しいため、これらのスイッチング・レギュレータでは、より大きな回路面積が必要であり、また、複数のインダクタの切り替えと関連付けられた損失によって、相対的に非効率となり得る。

近ごろは、独立したＤＣ電圧で２つ以上の出力を提供可能なＤＣ−ＤＣスイッチング・レギュレータ（以下、レギュレータ）が論じられている。単一インダクタ・マルチ出力（ＳＩＭＯ）レギュレータとして知られるこのようなトポロジでは、チップ上に１つのインダクタが接続または実装されていればよいという利点がある（インダクタは、オンチップ実装されていてもよいし、オフチップ実装されていてもよい）。その結果、接続されるディスクリート部品の数（ひいては、接続数）またはオンチップ・コンポーネントの数ひいてはオンチップの所要「不動産（ｒｅａｌ ｅｓｔａｔｅ）」面積が小さくなり、最終的にはコストが低下するとともに信頼性が向上する。このようなレギュレータは、インダクタの出力側での付加的なスイッチの展開によって、２つ以上の出力間での単一インダクタの時間共有を可能とすることにより動作する。

ただし、ＳＩＳＯレギュレータとは異なり、すべての出力が１つの共通インダクタを共有しているため、１つまたは複数の出力の変動が他の出力に影響を及ぼす可能性がある。結果として、ＳＩＭＯレギュレータの設計は、特にインスタンスの切り替えの交差調節、不安定性、および誤った制御の回避に対して、大きな課題を呈する。交差調節では、１つの出力における負荷変化が別の出力における補償電圧調整（ひいては、電圧変化）となる。

安定性の向上および／または交差調節の低減がなされた単一インダクタ・マルチ出力電圧レギュレータを提供することが望ましい。

本発明の第１の態様においては、インダクタを備え、複数の出力それぞれにおいて独立した調節電圧を供給するように動作可能な単一インダクタ・マルチ出力電圧レギュレータの制御回路であって、各出力をインダクタの第１のインダクタ端子に対して選択的に接続する出力スイッチと、第１の動作状態において、各出力が各接続継続時間にわたって第１のインダクタ端子に周期的に接続されることにより、当該出力において前記調節電圧を生成するように、複数のスイッチング周期において前記出力スイッチを制御するように動作可能なコントローラであり、前記接続継続時間がそれぞれ、前記出力のうちの少なくとも第１の出力において、早期スイッチング周期にサンプリングされた少なくとも１つの履歴電圧値に依存する、コントローラと、を備えた、制御回路が提供される。

本発明の第２の態様においては、インダクタを備え、複数の出力それぞれにおいて独立した調節電圧を供給するように動作可能な単一インダクタ・マルチ出力電圧レギュレータの制御回路であって、各出力をインダクタの第１のインダクタ端子に対して選択的に接続する出力スイッチと、第１の動作状態において、各出力が各接続継続時間にわたって第１のインダクタ端子に周期的に接続されることにより、当該出力において前記調節電圧を生成するように、複数のスイッチング周期において前記出力スイッチを制御するように動作可能なコントローラであり、前記出力のうちの１つを優先出力として指定するように動作可能であり、前記優先出力が、その対応する接続継続時間の少なくとも第１の部分が最初に計算される出力であり、前記優先出力の指定が前記出力のうちの異なる出力へと周期的に切り替えられるようにさらに動作可能である、コントローラと、を備えた、制御回路が提供される。

本発明の第３の態様においては、インダクタを備え、複数の出力それぞれにおいて独立した調節電圧を供給するように動作可能な単一インダクタ・マルチ出力電圧レギュレータの制御回路であって、各出力をインダクタの第１のインダクタ端子に対して選択的に接続する出力スイッチと、第１の動作状態において、各出力が各接続継続時間にわたって第１のインダクタ端子に周期的に接続されることにより、当該出力において前記調節電圧を生成するように、複数のスイッチング周期において前記出力スイッチを制御するように動作可能なコントローラであり、電圧レギュレータがロック状態にあるかを判定することと、ロック状態が有効であるかを判定することと、ロック状態が無効である場合、各代替電圧レギュレータを用いて出力のうちの１つまたは複数を提供することと、を行うようにさらに動作可能である、コントローラと、を備えた、制御回路が提供される。

本発明の第４の態様においては、複数の出力それぞれにおいて独立した調節電圧を供給するように動作可能な単一インダクタ・マルチ出力電圧レギュレータであって、上記態様のいずれかに記載の制御回路と、前記インダクタと、を備えた、単一インダクタ・マルチ出力電圧レギュレータが提供される。

本発明の別途任意選択的な態様は、添付の従属請求項に開示の通りである。

以下、添付の図面を参照して、本発明の実施形態が説明されるが、これらはほんの一例に過ぎない。

本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータの図である。 本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータの有限状態機械の状態図である。 本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータのインダクタ電流の挙動を示したタイミング図である。 本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータのインダクタ電流の挙動を示したタイミング図である。 本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータのインダクタ電流の挙動を示したタイミング図である。 本発明の一実施形態に係る、単一インダクタ・マルチ出力電圧レギュレータのインダクタ電流の挙動を示したタイミング図である。 本発明の一実施形態に係る、混合信号フィードバック・ループにおける遅延を示したタイミング図である。 本発明の一実施形態に係る、「スタートアップ」状態を記載したフロー図である。 本発明の一実施形態に係る、「ステディステート」状態を記載したフロー図である。 例示的な誤差関数およびその区分線形近似のプロット図である。 本発明の一実施形態に係る、「ステディステート」状態を示したタイミング図である。

本明細書においては、単一インダクタ・マルチ出力電圧レギュレータの交差調節の低減および／もしくは安定性の向上のための方法ならびにこのような方法を実装した単一インダクタ・マルチ出力電圧レギュレータが記載される。本明細書において、提案の方法は、充電制御通電サイクル／スイッチング周期（ＣＣＥＣＳＰ：Ｃｈａｒｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｅｎｅｒｇｉｚｉｎｇ Ｃｙｃｌｅ ｐｅｒ Ｓｗｉｔｃｈｉｎｇ Ｐｅｒｉｏｄ）法として記載されるが、一組のスイッチを駆動してＳＩＭＯ ＤＣ−ＤＣレギュレータを得るのに適している。本明細書においては、バックＳＩＭＯ ＤＣ−ＤＣレギュレータが記載されるものの、本開示はこれに限定されず、ブーストＳＩＭＯ ＤＣ−ＤＣレギュレータまたはバックブーストＳＩＭＯ ＤＣ−ＤＣレギュレータにも同等に適用可能であることが容易に明らかとなるであろう。レギュレータは、２つ以上の独立した出力電圧を生成するようにしてもよい。独立した出力電圧は、すべてが異なる電圧レベルであってもよいし、独立した出力電圧のうちの２つ（以上）が同じレベルであってもよい。

図１は、本明細書に記載の概念に係る、２つの独立した出力を調節可能なＳＩＭＯレギュレータを示している。このようなレギュレータは、単一インダクタ・デュアル出力（ＳＩＤＯ）レギュレータと称される場合がある。バック・レギュレータは、図示のように、一対の入力側電子スイッチ１０１および一対の出力側スイッチ１０２を備える。出力が３つ以上のレギュレータの場合は、各出力に対する付加的な電圧および電流検知接続と併せて、付加的なスイッチ（出力ごとに少なくとも１つの追加スイッチ）が必要となることに留意されたい。また、付加的な出力それぞれには、付加的な低ドロップアウト・レギュレータ（ＬＤＯ）回路が提供されていてもよい。

図１のデュアル出力の例に戻って、出力側スイッチ１０２は、インダクタンスＬのインダクタ１０４の第１のインダクタ端子１０４ａを各出力に対して選択的に接続する。具体的には、第１の出力側スイッチＳＷ１がインダクタを第１の出力１１４に接続し、第２の出力側スイッチＳＷ２がインダクタを第２の出力１１５に接続する。入力側スイッチ１０１は、インダクタ１０４の第２の端子１０４ｂを２つの供給電圧の一方に対して選択的に接続し、電圧源ＶＤＤ１０３からインダクタ１０４を通って電流が流れ得るようにするｈｉｇｈ側スイッチＨＳと、インダクタ１０４から電圧源ＶＳＳ１０５に向かって電流が流れ得るようにするｌｏｗ側スイッチＬＳとを備える。

各出力で検知された電圧を表し、各アナログ−デジタル変換器（ＡＤＣ）（具体的には、ＡＤＣ１ １０７およびＡＤＣ２ １０８）によりデジタル化されたデジタル信号を有限状態機械（ＦＳＭ）１０６が受信する。過電流検出器（ＯＣＤ）１０９、ゼロ電流検出器（ＺＣＤ）１１０、過電圧検出器（ＯＶＤ）１１１、および電圧不足検出器（ＵＶＤ）１１２、ならびに低ドロップアウト・レギュレータ（ＬＤＯ）回路１１３からの一組の中断トリガ信号によって、ＦＳＭ１０６への別途入力が提供される。図示のＳＩＤＯにおいて、各出力の出力負荷は、第１の出力１１４および第２の出力１１５それぞれについて並列に接続された各キャパシタ（Ｃ_１、Ｃ_２）および抵抗器（Ｒ_１、Ｒ_２）対によって表される。各出力負荷のキャパシタ（Ｃ_１、Ｃ_２）による等価直列抵抗（ＥＳＲ）効果を抑えるため、ブリッジ・キャパシタＣ_ＥＲ１１６が出力１１４、１１５間に接続されている。また、ブリッジ・キャパシタ１１６は、反対出力の電圧ドロップを低減することにより、相互相関を抑える。３つ以上の出力が存在する実施形態においては、如何なる時点においても切り替え遷移において１８０°位相がずれた２つの出力間でブリッジ・キャパシタを切り替えるため、キャパシタ・スイッチング・ネットワークが提供されていてもよい。ＦＳＭ１０６は、発生した遷移を把握することになるため、これに応じてキャパシタ・スイッチング・ネットワークを制御することができる。

ＯＣＤ１０９、ＺＣＤ１１０、ＯＶＤ１１１、およびＵＶＤ１１２はそれぞれ、開ループ比較器ベースの検出回路を備えていてもよい。各検出回路は、検知（電圧または電流）値を得るセンサ（必要に応じて、電圧センサまたは電流センサ）を備えていてもよい。開ループ比較器は、検知値を対応する閾値に対して比較することにより、この検知値を２値指標に変換する。２値指標は、正常状態または異常状態（すなわち、必要に応じて、過電流状態、ゼロ電流状態、過電圧状態、または電圧不足状態）を示す適当な値に設定されることになる。２値指標に基づいて、適当な中断が生成され、ＦＳＭ１０６の「現行状態」レジスタに格納されるようになっていてもよい。中断が検出された場合、ＦＳＭ１０６は、次項に記載されるとともに図３に示される対応状態へと遷移する。

スタートアップおよびステディステート・レジームならびに中断の管理の概要
図２は、ＦＳＭ１０６に係る、動作状態の例示的なシーケンスを示している。「リセット」状態２００の後、ＦＳＭの状態は、「トリガ」状態２１０に進む。「トリガ」状態２１０においては、すべてのアナログ回路が初期化されて、完全にレジーム・ステータスとなることを保証する。この状態の後、ＦＳＭは、「スタートアップ」状態２２０に遷移し、出力１１４、１１５の少なくとも一方の第１の電圧レベルが所要電圧レベルを超えるまで、この状態に留まる。これが起こると、ＦＳＭ１０６は、「ステディステート」状態２３０となり、その間、出力１１４、１１５それぞれの充電および放電サイクルのタイミングは、ＦＳＭ１０６に実装されたＣＣＥＣＳＰアルゴリズムに従って決定される。この「ステディステート」状態において、ＦＳＭ１０６は、所要レベルで各出力１１４、１１５に生じた電圧を適応的に維持する。各ＳＩＭＯ出力に１つずつ、２つ以上の付加的な状態が存在していてもよい。具体的に、本例においては、「ＬＤＯ１」状態２４０および「ＬＤＯ２」状態２５０が提供され、（たとえば）「ステディステート」状態における動作が無効と見なされる場合にこれらの状態となる。これらの状態それぞれにおける動作は、異なる出力に関する点（すなわち、「ＬＤＯ１」状態２４０が第１の出力に対応し、「ＬＤＯ２」状態２５０が第２の出力に対応する点）を除いて類似する。「ＬＤＯ１」状態および「ＬＤＯ２」状態については、以下でさらに詳しく説明される。「スタートアップ」状態２２０、「ステディステート」状態２３０、および「ＬＤＯ１」状態２４０または「ＬＤＯ２」状態２５０間の遷移は主として、図１に関して記載された中断信号により管理される。

「スタートアップ」状態２２０および「ステディステート」状態２３０の間は、インダクタが各出力に接続される各継続時間をスイッチング・シーケンスが規定する。特定の出力の「接続継続時間」は、インダクタが当該出力に接続される継続時間である。各出力の接続継続時間は、当該出力に対応する充電フェーズおよび放電フェーズを備え、それぞれが可変の継続時間となる。このため、各出力に対応する接続継続時間は可変であるが、それぞれの合計は常に、スイッチング周期Ｔ_ＳＷに等しくなる。接続継続時間の充電フェーズおよび放電フェーズは、ある期間に隣接スロットを備えていてもよいし、それぞれのスロットは、他の出力に対応する充電および／または放電フェーズにより分離されていてもよい。スイッチング周期内の特定の接続継続時間の充電フェーズおよび放電フェーズの順序は、変更可能および／または任意である。

本明細書に記載の（２つの出力の）具体例において、第１の出力の接続継続時間は、第１の充電フェーズ継続時間ｔａおよび第１の放電フェーズ継続時間ｔｄの合計を備え、第２の出力の接続継続時間は、第２の充電フェーズ継続時間ｔｂおよび第２の放電フェーズ継続時間ｔｃの合計を備える。これら４つの異なるフェーズの各継続時間ｔａ、ｔｂ、ｔｃ、ｔｄは、インダクタ中のエネルギーの格納または放出によって、ＳＩＭＯレギュレータの出力で電荷を搬送または除去するのに用いられる。付加的な各出力については、充電期間および放電期間を備えた別途対応する接続継続時間が存在することになる。

図３（ａ）は、このような動作を示している。この図は、４つのフェーズの各継続時間ｔａ、ｔｂ、ｔｃ、ｔｄに分割されたスイッチング周期中の時間に対するインダクタ電流を示しており（上）、その下に、同じ時間にわたるスイッチＨＳ、ＬＳ、ＳＷ１、ＳＷ２の対応するスイッチ制御信号を示している。これら４つの異なるフェーズは、より具体的には、
スイッチＬＳおよびＳＷ２を開いた状態でスイッチＨＳおよびＳＷ１を閉じることにより得られる、第１の出力１１４を充電する第１の充電フェーズ継続時間ｔａと、
スイッチＬＳおよびＳＷ１を開いた状態でスイッチＨＳおよびＳＷ２を閉じることにより得られる、第２の出力１１５を充電する第２の充電フェーズ継続時間ｔｂと、
スイッチＨＳおよびＳＷ１を開いた状態でスイッチＬＳおよびＳＷ２を閉じることにより得られる、第２の出力１１５を放電する第１の放電フェーズ継続時間ｔｃと、
スイッチＨＳおよびＳＷ２を開いた状態でスイッチＬＳおよびＳＷ１を閉じることにより得られる、第１の出力１１４を放電する第２の放電フェーズ継続時間ｔｄと、
を備える。

この原理は、当業者によって容易に認識される通り、付加的な各出力について追加スイッチ（および、制御信号）を与えることにより、任意数の出力に拡張されてよいことに留意されたい。継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄ（ならびに、その他任意の出力の任意の付加的な継続時間）の合計は常に、スイッチング周期Ｔ_ＳＷに等しいが、各継続時間の個々の時間ひいては各出力の接続継続時間は、以下に記載のアルゴリズムにより調整されてよい。

図３（ｂ）は、ＯＣＤまたはＯＶＤ中断状態におけるスイッチング・シーケンスを示している。図示の具体例においては、第１の出力１１４から中断がコールされている。このスイッチング・シーケンスは、図３（ｂ）に示されるように、短い第１の充電フェーズ継続時間ｔａおよび比較的長い第１の放電フェーズ継続時間ｔｄから成る。なお、これらのフェーズのみがアクティブであるのは、第２の出力１１５の第２の充電フェーズ継続時間ｔｂおよび第２の放電フェーズ継続時間ｔｃがそれぞれ、ゼロに設定されているためである（すなわち、ｔａ＜ｔｄかつｔｂ＝ｔｃ＝０）。このような切り替えにより、第１の出力１１４においては、インダクタ電流Ｉ_Ｌひいては電圧が一貫して急速に低下する。同様に、第２の出力１１５からＯＣＤまたはＯＶＤ中断がコールされている場合、スイッチング・シーケンスは、ｔｂ＜ｔｃかつｔａ＝ｔｄ＝０となるように調整される。このような中断状態を抜けるタイミングの決定においては、第１の出力に対してＯＣＤ中断状態がトリガされる例を考慮する。図示のように、放電フェーズ継続時間ｔａは、充電フェーズｔｄよりも短い。ただし、この短い充電フェーズｔｄにおいては、ＯＣＤ回路がアクティブなままとなる。これにより、ＯＣＤ中断状態スイッチング周期の最後までに、検知電流が正常状態に戻るか、異常（過電流）状態に留まるかの判定が可能となる。検知電流が正常状態にあるか異常状態にあるかの判定は、閾値電流値に対する比較によって判定されるようになっていてもよい（たとえば、検知電流が過電流閾値を上回る場合は、過電流状態と判定される）。これに応じて、中断および「現行状態」レジスタが設定されてよい。ＯＶＤ中断状態を抜けるタイミングの決定にも、本質的に同様の方法が用いられる。

図３（ｃ）は、第１の出力１１４からコールされたＺＣＤまたはＵＶＤ中断状態における例示的なスイッチング・シーケンスを示している。これらのフェーズの継続時間は、第１の出力１１４の第１の充電フェーズ継続時間ｔａが延長される一方、第１の出力１１４の第１の放電フェーズ継続時間ｔｄが短縮されるように調整される。なお、この場合も同様に、これらの中断において、第２の出力１１５の第２の充電フェーズ継続時間ｔｂおよび第２の放電フェーズ継続時間ｔｃはそれぞれ、ゼロに設定されている（すなわち、ｔａ＞ｔｄかつｔｂ＝ｔｃ＝０）。このように、上記アルゴリズムによれば、第１の出力１１４においては、インダクタ電流Ｉ_Ｌひいては電圧が一貫して急速に増大する。同様に、第２の出力１１５からＺＣＤまたはＵＶＤ中断がコールされている場合、スイッチング・シーケンスは、ｔｂ＞ｔｃかつｔａ＝ｔｄ＝０となるように調整される。ＺＣＤまたはＵＶＤ状態を抜けるべきタイミングの決定は、上述した通り、ＯＣＤまたはＯＶＤ状態から抜けることに類似する。

図３（ｄ）は、ＬＤＯ中断状態における例示的なスイッチング・シーケンスを示しており、本例において、「ＬＤＯ２」状態中断は、第２の出力１１５からコールされている。この「ＬＤＯ２」状態において、第１の出力１１４の第１の充電フェーズ継続時間ｔａおよび第１の放電フェーズ継続時間ｔｄは、ステディステートのアルゴリズムに従って調整される一方、第２の出力１１５がこの場合、ＳＩＭＯではなく第２のＬＤＯ（ＬＤＯ２）により供給されていることから、第２の充電フェーズ継続時間ｔｂおよび第２の放電フェーズ継続時間ｔｃは、ゼロに設定されている。同様に、第１の出力１１４からＬＤＯ中断がコールされている場合は、第２の充電フェーズ継続時間ｔｂおよび第２の放電フェーズ継続時間ｔｃがステディステート動作かつｔａ＝ｔｄ＝０において調整され、第１の出力１１４が第１のＬＤＯ（ＬＤＯ１）により供給された状態で、「ＬＤＯ１」状態に入る。

時間および振幅分解能
スイッチング周期Ｔ_ＳＷ内のタイムスロット（すなわち、各出力のフェーズ継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄひいては「接続継続時間」）の利用可能な分解能は、使用される技術のアナログおよびデジタル（混合信号）の両制約に依存する。これらタイムスロットの分解能を高くするには、それに対応して、レギュレータを構成する混合信号フィードバック・ループの帯域幅を大きくする必要がある。混合信号フィードバック・ループにおいて補償が与えられていない場合は、スイッチング周期Ｔ_ＳＷよりもはるかに大きな帯域幅を有することによって、たとえばＳＩＭＯが不安定になる。図４を参照して、本実施形態においては、混合信号フィードバック・ループが３つの部分に細分されている。第１の部分４００は、各出力の低域通過フィルタ４０５およびＡＤＣ４０７により、標本化および量子化を含めて、出力電圧のアナログ前処理を備える。ＡＤＣ４０７は、図１のＡＤＣ１０７、１０８の適当な一方であってもよい。第２の部分４１０は、ＡＤＣ４０７の出力を読み、計算を実行し、ＳＩＭＯレギュレータの作動および制御信号を決定する「ＣＣＥＣＳＰ」ＦＳＭ４０６（ＦＳＭ１０６に対応）に関する。第３の部分４２０は、不感時間生成器４２５と、それに続くスイッチ・ドライバ４３０およびスイッチ４０１（スイッチ対１０１、１０２に対応）を備える。

提示の具体的かつ例示的な実施形態において、フェーズ継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄが計算される分解能は、少なくともスイッチング周期の１／１００（Ｔ_ＳＷ／１００）以下となるように設定される。より具体的な一例においては、デジタル分解能が１２８のスイッチング周期Ｔ_ＳＷのデジタル表現として、クロック乗数ｍｃｋが規定されている。一実施形態において、この分解能は、５ビット（［０：３２］インターバル）係数ＭＣＬＫにより１００％伸長されてよい（すなわち、ｍｃｋ＝１２８＋ＭＣＬＫ＊４）。ＡＤＣ４０７の主な役割は、時間および振幅の両者において出力電圧をデジタル化することである。ＡＤＣのサンプリング周期（すなわち、１／Ｆ_ｓＡＤＣ）は、少なくともスイッチング周期Ｔ_ＳＷ以下であるものとする。ＡＤＣの前処理器は、エイリアシングを回避するため、Ｆ_ｓＡＤＣ／２の帯域幅ＢＷを有する。ＡＤＣサンプリングは、チェーン内にＴ_ＳＷの遅延を導く。ＡＤＣ４０７のビット数は、ＳＩＭＯが出力を確定可能な精度を決める。本実施形態において、ＡＤＣは、１０ビットの分解能を有し、レギュレータの振幅分解能Ａ_ＲＥＳの設定に用いられる（すなわち、Ａ_ＲＥＳ＝ＶＤＤ／１０２４）。提案の「ＣＣＥＣＳＰ」ＦＳＭ４０６は、６＊Ａ_ＲＥＳの精度内で出力電圧を制御することができる。累計遅延は、ＳＩＭＯシステムの安定性が依存する別のパラメータであり、本文脈においては、Ｔ_ＳＷ＋６＊ｍｃｋに制限される。この避けられない遅延のため、充電および放電フェーズの効果的な最小タイムスロットは、４＊ｍｃｋに制限される。すなわち、この遅延は、チェーンの第３の部分４２０により引き起こされる。

「スタートアップ」および「ステディステート」アルゴリズム状態機械
図５は、「スタートアップ」状態を実現するアルゴリズム状態機械（ＡＳＭ）の例示的なアルゴリズムのステップを示したフロー図である。「スタートアップ」状態において、このアルゴリズムは、第１の誤差電圧ｖｅ１と第２の誤差電圧ｖｅ２との関係のみに応じて、各出力のフェーズ継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄひいては接続継続時間を決定する。第１の誤差電圧ｖｅ１は、第１の出力１１４における電圧ｖｏｕｔ１と出力１１４の所定の所要電圧レベルｖｒ１との差として計算され、第２の誤差電圧ｖｅ２は、第２の出力１１５における電圧ｖｏｕｔ２と出力１１５の所定の所要電圧レベルｖｒ２との差として計算される。ある誤差電圧がその他よりも低い場合は、ＡＳＭにおいて最も優先度が高いものと仮定する。この手順により、両出力は、各所要出力電圧レベルの近傍となる。「スタートアップ」時に誤差電圧のうちの１つが正になったら直ちに、ＦＳＭ状態が「ステディステート」状態へと遷移する（図６）。

ステップ５１０においては、出力電圧ｖｏｕｔ１、ｖｏｕｔ２および供給電圧ＶＤＤの更新値を備えた更新データがＡＤＣ１０７、１０８から受信される。ステップ５２０においては、誤差電圧ｖｅ１およびｖｅ２の一方が正になったかが判定される。「イエス」の場合は、「ステディステート」状態となって、制御が図６のＡＳＭに遷移する。「ノー」の場合は、誤差電圧ｖｅ１およびｖｅ２が比較され（ステップ５３０）、ｖｅ１＜ｖｅ２の場合は第１の出力１１４の充電が優先され（ステップ５４０）、ｖｅ１＞ｖｅ２の場合は第２の出力１１５の充電が優先され（ステップ５５０）、ｖｅ１＝ｖｅ２の場合は両出力１１４、１１５の充電の優先度が等しくされる（ステップ５６０）。それぞれの場合に、アルゴリズムはその後、ステップ５１０に戻る。この原理は、出力が３つ以上の構成に拡張されてよい。このような方法においては、すべての出力からの誤差電圧が比較され、絶対誤差電圧が最も高い出力に充電の優先度が割り当てられる（誤差電圧はすべて、スタートアップ時に負の値を有するものとする）が、すべての誤差電圧が等しい場合は優先度が割り当てられない。このプロセスは、出力の少なくとも１つがその所望電圧に達した（すなわち、誤差電圧が正となった）時点で終了となる。

「ステディステート」状態において、各出力のフェーズ継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄひいては接続継続時間は、現在の誤差電圧および出力のうちの少なくとも１つからサンプリングされた少なくとも１つの履歴誤差電圧に基づく。図６は、「ステディステート」状態を実現するアルゴリズム状態機械（ＡＳＭ）の例示的なアルゴリズムのステップを示したフロー図である。この「ステディステート」状態において、最初の（任意選択的な）ステップ６００においては、出力のうちの１つが優先出力Ｐとして指定されるように、最初の優先出力が設定される。これは、最初の充電（または、放電）フェーズ継続期間がまず計算される出力を決定する。この概念は、以下の見出し「出力優先度の入れ替え」の下でより詳しく説明される。優先出力が固定された実施形態においては、ａおよびｂが添えられた各ステップ対（たとえば、６０５ａおよび６０５ｂ）について、ａが添えられたステップのみ（あるいは、ｂが添えられたステップのみ）が存在していてもよい。本例において、最初のスイッチング優先度Ｐは、第１の出力に設定されるものの（すなわち、Ｐ＝１）、これは純粋に任意である。

ステップ６０２においては、出力電圧ｖｏｕｔ１、ｖｏｕｔ２および供給電圧ＶＤＤの最も新しくサンプリングされた値を備えた更新データがＡＤＣ１０７、１０８から受信される。

ステップ６０５ａにおいて（本例においては、出力優先度が第１の出力に設定されている）、第１の充電フェーズ継続時間または長さｔａ_ｋは、反復更新の継続時間ｔａ_ｋ−１により計算されるようになっていてもよく、離散ステップｋがスイッチング周期Ｔ_ＳＷに対応する。一実施形態において、第１の充電フェーズ継続時間ｔａ_ｋは、

により計算されるようになっていてもよい。ここで、ｃｏｅｆｆ１は、誤差電圧ｖｅ１の履歴に応じた係数であり（この係数は、以下でより詳しく説明される）、関数

は、第１の出力の（すなわち、前の反復における）誤差電圧ｖｅ１_ｋ−１と第１の出力における所要出力電圧ｖｒ１との比に応じた５段階区分線形（スプライン）誤差関数である。この区分線形誤差関数は、図７に示されるように、誤差関数

の近似であり、図７は、

（点線）および

（実線）の両者を

に対してプロットしたものである。図示の誤差関数は、純粋な例示であり、その実際の形態は、本明細書に開示の概念に不可欠というわけではない。このため、誤差関数は、図示と異なる形態であってもよい。

ステップ６１０においては、前のステップで計算された充電フェーズ継続時間（ここでは、第１の充電フェーズ継続時間ｔａ_ｋ）の飽和（最小および最大）が確認される。技術的制約によって最小飽和（スイッチ対１０１、１０２をオンおよびオフ切り替えする最小所要時間）が課される一方、最大飽和は、その他のタイムスロットを計算して割り当てる十分な時間がスイッチング周期全体に存在するように計算される。そして、前のステップで計算された充電フェーズ継続時間および２つの最小放電タイムスロットｍｉｎとのクロック乗数ｍｃｋの差として、部分的残余ｒｅｓが計算される。すなわち、以下の適当な一方である。

ｒｅｓ＝ｍｃｋ−ｔａ_ｋ−２ｍｉｎ 式（２ａ）
ｒｅｓ＝ｍｃｋ−ｔｂ_ｋ−２ｍｉｎ 式（２ｂ）
ステップ６１５ａにおいては、第２の出力に適用可能な値を用いて、第１の充電フェーズ継続時間ｔａ_ｋと同様に第２の充電フェーズ継続時間ｔｂ_ｋが計算される。

ここで、ｃｏｅｆｆ２は、誤差電圧ｖｅ２の履歴に応じた係数であり、関数

は、第２の出力の（すなわち、前の反復における）誤差電圧ｖｅ２_ｋ−１と第２の出力における所要出力電圧ｖｒ２との比に応じた５段階区分線形（スプライン）誤差関数である。

ステップ６２０ａにおいては、第２の放電フェーズ継続時間ｔｃ_ｋが以下のように計算される。

ｔｃ_ｋ＝ｔｂ_ｋ＊ｓｌｏｐｅ２ 式（４）
ここで、

である。

ステップ６２５においては、中断が発生したかが判定され、「イエス」の場合は、ステップ６３０において中断管理が実行され、アルゴリズムがステップ６０２に戻り、「ノー」の場合は、ステップ６３５ａにおいて、第２の充電フェーズ継続時間ｔｂ_ｋおよび第２の放電フェーズ継続時間ｔｃ_ｋの合計が残余ｒｅｓを超えるかが判定される。「イエス」の場合、ステップ６４０ａにおいては、比ｓｌｏｐｅ２により残余と適合するように、第２の充電フェーズ継続時間ｔｂ_ｋおよび第２の放電フェーズ継続時間ｔｃ_ｋが再計算される。

この比によれば、現在のスイッチング周期Ｔ_ＳＷにおいては、第２の出力の充電および放電が変化することはない。このため、第２の充電フェーズ継続時間ｔｂ_ｋは、以下のように再計算されるようになっていてもよい。

そして、第２の放電フェーズ継続時間ｔｃ_ｋは、再計算されたｔｂ_ｋにより、式（４）に従って再計算される。

ステップ６４５ａにおいて、第１の放電フェーズ継続時間ｔｄ_ｋは、ｍｃｋと他のフェーズ継続時間ｔａ_ｋ、ｔｂ_ｋ、およびｔｃ_ｋの合計との差として計算される。すなわち、
ｔｄ_ｋ＝ｍｃｋ−ｔａ_ｋ−ｔｂ_ｋ−ｔｃ_ｋ 式（７）
である。

上記の計算順序は、例示である。第１の計算が実行される接続継続時間またはフェーズ（すなわち、優先出力として指定される出力）は、設計上の選択の問題である。上記具体例においては、第１の出力に対応する接続継続時間、具体的には第１の充電期間に対して計算がまず実行される。ただし、この最初の計算は、第２の充電期間に対して実行されるようになっていてもよい。すなわち、ステップ６００において、最初のスイッチング優先度が第２の出力に設定されていてもよい（Ｐ＝２）。このような例において、ステップ６０５ａ、６１５ａ、６２０ａ、６３５ａ、６４０ａ、６４５ａは、以下のように、ステップ６０５ｂ、６１５ｂ、６２０ｂ、６３５ｂ、６４０ｂ、６４５ｂで代替される。

ステップ６０５ｂにおいては、式（３）に従って、第２の充電フェーズ継続時間ｔｂ_ｋが計算されるようになっていてもよい。

ステップ６１５ｂにおいては、式（１）に従って、第１の充電フェーズ継続時間ｔａ_ｋが計算されるようになっていてもよい。

ステップ６２０ｂにおいては、第１の放電フェーズ継続時間ｔｄ_ｋが以下のように計算されるようになっていてもよい。

ｔｄ_ｋ＝ｔａ_ｋ＊ｓｌｏｐｅ１ 式（８）
ここで、

である。

ステップ６３５ｂにおいては、フェーズ継続時間の合計ｔｄ_ｋ＋ｔａ_ｋが残余と比較され、大きい場合は、ステップ６４０ｂにおいて、第１の充電フェーズ継続時間ｔａ_ｋが以下のように再計算されるようになっていてもよい。

また、第１の放電フェーズ継続時間ｔｄ_ｋは、再計算されたｔａ_ｋにより、式（８）に従って再計算される。

ステップ６４５ｂにおいては、第２の放電フェーズ継続時間ｔｃ_ｋが以下のように計算されるようになっていてもよい。

ｔｃ_ｋ＝ｍｃｋ−ｔａ_ｋ−ｔｂ_ｋ−ｔｄ_ｋ 式（１１）
また、当然のことながら、３つ以上の出力が存在する場合は、各出力の充電および放電フェーズを計算するとともに、任意選択として、各出力が優先出力として指定されることができるように、３つ以上の出力の出力優先度が設定および／または変更されることができるようにアルゴリズムが適応されることになる。

任意選択として（以下で詳しく説明される通り）、計算の順序（すなわち、指定の優先出力）は、動作中に周期的に切り替えられて、交差調節を低減するようにしてもよい。また、上記例は、（次項で説明される通り、履歴平均に基づいて）充電フェーズが最初に計算されることを示しているが、その代わりとして、放電フェーズがこのように最初に計算されるようになっていてもよい。

出力電圧平均の履歴
ステップ６５０においては、係数ｃｏｅｆｆ１およびｃｏｅｆｆ２が更新される。これらの係数は、対応する出力における誤差電圧の大きさが当該誤差電圧の履歴平均の大きさに対して増大するため、システムの時間分解能ひいては帯域幅を効果的に向上させる。

このステップにおいては、各誤差電圧移動平均が用いられることにより、平均誤差の符号に応じて係数ｃｏｅｆｆ１およびｃｏｅｆｆ２を更新する。各ステップの係数は、±１だけ更新されるか、あるいは不変のままとされる。各スイッチング周期Ｔ_ＳＷについて、最後のＮ個の誤差電圧測定値にスライド・ウィンドウが用いられる（ここで、Ｎは、如何なる整数であってもよい。たとえば、Ｎは、１〜２０、１〜１０、より具体的には４〜８であってもよい）。一実施形態においては、計算された平均ｖｅ１_ａｖｇおよびにｖｅ２_ａｖｇおいてすべての測定結果が同じ重みを有するため、以下の通りとなる。

その後、以下のように、係数ｃｏｅｆｆ１およびｃｏｅｆｆ２を更新するため、現在の誤差電圧との比較が行われる。

ａｂｓ（ｖｅ１［ｋ］）＞ａｂｓ（ｖｅ１_ａｖｇ［ｋ］）の場合は、
ｃｏｅｆｆ１［ｋ］が１だけインクリメントされ、
ａｂｓ（ｖｅ１［ｋ］）＝ａｂｓ（ｖｅ１_ａｖｇ［ｋ］）の場合は、
ｃｏｅｆｆ１［ｋ］が不変のままとされ、
ａｂｓ（ｖｅ１［ｋ］）＜ａｂｓ（ｖｅ１_ａｖｇ［ｋ］）の場合は、
ｃｏｅｆｆ１［ｋ］が１だけデクリメントされる。値ｖｅ２［ｋ］およびｖｅ２_ａｖｇ［ｋ］を演算子として用いることにより、係数ｃｏｅｆｆ２［ｋ］が同様に更新される。この「〜の場合は、〜」条件は、以下のように表されることができる。

ｃｏｅｆｆ１［ｋ］＝ｃｏｅｆｆ１［ｋ−１］＋ｓｇｎ（ａｂｓ（ｖｅ１［ｋ］）−ａｂｓ（ｖｅｌ_ａｖｇ［ｋ］）） 式（１４）
ｃｏｅｆｆ２［ｋ］＝ｃｏｅｆｆ２［ｋ−１］＋ｓｇｎ（ａｂｓ（ｖｅ２［ｋ］）−ａｂｓ（ｖｅ２_ａｖｇ［ｋ］）） 式（１５）
このように、係数ｃｏｅｆｆ１およびｃｏｅｆｆ２の更新プロセスは、低域通過有限インパルス応答（ＦＩＲ）フィルタの非線形機能との１次無限インパルス応答（ＩＩＲ）フィルタの重ね合わせを表す。したがって、この組み合わせは、非線形時変フィルタリングである。このような非線形時変フィルタリングの主な効果は、過渡応答を誤差電圧ｖｅ１およびｖｅ２に適応させることにより、安定性を向上させることである。誤差電圧が絶対値で大きくなると、システムの帯域幅が広くなって、所望のステディステート・レジームへのシステムの高速収束が可能となる一方、誤差電圧が低くなると、帯域幅の縮小が進む結果、安定性が向上される。

出力優先度の入れ替え
図示の具体的な実施形態において、ステップ６５５においては、スイッチング・サイクル数を計数する優先度カウンタがインクリメントされ、ステップ６６０においては、優先度カウンタが所定の閾値Ｎ_ＡＬＴに等しいかが判定され、「ノー」の場合は、アルゴリズムがステップ６７０においてｋをインクリメントし、次の反復のためステップ６０２に戻る。ただし、優先度カウンタがＮ_ＡＬＴに等しい場合は、第１の出力が優先出力に指定されていれば（Ｐ＝１）、これが第２の出力に切り替えられる（Ｐ＝２）（逆もまた同様である）ように、指定の優先出力がステップ６６５において入れ替えられ、優先度カウンタがリセットされる。このアルゴリズムは、ステップ６７０においてｋをインクリメントした後、次の反復のためステップ６０２に戻る（ｋ＝ｋ＋１）。ここで、この次の反復においては、第２の出力が指定の優先出力であるものと仮定すると、アルゴリズムは、（更新データ６０２に基づいて）ステップ６０５ｂでｔｂ_ｋをまず計算し、後続のフェーズ継続時間計算ステップはＰ＝２に適したもの（すなわち、ｂが添えられたステップ）となる。

このように、すべてのＮ_ＡＬＴスイッチング・サイクルにおいて、アルゴリズムは、充電フェーズ（結果として、放電フェーズ）が最初に計算される出力を入れ替える。負荷がインダクタに接続される順序を周期的に入れ替えることは、２つの出力の交差調節をさらに低減させる。このスイッチング優先度の入れ替えが対処する最初の影響は、充電フェーズの計算の順序によるシステム的バイアスにより導かれる交差調節である。優先度を周期的に変更することにより、このバイアスは、周期的に異なる出力へと切り替えられる。第２の影響は、物理的なスイッチングの制約および出力スイッチの切り替えによるスパイクの符号に関し、他方の出力に優先度を変更することによって、スパイクの符号が反転される。

図８は、図６により説明されたステディステート動作のタイミング図である。スイッチング周期Ｔ_ＳＷ１においては、第１の出力および第２の出力が定常状態にある。スイッチング周期Ｔ_ＳＷ２においては、第２の出力が変化しない状態で、第１の出力の電流が増加している。その結果、充電フェーズ継続時間ｔａが長くなる。フェーズ継続時間ｔｂおよびｔｃの合計が残余より短いため、放電フェーズ継続時間ｔｄが短くなる。その結果、スイッチング周期Ｔ_ＳＷ２の最後までに、インダクタには、正の電流残余＋ΔＩ_Ｌが存在する。複数のスイッチング周期の後、大きくなった平均インダクタ電流の影響により、フェーズ継続時間ｔｂおよびｔｃの合計は、わずかに短くなって、新たな定常状態に達することになる。また、スイッチング周期Ｔ_ＳＷＮ_ＡＬＴ＋１（すなわち、Ｎ_ＡＬＴ回のサイクルが過ぎた直後の周期）も示されている。第２の充電フェーズ継続時間ｔｂが最初に計算されるように、第１および第２の出力の充電および放電フェーズを割り当てる優先度が入れ替えられていることが確認されることができる。

３つ以上の出力が存在する場合は、優先出力が出力間で切り替えられる（たとえば、出力の周りで回される）ことが提案され、たとえばＮ_ＡＬＴ回のスイッチング周期ごとに、優先出力が周期的に異なる出力へと切り替えられる。出力間の切り替えは、所定の順序に従っていてもよい。なお、本文脈における優先出力は（最も広い意味においても）、その対応する接続継続時間の少なくとも第１の部分の計算の順序における優先度しか表さない。主要な一実施形態において、この第１の部分は、対応する充電フェーズであってもよいが、その代替として、対応する放電フェーズであってもよい。

無効なステディステート・レジームの回避
２つの出力における負荷電流間の差（電流比）が大きすぎる場合（たとえば、第１の出力に引かれる電流が、第２の出力に引かれる電流の３０倍超である場合）は、ＳＩＤＯレギュレータに関する既知の問題が発生する可能性がある。このような場合は、交差調節によって、第２の出力電圧の適正な調節が不可能となる。

これを克服するため、ステディステート状態が有効であるか無効であるかの判定の前に、デジタル・ロジックが追加されて、「ロック」ステディステート状態を検出するようにしてもよい。ロック・ステディステート状態となったかを判定するため、各出力における直前のＭ個（Ｍは任意の整数）の出力電圧平均ｖｅ１_ａｖｇ、ｖｅ２_ａｖｇが変化を示していない場合に、安定カウンタが採用され、スイッチング周期Ｔ_ＳＷごとにインクリメントされるようになっていてもよい。特定の実施形態において、整数Ｍは、たとえば１〜２０、１〜１０、より具体的には４〜８であってもよい。安定カウンタが所与の閾値に達した場合、システムは、「ロック」状態にあると見なされる。その後、ロック状態が有効なロック状態であるかが判定される。これは、たとえばシステムが確定した出力電圧をそれぞれの所要電圧ｖｒ１、ｖｒ２と比較することにより判定されてよい。各出力電圧が（許容範囲内で）それぞれの所要電圧ｖｒ１、ｖｒ２と等しい（または、下回る）場合、動作は有効と見なされ、それまでと同様に（たとえば、「ステディステート」状態で）継続する。出力のうちの１つでの電圧が、ロック状態におけるそれぞれの所要電圧からあまりにも逸脱している（すなわち、無効なロック状態）と見なされる場合、特に、この電圧が高すぎる場合は、ＬＤＯ中断状態となる。ＬＤＯ中断状態においては、不適当な電圧と見なされた対応出力がＬＤＯにより供給され、その他の出力は、（単一出力）ステップダウンＤＣ−ＤＣレギュレータとして接続されたままとなるか、または、３つ以上の出力が存在する場合は、その他の出力が接続され続け、本明細書に記載の方法に従ってＳＩＤＯ／ＳＩＭＯとして制御される。

実施例
本明細書に開示の概念は、標準機器を用いたサブミクロンＣＭＯＳプロセスにおいて実現されるようになっていてもよい。ＡＤＣおよびスイッチの実装にＣＭＯＳトランジスタが用いられてもよい一方、ＦＳＭおよびドライバは、デジタル・セルを用いて実装されていてもよい。したがって、混合信号回路である。フェーズ継続時間ｔａ、ｔｂ、ｔｃ、およびｔｄは、非重畳フェーズ継続時間を備えることにより、インダクタに接続されたノード間の電荷共有および電荷損失を防止するようにしてもよい。

ＦＳＭをデジタル的に実装する利点として、他のＣＭＯＳプロセスに容易に移植可能であり、また、任意数の出力を扱うように容易に適応可能である。

当然のことながら、上記説明は、例示を目的としているに過ぎず、本発明の主旨および範囲から逸脱することなく、他の実施形態および変形例が考えられ得る。「結合された（ｃｏｕｐｌｅｄ ｔｏ）」および「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」等の用語は同義であり、接続または結合が直接的ではない（たとえば、介在要素または機器が存在していてもよい）状況を包含することが了解されるものとする。具体的かつ例示的な実施形態において、スイッチおよび抵抗が示されている場合は当然のことながら、これが単に一例に過ぎず、任意適当な同等もしくは同様の機器の使用が可能である場合またはこれら適当な同等もしくは同様の機器を使用するのに当業者がほとんど努力を要さない場合は、当該機器が用いられるようになっていてもよい。このため、スイッチ、抵抗等は、ＭＯＳＦＥＴ、ＬＤ−ＭＯＳＦＥＴ、他のトランジスタ・デバイス、または他のスイッチング・デバイスのいずれか、可能であれば、それらの任意の組み合わせを備えていてもよい。

１０１ スイッチ
１０２ スイッチ
１０３ 電圧源
１０４ インダクタ
１０４ａ、１０４ｂ 端子
１０５ 電圧源
１０６ 有限状態機械
１０７ アナログ−デジタル変換器
１０８ アナログ−デジタル変換器
１０９ 過電流検出器
１１０ ゼロ電流検出器
１１１ 過電圧検出器
１１２ 電圧不足検出器
１１３ 低ドロップアウト・レギュレータ回路
１１４ 第１の出力
１１５ 第２の出力
１１６ ブリッジ・キャパシタ
２００ リセット状態
２１０ トリガ状態
２２０ スタートアップ状態
２３０ ステディステート状態
２４０ ＬＤＯ１状態
２５０ ＬＤＯ２状態
４００ 第１の部分
４０１ スイッチ
４０５ 低域通過フィルタ
４０６ 有限状態機械
４０７ アナログ−デジタル変換器
４１０ 第２の部分
４２０ 第３の部分
４２５ 不感時間生成器
４３０ スイッチ・ドライバ

Claims (26)

1. インダクタを備え、複数の出力それぞれにおいて独立した調節電圧を供給するように動作可能な単一インダクタ・マルチ出力電圧レギュレータの制御回路であって、
   各出力を前記インダクタの第１のインダクタ端子に対して選択的に接続する出力スイッチと、
   第１の動作状態において、各出力が各接続継続時間にわたって前記第１のインダクタ端子に周期的に接続されることにより、当該出力において前記調節電圧を生成するように、複数のスイッチング周期において前記出力スイッチを制御するように動作可能なコントローラであり、前記接続継続時間がそれぞれ、前記出力のうちの少なくとも第１の出力をサンプリングすることにより、前記第１の出力において、早期スイッチング周期にサンプリングされた少なくとも１つの履歴電圧値に依存する、コントローラと、
   を備えた、制御回路。
2. 前記コントローラが、
   前記出力のうちの前記第１の出力において、複数の早期スイッチング周期にわたってサンプリングされた履歴誤差電圧値の移動平均として平均電圧値を決定することと、
   少なくとも前記平均電圧値に基づいて、前記接続継続時間を決定することと、
   を行うように動作可能である、請求項１に記載の制御回路。
3. 前記コントローラが、
   各出力において、複数の早期スイッチング周期にわたってサンプリングされた履歴誤差電圧値の移動平均として当該出力の平均電圧値を決定することと、
   前記平均電圧値それぞれに基づいて、前記接続継続時間を決定することと、
   を行うように動作可能である、請求項２に記載の制御回路。
4. 前記コントローラが、各出力の前記接続継続時間が当該出力に対応する前記平均電圧値から決定されるように動作可能である、請求項３に記載の制御回路。
5. 前記コントローラが、各出力について、当該出力の前記平均電圧値と最も新しくサンプリングされた誤差電圧値との比較に基づいて当該出力での電圧を制御するフィードバック制御ループのシステム帯域幅を制御するように動作可能である、請求項２〜４のいずれか一項に記載の制御回路。
6. 前記コントローラが、各出力について、前記平均電圧値と前記出力に対応する前記最も新しくサンプリングされた誤差電圧値との前記比較を使用することにより、誤差関数係数を決定するように動作可能であり、前記係数が適用される前記誤差関数が、前記対応する出力における前記最も新しくサンプリングされた誤差電圧に依存する、請求項５に記載の制御回路。
7. 各誤差関数係数が、１次無限インパルス応答フィルタを前記対応する誤差関数に重ね合わせる、請求項６に記載の制御回路。
8. 前記コントローラが、スイッチング周期ごとに反復して、各誤差関数係数を更新するように動作可能であり、前記更新が、
   前記対応する出力における前記最も新しくサンプリングされた誤差電圧の大きさが、当該出力の前記平均電圧値の大きさを上回る場合、前記誤差関数係数をインクリメントすることと、
   前記対応する出力における前記最も新しくサンプリングされた誤差電圧の大きさが、当該出力の前記平均電圧値の大きさを下回る場合、前記誤差関数係数をデクリメントすることと、あるいは
   前記誤差関数係数をその現在値に維持することと、
   を備える、請求項６または７に記載の制御回路。
9. 前記コントローラが、
   前記電圧レギュレータがロック状態にあるかを判定することと、
   前記ロック状態が有効であるかを判定することと、
   前記ロック状態が無効である場合、各代替電圧レギュレータを用いて前記出力のうちの１つまたは複数を提供することと、
   を行うように動作可能である、請求項１〜８のいずれか一項に記載の制御回路。
10. 前記電圧レギュレータが、各出力の平均電圧値が所定数のスイッチング周期にわたって変化を示さない場合、ロック状態にあると判定される、請求項９に記載の制御回路。
11. 前記ロック状態が有効であるかを判定することが、各出力における出力電圧がそれぞれ所望のレベルであるかを判定することを備え、各代替電圧レギュレータを用いて前記出力のうちの１つまたは複数を提供する前記ステップが、各代替電圧レギュレータを用いて、所望のレベルにないと判定された電圧を有する出力を提供することを備える、請求項９または１０に記載の制御回路。
12. 前記コントローラが、前記出力のうちの１つを優先出力として指定するように動作可能であり、前記優先出力が、その対応する接続継続時間の少なくとも第１の部分が最初に計算される出力であり、前記コントローラが、前記優先出力の指定が前記出力のうちの異なる出力へと周期的に切り替えられるようにさらに動作可能である、請求項１〜１１のいずれか一項に記載の制御回路。
13. 前記優先出力の指定が、前記出力それぞれの周りで回されるように動作可能である、請求項１２に記載の制御回路。
14. 前記コントローラが、前記優先出力がスイッチング周期において前記第１のインダクタ端子に最初に接続されるように、前記出力スイッチを制御するように動作可能である、請求項１２または１３に記載の制御回路。
15. 前記コントローラが、Ｎ回のスイッチング周期ごとに前記優先出力を切り替えるように動作可能であり、Ｎが所定の数である、請求項１２〜１４のいずれか一項に記載の制御回路。
16. 各接続継続時間が、前記接続された対応する出力でエネルギーが前記インダクタにおいてそれぞれ格納および放出される充電フェーズおよび放電フェーズを備え、前記接続継続時間の前記第１の部分が、前記充電または放電フェーズを備える、請求項１２〜１５のいずれか一項に記載の制御回路。
17. 前記接続継続時間の前記第１の部分が、前記充電フェーズを備える、請求項１６に記載の制御回路。
18. 各接続継続時間が、前記接続された対応する出力でエネルギーが前記インダクタにおいてそれぞれ格納および放出される充電フェーズおよび放電フェーズを備える、請求項１〜１１のいずれか一項に記載の制御回路。
19. 前記電圧レギュレータが、各出力において正の調節電圧を供給するように動作可能である、請求項１〜１８のいずれか一項に記載の制御回路。
20. １つまたは複数の中断状態において前記電圧レギュレータを制御するように動作可能であり、前記出力のうちの１つに関して、過電圧、過電流、ゼロ電流、または不足電圧状態が検出された場合に、その他の出力の前記接続継続時間がゼロに設定される、請求項１〜１９のいずれか一項に記載の制御回路。
21. 前記出力スイッチを制御する有限状態機械を備えた、請求項１〜２０のいずれか一項に記載の制御回路。
22. 少なくとも第１および第２の供給電圧を前記インダクタの第２のインダクタ端子に対して選択的に接続する入力スイッチをさらに備えた、請求項１〜２１のいずれか一項に記載の制御回路。
23. 各出力において電圧をサンプリングするように動作可能な少なくとも１つのアナログ−デジタル変換器を備えた、請求項１〜２２のいずれか一項に記載の制御回路。
24. 前記第１の動作状態に先立って、各出力における誤差電圧が周期的に比較され、最も大きな対応する誤差電圧を有する出力に充電優先度が割り当てられるスタートアップ状態において前記電圧レギュレータを制御するように動作可能であり、前記電圧レギュレータが、前記出力電圧のうちの少なくとも１つが所望のレベルに達するまで前記スタートアップ状態に維持される、請求項１〜２３のいずれか一項に記載の制御回路。
25. 出力数が２に等しく、前記出力間に接続されたブリッジ・キャパシタをさらに備えた、請求項１〜２４のいずれか一項に記載の制御回路。
26. 出力数が２より大きく、
    少なくとも１つのブリッジ・キャパシタと、
    ブリッジ・キャパシタ・スイッチと、
    をさらに備え、
    前記コントローラが、出力切り替え遷移において１８０°位相がずれた２つの出力間で前記ブリッジ・キャパシタを切り替えるように動作可能である、請求項１〜２４のいずれか一項に記載の制御回路。

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