JP6952680B2 - 先進処理装置 - Google Patents

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Description

本発明は、量子処理素子を備えた先進処理装置に関し、具体的には、排他的にではないが、量子処理を遂行するためのアーキテクチャに関する。
マイクロプロセッサおよびメモリ回路などのコンピューティングコンポーネントの能力および容量は、トランジスタなどの機能ユニットのサイズが低下しているため、過去５０年間にわたって上昇している。しかしながら、（ＭＯＳＦＥＴなどの）現在の機能ユニットをその動作に影響を与えることなしにより小さくすることは困難であるため、このトレンドは、今や限界に達している。
従来のシリコン集積回路を製造するために用いられる技術は、過去５０年間にわたって開発され、今日ではしっかり確立されている。現在のマイクロプロセッサは、高スループットのラインで製造される何億ものトランジスタを特色とする。
現在のプロセッサとは異なる手法を使用して強力な計算を実装することができる新しい種類の先進処理装置を実装するための開発が進行中である。このような先進処理装置は、現在のデバイスをかなり超える計算能力を約束する。例えば、量子力学の法則に従って計算を遂行することができる量子プロセッサが開発中である。量子ビット（キュービット）、量子プロセッサの基本計算ユニット、および量子アーキテクチャを実装するためのデバイスの実現に向けた手法が探究されており、異なる水準の成功を収めている。
大規模な一般的量子コンピューティングへの最も有望な道筋は全て、量子誤り訂正を、すなわち現実的なノイズを含むキュービットを使用して理想的な量子計算のシミュレーションを可能にする技法を、必要とする。ただし、ノイズがフォールトトレラントな閾値未満であることを条件とする。
「表面コード」などの一部の量子誤り訂正方法は、１％もの高さの誤り閾値を可能にする。このような誤り水準は、いくつかのキュービットプラットフォームを使用して達成することができる。しかしながら、表面コードの実装は、多数のキュービットを、したがって最高で１０８などの多数のキュービットまで拡張することができるプラットフォームを、必要とする。このような多数のキュービットを必要とすることは、量子コンピューティングの分野において、最も有望なプラットフォームに関してさえ、難題を生む。
「誤り訂正型量子コンピュータ」を製造するためには、スケーラブルなアーキテクチャが要求される。このようなアーキテクチャは、理想的には、互いに相対的に近接して配設され、誤り訂正型量子計算を実装するように協働して動作する、多数のキュービットを組み込むであろう。加えるに、このアーキテクチャは、製造が実行可能であるべきである。
第１の態様によれば、本発明は、先進処理装置であって、
マトリクス状に配置された複数の量子処理素子であって、各処理素子が、界面を形成するシリコンおよび誘電体材料、ならびに１つ以上の電子または正孔を前記シリコン中に閉じ込めてキュービットとして動作可能な量子ドットを形成するために好適な電極配置を含む、複数の量子処理素子と、
処理素子の近くに配設された複数の制御部材であって、各制御部材が、電極配置と相互作用して処理素子と共に量子演算を遂行するように配置された１つ以上の切替器を含む、複数の制御部材と、
複数の制御線であって、各制御線が、複数の処理素子の同時操作を可能にするように複数の制御部材に接続された、複数の制御線と、を備えた、先進処理装置、を提供する。
量子演算は、処理素子の初期化、量子制御、および読み出しのうちのいずれか１つを含んでもよい。
ある実施形態では、電極配置は、１つ以上の電極を含み、１つ以上の電極は、量子ドットを形成し、量子ドットをキュービットとして操作するように制御可能である。
ある実施形態では、１つ以上の切替器は、電極配置の電極と相互作用する集積トランジスタを含む。トランジスタは、電界効果トランジスタであってもよい。あるいは、磁気切替器が、電極配置の電極と相互作用するために使用されてもよい。
更なる態様には、処理素子は、シリコン層と誘電体層との間に形成される界面に沿って２Ｄマトリクス状に配置されてもよい。界面、シリコン層、および誘電体層は、処理素子により共有されてもよい。電極配置は、誘電体層上に配設されてもよく、量子ドットは、界面の付近に形成されてもよい。電極および制御部材は、三次元構造を有してもよく、界面に垂直な方向に延在してもよい。実施形態では、制御部材は、電極配置の上方の装置の部分内に配設されている。
ある実施形態では、装置の各処理素子は、少なくとも２つの制御部材に関連付けられている。
第１の制御部材は、バイアス電圧を提供して量子ドットを形成するように配置されてもよく、第２の制御部材は、量子ドットをキュービットとして操作するように配置されてもよい。第１の制御部材に印加されるバイアス電圧は、処理素子を較正してマトリクス内の処理素子が必ず同じ初期状態にあるようにするように調整されてもよい。
実施形態では、各制御線は、処理素子の２Ｄマトリクスの行または列に沿って配向され、行または列に沿って配設された全ての処理素子と相互作用することができる。
制御線は、バイアス電圧が、量子ドットを形成するように、およびまた処理素子を量子演算用に選択するように、選択された処理素子の第１の制御部材に印加可能であるような様式で配置されてもよい。さらに、制御線は、制御電圧が、キュービットを操作するように、選択された処理素子の第２の制御部材に印加可能であるような様式で配置されてもよい。
制御線はまた、マトリクスの２つの位置に配設された２つの処理素子間の交換結合を促進するように操作されてもよい。加えるに、制御線は、マトリクスの２つの位置に配設された２つの処理素子間の容量性結合を促進するように配置されてもよい。２つの位置は、隣接する位置であってもよい。
一部の場合では、分割多重化組立体を使用して複数の制御線を分割多重化してもよい。
一部の実施形態では、装置は、古典的コンピューティング能力を装置に提供するように配置されたトランジスタをさらに備える。これらのトランジスタはまた、処理素子のマトリクスを使用して計算できない問題の一部分を計算するために使用されてもよい。古典的コンピューティング能力はまた、外部の古典的処理装置により提供されてもよい。
一部の実施形態では、電極配置は、量子ドットを形成するように、かつキュービットの状態に影響を及ぼすエネルギーがエネルギー値の範囲にわたって調節され得るように量子ドットを調整するように、動作可能である。電極配置はまた、電子または正孔のスピンなどの量子ドットの量子的性質を制御して量子ドットをキュービットとして操作するように動作可能であってもよい。
キュービットの論理状態は、量子ドットの電子もしくは正孔のスピン間の交換相互作用を調整するように、または１つ以上の電子もしくは正孔間の容量性相互作用を調整するように、電極配置に印加される電圧により制御されてもよい。電極配置は、量子ドットの電子もしくは正孔のスピン共鳴周波数を調整するように、および／または量子ドットの電子もしくは正孔のスピン共鳴周波数を電気的に駆動するように、動作可能であってもよい。
実施形態では、電極配置は、電子または正孔をシリコン内に閉じ込めてキュービットの論理状態を符号化するための少なくとも２つの量子ドットを形成するように配置されている。
さらに、装置は、処理素子を電磁放射内に浸して電子または正孔のスピンに影響を及ぼすための発生器を含んでもよい。
実施形態では、誘電体材料は、二酸化シリコンを含み、シリコンは、２８Ｓｉを主として含む。
第２の態様によれば、本発明は、複数の多キュービットモジュールを備えた先進処理装置であって、各多キュービットモジュールが、第１の態様による装置を含む、先進処理装置、を提供する。複数の多キュービットモジュールは、相互接続部材により相互接続されてもよく、相互接続部材は、超伝導共振器またはスピンバスを含んでもよい。
更なる態様には、この構成は、多数の量子ビットを有する先進処理装置を実装することを可能にする。キュービットをモジュールに分割することは、各モジュールの制御線の複雑さの水準を管理することを可能にする。
第３の態様によれば、本発明は、先行請求項のいずれか一項による先進処理装置を動作させるための方法であって、
電気信号を複数の制御線に印加して処理素子のうちの少なくとも一部分を初期化するステップと、
電気信号を複数の制御線に印加して複数の処理素子を量子演算用に選択するステップと、
電気信号を複数の制御線に印加して選択された処理素子を使用して量子演算を遂行するステップと、
電気信号を複数の制御線に印加して選択された処理素子の量子状態を読み出すステップと、を含む、方法、を提供する。
実施形態では、方法は、処理素子を較正するように、および処理素子のそれぞれの量子ドットを形成するように、電気信号を複数の制御線に印加するステップをさらに含む。
第４の態様によれば、本発明は、第１の態様または第２の態様による先進処理装置および古典的コンピューティング装置を提供し、古典的コンピューティング装置が、量子アルゴリズムを遂行するように先進処理装置を制御する。
一部の実施形態では、先進処理装置および古典的コンピューティング装置は、計算問題の解を計算するように協働して働くことができる。
第５の態様によれば、本発明は、先進処理装置であって、
２Ｄマトリクス状に配置された複数の量子処理素子と、
量子処理素子の上方に配設されたシリコン電界効果トランジスタを含む複数の制御部材であって、制御部材のマトリクスを形成するように相互接続された、複数の制御部材と、を備え、
電界効果トランジスタが、量子処理を可能にするように量子処理素子を操作するように配置された、先進処理装置、を提供する。
第６の態様によれば、本発明は、先進処理装置を製造する方法であって、
シリコン基板を提供するステップと、
シリコン２８層を形成するステップと、
誘電体層および前記シリコン２８層が界面を形成するような様式で誘電体層を形成するステップと、
キュービットとして動作可能な複数の量子ドットを定義するように界面の近くに１つ以上の電子または正孔を閉じ込めるために好適な複数の電極を形成するステップと、
複数の電極と相互作用するように配置された切替器を含む複数の制御部材を形成するステップと、
複数の制御線であって、各制御線が複数の処理素子の同時操作を可能にするように１つ以上の制御部材に接続された、複数の制御線、を形成するステップと、を含み、
複数の電極、制御部材、および制御線が、ＭＯＳ製造プロセスを使用することにより形成される、方法、を提供する。
第７の態様によれば、本発明は、先進処理装置であって、
量子処理素子の２Ｄアレイと、
量子処理素子の上方に配設された電界効果トランジスタを含み、複数の制御線に相互接続された、複数の制御部材と、を備え、
処理素子が、ＤＲＡＭアドレッシング技法を使用して制御線を介してアドレス指定可能である、先進処理装置、を提供する。
本発明の更なる態様の実施形態は、量子処理デバイスのマトリクスを含む量子処理アーキテクチャを提供する。量子処理デバイスは、シリコン／二酸化シリコン界面の付近に閉じ込められた電子または正孔の量子的性質を使用して、キュービットを実装する。装置は、電子または正孔を閉じ込め、キュービットを操作するために使用される電極配置、ならびに複数のキュービットを同時にアドレス指定するために使用することができる制御部材および制御線、を備える。
更なる態様では、アーキテクチャは、シリコンで実現され、潜在的には、現在のシリコンマイクロエレクトロニクス作製技術およびＣＭＯＳノードと互換性を有する技法を使用して製造することができる。これは、アーキテクチャを多数のキュービットに容易に拡張可能にする。
本発明の特徴および利点は、添付図面を参照しながら、ほんの例としてのその実施形態に関する以下の説明から明らかになるであろう。
実施形態による装置の処理素子の概略図を示す。 実施形態による装置の処理素子の概略図を示す。 実施形態によるアーキテクチャを製造するための層のスタック（ａ）、およびキュービットを制御するために使用される制御線の簡略な回路図（ｂ）を示す。 実施形態によるアーキテクチャを製造するための層のスタック（ａ）、およびキュービットを制御するために使用される制御線の簡略な回路図（ｂ）を示す。 実施形態による電極構造の概略図である。 実施形態によるアーキテクチャレイアウトの概略上面図を示す。 実施形態によるアーキテクチャレイアウトの概略断面図を示す。 実施形態によるアーキテクチャレイアウトの概略断面図を示す。 実施形態によるアーキテクチャの一部分の概略的表現を示す。 実施形態によるアーキテクチャの一部分の概略的表現を示す。
以下の説明において、先進処理装置および先進処理装置を動作させるための方法を説明する。先進処理装置は、マトリクス状に配置された複数の量子処理素子を備える。処理素子は、シリコン／誘電体界面と、界面の付近で１つ以上の電子または正孔をシリコン内に閉じ込めてキュービットとして動作可能な１つ以上の量子ドットを形成するために好適な電極配置とを含む。装置はまた、処理素子の近くに配設された複数の制御部材を含む。制御部材は、電極と相互作用して量子演算を可能にする切替器を含む。複数の制御線は、複数の処理素子の同時操作を可能にするように制御部材に接続されている。
図１Ａ及び図１Ｂを参照すると、装置内で使用される処理素子１００の２つの簡略化された図が示されている。図１Ａは、上面図であり、図１Ｂは、側面断面図である。記載の実施形態では、処理素子は、シリコン基板１０２、この例では二酸化シリコンである誘電体１０４を含む。同位体濃縮シリコン２８Ｓｉが使用される。同位体濃縮シリコン２８Ｓｉ１０２は、従来のシリコン基板上に成長させたエピタキシャル層であってもよい。
シリコン／二酸化シリコン系内におけるスピンキュービットの実装は、母体結晶中の核スピンに対するキュービットの超微細結合の低減のため、ほとんどの化合物半導体と比較して増大したスピンコヒーレンスを提供する。シリコン／二酸化シリコン界面に閉じ込められた二次元電子ガスは、静電場を使用することにより、少数の電子を含む量子ドットを隔離するように枯渇され得る。
第１の電極１０６は、界面の付近に量子ドットを形成するように動作可能である。図１Ｂは、電子または正孔のいずれかが隔離され得る区域１１０を示す。電極１０６に印加される十分に正の電圧は、電子を区域１１０内に隔離させることになる一方、電極１０６に印加される十分に負の電圧は、正孔を区域１１０内に隔離させることになる。
例えば、単一の電子は、区域１１０内に隔離させることができ、このようにして隔離された量子ドットを形成する。単一のキュービットは、隔離された電子のスピン内に符号化することができる。あるいは、キュービットは、単一の量子ドット内の複数の電子または正孔のスピンを使用して符号化することができる。追加の電極構造を用いて、量子ドットの閉じ込めを助け、または２つ以上の量子ドットを形成することもできる。ある代替的な実施形態では、単一のキュービットは、それぞれの１つ以上の量子ドットの１つ以上の電子または正孔のスピン上に符号化することができる。ドープ領域または誘電体領域などのさらなる素子を界面に導入して、電子閉じ込めを促進することもできる。加えるに、界面における電子の総濃度は、界面の上方または下方の隔離されたグローバル電極を使用して変更されてもよい。
電極１０８は、量子演算を遂行することができるように、電極１０６を使用して形成された量子ドット（複数可）と相互作用するように配置される。キュービットの制御は、一般に、電極１０８を通る電磁信号を通じて得られる。特に、電極１０８は、それぞれのキュービットを読み出し、制御し、および結合するために使用することができる。例えば、電極１０８は、量子ドット（複数可）を形成する電子または正孔の有効ｇ−因子を制御するために使用することができる。あるいは、電極１０８は、交流電場を使用して電子または正孔のスピンを直接制御するために使用することができる。直流磁場も、量子状態を分裂させるために適用され、キュービットの論理基礎状態を画定する。
電極１０８はまた、交換相互作用または容量性相互作用を介して異なるキュービットの結合を促進して２つのキュービット演算を遂行するために使用される。
本明細書に記載のスケーラブルな量子コンピューティングアーキテクチャでは、上述の原理に従って構成された、図１Ａ及び図１Ｂに例示した多数のキュービット構造が、共に動作して誤り訂正型量子計算を遂行する。キュービット演算が遂行される前に、キュービットは、調整電位をゲート１０６に印加することにより、同じ出発静電状態を有するように調整される。
以前は、キュービットとして使用され得る量子ドットの実現を可能にするには、Ｓｉ／ＳｉＯ２界面はあまりに多くの欠陥を有するであろう、またはＳｉＯ２はあまりに多くのランダム電荷中心を含むであろうと考えられてきた。Ｇａ／ＧａＡｓ界面などの、量子ドットを閉じ込めるために使用することができる他の半導体界面と比較すると、Ｓｉ／ＳｉＯ２界面は、相対的に高度な無秩序環境であり、したがってキュービット演算に役立たないと考えられていた。これは、その後、事実ではないことが示されており、このようなＳｉ／ＳｉＯ２系において良好な品質のキュービットが、最近、本出願人により実証されている。
本出願人はまた、驚くべきことに、単一電子モードのキュービットと相互作用するために必要とされる交流電磁信号の周波数が、電子のｇ−因子を、したがってそのゼーマンエネルギーも調整することにより、変更され得ることを発見した。キュービットを調整する能力は、先進処理装置の動作を容易にし、多くのキュービットを有するアーキテクチャを動作させることを可能にする。キュービットは、キュービットの電子または正孔の有効ｇ−因子を変更することにより、アドレス指定または制御することができる。この制御技法は、個別的に、または群としてキュービットをアドレス指定することを可能にする。
これより図２Ａを参照すると、実施形態による量子コンピューティングアーキテクチャを製造するために使用することができる層２００のスタックが示されている。構造２００は、導電性バックプレーンとして使用されるｎ型ドープ（天然）シリコン２０２と、テンプレート絶縁体層として使用されるＳｉＯ２層２０４とを含む。同位体濃縮シリコン２８の２０６は、キュービットのためのホスト材料である。さらなる誘電体層２０８および金属ドープポリシリコン層２１０または金属層２１０は、量子ビットを制御するために使用することができるトランジスタおよび電極を形成することを可能にする。さらなる領域２１２は、トランジスタを制御するための金属制御線をホストするために使用される。
代替的な実施形態では、材料または層構成の変形例が使用されてもよい。例えば、構造の上部の追加の半導体層が、より多くのコンポーネントを可能にするために使用されてもよい。これらのスタックの作製は、三次元シリコン集積回路の急成長分野内で開発された技術を利用することができる。
図２Ｂは、キュービットを制御するように構成された制御線を含む回路図２５０を示す。データ線Ｄｉ（２５２）は、キュービット共鳴周波数（νｉ）を調整するように対応するキュービットＱｉ（２５４）に相互接続され、かつキュービット間の交換結合を制御するように各Ｊ−ゲート２５６に相互接続される。個別的なキュービットアドレス指定、行によるキュービットアドレス指定、またはグローバルなキュービットアドレス指定を提供するために、データ線は、ワード線Ｗ（２５８）とビット線Ｂ（２６０）との組み合わせにより制御される。ゲート領域とドープ領域との間の最小幅および分離が最小特徴サイズλに等しいと仮定すると、古典的回路は、１キュービットごとに８０λ２の面積を占める。現代の大規模半導体作製施設は、最小７ｎｍの特徴サイズを有するＣＭＯＳトランジスタを製造することができる。したがって、各量子ドットのキュービット（キュービットを分離する障壁区域の半分を含む）は、シリコン量子ドットのキュービットの実験的実現と調和する≒６３・６３ｎｍの面積を占める。
これより図３を参照すると、電極ならびにそれぞれのオーバーレイ制御部材３０２および３０４の可能な構成の３Ｄ概略図３００が示されている。制御部材３０２は、制御部材３０２に接続された制御線のうちの１つ以上をそれぞれの電極（１０６）に相互接続することを可能にする、２つのトランジスタ３０６を含む。制御部材３０４は、制御部材３０４に接続された制御線のうちの１つ以上をそれぞれの電極（１０８）に相互接続することを可能にする、２つのトランジスタ３０８を含む。制御線は、ワード線３１２、ビット線３１４、およびデータ線３１６を含む。
接地平面（３１８）が、容量性クロストークを回避するために使用され、各ゲートに対する必要な結合などを有するように実現することができる。裏面電極３２０を使用して、界面を横切って電子の総濃度を修正し、量子ドットの特性を最適化することができる。
図３に示す電極構成および図１Ａ及び図１Ｂに概略的に示すそれぞれの処理素子の構造は、現在のＣＭＯＳ技術ノードと互換性を有する。
これより図４を参照すると、実施形態による、２Ｄマトリクス状に配置された複数のキュービットを形成および制御するために使用することができる電極のレイアウトの概略的な上面図４００が示されている。電極４０２は、誘電体層により電極から分離されているシリコン２８材料４０３内に量子ドットを形成するために使用される。電極４０４は、量子ドットをキュービットとして動作させ、量子演算を遂行するために使用される。
図５Ａおよび図５Ｂはそれぞれ、図４の一般的な構成を実装するために使用することができるアーキテクチャレイアウトの概略断面図５１０および５５０を示す。構造５１０は、点線４０６沿いのアーキテクチャ４００の一部分の側面図である一方、構造５５０は、点線４０８沿いのアーキテクチャ４００の一部分の側面図である。図５Ａおよび図５Ｂのアーキテクチャでは、各キュービットは、単一の量子ドット５１２のスピン上に符号化される。量子ドット５１２は、電極５１４を使用して形成される。
電極５１４は、トランジスタ５１８および５２０の形で提供されている電子切替器を含む制御部材を介して、複数の制御線に接続されている（図５Ａおよび図５Ｂの参照数字は、トランジスタのチャネルを指す）。複数の制御線としては、トランジスタ５２０を介して電極５１３に接続することができるビット線５２４、トランジスタ５１８を介して電極５１４に接続することができるデータ線５２６、およびワード線５３０が挙げられる。各電極５１４は、対応するビット線およびワード線が高電圧（デジタルのハイ状態）に設定されるとき、データ線の電圧に設定することができる。
類似のレイアウトを使用して、量子演算５５２を遂行する電極を実装することができる。これらの電極は、それぞれ量子ドットの付近に位置付けられ、量子ドットと相互作用してキュービットの読み出し、制御、および結合などの量子演算を遂行するように配置される。電極５５２は、トランジスタ５７０および５７２の形で提供されている電子切替器を含む制御部材を介して、複数の制御線に接続されている。複数の制御線としては、トランジスタ５７０を介して電極５７３に接続することができるビット線５７４、トランジスタ５７２を介して電極５５２に接続することができる読み出し−結合−制御（ＲＣＣ）線５７８、およびワード線５８０が挙げられる。
図５Ａおよび図５Ｂのレイアウトは、量子ドットを順次調整するため、および同時操作のため、の両方に関して利点を提供する。これらの利点については、図７を参照しながらより詳細に後述する。
一般に、ほとんどの小型の古典的回路は、円形（または正方形）キュービットからなる量子回路とは異なる幾何形状を有する。この状況は、量子誤り訂正実装により決定される金属線の幾何学的レイアウトによりさらに複雑になる。上述の相互接続層を使用することにより、本出願人は、これらの異なるサイズの回路コンポーネントを拡張する際の複雑性を克服した。キュービットの数が増大するにつれて、構造の入力領域、トランジスタ領域、およびキュービット領域は、サイズおよび形状が似てくる。この点は、４８０個のキュービットをホストするように構造を拡大すると、到達される。さらなる拡張は、４８０個のキュービットモジュールの簡単な複製になる。
これより図６を参照すると、複数の量子ビットを含むアーキテクチャの一部分の概略的表現６００が示されている。単一の量子ビットを操作するために使用されるユニットセル６０２が示されている。ユニットセルは、２つの区画６０４および６０６を有する。区画６０４は、キュービットを形成、調整、および較正するために使用される。区画６０６は、キュービットの読み出し、制御、および結合などの量子演算を遂行するために使用される。ユニットセル６０２は、図３を参照しながら説明した構造の上面図である。
ユニットセル６０２は、８×６の占有面積を有する。利用可能な７ｎｍのＣＭＯＳ作製ノードを使用すると、例えば、ユニットセル４０２は、４２ｎｍ×５６ｎｍのサイズを有するであろう。この寸法は、多数のキュービットを単一のチップ上に集積することを可能にし、アーキテクチャの相当なスケーラビリティの可能性を提供する。同等の寸法を有する好適な量子ドットのキュービットが、本出願人により実現されており、ＰＣＴ出願第ＰＣＴ／ＡＵ２０１４／０００５９６号に記載されている。
これより図７を参照すると、実施形態により実現されるアーキテクチャの一部分の図７００が示されている。図７００は、制御線、制御部材、および処理素子の間の接続を概略的に示す。
一実施形態では、構造７００内の処理素子は、次のように初期化することができる。まず、全てのキュービットが、それぞれの制御部材のトランジスタチャネルおよび電極（図５Ａおよび図５Ｂで、それぞれ参照数字５２０および５１４として示されている）に接続されているビット線７２４、ワード線７２６、およびデータ線７２８を使用して初期化される。このシーケンスは、第１のワード線７２６をハイに設定することにより始まる。次いで、それぞれのビット線７２４がハイにされ、ビット線とワード線との交差部に位置付けられたキュービットを、対応するデータ線７２８に印加される電圧を使用して調整することができる。
初期化後、ビット線７２４は、オフにされる。このプロセスは、個別のビット線について、または１本のワード線７２６に沿って配設されている全てのキュービットについて、行を次々に設定することができるようにビット線７２６をまとめて一巡することにより、または全てのビット線を同時に操作することにより、遂行することができる。これらのシーケンスは、定期的に遂行されてもよい。
キュービットの演算は、それぞれの制御部材のトランジスタチャネルおよび電極（図５Ａおよび図５Ｂでそれぞれ参照数字５７０および５５２として示されている）に接続されているビット線７３０、ワード線７３２、およびデータ線７３４を使用して実装することができる。キュービット演算を遂行するには、ビット線７３０のうちの１本以上およびワード線７３２のうちの１本以上を高電圧（デジタルのハイ状態）に設定して、これらの線の公差部に位置付けられた複数のキュービットを選択することができる。次いで、Ｑ−キュービット演算は、適切な電圧信号を対応するデータ線に印加することにより遂行することができる。
アーキテクチャ７００を使用してキュービットを同時に操作するための可能な方法は、次のステップを含む。
ハイ状態をワード線７２６に設定することにより開始し、
アドレス指定される必要があるキュービットに対するビット線７２４をハイに設定するステップ、
それぞれのワード線７２６をロー状態にするステップ、
ビット線７２４をローにするステップ、
操作される必要があるキュービットについて、操作ワード線７３２をハイにするステップ、
それぞれのビット線７３０を設定するステップ。
このプロセスは、全てのキュービットが正しい状態に設定されるまで続けられる。データ線７３４がハイにされると、データ線７３４は、アドレス指定される必要があるキュービットのみに接続し、キュービット演算を遂行することができる。
キュービットの初期化は、非常に高速に、２Ｄアレイのサイズに応じた時間で、ただし十分にキュービットのコヒーレンス時間内に、行うことができる。この時間中、キュービットは、いずれの環境雑音、特に低周波雑音もエコーバックするように動作させられてもよい。さらに、キュービットがアドレス指定されるようにビット線５２４を設定するプロセスは、単一キュービット演算および２キュービット演算の両方のために使用することができる。
実施形態では、１キュービットごとに複数の切替器およびキャパシタを使用してもよい。その上、複数の切替器およびキャパシタを使用してキュービット結合を制御することができる。
キュービットに接続する切替器はまた、各キュービットの個別的な調整および定義を可能にする。このアーキテクチャの利点は、周期的かつ高速な調整能力により提供される。
対応する制御線をローにした後、図５Ａおよび図５Ｂのそれぞれの電極５１４または５５２上に蓄積された電荷は、キュービットを、所望の状態に調整された状態に保つ。類似した種類の電荷蓄積キャパシタは、ＤＲＡＭメモリシステムにおいて十分に確立されている。なお、図５Ａおよび図５Ｂの電極５１４および５５２の電圧は、各ドット内の電子の数、有効ｇ−因子および関連付けられた共鳴周波数を決定する電場、ならびにまた量子ドットの位置を調整することができる。キュービット結合は、複数の電極により生み出される離調を介して、または単一の電極（図５Ａおよび図５Ｂの５５２）により設定される直接のトンネル結合を使用してのいずれかにより、制御することができる。
一部の実施形態では、キュービットの状態は、パウリスピンブロッケードを使用することにより、またはゼーマン分裂エネルギーにより、読み出すことができる。この種類の読み出しは、隣接するドットを使用すること、または電子だめを使用することにより、実装することができる。キュービットの状態はまた、Ｃｏｌｌｅｓｓら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．ｖ１１０、ｐ０４６８０５（２０１３）に記載のものなどの、分散読み出し技法を使用して読み出すことができる。
本明細書に記載のアーキテクチャでは、キュービット状態の分散読み出しのための共鳴周波数は、ある行沿いの各キュービットが独立した共鳴周波数を有するように、オンチップ容量を介して設計することができる。これらの周波数を分割多重化することにより、１つの行沿いの全てのキュービットの状態を同時に読み出すことが可能である。
アーキテクチャ７００におけるキュービットのアドレス指定可能性は、スケーラビリティ、および単一チップ上への多くのキュービットの統合への展望を開き、グルーバルな交流磁場が、単一キュービット演算を実現するように、空洞共振器またはオンチップ伝送線路を介して印加される。
アーキテクチャ７００は、ポリシリコン電極、および１０億超のトランジスタを単一チップ上に作製するために現在使用されている相補型金属酸化膜半導体（ＣＭＯＳ）製造技術を使用して実現することができる。
記載のアーキテクチャは、同位体濃縮シリコン内の量子ドットに閉じ込められた単一電子のスピンのアレイを、限られた数の制御線を使用して制御することができることを実証する。我々は、しばしば論じられるシリコンスピンのキュービットの標準的ＣＭＯＳ技術との互換性が取るに足りないものではないことを示した。しかしながら、量子ドットキュービットの場合、作製は、標準的ＣＭＯＳ技術に調和させることができ、最高で数千キュービットから潜在的には数百万キュービットに拡張することができる一方、結果として生じるトランジスタオーバーヘッドは、最小キュービットサイズを実験で実証されたキュービット内に制約する。ＥＳＲ制御、交換結合、および分散読み出しの組み合わせは、このプラットフォームで表面コード演算を遂行することを可能にする。主要な利点は、多くのキュービットをキュービットコヒーレンス時間内にアドレス指定することができるような、グローバルなキュービット制御の可能性である。
提示した制御および演算のためのアーキテクチャは、高度に汎用的であり、単一スピンキュービット、一重項−三重項キュービット、交換のみのキュービットまたはハイブリッドキュービットを含むＳｉＧｅをベースとするスピンキュービットなどのいくつかのプラットフォームにおいて実装することができる。本明細書では単一ＳＯＩウエハ上の作製を提示してきたものの、より先進かつ複雑な作製プロセスは、１キュービットごとのより複雑な古典的エレクトロニクスを可能にするため、または純粋に較正および安定性専用の別個の制御回路を可能にするために、複数のスタック層を含んでもよい。
アーキテクチャの動作温度は、ゼロケルビンから最高で液体ヘリウム温度まで及んでもよい。液体ヘリウム温度での動作は、より大きい冷却能力を提供する一方、ミリケルビンレジームにおける動作は、より小さい電荷雑音およびより小さい熱的広がりを提供する。異なる実施形態におけるキュービットシステムの具体的な動作は、動作温度に関係する。より高い温度での動作の可能性は、先行技術システム（例えば、超伝導回路）に対するこのアーキテクチャの大きな長所であり、冷却に関する重要な問題を軽減する。
ＣＭＯＳインバータの動的電力散逸は、最高で０．３５μｍまでの技術ノードにおいて合計電力散逸の約８０％を使い切り、動的電力散逸は、低温ではさらに一層重要である。動的電力散逸は容量、供給電圧、所与の周波数における１クロックサイクルごとの平均遷移数、および周波数に比例するため、電力散逸は、数百万キュービットが動作させられるとき、容易に１ワットに到達し得る。したがって、１ケルビンより上の液体ヘリウム温度での動作は、大きな長所である。あるいは、低温動作の恩恵を受けるであろう低電圧切替器が使用されてもよい。
本明細書に記載のシリコン金属酸化膜半導体ドットキュービットは、キュービット状態に結合する可能性がある他の状態がより高いエネルギーに上げられるため、より高い温度で動作させられることに特に適している。例えば、強力な電気的閉じ込めおよび対応する大きい電場は、界面における尖鋭境界部と共に、キュービット状態から数ミリ電子ボルト（ｍｅＶ）離れた軌道状態をもたらす。なお、谷状態はまた、キュービットの制御および読み出しが最高で数ケルビンまで可能であるように、１ミリ電子ボルト（ｍｅＶ）ほどの大きさであってもよいエネルギーに上げられる。
キュービットシステムの動作機構によっては、制御線は、特定の範囲の周波数をサポートしなければならない。具体的には、図５Ａおよび図５Ｂの設計は、現在のＣＭＯＳ技術標準に調和した、最高で約ＧＨｚをサポートする線による動作に好適である。電子−スピン−共鳴を使用する動作の場合、数十ギガヘルツの周波数をサポートする１つの大きい空洞部が使用されてもよい。接地平面が、容量性クロストークを回避するために使用され、各ゲートに対する必要な結合を有するように実現される。
キュービットの大きい密な２Ｄアレイの実現は、本開示の実施形態により容易にされる。例えば、１キュービットごとにより多くの切替器を可能にする追加の空間は、読み出し方法を変更することにより実現することができる。例えば、２つ以上のドットを使用して分散読み出しを促進してもよい。
本明細書に記載のアーキテクチャは、単一の大型２Ｄアレイとして働いてもよい。あるいは、より小さい２Ｄアレイ、または多キュービットモジュールを組み合わせることにより、２Ｄアレイを使用して非常に大きい２Ｄアレイを構築してもよい。多キュービットモジュールは、２Ｄアレイも使用して結合されてもよく、または長距離結合は、超伝導共振器、スピンバス、または必要な長距離結合を提供する他のメカニズムのような方法を使用して実現されてもよい。
上記の実施形態では、誘電体は、二酸化シリコンである。しかしながら、本発明は、この誘電体に限定されず、酸化ハフニウムなどの他の誘電体が、ＳｉＯ２の代わりに利用されてもよい。
上記の実施形態のうちのいくつかでは、影響を受ける量子状態は、スピンである。「スピン」は、単一の電子のスピンもしくは単一の正孔のスピンであり、または２つ以上の電子または正孔を利用するキュービットの場合、２つ以上の電子もしくは正孔の複合スピンであってもよい。
上記の実施形態は、１つ、２つ、または３つの量子ドットにより形成されるキュービットを説明している。キュービットは、４つ以上の量子ドットにより形成されてもよい。本発明は、１つ、２つ、または３つの量子ドットキュービットに限定されない。
本明細書の全体を通じて、「有効ｇ−因子」という用語は、スピン系のスピン共鳴周波数と直流磁場との間の比率を示すために広義に使用されている。
本明細書で使用する「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語（およびその文法的変種）は、「有する（ｈａｖｉｎｇ）」または「含む（ｉｎｃｌｕｄｉｎｇ）」という包括的な意味で使用されており、「のみからなる（ｃｏｎｓｉｓｔｉｎｇ ｏｎｌｙ ｏｆ）」の意味ではない。
具体的な実施形態に示されている本発明に対して、広義に説明した本発明の趣旨または範囲から逸脱することなしに、多くの変形および／または修正を行うことができることが当業者により理解されるであろう。したがって、本実施形態は、全ての観点において例示的であって、制限的ではないとみなされるべきである。

Claims (19)

  1. 先進処理装置であって、
    ２Ｄマトリクス状に配置された複数の量子処理素子であって、各処理素子が、界面を形成するシリコンおよび誘電体材料、ならびに１つ以上の電子または正孔を前記シリコン中に閉じ込めてキュービットとして動作可能な少なくとも１つの量子ドットを形成するために好適な電極配置を含む、複数の量子処理素子と、
    複数の制御部材であって、当該複数の制御部材が、相互接続されて制御部材のマトリクスを形成し、各制御部材が、各量子処理素子の上方に配設されると共に、前記電極配置と相互作用して前記処理素子と共に量子演算を遂行するように配置されるシリコン金属酸化膜半導体トランジスタを備えた、複数の制御部材と、
    複数の制御線であって、各制御線が、前記複数の処理素子の同時操作を可能にするように、前記シリコン金属酸化膜半導体トランジスタを介して複数の制御部材に接続された、複数の制御線と、を備えた、先進処理装置。
  2. 前記量子演算が、前記処理素子の初期化、量子制御、および読み出しのうちのいずれか１つを含む、請求項１に記載の装置。
  3. 前記電極配置が、１つ以上の電極を含み、前記１つ以上の電極が、前記量子ドットを形成するように、および前記量子ドットをキュービットとして操作するように制御可能である、請求項１または請求項２に記載の装置。
  4. 前記処理素子が、シリコン層と誘電体層との間に形成された界面に前記２Ｄマトリクス状に配置され、前記界面、前記シリコン層、および前記誘電体層が、前記処理素子により共有されている、請求項１〜３のいずれか一項に記載の装置。
  5. 前記電極配置が、前記誘電体層上に配設され、前記量子ドットが、前記シリコン層内に、かつ前記界面の付近に形成された、請求項４に記載の装置。
  6. 各制御線が、前記処理素子の２Ｄマトリクスの行または列に沿って配向され、前記行または前記列に沿って配設された全ての前記処理素子と相互作用することができる、請求項４または請求項５のいずれか一項に記載の装置。
  7. 各処理素子が、少なくとも２つの制御部材に関連付けられた、請求項１〜６のいずれか一項に記載の装置。
  8. 第１の制御部材が、バイアス電圧を提供して前記量子ドットを形成するように配置され、第２の制御部材が、前記量子ドットをキュービットとして操作するように配置された、請求項７に記載の装置。
  9. 第１の組の制御線が、前記バイアス電圧が、前記量子ドットを形成するように、選択された処理素子の前記第１の制御部材に印加可能であるような様式で配置された、請求項８に記載の装置。
  10. 前記電極配置が、前記量子ドットを形成するように、および前記キュービットの状態に影響を及ぼすエネルギーがエネルギー値の範囲にわたって調節され得るように前記量子ドットを調整するように、動作可能である、請求項１〜９のいずれか一項に記載の装置。
  11. 前記電極配置が、前記量子ドットの量子的性質を制御して前記量子ドットをキュービットとして操作するように動作可能である、請求項１〜１０のいずれか一項に記載の装置。
  12. 前記電極配置が、前記量子ドットの前記電子または正孔の共鳴周波数を電気的に駆動するように動作可能である、請求項１１に記載の装置。
  13. 複数の多キュービットモジュールを備えた先進処理装置であって、各多キュービットモジュールが、請求項１〜１２のいずれか一項に記載の装置を含む、先進処理装置。
  14. 前記複数の多キュービットモジュールが、超伝導共振器またはスピンバスにより相互接続された、請求項１３に記載の装置。
  15. 請求項１〜１４のいずれか一項に記載の先進処理装置を動作させるための方法であって、
    電気信号を１つ以上の制御線に印加して前記処理素子のうちの少なくとも一部分を初期化するステップと、
    電気信号を１つ以上の制御線に印加して複数の処理素子を量子演算用に選択するステップと、
    電気信号を１つ以上の制御線に印加して選択された処理素子を使用して量子演算を遂行するステップと、
    電気信号を１つ以上の制御線に印加して前記選択された処理素子の量子状態を読み出すステップと、を含む、方法。
  16. 前記方法が、電気信号を１つ以上の制御線に印加して前記処理素子を較正するステップをさらに含む、請求項１５に記載の方法。
  17. 前記方法が、電気信号を１つ以上の制御線に印加して前記処理素子のそれぞれの量子ドットを形成するステップをさらに含む、請求項１５または請求項１６に記載の方法。
  18. 前記電気信号を１つ以上の制御線に印加して前記選択された処理素子の前記量子状態を読み出すステップが、分散読み出しおよび周波数分割多重化を使用して複数のキュービットの前記量子状態を制御線に沿って同時に読み出すステップを含む、請求項１５〜１７のいずれか一項に記載の方法。
  19. 請求項１〜１４のいずれか一項に記載の先進処理装置および古典的コンピューティング装置を備えたシステムであって、前記古典的コンピューティング装置が、量子アルゴリズムを遂行するように前記先進処理装置を制御する、システム。
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