JP6931252B1 - ニューラルネットワーク回路およびニューラルネットワーク回路の制御方法 - Google Patents
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- 238000013528 artificial neural network Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 24
- 238000013139 quantization Methods 0.000 claims abstract description 191
- 230000015654 memory Effects 0.000 claims abstract description 158
- 238000004364 calculation method Methods 0.000 claims description 155
- 238000010586 diagram Methods 0.000 abstract description 9
- 238000012546 transfer Methods 0.000 description 34
- 238000013527 convolutional neural network Methods 0.000 description 26
- 239000013598 vector Substances 0.000 description 13
- 238000012545 processing Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 238000011176 pooling Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000010606 normalization Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000007616 round robin method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/0464—Convolutional networks [CNN, ConvNet]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/0495—Quantised networks; Sparse networks; Compressed networks
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Biophysics (AREA)
- Biomedical Technology (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Data Mining & Analysis (AREA)
- Mathematical Physics (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Computing Systems (AREA)
- Molecular Biology (AREA)
- Computational Linguistics (AREA)
- Artificial Intelligence (AREA)
- Neurology (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
- Image Processing (AREA)
Abstract
Description
本発明の第一の態様に係るニューラルネットワーク回路は、入力データに対して畳み込み演算を行う畳み込み演算回路と、前記畳み込み演算回路の畳み込み演算出力データに対して量子化演算を行う量子化演算回路と、前記畳み込み演算回路を動作させる畳み込み演算回路用の命令コマンドと、前記量子化演算回路を動作させる量子化演算回路用の命令コマンドと、を別々に外部メモリから読み出す命令フェッチユニットと、を備える。
本発明の第一実施形態について、図1から図11を参照して説明する。
図1は、畳み込みニューラルネットワーク200(以下、「CNN200」という)を示す図である。第一実施形態に係るニューラルネットワーク回路100(以下、「NN回路100」という)が行う演算は、推論時に使用する学習済みのCNN200の少なくとも一部である。
CNN200は、畳み込み演算を行う畳み込み層210と、量子化演算を行う量子化演算層220と、出力層230と、を含む多層構造のネットワークである。CNN200の少なくとも一部において、畳み込み層210と量子化演算層220とが交互に連結されている。CNN200は、画像認識や動画認識に広く使われるモデルである。CNN200は、全結合層などの他の機能を有する層(レイヤ)をさらに有してもよい。
畳み込み層210は、入力データaに対して重みwを用いた畳み込み演算を行う。畳み込み層210は、入力データaと重みwとを入力とする積和演算を行う。
NN回路100は、畳み込み層210の畳み込み演算(式1)のデータを分割して演算する。なお、NN回路100は、畳み込み層210の畳み込み演算(式1)のデータを分割せずに演算することもできる。
NN回路100は、畳み込み層210の畳み込み演算における入力データaおよび重みwを展開して畳み込み演算を行う。
分割入力データa(x+i、y+j、co)は、Bc個の要素を持つベクトルデータに展開される。分割入力データaの要素は、ciでインデックスされる(0≦ci<Bc)。以降の説明において、i,jごとにベクトルデータに展開された分割入力データaを「入力ベクトルA」ともいう。入力ベクトルAは、分割入力データa(x+i、y+j、co×Bc)から分割入力データa(x+i、y+j、co×Bc+(Bc−1))までを要素とする。
図4は、本実施形態に係るNN回路100の全体構成を示す図である。
NN回路100は、第一メモリ1と、第二メモリ2と、DMAコントローラ3(以下、「DMAC3」ともいう)と、畳み込み演算回路4と、量子化演算回路5と、コントローラ6と、を備える。NN回路100は、第一メモリ1および第二メモリ2を介して、畳み込み演算回路4と量子化演算回路5とがループ状に形成されていることを特徴とする。
図5は、NN回路100の動作例を示すタイミングチャートである。
DMAC3は、レイヤ1の入力データaを第一メモリ1に格納する。DMAC3は、畳み込み演算回路4が行う畳み込み演算の順序にあわせて、レイヤ1の入力データaを分割して第一メモリ1に転送してもよい。
図6は、NN回路100の他の動作例を示すタイミングチャートである。
NN回路100は、入力データaを部分テンソルに分割して、時分割により部分テンソルに対する演算を行ってもよい。部分テンソルへの分割方法や分割数は特に限定されない。
DMAC3は、データ転送回路(不図示)と、ステートコントローラ32と、を有する。DMAC3は、データ転送回路に対する専用のステートコントローラ32を有しており、命令コマンドC3が入力されると、外部のコントローラを必要とせずにDMAデータ転送を実施できる。
制御回路34は、命令キュー33のemptyフラグに基づいて、命令キュー33に命令コマンドC3が入力されたことを検知すると(Not empty)、アイドルステートS1からデコードステートS2に遷移する。
畳み込み演算回路4は、乗算器などの演算回路(不図示)と、ステートコントローラ44と、を有する。畳み込み演算回路4は、乗算器などの演算回路等に対する専用のステートコントローラ44を有しており、命令コマンドC4が入力されると、外部のコントローラを必要とせずに畳み込み演算を実施できる。
量子化演算回路5は、量子化回路等(不図示)と、ステートコントローラ54と、を有する。量子化演算回路5は、量子化回路等に対する専用のステートコントローラ54を有しており、命令コマンドC5が入力されると、外部のコントローラを必要とせずに量子化演算を実施できる。
コントローラ6は、外部バスEBに接続されており、外部バスEBに対してマスタおよびスレーブとして動作する。コントローラ6は、バスブリッジ60と、パラメータレジスタや状態レジスタを含むレジスタ61と、IFU62と、を有している。パラメータレジスタは、NN回路100の動作を制御するレジスタである。状態レジスタは、セマフォSを含むNN回路100の状態を示すレジスタである。
図9は、セマフォSによるNN回路100の制御を説明する図である。
セマフォSは、第一セマフォS1と、第二セマフォS2と、第三セマフォS3と、を有する。セマフォSは、P操作によりデクリメントされ、V操作によってインクリメントされる。DMAC3、畳み込み演算回路4および量子化演算回路5によるP操作およびV操作は、内部バスIBを経由して、コントローラ6が有するセマフォSを更新する。
図10は、第一データフローF1のタイミングチャートである。
第一ライトセマフォS1Wは、第一データフローF1におけるDMAC3による第一メモリ1に対する書き込みを制限するセマフォである。第一ライトセマフォS1Wは、第一メモリ1において、例えば入力ベクトルAなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第一ライトセマフォS1Wが「0」の場合、DMAC3は第一メモリ1に対して第一データフローF1における書き込みを行えず、第一ライトセマフォS1Wが「1」以上となるまで待たされる。
図11は、第二データフローF2のタイミングチャートである。
第二ライトセマフォS2Wは、第二データフローF2における畳み込み演算回路4による第二メモリ2に対する書き込みを制限するセマフォである。第二ライトセマフォS2Wは、第二メモリ2において、例えば出力データfなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第二ライトセマフォS2Wが「0」の場合、畳み込み演算回路4は第二メモリ2に対して第二データフローF2における書き込みを行えず、第二ライトセマフォS2Wが「1」以上となるまで待たされる。
第三ライトセマフォS3Wは、第三データフローF3における量子化演算回路5による第一メモリ1に対する書き込みを制限するセマフォである。第三ライトセマフォS3Wは、第一メモリ1において、例えば量子化演算回路5の量子化演算出力データなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第三ライトセマフォS3Wが「0」の場合、量子化演算回路5は第一メモリ1に対して第三データフローF3における書き込みを行えず、第三ライトセマフォS3Wが「1」以上となるまで待たされる。
外部ホストCPUは、NN回路100に実施させる一連の演算に必要な命令コマンドを外部メモリ120などのメモリに格納する。具体的には、外部ホストCPUは、DMAC3用の複数の命令コマンドC3と、畳み込み演算回路4用の複数の命令コマンドC4と、量子化演算回路5用の複数の命令コマンドC5とを、外部メモリ120に格納する。
上記実施形態において、第一メモリ1と第二メモリ2は別のメモリであったが、第一メモリ1と第二メモリ2の態様はこれに限定されない。第一メモリ1と第二メモリ2は、例えば、同一メモリにおける第一メモリ領域と第二メモリ領域であってもよい。
例えば、上記実施形態に記載のNN回路100に入力されるデータは単一の形式に限定されず、静止画像、動画像、音声、文字、数値およびこれらの組み合わせで構成することが可能である。なお、NN回路100に入力されるデータは、NN回路100が設けられるエッジデバイスに搭載され得る、光センサ、温度計、Global Positioning System(GPS)計測器、角速度計測器、風速計などの物理量測定器における測定結果に限られない。周辺機器から有線または無線通信経由で受信する基地局情報、車両・船舶等の情報、天候情報、混雑状況に関する情報などの周辺情報や金融情報や個人情報等の異なる情報を組み合わせてもよい。
NN回路100が設けられるエッジデバイスは、バッテリー等で駆動する携帯電話などの通信機器、パーソナルコンピュータなどのスマートデバイス、デジタルカメラ、ゲーム機器、ロボット製品などのモバイル機器を想定するが、これに限られるものではない。Power on Ethernet(PoE)などでの供給可能なピーク電力制限、製品発熱の低減または長時間駆動の要請が高い製品に利用することでも他の先行例にない効果を得ることができる。例えば、車両や船舶などに搭載される車載カメラや、公共施設や路上などに設けられる監視カメラ等に適用することで長時間の撮影を実現できるだけでなく、軽量化や高耐久化にも寄与する。また、テレビやディスプレイ等の表示デバイス、医療カメラや手術ロボット等の医療機器、製造現場や建築現場で使用される作業ロボットなどにも適用することで同様の効果を奏することができる。
NN回路100は、NN回路100の一部または全部を一つ以上のプロセッサを用いて実現してもよい。例えば、NN回路100は、入力層または出力層の一部または全部をプロセッサによるソフトウェア処理により実現してもよい。ソフトウェア処理により実現する入力層または出力層の一部は、例えば、データの正規化や変換である。これにより、様々な形式の入力形式または出力形式に対応できる。なお、プロセッサで実行するソフトウェアは、通信手段や外部メディアを用いて書き換え可能に構成してもよい。
NN回路100は、CNN200における処理の一部をクラウド上のGraphics Processing Unit(GPU)等を組み合わせることで実現してもよい。NN回路100は、NN回路100が設けられるエッジデバイスで行った処理に加えて、クラウド上でさらに処理を行ったり、クラウド上での処理に加えてエッジデバイス上で処理を行ったりすることで、より複雑な処理を少ないリソースで実現できる。このような構成によれば、NN回路100は、処理分散によりエッジデバイスとクラウドとの間の通信量を低減できる。
NN回路100が行う演算は、学習済みのCNN200の少なくとも一部であったが、NN回路100が行う演算の対象はこれに限定されない。NN回路100が行う演算は、例えば畳み込み演算と量子化演算のように、2種類の演算を繰り返す学習済みのニューラルネットワークの少なくとも一部であってもよい。
100 ニューラルネットワーク回路(NN回路)
1 第一メモリ
2 第二メモリ
3 DMAコントローラ(DMAC)
4 畳み込み演算回路
5 量子化演算回路
6 コントローラ
61 レジスタ
62 IFU(命令フェッチユニット)
63 フェッチユニット
63A フェッチユニット(第三フェッチユニット)
63B フェッチユニット(第一フェッチユニット)
63C フェッチユニット(第二フェッチユニット)
64 割り込み生成回路
S セマフォ
F1 第一データフロー
F2 第二データフロー
F3 第三データフロー
C3 命令コマンド(第三命令コマンド)
C4 命令コマンド(第一命令コマンド)
C5 命令コマンド(第二命令コマンド)
Claims (12)
- 入力データに対して畳み込み演算を行う畳み込み演算回路と、
前記畳み込み演算回路の畳み込み演算出力データに対して量子化演算を行う量子化演算回路と、
前記畳み込み演算回路を動作させる畳み込み演算回路用の命令コマンドと、前記量子化演算回路を動作させる量子化演算回路用の命令コマンドと、を別々にメモリから読み出す命令フェッチユニットと、
を備える、
ニューラルネットワーク回路。 - 前記畳み込み演算回路は、前記畳み込み演算回路用の命令コマンドに基づき、前記畳み込み演算回路を制御する前記畳み込み演算回路用のステートコントローラを有し、
前記量子化演算回路は、前記量子化演算回路用の命令コマンドに基づき、前記量子化演算回路を制御する前記量子化演算回路用のステートコントローラを有する、
請求項1に記載のニューラルネットワーク回路。 - 前記命令フェッチユニットは、
前記畳み込み演算回路を動作させる前記畳み込み演算回路用の命令コマンドを読み出し、前記畳み込み演算回路に供給する第一フェッチユニットと、
前記量子化演算回路を動作させる前記量子化演算回路用の命令コマンドを読み出し、前記量子化演算回路に供給する第二フェッチユニットと、
を有する、
請求項1または請求項2に記載のニューラルネットワーク回路。 - 前記第一フェッチユニットは、
前記畳み込み演算回路用の命令コマンドが格納された前記メモリのメモリアドレスを保持する命令ポインタと、
格納された前記畳み込み演算回路用の命令コマンドのコマンド数を保持する命令カウンタと、
を有する、
請求項3に記載のニューラルネットワーク回路。 - 前記入力データを格納する第一メモリと、
前記畳み込み演算出力データを格納する第二メモリと、
をさらに備え、
前記量子化演算回路の量子化演算出力データは、前記第一メモリに格納されて、
前記第一メモリに格納された前記量子化演算出力データは、前記畳み込み演算回路に前記入力データとして入力される、
請求項1から請求項4のいずれか一項に記載のニューラルネットワーク回路。 - 前記第一メモリと、前記畳み込み演算回路と、前記第二メモリと、前記量子化演算回路とは、ループ状に形成されている、
請求項5に記載のニューラルネットワーク回路。 - 前記畳み込み演算回路用の命令コマンドおよび前記量子化演算回路用の命令コマンドは、前記メモリから前記命令フェッチユニットによって外部ホストCPUが接続される外部バス経由で読み出される、
請求項5に記載のニューラルネットワーク回路。 - 前記第一メモリまたは前記第二メモリを経由するデータフローを制御するセマフォをさらに備え、
前記畳み込み演算回路は、前記畳み込み演算回路用の命令コマンドに基づいて動作する際に、前記セマフォを操作し、
前記量子化演算回路は、前記量子化演算回路用の命令コマンドに基づいて動作する際に、前記セマフォを操作する、
請求項5から請求項7のいずれか一項に記載のニューラルネットワーク回路。 - 前記セマフォは、前記第二メモリにおいて所定のサイズのデータを格納可能なメモリ領域のうち、前記畳み込み演算回路によりデータが書き込み済みで前記量子化演算回路によって読み出し可能な前記メモリ領域の数を示す第二リードセマフォを有し、
前記畳み込み演算回路は、前記畳み込み演算回路用の命令コマンドに基づく前記畳み込み演算を完了したとき、前記第二リードセマフォに対してV操作を行い、
前記量子化演算回路は、前記量子化演算回路用の命令コマンドに基づく前記量子化演算を開始するとき、前記第二リードセマフォに対してP操作を行う、
請求項8に記載のニューラルネットワーク回路。 - 前記セマフォは、前記第二メモリにおいて所定のサイズのデータを格納可能な前記メモリ領域のうち、前記量子化演算回路によってデータが読み出し済みで前記畳み込み演算回路によって他のデータを書き込み可能な前記メモリ領域の数を示す第二ライトセマフォをさらに有し、
前記量子化演算回路は、前記量子化演算回路用の命令コマンドに基づく前記量子化演算を完了したとき、前記第二ライトセマフォに対してV操作を行い、
前記畳み込み演算回路は、前記畳み込み演算回路用の命令コマンドに基づく前記畳み込み演算を開始するとき、前記第二ライトセマフォに対してP操作を行う、
請求項9に記載のニューラルネットワーク回路。 - 入力データに対して畳み込み演算を行う畳み込み演算回路と、
前記畳み込み演算回路の畳み込み演算出力データに対して量子化演算を行う量子化演算回路と、
前記畳み込み演算回路を動作させる畳み込み演算回路用の命令コマンドと、前記量子化演算回路を動作させる量子化演算回路用の命令コマンドと、をメモリから読み出す命令フェッチユニットと、
を備えるニューラルネットワーク回路の制御方法であって、
前記命令フェッチユニットに、前記畳み込み演算回路用の命令コマンドと量子化演算回路用の命令コマンドとを別々に前記メモリから読み出させて、前記畳み込み演算回路と前記量子化演算回路とに対して前記命令コマンドを別々に供給させるステップと、
供給された前記命令コマンドに基づいて前記畳み込み演算回路と前記量子化演算回路とを並列して動作させるステップと、
を有する、
ニューラルネットワーク回路の制御方法。 - 前記ニューラルネットワーク回路は、データフローを制御するセマフォをさらに備え、
前記畳み込み演算回路用の命令コマンドに基づいて動作する前記畳み込み演算回路に、前記セマフォを操作させるステップと、
前記量子化演算回路用の命令コマンドに基づいて動作する前記量子化演算回路に、前記セマフォを操作させるステップと、
をさらに有する、
請求項11に記載のニューラルネットワーク回路の制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020134562A JP6931252B1 (ja) | 2020-08-07 | 2020-08-07 | ニューラルネットワーク回路およびニューラルネットワーク回路の制御方法 |
US18/019,365 US20230289580A1 (en) | 2020-08-07 | 2021-02-16 | Neural network circuit and neural network circuit control method |
PCT/JP2021/005610 WO2022030037A1 (ja) | 2020-08-07 | 2021-02-16 | ニューラルネットワーク回路およびニューラルネットワーク回路の制御方法 |
CN202180057849.0A CN116113926A (zh) | 2020-08-07 | 2021-02-16 | 神经网络电路以及神经网络电路的控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020134562A JP6931252B1 (ja) | 2020-08-07 | 2020-08-07 | ニューラルネットワーク回路およびニューラルネットワーク回路の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6931252B1 true JP6931252B1 (ja) | 2021-09-01 |
JP2022030486A JP2022030486A (ja) | 2022-02-18 |
Family
ID=77456405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020134562A Active JP6931252B1 (ja) | 2020-08-07 | 2020-08-07 | ニューラルネットワーク回路およびニューラルネットワーク回路の制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230289580A1 (ja) |
JP (1) | JP6931252B1 (ja) |
CN (1) | CN116113926A (ja) |
WO (1) | WO2022030037A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2024075106A (ja) * | 2022-11-22 | 2024-06-03 | LeapMind株式会社 | ニューラルネットワーク回路およびニューラルネットワーク演算方法 |
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-
2020
- 2020-08-07 JP JP2020134562A patent/JP6931252B1/ja active Active
-
2021
- 2021-02-16 CN CN202180057849.0A patent/CN116113926A/zh active Pending
- 2021-02-16 WO PCT/JP2021/005610 patent/WO2022030037A1/ja active Application Filing
- 2021-02-16 US US18/019,365 patent/US20230289580A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230289580A1 (en) | 2023-09-14 |
WO2022030037A1 (ja) | 2022-02-10 |
JP2022030486A (ja) | 2022-02-18 |
CN116113926A (zh) | 2023-05-12 |
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A975 | Report on accelerated examination |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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