JP2883035B2

JP2883035B2 - パイプライン・プロセッサ

Info

Publication number: JP2883035B2
Application number: JP8086868A
Authority: JP
Inventors: 克也長谷川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-04-12
Filing date: 1996-04-09
Publication date: 1999-04-19
Anticipated expiration: 2016-04-09
Also published as: JPH08339299A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令をパイ
プライン処理可能なパイプライン・プロセッサに関す
る。

【０００２】

【従来の技術】現在実用に供されているほとんどすべて
のプロセッサは複数の命令をパイプライン処理してい
る。パイプライン処理とは、命令の実行プロセスを複数
のステージに分割し、その複数のステージをオーバーラ
ップさせることにより、複数の命令を並列に処理するも
のである。これにより、プロセッサの性能が向上する。
このようなパイプライン処理を行うプロセッサは、パイ
プライン・プロセッサと呼ばれる。

【０００３】分岐命令を実行するためには、パイプライ
ン・プロセッサは、命令をフェッチしデコードすること
によりその命令が分岐命令であることを認識し、分岐を
行うか否かの条件を判断し、分岐先のアドレスを計算し
た後に、次にフェッチすべき命令のアドレスを変更する
必要がある。しかし、分岐命令について次にフェッチす
べき命令のアドレスを変更する時点では、その分岐命令
に続く逐次命令が既にフェッチされてしまっており、誤
ってフェッチした命令を捨てて分岐先の命令をフェッチ
しなおさなければならない。誤ってフェッチした命令を
捨てて分岐先の命令をフェッチしなおすまでに費やされ
たサイクル数が分岐命令の実行によって生じる遅延であ
る。

【０００４】制御の流れを変更する分岐命令は、パイプ
ライン・プロセッサの性能を著しく低下させる。分岐命
令は、パイプラインへのスムーズな命令供給を阻害し、
パイプラインの乱れを引き起こすからである。

【０００５】一般のアプリケーション・プログラムで
は、全命令中に占める分岐命令の割合は２０％〜３０％
である。仮に１つの分岐命令を実行することによって３
サイクルのロスが生じるとすると、パイプライン・プロ
セッサのトータルな性能は、分岐命令の実行によって６
０％〜９０％劣化することになる。分岐命令の実行によ
ってパイプラインの乱れが生じてしまうからである。

【０００６】このように、分岐命令の実行に伴う遅れ
（ペナルティ）は、パイプライン・プロセッサの性能を
劣化させる大きな要因である。

【０００７】パイプラインの乱れを防止するには、大別
して２つのアプローチがある。１つは、条件判断の遅れ
をなくすことにより、パイプラインの乱れを防止するア
プローチである。もう１つは、分岐先アドレスの計算の
遅れをなくすことにより、パイプラインの乱れを防止す
るアプローチである。

【０００８】条件判断の遅れをなくす手法としては、種
々の分岐予測の手法が知られている。しかし、分岐先ア
ドレスの計算の遅れをなくす手法に関しては有力な手法
が少ない。

【０００９】分岐先アドレスの計算の遅れをなくす手法
の１つとしては、ブランチ・ターゲット・バッファ（Ｂ
ｒａｎｃｈＴａｒｇｅｔＢｕｆｆｅｒ；以下、ＢＴ
Ｂと略す）を用いる手法がある。この手法は、以前に計
算した分岐先アドレスをＢＴＢに格納しておくことによ
り、その分岐先アドレスを再利用するものである。この
手法によれば、分岐命令をデコードするより前に分岐命
令の分岐先アドレスを取得することが可能となる。

【００１０】図１１は、ＢＴＢを用いた従来のプロセッ
サの構成を示す。図１２に示されるように、ＢＴＢ１０
は、タグを格納する領域４１と分岐先アドレスを格納す
る領域４２と分岐履歴を格納する領域４３とを有してい
る。分岐命令が実行されると、命令メモリ１におけるそ
の分岐命令のアドレスの上位ビットが領域４１に格納さ
れ、その分岐命令の分岐先アドレスが領域４２に格納さ
れ、その分岐命令の分岐履歴が領域４３に格納される。
ＢＴＢ１０における領域４１、４２および４３の行位置
は、その分岐命令の下位アドレスに従って決められる。

【００１１】プログラムカウンタ２には、次にフェッチ
すべき命令のアドレス（以下、ＰＣアドレスという）が
格納されている。ＰＣアドレスの下位ビット（例えば、
８ビット）をインデックスとしてＢＴＢ１０が参照さ
れ、ＰＣアドレスの上位ビットとＢＴＢ１０の領域４１
に格納されるタグとが比較される。

【００１２】ＰＣアドレスの上位ビットとＢＴＢ１０の
領域４１に格納されるタグとが一致することは、ＰＣア
ドレスに対応する分岐命令が以前に実行されたというこ
とを示す。その分岐命令の分岐先アドレスはＢＴＢ１０
における対応する領域４２に格納されている。従って、
ＰＣアドレスの上位ビットとＢＴＢ１０の領域４１に格
納されるタグとが一致する場合には、ＰＣアドレスの代
わりに、ＢＴＢ１０の領域４２に格納されている分岐先
アドレスが命令メモリ１に出力される。なお、ＰＣアド
レスの代わりにＢＴＢ１０の領域４２に格納されている
分岐先アドレスを命令メモリ１に出力するか否かの判定
には、ＢＴＢ１０の領域４３に格納されている分岐履歴
を考慮してもよい。分岐履歴は、分岐が起こるか否かを
予測するために使用され得る。

【００１３】ＰＣアドレスの上位ビットとＢＴＢ１０の
領域４１に格納されるタグとが一致しない場合には、通
常の命令フェッチのサイクルと同様にして、ＰＣアドレ
スが命令メモリ１に出力される。

【００１４】このように、ＰＣアドレスの上位ビットと
ＢＴＢ１０の領域４１に格納されるタグとが一致した場
合には、命令フェッチのサイクルと同一のサイクルにお
いて分岐命令の分岐先アドレスを取得することができ
る。このことは、命令デコードのサイクルよりも前に分
岐先アドレスの計算が完了していることを意味する。

【００１５】また、分岐先アドレスの計算の遅れをなく
す他の手法としては、アーキテクチャ的に遅延分岐（Ｄ
ｅｌａｙｅｄｂｒａｎｃｈ）を定義する手法がある。
この手法は、実際に分岐が生じるか否かにかからわず分
岐命令に続く所定の数の命令を実行することにより、分
岐先アドレスの計算の遅れをなくすものである。

【００１６】

【発明が解決しようとする課題】上述したＢＴＢを用い
る手法では、ＢＴＢは多くのメモリを必要とする。実用
的な効果を発揮するためには、ＢＴＢは少なくとも１０
２４のエントリ数を必要とする。これは、６〜７キロバ
イトのメモリに相当し、チップ上では非常に大きな面積
を占める。また、パイプラインの乱れを防止するために
は、ＢＴＢへのアクセスを１サイクル以内に行う必要が
ある。このことは、プロセッサの動作速度を律速する大
きな要因となる。

【００１７】また、上述した遅延分岐の手法では、遅延
分岐の性能は、コンパイラが遅延スロットをどれだけ有
効な命令で満たすことができるかにかかっている。遅延
スロットを満たす命令は、分岐の有無にかかわらず実行
される命令であるから、分岐条件に影響を与える命令で
あってはならない。一般に、コンパイラがそのような命
令を見つけだすことは容易ではない。命令を実際に実行
する前に、その命令が分岐条件に影響を与えるか否かを
判定することは困難だからである。

【００１８】１つの命令をフェッチするのに必要なサイ
クル数が１である場合には、遅延スロットの９０％程度
を有効な命令で満たすことが可能である。しかし、１つ
の命令をフェッチするのに必要なサイクル数が増大する
につれて、遅延スロットを有効な命令で満たすことは困
難になる。遅延スロットを満たすべき命令の数が増大す
るからである。従って、遅延分岐の手法を多段のパイプ
ラインプロセッサやスーパースカラマシンに適用するこ
とは困難である。

【００１９】遅延スロットを有効な命令で満たすことが
不可能である場合には、コンパイラは遅延スロットをＮ
ＯＰ命令で満たす。このことはプログラムサイズを冗長
に増大させる。

【００２０】本発明の目的は、大量のメモリや動作速度
に影響を与えることなく、分岐命令の実行により遅延を
生じないパイプライン・プロセッサを提供することにあ
る。本発明の他の目的は、１つの命令をフェッチするの
に必要なサイクル数が増大した場合でも、分岐命令の実
行により遅延を生じないパイプライン・プロセッサを提
供することにある。

【００２１】

【課題を解決するための手段】本発明のパイプライン・
プロセッサは、制御の流れを変更するまでに予告分岐命
令の後に続いて実行されるべき少なくとも１つの命令の
数を定義する予告分岐命令を実行するパイプライン・プ
ロセッサであって、フェッチすべき命令のアドレスを保
持するプログラムカウンタと、該プログラムカウンタに
よって保持されるアドレスに対応する命令を出力する命
令メモリと、該命令メモリから出力された命令をフェッ
チし保持する命令レジスタと、該命令レジスタによって
保持された命令をデコードすることにより、該命令が該
予告分岐命令であるか否かを識別する命令デコード部
と、カウンタ値を保持し、該カウンタ値と所定のしきい
値とを比較するカウンタ部であって、該カウンタ値は該
予告分岐命令によって定義された命令数に初期化され、
該カウンタ値は該プログラムカウンタがインクリメント
されるのに同期してデクリメントされるカウンタ部と、
該プログラムカウンタによって保持されるアドレスをイ
ンクリメントし、該インクリメントされたアドレスを逐
次命令アドレスとして提供する加算器と、該予告分岐命
令の分岐先アドレスを提供する分岐先アドレスレジスタ
と、該カウンタ部の比較結果に応じて、該逐次命令アド
レスと該予告分岐命令の分岐先アドレスとのうちの一方
を選択するセレクタとを備えており、これにより上記目
的が達成される。

【００２２】前記予告分岐命令は、前記命令の種類を識
別するオペコードを格納する領域と、前記分岐先アドレ
スを指定する領域と、前記制御の流れを変更するまでに
予告分岐命令の後に続いて実行されるべき少なくとも１
つの命令の数を格納する領域とを含んでいる。

【００２３】前記所定のしきい値は、１つの命令をフェ
ッチするのに必要なサイクル数に等しい。

【００２４】前記カウンタ部は、前記カウンタ値と前記
所定のしきい値とが一致する場合に、前記予告分岐命令
の分岐先アドレスを選択する選択信号を前記セレクタに
出力してもよい。

【００２５】前記カウンタ部は、前記予告分岐命令によ
って定義された命令の数が前記所定のしきい値より小さ
い場合に、前記予告分岐命令の分岐先アドレスを選択す
る選択信号を前記セレクタに出力してもよい。

【００２６】前記カウンタ部は、前記予告分岐命令によ
って定義された命令の数が前記所定のしきい値より小さ
い場合に、前記命令レジスタによって保持された命令を
キャンセルする信号を前記命令レジスタに出力してもよ
い。

【００２７】前記パイプライン・プロセッサは、前記予
告分岐命令について前記制御の流れを変更するか否かを
判断する条件判断部をさらに備えており、前記カウンタ
部は、前記カウンタ値が所定の値に達した場合に、前記
予告分岐命令について前記制御の流れを変更するか否か
を判断するタイミングを規定する信号を該条件判断部に
出力してもよい。

【００２８】前記条件判断部は、前記予告分岐命令につ
いて前記制御の流れを変更しないと判断した場合に、前
記命令レジスタによって保持された命令をキャンセルす
る信号を前記命令レジスタに出力し、前記命令デコード
部によってデコードされる命令をキャンセルする信号を
前記命令デコード部に出力してもよい。

【００２９】以下、作用を説明する。

【００３０】本発明のパイプライン・プロセッサによれ
ば、実際の制御の流れの変更は制御の流れの変更を指示
する命令をフェッチ、デコードした時点ではただちに起
こらず、制御の流れの変更を指示する命令にエンコード
された制御の流れの変更点までの命令数だけ後に起こ
る。一方、制御の変更先アドレスは制御の流れの変更を
指示する命令をデコードした時点で計算できており実際
の制御の変更時点では既に用意されている。従って、制
御の流れの変更（すなわち、フェッチ先の変更）を行う
時点ではすみやかにフェッチ先を変更することが可能と
なり、従来の分岐命令のように既に誤ってフェッチした
逐次命令を捨てて分岐先の命令をフェッチしなおす必要
がなくなる。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００３２】図１は、本発明によるパイプライン・プロ
セッサ１００の構成を示す。

【００３３】プログラムカウンタ２は、次にフェッチす
べき命令のアドレス１０１を保持する。プログラムカウ
ンタ２は、保持されたアドレス１０１を命令メモリ１に
出力する。命令メモリ１には複数の命令が格納されてい
る。命令メモリ１に格納されている複数の命令のうち、
プログラムカウンタ２から出力されたアドレス１０１に
よって指定される命令１０２が命令レジスタ８にフェッ
チされ、そこで保持される。

【００３４】命令メモリ１には様々な種類の命令が格納
され得る。それらの命令は逐次命令と分岐命令に分類さ
れる。

【００３５】本明細書では、「逐次命令」とは、制御の
流れを変更しない命令であると定義する。従って、逐次
命令の次にはその逐次命令が格納されている命令メモリ
１のアドレスの次のアドレスに対応する命令が実行され
る。「分岐命令」とは、制御の流れを変更する命令であ
ると定義する。従って、「分岐命令」は、条件分岐命
令、無条件ジャンプ命令、サブルーチン・コール命令、
リターン命令などを含む。

【００３６】図２は、パイプライン・プロセッサ１００
において使用される分岐命令のフォーマットを示す。本
明細書では、図２に示される分岐命令を「予告分岐命
令」という。「予告分岐命令」とは、その予告分岐命令
から所定の数の命令を実行した後に分岐先アドレスに分
岐する命令である。その所定の数は、予告分岐命令のオ
ペランドとして与えられる。

【００３７】例えば、「２つの命令を実行した後に命令
Ｘに分岐する予告分岐命令」は、プログラムコードでは
「Ｂｒａｎｃｈａｆｔｅｒ２ｔｏＸ」と表現さ
れる。命令Ｘのアドレスは、分岐命令の分岐先アドレス
としてパイプライン・プロセッサ１００において計算さ
れる。

【００３８】予告分岐命令は、オペコードを格納する領
域２１と、分岐先アドレスを指定する領域２２と、制御
の流れの変更点（分岐点）までに予告分岐命令に続いて
実行されるべき少なくとも１つの命令の数を格納する領
域２３とを有している。

【００３９】オペコードとは命令の種類を識別するため
のコードである。オペコードは、通常、複数のビットか
ら構成される。

【００４０】分岐先アドレスは、直接アドレッシングモ
ードもしくは間接アドレシングモードにおいて指定され
る。

【００４１】直接アドレッシングモードでは、分岐先ア
ドレスは絶対アドレスによって指定される。この場合、
領域２２には、直接アドレッシングモードを示すコード
と、絶対アドレスとが格納される。

【００４２】間接アドレッシングモードでは、分岐先ア
ドレスはベースアドレスに対する相対アドレスによって
指定される。この場合、領域２２には、間接アドレッシ
ングモードを示すコードと、相対アドレス（予告分岐命
令から分岐点までのディスプレースメント）とが格納さ
れる。ベースアドレスとしては、典型的には、プログラ
ムカウンタ２に保持されるアドレスが使用される。しか
し、ベースアドレスとして他のレジスタに保持されるア
ドレスが使用されてもよい。

【００４３】現実行命令から制御の流れの変更点（分岐
点）までの命令数は、０または正の整数によって指定さ
れる。０または正の整数は、予告分岐命令のオペランド
として与えられる。例えば、予告分岐命令がプログラム
コードで「Ｂｒａｎｃｈａｆｔｅｒ２ｔｏＸ
」と表現されている場合には、領域２３には２が格納
される。

【００４４】図１を再び参照して、命令レジスタ８に保
持された命令１０２は、命令レジスタ８の出力１０３と
して命令デコード部３と分岐先アドレス計算部７とに供
給される。

【００４５】命令デコード部３は、命令１０３をデコー
ドすることにより命令１０３の種類を識別する。命令１
０３の種類の識別は、命令１０３の先頭領域に格納され
るオペコードを識別することによって達成される。

【００４６】命令１０３が逐次命令であると命令デコー
ド部が識別した場合には、命令１０３の種類を示す情報
１０６が実行部１１に供給され、命令１０３において指
定されるレジスタを示す情報１０７がレジスタファイル
１２に供給される。情報１０７によって指定されたレジ
スタの値は、情報１０８として実行部１１に供給され
る。例えば、命令１０３が「レジスタ１の値にレジスタ
２の値を加算して、その加算結果をレジスタ１に格納せ
よ」という命令である場合には、命令１０３の種類を示
す情報１０６として「加算命令」を示す情報が実行部１
１に供給され、命令１０３において指定されるレジスタ
を示す情報１０７として「レジスタ１、レジスタ２」を
示す情報がレジスタファイル１２に供給される。

【００４７】実行部１１は、命令デコード部３からの情
報１０６とレジスタファイル１２からの情報１０８とに
基づいて、命令を実行する。実行部１１による実行結果
は、必要に応じて、出力１０９としてレジスタファイル
１２に出力される。

【００４８】命令１０３が予告分岐命令であると命令デ
コード部３が識別した場合には、命令デコード部３は、
初期値設定信号１０４をカウンタ部４に供給するととも
に、予告分岐命令の領域２３に格納されている値をカウ
ンタ部４に初期値１０５として供給する。初期値設定信
号１０４は、カウンタ部４に初期値１０５を設定するサ
イクルにおいてハイレベルとなり、その他のときはロー
レベルとなる。

【００４９】カウンタ部４は、カウント値を保持する。
カウント値は、予告分岐命令の分岐タイミングを規定す
るために使用される。カウント値は、例えば、整数であ
る。カウンタ部４に保持されたカウント値は、初期値設
定信号１０４に応答して初期値１０５に初期化される。
初期値１０５は、予告分岐命令の領域２３に格納されて
いる値である。カウンタ部４に保持されたカウント値
は、プログラムカウンタ２からの信号１１０に応答して
１だけデクリメントされる。信号１１０は、プログラム
カウンタ２の値が１だけインクリメントされるのに同期
してカウンタ部４に出力される。

【００５０】カウンタ部４は、カウンタ部４に保持され
るカウンタ値と所定のしきい値とを比較する。そのカウ
ンタ値と所定のしきい値とが一致する場合には、カウン
タ部４は、ハイレベルの選択信号１１１をセレクタ５に
出力し、ハイレベルのキャンセル信号１１６を命令レジ
スタ８に出力する。その他の場合には、カウンタ部４
は、ローレベルの選択信号１１１をセレクタ５に出力
し、ローレベルのキャンセル信号１１６を命令レジスタ
８に出力する。選択信号１１１は、次にフェッチすべき
命令のアドレスを分岐先のアドレスに変更するために使
用される。キャンセル信号１１６は、命令レジスタ８に
フェッチされた命令をキャンセルするために使用され
る。

【００５１】セレクタ５は、選択信号１１１のレベルに
応じて、加算器９の出力１１２と分岐先アドレスレジス
タ６の出力１１３のうちの一方を選択する。選択信号１
１１のレベルがハイレベルである場合には、セレクタ５
は分岐先アドレスレジスタ６の出力１１３を選択する。
選択信号１１１のレベルがローレベルである場合には、
セレクタ５は加算器９の出力１１２を選択する。セレク
タ５の出力１１５は、プログラムカウンタ２に供給され
る。

【００５２】分岐先アドレスレジスタ６には、分岐先ア
ドレス計算部７による計算結果（すなわち、予告分岐命
令の分岐先アドレス）１１４が供給される。分岐先アド
レスレジスタ６は、計算結果１１４を出力１１３として
セレクタ５に供給する。分岐先アドレスレジスタ６は、
予告分岐命令の分岐先アドレスをセレクタ５を介してプ
ログラムカウンタ２に提供する。

【００５３】加算器９は、プログラムカウンタ２の値を
１だけインクリメントし、そのインクリメントされた値
を出力１１２としてセレクタ５に供給する。加算器９
は、逐次命令に続く命令のアドレスを計算するために使
用される。

【００５４】プログラムカウンタ２からアドレス１０１
が出力されてからそのアドレス１０１に対応する命令１
０２が命令レジスタ８にフェッチされるまでの処理を
「命令フェッチ」という。

【００５５】命令デコード部３によって実行される処理
を「命令デコード」という。分岐先アドレス計算部７に
よって分岐先アドレスの計算が開始されてからその計算
結果が分岐先アドレスレジスタ６に格納されるまでの処
理を「分岐先アドレスの計算」という。パイプライン・
プロセッサ１００は、「命令デコード」と「分岐先アド
レスの計算」とを同一のサイクルにおいて実行する。

【００５６】実行部１１が情報１０６と情報１０８とに
基づいて命令を実行する処理を「命令実行」という。ま
た、実行部１１がレジスタファイル１２に情報１０９を
格納する処理を「ライトバック」という。

【００５７】このように、パイプライン・プロセッサ１
００における処理は、「命令フェッチ」、「命令デコー
ド」、「命令実行」、「ライトバック」を繰り返すこと
によって実行される。

【００５８】図３は、カウンタ部４の構成を示す。カウ
ンタ部４は、カウンタ値Ｚを保持するダウンカウンタ３
１を含んでいる。

【００５９】ダウンカウンタ３１には、初期値１０５と
初期値設定信号１０４とが入力される。ダウンカウンタ
３１に保持されるカウンタ値Ｚは、初期値設定信号１０
４のレベルがハイレベルである場合に初期値１０５に初
期化される。上述したように、初期値１０５は、予告分
岐命令の領域２３に格納された予告分岐命令から分岐点
までの命令数に等しい。以下、初期値１０５は値Ｂに等
しいと仮定する。

【００６０】ダウンカウンタ３１には、信号１１０がさ
らに入力される。ダウンカウンタ３１に保持されるカウ
ンタ値Ｚは、信号１１０に応答して１だけデクリメント
される。カウンタ値Ｚは、比較器３３に出力される。

【００６１】比較器３３は、カウンタ値Ｚがしきい値Ａ
に等しいか否かを判定する。しきい値Ａは、しきい値設
定部３２から供給される。しきい値Ａは、１つの命令を
フェッチするのに必要とされるサイクル数（以下、命令
フェッチサイクル数という）に等しくなるように予めし
きい値設定部３２に設定される。比較器３３は、カウン
タ値Ｚがしきい値Ａに等しい場合にはハイレベルの信号
をＯＲ回路３６の一方の入力に供給し、それ以外の場合
にはローレベルの信号をＯＲ回路３６の一方の入力に供
給する。ＯＲ回路３６の他方の入力には、ＡＮＤ回路３
７の出力が供給される。

【００６２】減算器３４は、初期値Ｂからしきい値Ａを
減算する。減算結果Ｙは、判定部３５と制御信号生成部
３８とに供給される。

【００６３】判定部３５は、演算結果Ｙが０より小さい
か否かを判定する。判定部３５は、演算結果Ｙが０より
小さい場合にはハイレベルの信号をＡＮＤ回路３７の一
方の入力に供給し、それ以外の場合にはローレベルの信
号をＡＮＤ回路３７の一方の入力に供給する。ＡＮＤ回
路３７の他方の入力には、初期値設定信号１０４が供給
される。

【００６４】このようにして、（Ｂ＜Ａ）または（Ｚ＝
Ａ）である場合にのみＯＲ回路３６の出力はハイレベル
となり、それ以外の場合にはＯＲ回路３６の出力はロー
レベルとなる。これにより、（Ｂ＜Ａ）または（Ｚ＝
Ａ）である場合にのみセレクタ５から分岐先アドレスレ
ジスタ６の出力１１３が出力される。その以外の場合に
はセレクタ５から加算器９の出力１１２が出力される。

【００６５】制御信号生成部３８は、初期値設定信号１
０４と減算結果Ｙとに応じて、キャンセル信号１１６を
生成する。

【００６６】図４（ａ）は、命令フェッチサイクル数が
３である場合における制御信号生成部３８の構成例を示
す。命令フェッチサイクル数が３以外である場合にも、
図４（ａ）に示される制御信号生成回路３８と同様にし
て制御信号生成回路３８を構成することができる。

【００６７】制御信号生成部３８は、カウンタ５１〜５
３と、論理回路５４と、セレクタ５５とを含んでいる。

【００６８】カウンタ５１〜５３は、初期値設定信号１
０４に応答して信号を出力する。カウンタ５１〜５３の
出力は、論理回路５４を介してセレクタ５５の入力端子
Ｙ₁〜Ｙ₃にそれぞれ入力される。

【００６９】セレクタ５５は、減算器３４から入力され
る減算結果Ｙの値に応じて、入力端子Ｙ₁〜Ｙ₃に入力さ
れる３つの信号のうちの１つを出力する。セレクタ５５
は、Ｙ＝１である場合には入力端子Ｙ₁に入力される信
号を出力し、Ｙ＝２である場合には入力端子Ｙ₂に入力
される信号を出力し、Ｙ＝３である場合には入力端子Ｙ
₃に入力される信号を出力する。セレクタ５５の出力
は、キャンセル信号１１６として命令レジスタ８に供給
される。

【００７０】図４（ｂ）は、カウンタ５１〜５３の出力
の波形と、セレクタ５５の出力の波形とを示す。セレク
タ５５の出力がハイレベルとなるサイクルにおいて、命
令レジスタ８に保持されている命令がキャンセルされ
る。

【００７１】図５（ａ）は、予告分岐命令を含むプログ
ラムコード列の例を示す。図５（ａ）において、Ｉ₁、
Ｉ₂、Ｉ₄、Ｉ₅、Ｉ₆は逐次命令を示し、Ｉ₃は予告分岐
命令「Ｂｒａｎｃｈａｆｔｅｒ３ｔｏＸ」を示
し、Ｘは予告分岐命令の分岐先の命令を示す。

【００７２】図５（ｂ）は、命令フェッチサイクル数が
２であり、かつ、現実行命令から分岐点までの命令数が
３である予告分岐命令Ｉ₃を実行する場合におけるパイ
プライン・プロセッサ１００の動作を示すタイムチャー
トである。この場合、Ａ＝２かつＢ＝３である。

【００７３】図５（ｂ）において、ＩＦ₁〜ＩＦ₂は命令
フェッチのサイクルを示し、ＩＤは命令デコードのサイ
クルを示し、ＥＸは命令実行のサイクルを示し、ＷＢは
ライトバックのサイクルを示す。

【００７４】サイクルＣ₃において予告分岐命令Ｉ₃が命
令デコード部３によってデコードされる。その結果、予
告分岐命令Ｉ₃の領域２３に格納される値（Ｂ＝３）が
初期値１０５としてダウンカウンタ３１（図３）に入力
される。ダウンカウンタ３１に保持されるカウンタ値Ｚ
は、３に初期化される。ダウンカウンタ３１に保持され
るカウンタ値Ｚは、各サイクルＣ₄〜Ｃ₆において１つず
つデクリメントされる。

【００７５】サイクルＣ₄においてダウンカウンタ３１
に保持されるカウンタ値Ｚとしきい値設定部３２（図
３）に設定されているしきい値（Ａ＝２）とが一致す
る。その結果、サイクルＣ₄において選択信号１１１が
ハイレベルとなり、セレクタ５の出力が加算器９の出力
１１２から分岐先アドレスレジスタ６の出力１１３に切
り替わる。

【００７６】図５（ｂ）において、Ｓはセレクタ５の出
力１１５が出力１１２（逐次命令アドレス）であること
を示し、Ｂはセレクタ５の出力１１５が出力１１３（分
岐先アドレス）であることを示す。

【００７７】図６は、命令フェッチサイクル数が３であ
り、かつ、現実行命令から分岐点までの命令数が３であ
る予告分岐命令Ｉ₃を実行する場合におけるパイプライ
ン・プロセッサ１００の動作を示すタイムチャートであ
る。この場合、Ａ＝３かつＢ＝３である。

【００７８】図６において、ＩＦ₁〜ＩＦ₃は命令フェッ
チのサイクルを示し、ＩＤは命令デコードのサイクルを
示し、ＥＸは命令実行のサイクルを示し、ＷＢはライト
バックのサイクルを示す。

【００７９】サイクルＣ₃においてダウンカウンタ３１
（図３）に保持されるカウンタ値Ｚは、３に初期化され
る。ダウンカウンタ３１に保持されるカウンタ値Ｚは、
各サイクルＣ₄〜Ｃ₆において１つずつデクリメントされ
る。

【００８０】サイクルＣ₃においてダウンカウンタ３１
に保持されるカウンタ値Ｚとしきい値設定部３２（図
３）に設定されているしきい値（Ａ＝３）とが一致す
る。その結果、サイクルＣ₃において選択信号１１１が
ハイレベルとなり、セレクタ５の出力が加算器９の出力
１１２から分岐先アドレスレジスタ６の出力１１３に切
り替わる。

【００８１】図６において、Ｓはセレクタ５の出力１１
５が出力１１２（逐次命令アドレス）であることを示
し、Ｂはセレクタ５の出力１１５が出力１１３（分岐先
アドレス）であることを示す。

【００８２】このように、パイプライン・プロセッサ１
００によれば、Ａ≦Ｂである場合には、分岐命令の実行
により遅延は発生しない。従って、パイプラインの乱れ
も生じない。

【００８３】図７は、命令フェッチサイクル数が３であ
り、かつ、現実行命令から分岐点までの命令数が２であ
る予告分岐命令Ｉ₃を実行する場合におけるパイプライ
ン・プロセッサ１００の動作を示すタイムチャートであ
る。この場合、Ａ＝３かつＢ＝２である。

【００８４】図７において、ＩＦ₁〜ＩＦ₃は命令フェッ
チのサイクルを示し、ＩＤは命令デコードのサイクルを
示し、ＥＸは命令実行のサイクルを示し、ＷＢはライト
バックのサイクルを示す。

【００８５】サイクルＣ₃において初期値１１５として
与えられる値（Ｂ＝２）は、命令フェッチサイクル数
（Ａ＝３）より小さい。その結果、サイクルＣ₃におい
て選択信号１１１がハイレベルとなり、セレクタ５の出
力が加算器９の出力１１２から分岐先アドレスレジスタ
６の出力１１３に切り替わる。

【００８６】図７において、Ｓはセレクタ５の出力１１
５が出力１１２（逐次命令アドレス）であることを示
し、Ｂはセレクタ５の出力１１５が出力１１３（分岐先
アドレス）であることを示す。

【００８７】このように、パイプライン・プロセッサ１
００によれば、Ａ＞Ｂである場合には、予告分岐命令の
実行により遅延が発生する。しかし、図７に示す例で
は、遅延するサイクル数は１である。これに対して、Ａ
＝３の場合に従来の分岐命令の実行により遅延するサイ
クル数は３である（図８参照）。

【００８８】このように、パイプライン・プロセッサ１
００によれば、予告分岐命令の実行により生じる遅延を
従来よりも小さくすることができる。このことは、パイ
プラインの乱れを最小化する。

【００８９】次に、予告分岐命令の分岐条件を判断する
タイミングを説明する。図５（ｂ）、図６、図７に示さ
れるように、予告分岐命令Ｉ₃の命令実行（ＥＸ）のサ
イクルは、ダウンカウンタ３１（図３）に保持されるカ
ウンタ値Ｚが０になるサイクルの次のサイクルである。
このことは、予告分岐命令Ｉ₃の分岐条件を判断するタ
イミングが現実行命令から分岐点までの命令数（Ｂ）に
応じて延期されることを意味する。これにより、予告分
岐命令に続く逐次命令がその予告分岐命令の分岐条件を
判断するのに影響を与えるものであった場合であって
も、分岐条件を正確に判断することができる。

【００９０】このような分岐条件を判断するタイミング
は、カウンタ部４において判定回路３９（図３）を設け
ることによって規定することができる。

【００９１】判定回路３９は、ダウンカウンタ３１に保
持されるカウンタ値Ｚが０に一致するか否かを判定す
る。判定回路３９は、ダウンカウンタ３１に保持される
カウンタ値Ｚが０に一致する場合にはハイレベルの信号
１１７を出力し、その他の場合にはローレベルの信号１
１７を出力する。信号１１７は、条件判断部１３に供給
される。

【００９２】図９は、条件判断部１３の構成を示す。条
件判断部１３は、予告分岐命令について制御の流れを変
更するか否か（すなわち、分岐先アドレスに分岐するか
否か）を判断する。

【００９３】条件判断部１３は、コンディション・コー
ド６１と、予告分岐命令の領域２１に格納されるオペコ
ードによって規定される分岐条件に応じてコンディショ
ン・コード６１の値を判断する分岐条件判断部６２と、
ＡＮＤ回路６３とを含んでいる。

【００９４】実行部１１は、実行結果１０９に応じてコ
ンディション・コード６１の値を更新する。例えば、コ
ンディション・コード６１は、Ｚ（１ビット）、Ｎ（１
ビット）、Ｖ（１ビット）、Ｃ（１ビット）の計４ビッ
トから構成される。Ｚはゼロフラグを示し、Ｎはネガテ
ィブフラグを示し、Ｖはオーバーフローフラグを示し、
Ｃはキャリーフラグを示す。これらのフラグのそれぞれ
は、例えば、０または１の値を有する。これらのフラグ
の値が実行部１１によって更新される。

【００９５】分岐条件判断部６２には、予告分岐命令の
領域２１に格納されるオペコードが命令デコード部３か
ら入力される。

【００９６】表１は、予告分岐命令の領域２１に格納さ
れるオペコードの種類を示す。この例では、オペコード
は３ビットから構成される。もちろん、オペコードは３
ビット以外のビットから構成されてもよい。

【００９７】

【表１】

【００９８】例えば、オペコード「１００」は、「Ｂｒ
ａｎｃｈｏｎｎｏｔｅｑｕａｌ（コンディション
・コード６１のゼロフラグＺの値がゼロでないという条
件が満たされれば分岐アドレスに分岐せよ）」という命
令に対応する。分岐条件判断部６２は、命令デコード部
３からオペコード「１００」を受け取った場合には、コ
ンディション・コード６１のゼロフラグＺの値がゼロで
あるか否かを判断する。ゼロフラグＺの値がゼロでな
い場合（すなわち、オペコード「１００」によって規定
される分岐条件が満たされる場合）には、分岐条件判断
部６２は、ハイレベルの信号をＡＮＤ回路６３の反転入
力に供給する。ゼロフラグＺの値がゼロである場合（す
なわち、オペコード「１００」によって規定される分岐
条件が満たされない場合）には、分岐条件判断部６２
は、ローレベルの信号をＡＮＤ回路６３の反転入力に供
給する。

【００９９】分岐条件を判断するタイミングを規定する
信号１１７がカウンタ部４の判定回路３９からＡＮＤ回
路６３の入力に供給される。

【０１００】このようにして、ＡＮＤ回路６３の出力
は、分岐条件を判断するタイミングであり、かつ、分岐
条件が満たされていない場合にハイレベルとなり、その
他の場合にはローレベルとなる。

【０１０１】ＡＮＤ回路６３の出力は、パイプライン中
の命令をキャンセルする信号として命令レジスタ８と命
令デコード部３と実行部１１とに供給される。ＡＮＤ回
路６３の出力がハイレベルとなるサイクルにおいて、命
令レジスタ８と命令デコード部３と実行部１１のそれぞ
れは、命令をキャンセルする。

【０１０２】なお、図９に示される例では、説明の簡単
のため、条件判断部１３は、コンディション・コード６
１に基づいて分岐するか否かを判断する構成とした。他
の条件に基づいて分岐するか否かを判断するように条件
判断部１３を構成することも可能である。例えば、条件
判断部１３は、レジスタファイル１２の特定のレジスタ
の値に基づいて分岐するか否かを判断してもよい。

【０１０３】以下、プログラムコードにおける予告分岐
命令の位置について説明する。

【０１０４】図１０（ａ）は、従来の分岐命令を含むプ
ログラムコードの例である。図１０（ａ）において、Ｓ
₁〜Ｓ₃、Ｓ₄〜Ｓ₇は逐次命令を示し、Ｂ₁およびＢ₂は分
岐命令を示す。

【０１０５】図１０（ｂ）は、予告分岐命令を含むプロ
グラムコードの例である。図１０（ｂ）において、Ｓ₁
〜Ｓ₃、Ｓ₄〜Ｓ₇は逐次命令を示し、Ｂ₁は３つの命令を
実行後に分岐する予告分岐命令を示し、Ｂ₂は４つの命
令を実行後に分岐する予告分岐命令を示す。図１０
（ｂ）に示されるプログラムコードにおいて命令が実行
される順序は、図１０（ａ）に示されるプログラムコー
ドにおいて命令が実行される順序と同じである。

【０１０６】プログラムコードにおける予告分岐命令の
最適な配置は、直前の分岐点（実際に分岐が起こるべき
位置）の直後に予告分岐命令を配置することである（図
１０（ｂ）参照）。このような予告分岐命令の配置が、
その予告分岐命令の条件判断に悪影響を与えることはな
い。予告分岐命令の分岐条件を判断するタイミングは、
ダウンカウンタ３１に保持されるカウンタ値Ｚに基づい
て適切に延期される。従って、予告分岐命令に続く逐次
命令が予告分岐命令の分岐条件を判断するのに影響を与
える場合でも、それらの影響の結果を踏まえて分岐条件
を判断することができる。

【０１０７】上述したパイプライン・プロセッサ１００
は、ハードフェア的な利点に加えてソフトフェア的な利
点も併せ持っている。すなわち、パイプライン・プロセ
ッサ１００は、プログラムコードの可搬性を向上させ
る。

【０１０８】例えば、パイプライン・プロセッサ１００
は、従来の分岐命令を含むプログラムコードを実行する
ことも可能である。予告分岐命令「Ｂｒａｎｃｈａｆ
ｔｅｒ０ｔｏＸ」（０個の命令を実行した後に命
令Ｘに分岐する予告分岐命令）は、従来の分岐命令と等
価だからである。このことは、過去に作成したプログラ
ムコードの継続的な使用を保証する。

【０１０９】また、パイプライン・プロセッサ１００を
命令フェッチサイクル数の異なる２つのハードウェアで
実現した場合、同一のプログラムコードを両方のハード
ウェアで実行することが可能である。このことも、過去
に作成したプログラムコードの継続的な使用を保証す
る。遅延分岐の手法では、プログラムコードの継続的な
使用は保証されない。例えば、遅延スロット＝２で生成
したプログラムコードを遅延スロット＝３に対応するハ
ードウェアで実行することは不可能である（あるいは、
著しく性能が劣化する）。この点で、本発明の手法と遅
延分岐の手法とは、著しい対照をなす。

【０１１０】命令フェッチサイクル数は増加する傾向に
あり、それに応じてハードウェアは更新を余儀なくされ
る。しかし、ソフトウェアの更新はハードウェアの更新
に比較して膨大なコストを必要とする。それゆえ、過去
に作成したプログラムの継続的な使用を保証すること
は、重要な意義を有するのである。

【０１１１】

【発明の効果】本発明のパイプライン・プロセッサによ
れば、大量のメモリや動作速度に影響を与えることな
く、分岐命令の実行により遅延が生じることを防止する
ことができる。また、１つの命令をフェッチするのに必
要なサイクル数が増大した場合でも、分岐命令の実行に
より遅延が生じることを防止することができる。

【０１１２】さらに、本発明のパイプライン・プロセッ
サは、特別なハードウェアを必要としない。

【０１１３】本発明のパイプライン・プロセッサによれ
ば、分岐位置よりも以前に分岐先アドレスを計算できる
ので、逐次命令から分岐先命令へのフェッチの切り替え
動作に際して分岐先アドレスの計算終了を待つことがな
い。これにより、分岐命令の実行に伴って生じるパイプ
ラインの乱れをなくすことができる。

【図面の簡単な説明】

【図１】本発明によるパイプライン・プロセッサ１００
の構成を示す図である。

【図２】パイプライン・プロセッサ１００において使用
される分岐命令のフォーマットを示す図である。

【図３】カウンタ部４の構成を示す図である。

【図４】（ａ）は制御信号生成部３８の構成を示す図、
（ｂ）は制御信号生成部３８における信号の波形を示す
図である。

【図５】（ａ）は予告分岐命令を含むプログラムコード
列の例を示す図、（ｂ）はＡ＝２かつＢ＝３の場合にお
けるパイプライン・プロセッサ１００の動作を示すタイ
ムチャートである。

【図６】Ａ＝３かつＢ＝３の場合におけるパイプライン
・プロセッサ１００の動作を示すタイムチャートであ
る。

【図７】Ａ＝３かつＢ＝２の場合におけるパイプライン
・プロセッサ１００の動作を示すタイムチャートであ
る。

【図８】Ａ＝３の場合における従来のパイプライン・プ
ロセッサ１００の動作を示すタイムチャートである。

【図９】条件判断部１３の構成を示す図である。

【図１０】（ａ）は従来の分岐命令を含むプログラムコ
ードの例を示す図、（ｂ）は予告分岐命令を含むプログ
ラムコードの例を示す図である。

【図１１】ＢＴＢを用いた従来のプロセッサの構成を示
す。

【図１２】ＢＴＢの構成例を示す。

【符号の説明】

１命令メモリ２プログラムカウンタ３命令デコード部４カウンタ部５セレクタ６分岐先アドレスレジスタ７分岐先アドレス計算部８命令レジスタ９加算器１０ＢＴＢ１１実行部１２レジスタファイル１３条件判断部１００パイプライン・プロセッサ

Claims

(57)【特許請求の範囲】

【請求項１】制御の流れを変更するまでに予告分岐命
令の後に続いて実行されるべき少なくとも１つの命令の
数を定義する予告分岐命令を実行するパイプライン・プ
ロセッサであって、フェッチすべき命令のアドレスを保持するプログラムカ
ウンタと、該プログラムカウンタによって保持されるアドレスに対
応する命令を出力する命令メモリと、該命令メモリから出力された命令をフェッチし保持する
命令レジスタと、該命令レジスタによって保持された命令をデコードする
ことにより、該命令が該予告分岐命令であるか否かを識
別する命令デコード部と、カウンタ値を保持し、該カウンタ値と所定のしきい値と
を比較するカウンタ部であって、該カウンタ値は該予告
分岐命令によって定義された命令数に初期化され、該カ
ウンタ値は該プログラムカウンタがインクリメントされ
るのに同期してデクリメントされるカウンタ部と、該プログラムカウンタによって保持されるアドレスをイ
ンクリメントし、該インクリメントされたアドレスを逐
次命令アドレスとして提供する加算器と、該予告分岐命令の分岐先アドレスを提供する分岐先アド
レスレジスタと、該カウンタ部の比較結果に応じて、該逐次命令アドレス
と該予告分岐命令の分岐先アドレスとのうちの一方を選
択するセレクタとを備えたパイプライン・プロセッサ。
【請求項２】前記予告分岐命令は、前記命令の種類を
識別するオペコードを格納する領域と、前記分岐先アド
レスを指定する領域と、前記制御の流れを変更するまで
に予告分岐命令の後に続いて実行されるべき少なくとも
１つの命令の数を格納する領域とを含んでいる、請求項
１に記載のパイプライン・プロセッサ。
【請求項３】前記所定のしきい値は、１つの命令をフ
ェッチするのに必要なサイクル数に等しい、請求項１に
記載のパイプライン・プロセッサ。
【請求項４】前記カウンタ部は、前記カウンタ値と前
記所定のしきい値とが一致する場合に、前記予告分岐命
令の分岐先アドレスを選択する選択信号を前記セレクタ
に出力する、請求項１に記載のパイプライン・プロセッ
サ。
【請求項５】前記カウンタ部は、前記予告分岐命令に
よって定義された命令の数が前記所定のしきい値より小
さい場合に、前記予告分岐命令の分岐先アドレスを選択
する選択信号を前記セレクタに出力する、請求項１に記
載のパイプライン・プロセッサ。
【請求項６】前記カウンタ部は、前記予告分岐命令に
よって定義された命令の数が前記所定のしきい値より小
さい場合に、前記命令レジスタによって保持された命令
をキャンセルする信号を前記命令レジスタに出力する、
請求項１に記載のパイプライン・プロセッサ。
【請求項７】前記パイプライン・プロセッサは、前記予告分岐命令について前記制御の流れを変更するか
否かを判断する条件判断部をさらに備えており、前記カウンタ部は、前記カウンタ値が所定の値に達した
場合に、前記予告分岐命令について前記制御の流れを変
更するか否かを判断するタイミングを規定する信号を該
条件判断部に出力する、請求項１に記載のパイプライン
・プロセッサ。
【請求項８】前記条件判断部は、前記予告分岐命令に
ついて前記制御の流れを変更しないと判断した場合に、
前記命令レジスタによって保持された命令をキャンセル
する信号を前記命令レジスタに出力し、前記命令デコー
ド部によってデコードされる命令をキャンセルする信号
を前記命令デコード部に出力する、請求項７に記載のパ
イプライン・プロセッサ。