JP6930831B2 - ホールセンサ及び免疫センサ - Google Patents

Description

本発明は、ホール素子を用いたホールセンサ及びこれを含む免疫センサに関する。

従来から、磁気を検出する素子としてホール素子が知られている。ホール素子は、ホール効果を利用し、磁気を電圧として検出する。例えば、ホール素子は、素子に駆動電流を印加するための一対の端子と、ホール効果によって素子に生じたホール電圧を検出するための一対の端子とを有する。また、ホール電圧の検出精度の向上を目的として、種々のホールセンサが検討されている。

例えば、特許文献１には、対をなす第１及び第２のホール素子と、当該第１及び第２のホール素子の各端子に対して駆動電流供給用端子とホール電圧検出用端子とを交互に切り替えるように素子を駆動するホール電圧検出装置が開示されている。

特許第5512561号公報

ホール素子から出力される電圧には、ホール効果による起電力であるホール電圧の他に、素子毎の形状誤差などに起因するオフセット電圧が含まれる。オフセット電圧は、磁気の有無に関わらず駆動するだけで発生する電圧である。確実に磁気を検出することを考慮すると、出力される（検出される）電圧のうち、ホール効果によるホール電圧を確実に区別することが好ましい。

また、ホールセンサの用途として、抗原に抗体が結合する抗原抗体反応を利用した免疫センサが知られている。当該免疫センサは、例えば、抗原及び抗体に磁性体を結び付け、当該磁性体によって生じた磁気を検出することで、生体情報を検出する生体センサである。この免疫センサにおいても、磁性体の有無、すなわちホール電圧を確実に検出できることが好ましい。

本発明は上記した点に鑑みてなされたものであり、ホール素子に生じたホール電圧を確実に検出することが可能な高感度なホールセンサ及び免疫センサを提供することを課題の１つとしている。

請求項１に記載の発明は、各々が２つの端子対を有する一対のホール素子を含むセンサ回路と、一対のホール素子に対して２つの端子対の各々を駆動端子対又は検出端子対として機能させる接続切替を行う切替回路と、駆動端子対を介して一対のホール素子に対して互いに反対方向の駆動電流を供給する駆動回路と、一対のホール素子に印加される磁界の駆動電流に垂直な成分が互いに反対方向の場合、検出端子対の各々からの検出電圧を加算する演算を行う演算回路と、を有することを特徴とする。

請求項５に記載の発明は、請求項１に記載のホールセンサと、センサ回路の検出面に垂直な方向のバイアス磁界を生成するバイアス磁界生成回路と、センサ回路の検出面に付着した磁気ビーズを検出し、磁気ビーズに結合された抗原を検出する抗原検出回路と、を有することを特徴とする。

実施例１に係るホールセンサの構成を示すブロック図である。 実施例１に係るホールセンサの構成例を示す回路図である。 （ａ）及び（ｂ）は、実施例１に係るホールセンサの駆動例を模式的に示す図である。 （ａ）及び（ｂ）は、実施例１に係るホールセンサの駆動例及び演算例を模式的に示す図である。 （ａ）及び（ｂ）は、実施例１に係るホールセンサの駆動例及び演算例を模式的に示す図である。 （ａ）は実施例１に係るホールセンサを有する免疫センサの構成を示すブロック図であり、（ｂ）及び（ｃ）は実施例１に係る免疫センサの動作原理を模式的に示す図である。 実施例１に係る免疫センサの構成例を示すブロック図である。 （ａ）及び（ｂ）は、実施例１に係る免疫センサによる信号処理例を示すタイミングチャートである。 （ａ）及び（ｂ）は、それぞれ、実施例１に係るホールセンサのホール素子群の模式的な上面図及び断面図である。

以下に本発明の実施例について詳細に説明する。

図１は、実施例１に係るホールセンサ１０の構成を模式的に示すブロック図である。ホールセンサ１０は、一対のホール素子２１及び２２を含むセンサ回路２０を有する。なお、本実施例においてはセンサ回路２０が一対、すなわち２つのホール素子２１及び２２からなる場合について説明したが、センサ回路２０は、複数対のホール素子を含んでいればよく、例えばホール素子２１及び２２を含む二対以上のホール素子を含んでいてもよい。なお、図１には、ホール素子２１及び２２の上面を模式的に示している。

ホール素子２１は、例えば、半導体基板に設けられた半導体装置（図９を用いて後述する）を含む。また、ホール素子２１は、ホール素子２１を駆動するための駆動端子又はホール素子２１に生じた起電力を検出するための検出端子として機能する４つの端子Ｔ１、Ｔ２、Ｔ３及びＴ４を有する。端子Ｔ１〜Ｔ４においては、端子Ｔ１及びＴ２が対（端子対）となって動作し、端子Ｔ３及びＴ４が端子対となって動作する。すなわち、ホール素子２１は、２つの端子対を有する。

具体的には、例えば、一方の端子対である端子Ｔ１及びＴ２がホール素子２１に駆動電流（バイアス電圧）を供給するための駆動端子対として機能する際、他方の端子対である端子Ｔ３及びＴ４が駆動時にホール素子２１に生じた起電力（検出電圧又は出力電圧）を検出するための検出端子対として機能する。また、端子Ｔ３及びＴ４が駆動端子対として機能する際には、端子Ｔ１及びＴ２は検出端子対として機能する。

本実施例においては、ホール素子２１の上面は、その上面上に存在する（印加される）磁気を検出する検出面２１Ａとして機能する。ホール素子２１は矩形（本実施例においては正方形）の検出面形状を有し、その角部分に端子Ｔ１〜Ｔ４がそれぞれ配置されている。また、端子Ｔ１及びＴ２は、ホール素子２１の中心を挟んで互いに対向して配置されている。また、端子Ｔ３及びＴ４は、ホール素子２１の中心を挟んで互いに対向して配置されている。

従って、ホール素子２１は、ホール素子２１の矩形の検出面２１Ａにおいて互いに対角方向に駆動電流が供給される。また、ホール素子２１は、検出面２１Ａの対角方向に生じた起電力を検出（出力）する。

また、ホール素子２２は、２つの端子対を構成する４つの端子Ｔ５、Ｔ６、Ｔ７及びＴ８を有する。また、端子Ｔ５〜Ｔ８においては、ホール素子２１の端子Ｔ１〜Ｔ４と同様に、端子Ｔ５及びＴ６が端子対となって動作し、端子Ｔ７及びＴ８が端子対となって動作する。

また、ホール素子２２の上面は磁気を検出する検出面２２Ａとして機能する。図１に示すように、本実施例においては、ホール素子２２はホール素子２１と同一形状、例えば正方形の検出面２２Ａを有し、端子Ｔ５〜Ｔ８は、その角部分にそれぞれ配置されている。また、ホール素子２２は、ホール素子２１と同様に、各端子対が駆動端子対又は検出端子対として機能しつつホール素子２２内に生じたホール電圧の検出動作を行う。また、ホール素子２１及び２２は、正方形の検出面２１Ａ及び２２Ａの辺部分同士が互いに対向するように配置されている。

また、ホールセンサ１０は、ホール素子２１及び２２に対し、２つの端子対の各々を駆動端子対又は検出端子対として機能させる接続切替を行う切替回路３０を有する。切替回路３０は、電源ＶＳ１及びＶＳ２と端子Ｔ１〜Ｔ８との間に設けられ、電源ＶＳ１及びＶＳ２と端子Ｔ１〜Ｔ８との間の接続状態を切替える。

例えば、切替回路３０によって、駆動端子対となる端子対を介して、第１の電源ＶＳ１から高電位側の電源電位がセンサ回路２０に供給され、第２の電源ＶＳ２から低電位側の電源電位がセンサ回路２０に供給される。これによって、センサ回路２０のホール素子２１及び２２に駆動電流が印加される。

本実施例においては、切替回路３０には、第１の電源ＶＳ１からの電位として電源電位が、第２の電源ＶＳ２からの電位として接地電位ＧＮＤがそれぞれ印加されている。例えば、切替回路３０は、端子Ｔ１〜Ｔ８の各々に対し、電源電位を供給するか、接地電位ＧＮＤを供給するか、又は後述する演算回路５０に接続するかを切替える。なお、切替回路３０によって演算回路５０に接続された端子対は、検出端子対として機能する。

ホールセンサ１０は、切替回路３０に駆動信号ＤＳを供給して切替回路３０による端子切替の制御を行い、センサ回路２０を駆動する駆動回路（センサ駆動回路）４０を有する。また、ホールセンサ１０は、センサ回路２０からの出力信号（検出電圧）に対して演算処理を行う演算回路５０とを有する。

本実施例においては、駆動回路４０は、切替回路３０の切替制御を行う駆動信号ＤＳを生成し、切替回路３０に供給する。また、駆動回路４０は、駆動端子対となった端子対を介してホール素子２１及び２２に対して駆動電流を供給する。また、演算回路５０は、センサ回路２０の検出端子対に生じた起電力に対して演算処理を行って出力電圧を生成し、外部に出力する。

図２は、ホールセンサ１０の構成例を示す模式的な回路図である。図２を用いて切替回路３０及び演算回路５０の構成例について説明する。まず、切替回路３０は、ホール素子２１の各端子Ｔ１、Ｔ２、Ｔ３及びＴ４のそれぞれに対し、電源電位を印加するか、接地電位ＧＮＤを印加するか、又は演算回路５０に接続するかを選択的に切替える切替素子Ｓ１、Ｓ２、Ｓ３及びＳ４を有する。同様に、切替回路３０は、ホール素子２２の各端子Ｔ５、Ｔ６、Ｔ７及びＴ８のそれぞれに対し、その接続状態を切替える切替素子Ｓ５、Ｓ６、Ｓ７及びＳ８を有する。

具体的には、図２に示すように、切替素子Ｓ１は、ホール素子２１の端子Ｔ１に接地電位ＧＮＤを印加するか、又は端子Ｔ１を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ２は、端子Ｔ２に電源電位を印加するか、又は端子Ｔ２を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ３は、端子Ｔ３に接地電位ＧＮＤを印加するか、又は端子Ｔ３を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ４は、端子Ｔ４に電源電位を印加するか、又は端子Ｔ４を演算回路５０に接続するかを切替える。

また、切替素子Ｓ５は、ホール素子２２の端子Ｔ５に電源電位を印加するか、又は端子Ｔ５を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ６は、端子Ｔ６に接地電位ＧＮＤを印加するか、又は端子Ｔ６を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ７は、端子Ｔ７に電源電位を印加するか、又は端子Ｔ７を演算回路５０に接続するかを選択的に切替える。切替素子Ｓ８は、端子Ｔ８に接地電位ＧＮＤを印加するか、又は端子Ｔ８を演算回路５０に接続するかを選択的に切替える。

なお、駆動回路４０は、駆動信号ＤＳとして、切替素子Ｓ１〜Ｓ８の各々の切替状態を制御する制御信号を生成し、各切替素子Ｓ１〜Ｓ８に供給する。

次に、演算回路５０は、本実施例においては、切替回路３０を介してホール素子２１の端子Ｔ１〜Ｔ４のうちの検出端子対に接続された第１の差動増幅器Ａ１と、切替回路３０を介してホール素子２２の端子Ｔ５〜Ｔ８のうちの検出端子対に接続された第２の差動増幅器Ａ２と、第１及び第２の差動増幅器Ａ１及びＡ２に接続された第３の差動増幅器Ａ３とを有する。

第１の差動増幅器Ａ１は、その非反転入力端子にはそれぞれ切替素子Ｓ１及びＳ３を介してホール素子２１の端子Ｔ１及びＴ３が接続され、反転入力端子にはそれぞれ切替素子Ｓ２及びＳ４を介して端子Ｔ２及びＴ４が接続されている。第１の差動増幅器Ａ１の出力端子は第３の差動増幅器Ａ３の非反転入力端子に接続されている。

第２の差動増幅器Ａ２は、その非反転入力端子にはそれぞれ切替素子Ｓ６及びＳ８を介してホール素子２２の端子Ｔ６及びＴ８が接続され、反転入力端子にはそれぞれ切替素子Ｓ５及びＳ７を介して端子Ｔ５及びＴ７が接続されている。第２の差動増幅器Ａ２の出力端子は第３の差動増幅器Ａ３の反転入力端子に接続されている。

なお、本実施例においては、センサ回路２０、切替回路３０及び演算回路５０は、集積回路ＳＣとして１つのＩＣチップ内に集積されている。

次に、図３（ａ）及び（ｂ）を用いてホールセンサ１０の駆動構成について説明する。本実施例においては、ホールセンサ１０は、駆動回路４０による切替回路３０の制御によって、図３（ａ）に示すフェーズ（第１フェーズ）と図３（ｂ）に示すフェーズ（第２フェーズ）とを交互に切替えてホール電圧の検出動作を行う。

駆動回路４０は、例えば図３（ａ）に示すように、駆動端子対となった端子対を介して、ホール素子２１及び２２に対して互いに反対方向の駆動電流（駆動電流Ｄ１及びＤ２）を供給するように切替回路３０を制御する。

また、例えば図３（ａ）及び（ｂ）に示すように、駆動回路４０は、ホール素子２１及び２２の各々に対し、第１の方向に駆動電流（例えば駆動電流Ｄ１）を供給する期間（第１フェーズ）と、第１の方向に直交する第２の方向に駆動電流（例えば駆動電流Ｄ３）を供給する期間（第２フェーズ）とを繰り返してホール素子２１及び２２の各々に駆動電流を供給する。

より具体的には、図３（ａ）に示す第１フェーズにおいては、端子Ｔ４及びＴ７に電源電位が印加され、端子Ｔ３及びＴ８に接地電位が印加される。従って、ホール素子２１においては端子Ｔ３及びＴ４が駆動端子対として機能し、端子Ｔ４から端子Ｔ３に向かう駆動電流Ｄ１が供給される。また、この時、ホール素子２２においては端子Ｔ７及びＴ８が駆動端子対として機能し、端子Ｔ７から端子Ｔ８に向かう駆動電流Ｄ２が供給される。この駆動電流Ｄ１及びＤ２の向きは、互いに反対方向である。

なお、第１フェーズにおいては、ホール素子２１においては端子Ｔ１及びＴ２が、ホール素子２２においては端子Ｔ５及びＴ６がそれぞれ検出端子対として機能し、各端子Ｔ１、Ｔ２、Ｔ５及びＴ６が演算回路５０に接続される。

また、図３（ｂ）に示す第２フェーズにおいては、端子Ｔ２及びＴ５に電源電位が印加され、端子Ｔ１及びＴ６に接地電位が印加される。従って、ホール素子２１においては端子Ｔ１及びＴ２が、ホール素子２２においては端子Ｔ５及びＴ６がそれぞれ駆動端子対として機能する。そして、ホール素子２１には端子Ｔ２から端子Ｔ１に向かう駆動電流Ｄ３が、ホール素子２２には駆動電流Ｄ３とは反対方向の向きである端子Ｔ５から端子Ｔ６に向かう駆動電流Ｄ４が供給される。

このように、ホールセンサ１０においては、駆動回路４０は、ホール素子２１及び２２に対して互いに反対方向の駆動電流を供給するように切替回路３０の駆動制御を行う。換言すれば、駆動回路４０は、駆動端子対となった端子対を介してホール素子２１及び２２に対して互いに反対方向の駆動電流を供給する。

また、第１フェーズ及び第２フェーズ間においては、駆動回路４０は、ホール素子２１及び２２のそれぞれに対し、互いに直交する方向の駆動電流（例えば駆動電流Ｄ１及びＤ３又は駆動電流Ｄ２及びＤ４）を交互に供給するように切替回路３０を制御する。なお、このようなホール素子２１及び２２に周期的に異なる方向に駆動電流を供給する駆動構成は、スピニングカレント法と称される場合がある。

次に、図４（ａ）及び（ｂ）並びに図５（ａ）及び（ｂ）を用いて、第１フェーズ及び第２フェーズにおけるホール素子２１及び２２による電圧検出動作並びに演算回路５０による演算処理動作について説明する。なお、図４（ａ）及び（ｂ）並びに図５（ａ）及び（ｂ）においては、各ホール素子２１及び２２への駆動電流Ｄ１〜Ｄ４の向きを破線で示している。

まず、図４（ａ）及び（ｂ）は、それぞれ第１フェーズ及び第２フェーズにおいて、ホール素子２１及び２２に対して互いに反対方向の磁界Ｍ１及びＭ２が生じている場合の模式的な動作説明図である。

まず、図４（ａ）に示す第１フェーズでは、ホール素子２１の検出面２１Ａ（図の紙面）に垂直な方向において検出面２１Ａに向かう方向（図の奥行方向）に磁界Ｍ１が生じている。従って、ホール素子２１の検出端子対である端子Ｔ１及びＴ４間には、端子Ｔ１側を高電位とし、端子Ｔ２側を低電位とする起電力が検出電圧Ｖ１として生ずる。一方、ホール素子２２においては、ホール素子２２の検出面２２Ａ（図の紙面）に垂直な方向において検出面２２Ａから離れる方向（図の手前方向）に磁界Ｍ２が生じている。従って、ホール素子２２の検出端子対である端子Ｔ５及びＴ６間には、端子Ｔ５を高電位とし、端子Ｔ６側を低電位とする起電力が検出電圧Ｖ２として生ずる。

また、第１フェーズでは、演算回路５０の第１の差動増幅器Ａ１には、その非反転入力端子にはホール素子２１における検出端子対の高電位側の端子Ｔ１が接続され、反転入力端子には低電位側の端子Ｔ２が接続される。従って、第１の差動増幅器Ａ１は、正極性の増幅電圧ＡＶ１（＋ＡＶ１）を出力する。一方、第２の差動増幅器Ａ２には、その非反転入力端子にはホール素子２２における検出端子対の低電位側の端子Ｔ６が接続され、反転入力端子には高電位側の端子Ｔ５が接続される。従って、第２の差動増幅器Ａ２は、負極性の増幅電圧ＡＶ２（−ＡＶ２）を出力する。

そして、第３の差動増幅器Ａ３には、その非反転入力端子には正極性の増幅電圧ＡＶ１が入力され、反転入力端子には負極性の増幅電圧ＡＶ２が入力される。従って、第３の差動増幅器Ａ３からは、正極性であり、第１の差動増幅器Ａ１からの増幅電圧ＡＶ１と第２の差動増幅器Ａ２からの増幅電圧ＡＶ２とが加算された電圧（ＡＶ１＋ＡＶ２）が出力電圧ＶＯとして出力される。

一方、図４（ｂ）に示す第２フェーズでは、ホール素子２１の検出端子対である端子Ｔ３及びＴ４間には、端子Ｔ４側を高電位とし、端子Ｔ３側を低電位とする起電力が検出電圧Ｖ３として生ずる。また、ホール素子２２の検出端子対である端子Ｔ７及びＴ８間には、端子Ｔ８側を高電位とし、端子Ｔ７側を低電位とする起電力が検出電圧Ｖ４として生ずる。

また、第２フェーズでは、演算回路５０の第１の差動増幅器Ａ１には、その非反転入力端子にはホール素子２１における検出端子対の低電位側の端子Ｔ３が接続され、反転入力端子には高電位側の端子Ｔ４が接続される。従って、第１の差動増幅器Ａ１は、負極性の増幅電圧ＡＶ１（−ＡＶ１）を出力する。一方、第２の差動増幅器Ａ２には、その非反転入力端子にはホール素子２２における検出端子対の高電位側の端子Ｔ８が接続され、反転入力端子には低電位側の端子Ｔ７が接続される。従って、第２の差動増幅器Ａ２は、正極性の増幅電圧ＡＶ２（＋ＡＶ２）を出力する。

そして、第３の差動増幅器Ａ３には、その非反転入力端子には負極性の増幅電圧ＡＶ１が入力され、反転入力端子には正極性の増幅電圧ＡＶ２が入力される。従って、第３の差動増幅器Ａ３からは、負極性であり、第１の差動増幅器Ａ１からの増幅電圧ＡＶ１と第２の差動増幅器Ａ２からの増幅電圧ＡＶ２とが加算された電圧（−ＡＶ１−ＡＶ２）が出力電圧ＶＯとして出力される。

このように、演算回路５０は、ホール素子２１及び２２に印加される磁界（検出対象の磁界）の駆動電流Ｄ１〜Ｄ４に垂直な成分が互いに反対方向の場合（例えば磁界Ｍ１及びＭ２が印加されている場合）、ホール素子２１及び２２の各々の検出端子対によって検出される検出電圧を加算する（強め合う）演算を行う。すなわち、印加される垂直磁界の向きが素子間で反対方向の場合、演算回路５０の差動増幅器Ａ３は加算回路として機能する。

次に、図５（ａ）及び（ｂ）は、第１フェーズ及び第２フェーズにおいてホール素子２１及び２２の各々に同一方向の磁界Ｍ３及びＭ４がそれぞれ生じている場合の模式的な動作説明図である。

まず、図５（ａ）に示す第１フェーズでは、ホール素子２１においては端子Ｔ１側を高電位とし、端子Ｔ２側を低電位とする起電力が検出電圧Ｖ５として生ずる。また、ホール素子２２においては端子Ｔ６側を高電位とし、端子Ｔ５側を低電位とする起電力が検出電圧Ｖ６として生ずる。従って、第１及び第２の差動増幅器Ａ１及びＡ２は、共に、正極性の電圧を増幅電圧ＡＶ１及びＡＶ２（＋ＡＶ１及び＋ＡＶ２）として出力する。従って、第３の差動増幅器Ａ３からは、増幅電圧ＡＶ１及びＡＶ２の差分の電圧（＋ＡＶ１−ＡＶ２）が出力電圧ＶＯとして出力される。

一方、図５（ｂ）に示す第２フェーズでは、ホール素子２１においては端子Ｔ４側を高電位とし、端子Ｔ３側を低電位とする起電力が検出電圧Ｖ７として生ずる。また、ホール素子２２においては端子Ｔ７側を高電位とし、端子Ｔ８側を低電位とする起電力が検出電圧Ｖ８として生ずる。従って、第１及び第２の差動増幅器Ａ１及びＡ２は、共に、負極性の電圧を増幅電圧ＡＶ１及びＡＶ２（−ＡＶ１及び−ＡＶ２）として出力する。従って、第３の差動増幅器Ａ３からは、増幅電圧ＡＶ１及びＡＶ２の差分の電圧（−ＡＶ１＋ＡＶ２）が出力電圧ＶＯとして出力される。

このように、演算回路５０は、ホール素子２１及び２２に印加される磁界の駆動電流Ｄ１〜Ｄ４に垂直な成分が互いに同一方向の場合（例えば磁界Ｍ３及びＭ４が印加されている場合）、ホール素子２１及び２２の検出端子対によって検出される検出電圧を減算する（弱め合う）演算を行う。すなわち、素子間で同一方向の垂直磁界が印加された場合、演算回路５０の差動増幅器Ａ３は減算回路として機能する。

ここで、ホール素子２１及び２２からの検出電圧Ｖ１〜Ｖ８と、この検出電圧Ｖ１〜Ｖ８の演算回路５０による演算処理について説明する。検出電圧Ｖ１〜Ｖ８には、磁界の印加によるホール効果によって生じたホール電圧と、ホール素子２１及び２２の形状誤差や製造誤差、応力の影響などによって生じたオフセット電圧とが含まれる。正確にホール電圧を検出するためには、オフセット電圧をホール電圧から区別（分離）することが好ましい。

本実施例においては、ホールセンサ１０は、スピニングカレント法によって駆動電流を反対方向に供給し、また、検出電圧Ｖ１〜Ｖ４又は検出電圧Ｖ５〜Ｖ８を演算することで、出力電圧ＶＯを交流信号（交流成分）として出力する。一方、素子固有のオフセット電圧は、電流の向きに応じて極性が変化する。従って、演算回路５０からの出力電圧ＶＯ内においては、直流成分として表れる。

従って、例えば出力電圧ＶＯを示す出力信号にフィルタリング処理を行うことで、オフセット電圧の成分を分離（除去）することができる。なお、ホール素子２１及び２２に同一方向の磁界が印加された場合でも、この原理を用いてオフセット電圧の成分を除去することができ、ホール電圧を正確に検出することができる。

また、本実施例においては、ホールセンサ１０の切替回路３０及び駆動回路４０は、第１及び第２フェーズ間において互いに直交する方向に駆動電流を供給するように構成されている。例えば、駆動回路４０は、ホール素子２１に対し、第１の方向に第１の駆動電流Ｄ１（図４（ａ）又は５（ａ））を供給する期間（第１フェーズ）と、第１の方向に直交する第２の方向に第２の駆動電流Ｄ３（図４（ｂ）又は５（ｂ））を供給する期間（第２フェーズ）とを交互に繰り返してホール素子２１及び２２に駆動電流を供給する。

このスピニングカレント法を用いた駆動を行うことによって、ホール素子２１及び２２の単体を考慮しても、その差動増幅器Ａ１及びＡ２による増幅電圧ＡＶ１及びＡＶ２において、ホール電圧は交流成分となり、オフセット電圧は直流成分となる。

換言すれば、ホール素子２１及び２２に対してフェーズ間で互いに直交する方向に駆動電流を供給することで、ホール素子２１及び２２内においてオフセット電圧を分離及び除去することが可能となる。さらに、ホール素子２１及び２２間で駆動電流を反対方向に供給することで、ホール素子２１及び２２の全体に生じたオフセット電圧を分離及び除去することができる。

また、ホール素子２１及び２２が正方形の検出面形状を有し、２つの端子対（端子対Ｔ１及びＴ２並びに端子対Ｔ３及びＴ４）がホール素子２１及び２２の検出面２１Ａ及び２２Ａの対角部分に配置されることで、単純な構成によって、同一フェーズ内での反対方向への駆動電流の供給や、２つのフェーズ間での互いに直交する方向への駆動電流を供給することができる。

例えば、ホール素子２１又は２２の検出面２１Ａ又は２２Ａを長方形にした場合、それぞれの対角部分に端子対を配置しても、反対方向の駆動電流又はフェーズ間での直交する方向の駆動電流の供給ができなくなる場合がある。従って、端子の位置合わせを工夫する必要がある。一方、ホール素子２１及び２２のように正方形の検出面２１Ａ及び２２Ａでかつその対角部分に端子が配置することで、端子の位置の正確な検討をすることなく、反対方向かつフェーズ間で直交する方向への駆動電流の供給を行うことができる。

上記したように、本実施例においては、ホールセンサ１０は、各々が２つの端子対Ｔ１〜Ｔ４及びＴ５〜Ｔ８を有する第１及び第２のホール素子２１及び２２を含むセンサ回路２０と、ホール素子２１及び２２に対して２つの端子対Ｔ１〜Ｔ４及びＴ５〜Ｔ８の各々を駆動端子対又は検出端子対として機能させる接続切替を行う切替回路３０と、駆動端子対を介してホール素子２１及び２２に対して互いに反対方向に駆動電流Ｄ１〜Ｄ４を供給する駆動回路４０と、ホール素子２１及び２２に印加される磁界の当該駆動電流に垂直な成分（検出面２１Ａ及び２２Ａに垂直な成分）が互いに反対方向の場合、検出端子対の各々からの検出電圧Ｖ１〜Ｖ４を加算する演算を行う演算回路５０とを有する。従って、磁界の入力によってホール素子２１及び２２に生じたホール電圧を確実に検出することが可能な高感度なホールセンサ１０を提供することができる。

また、演算回路５０が第１〜第３の差動増幅器Ａ１〜Ａ３を含むことによって、例えば加算回路及び減算回路を用いることなく、検出電圧の加算又は減算処理を容易に行うことができる。

なお、ホール素子２１及び２２の検出面形状は、一例に過ぎない。また、演算回路５０が検出端子対からの検出電圧を加算及び減算する場合について説明したが、演算回路５０は当該検出電圧を加算する構成を有していればよい。また、駆動回路４０は、フェーズ間でホール素子２１又は２２内において互いに直交する駆動電流を供給する場合について説明した。しかし、駆動回路４０は、ホール素子２１及び２２に対して互いに反対方向の駆動電流を供給する構成を有していればよい。

次に、本実施例のホールセンサ１０の用途について説明する。図６（ａ）は、ホールセンサ１０を含む免疫センサ１００の構成を示すブロック図である。免疫センサ１００は、抗原抗体反応を利用して生体情報を検出するバイオセンサである。免疫センサ１００は、ホールセンサ１０と、ホールセンサ１０にバイアス磁界を供給するバイアス磁界生成回路１１０と、ホールセンサ１０からの出力電圧ＶＯに基づいてホールセンサ１０の検出範囲に存在する抗原を検出する抗原検出回路１２０とを有する。

図６（ｂ）は、ホールセンサ１０の検出対象となる検体ＳＰと、検体ＳＰによるホールセンサ１０上での抗原抗体反応を模式的に示す図である。図６（ｂ）に示すように、まず、ホールセンサ１０のセンサ回路２０を含む集積回路ＳＣは、ＩＣチップとして集積回路ＳＣを実装する実装基板上に搭載されている。また、センサ回路２０の検出面２０Ａには、複数の抗体ＡＢ１が敷き詰められるように固定されている。

一方、免疫センサの検出対象検体ＳＰは、抗体ＡＢ２に結合された磁性体としての磁気ビーズＢＺと、抗原ＡＧを含む溶液である。例えば、検体ＳＰは、人体の粘膜などから採取した粘液を含む溶液である。また、磁気ビーズＢＺは、例えば、磁性を有するコア材料に、特定の官能基が化学装飾されたナノサイズの磁性粒子である。

センサ回路２０（例えばホール素子２１及び２２）の検出面２０Ａ上には、この検体ＳＰが滴下される。センサ回路２０の検出面２０Ａ上に検体ＳＰが滴下されると、センサ回路２０上の抗体ＡＢ１と、検体ＳＰ中の抗原ＡＧ及び抗体ＡＢ２とが抗原抗体反応を行い、互いに結合する。これによって、センサ回路２０の検出面２０Ａ上に磁気ビーズＢＺが付着する。

図６（ｃ）は、バイアス磁界生成回路１１０によって生成及び供給されたバイアス磁界ＢＭを示す図である。バイアス磁界生成回路１１０は、センサ回路２０の検出面２０Ａに平行な方向（水平方向と称する場合がある）に、バイアス磁界ＢＭを印加する。センサ回路２０に磁気ビーズＢＺが付着すると、磁気ビーズＢＺにバイアス磁界ＢＭが印加される。図６（ｃ）に示すように、磁気ビーズＢＺは、バイアス磁界ＢＭによって、バイアス磁界ＢＭの向きとは異なる方向に磁界ＭＦを発生させる。この磁界ＭＦは、センサ回路２０の検出対象となる磁界（垂直磁界）を含む。

図６（ｃ）に示すように、例えば、センサ回路２０の検出面２０Ａにおいてホール素子２１及び２２の間に磁気ビーズＢＺが付着した場合、磁気ビーズＢＺによって発生した磁界ＭＦの向きは、ホール素子２１の検出面２１Ａに向かう方向の成分を含み、かつホール素子２２の検出面２２Ａから離れる方向の成分を含む。つまり、センサ回路２０のホール素子２１及び２２には、互いに反対方向の磁界が印加されることとなる。

この状態でホールセンサ１０を駆動させると、例えば図４（ａ）及び（ｂ）に示す状態と同様の動作状態となる。なお、磁気ビーズＢＺがセンサ回路２０の検出範囲のいずれの位置に付着した場合でも、ほとんどの場合、ホール素子２１及び２２には互いに反対方向の成分を含む磁界ＭＦが入力されることとなる。

このように、バイアス磁界生成回路１１０はホールセンサ１０にバイアス磁界ＢＭを印加し、磁気ビーズＢＺに対してホールセンサ１０の検出対象となる磁界ＭＦを生成させる。ホールセンサ１０は、磁気ビーズＢＺによる磁界ＭＦを検出し、出力電圧ＶＯを出力する。抗原検出回路１２０は、出力電圧ＶＯに基づいて、センサ回路２０上の磁気ビーズＢＺの存在を検出し、抗原ＡＧの有無を検出する。免疫センサ１００の用途としては、例えば、特定の抗原ＡＧを検出することで、人体が当該抗原ＡＧであるウィルスを有しているか否かを判定することができる。

図７は、免疫センサ１００の構成例を示すブロック図である。本実施例においては、バイアス磁界生成回路１１０は、バイアス磁界生成素子１１１と、バイアス磁界生成素子１１１を駆動する駆動回路（バイアス駆動回路）１１２とを有する。バイアス磁界生成素子１１１は、例えば、コイル及び鉄心を含むＣ字型の電磁石からなる。また、バイアス磁界生成素子１１１は、磁界生成領域１１１Ａを有する。例えば、磁界生成領域１１１ＡはＣ字型の鉄心の端面間の領域である。免疫センサ１００は、ホールセンサ１０（センサ回路２０）をバイアス磁界生成回路１１０の磁界生成領域１１１Ａに配置（挿入）することで抗原ＡＧの検出動作を行う。

バイアス磁界生成回路１１０は、駆動回路１１２がバイアス磁界生成素子１１１を駆動するための駆動信号（バイアス磁界生成信号）ＭＳを生成する信号生成回路１１３と、バイアス磁界生成素子１１１によって生成されたバイアス磁界ＢＭを検出するバイアス磁界検出回路１１４とを有する。また、バイアス磁界検出回路１１４によって検出された検出信号（バイアス磁界検出信号）の振幅を検出する振幅検出回路１１５と、信号生成回路１１３が生成した駆動信号ＭＳと、バイアス磁界検出回路１１４が検出した検出信号との間の位相比較を行う位相比較回路１１６とを有する。

例えば、本実施例においては、バイアス駆動回路１１２は、キャパシタを介してバイアス磁界生成素子１１１のコイルに接続されている。バイアス駆動回路１１２は、バイアス磁界生成信号ＭＳに基づいて当該コイルに電圧を印加する。これによって、当該コイルに電流が流れ、磁界生成領域１１１Ａにバイアス磁界が発生する。

抗原検出回路１２０は、ホールセンサ１０の駆動回路４０による駆動信号ＤＳ（図１など）の基準クロックとなるクロック信号ＣＬを生成するクロック生成回路１２１を有する。

また、抗原検出回路１２０は、ホールセンサ１０からの出力電圧（以下、出力信号と称する場合がある）ＶＯに対してフィルタリングを行うハイパスフィルタ（ＨＰＦ）１２２と、ハイパスフィルタ１２２によってフィルタリングされた出力信号ＶＯをクロック信号ＣＬに応じて復調する復調回路１２３と、復調回路１２３によって復調された出力信号ＶＯを増幅する増幅回路１２４とを有する。

また、抗原検出回路１２０は、増幅回路１２４によって増幅された出力信号ＶＯをバイアス磁界生成信号ＭＳに応じて復調する復調回路１２５と、復調回路１２５によって復調された出力信号ＶＯに対してフィルタリングを行うローパスフィルタ（ＬＰＦ）１２６と、抗原検出回路１２０は、ローパスフィルタ１２６によってフィルタリングされた出力信号ＶＯに対してＡＤ変換を行う変換回路１２７を有する。

また、抗原検出回路１２０は、ＡＤ変換が行われた出力信号ＶＯの信号レベルに基づいて磁気ビーズＢＺの有無、すなわち抗原ＡＧの存在を判定する判定回路１２８を有する。抗原検出回路１２０は、判定回路１２８の判定結果を抗原ＡＧの検出結果として出力する。

また、免疫センサ１００は、バイアス磁界生成回路１１０、ホールセンサ１０及び抗原検出回路１２０の動作制御を行う中央制御回路１３０を有する。また、免疫センサ１００は、抗原検出回路１２０の検出結果を表示する表示部１４０を有する。例えば表示部１４０の表示動作は中央制御回路１３０によって制御される。

図８（ａ）及び（ｂ）は、それぞれ、磁気ビーズＢＺがホールセンサ１０のセンサ回路２０上に存在する場合と存在しない場合とにおける、出力電圧（出力信号）ＶＯの各処理結果を模式的に示す図である。

まず、図８（ａ）に示すように、磁気ビーズＢＺがセンサ回路２０の検出面２０Ａに付着している場合、ホールセンサ１０からは、ホールセンサ１０の第１フェーズ及び第２フェーズの動作に応じて互いに反転されつつ、全体として正弦波に変調された出力信号ＶＯとして出力される。これは、バイアス磁界生成回路１１０によるバイアス磁界ＢＭがバイアス磁界生成信号ＭＳを元に正弦波に変調された信号によって生成されていることによる。なお、本実施例においては、第１フェーズ及び第２フェーズは、クロック信号ＣＬに基づいて切替わる。

また、クロック信号ＣＬに基づいた復調回路１２３の復調処理によって、出力信号ＶＯの正弦波が復元される。また、図８（ａ）に示す波形のバイアス磁界生成信号ＭＳによって磁界を発生させた場合、これに基づいて出力信号ＶＯが復調回路１２５によって復調される。具体的には、バイアス磁界生成信号ＭＳに基づいて同期検波が行われる。そして、復調された出力信号ＶＯに対してローパスフィルタ１２６によるフィルタリングが行われ、出力信号ＶＯが平滑化される。このように、出力信号ＶＯからホール電圧の成分が取り出される。

一方、図８（ｂ）は、磁気ビーズＢＺがセンサ回路２０上に付着していない場合の出力信号ＶＯ及びその処理結果を示す図である。なお、磁気ビーズＢＺが存在しない場合、理想的には出力信号ＶＯは無信号として出力されるが、実際には出力信号ＶＯとしてはオフセット電圧の成分が出力される。

ここで、オフセット電圧は、ホールセンサ１０の駆動電流のみに応じて発生するため、出力信号ＶＯは、クロック信号ＣＬと同様の矩形波となる。従って、復調回路１２３による復調後は直流成分となり、ローパスフィルタ１２６によるフィルタリング後には除去されることとなる。従って、確実に磁気ビーズＢＺが存在しないことを判定（検出）することができる。なお、このオフセット電圧の処理は、磁気ビーズＢＺが存在する場合にも行われるため、磁気ビーズＢＺによるホール電圧のみを高精度（高感度）で取り出すことができる。

図９（ａ）及び（ｂ）は、それぞれセンサ回路２０の模式的な上面図及び断面図である。図９（ｂ）は、図９（ａ）のＶ−Ｖ線に沿った断面図である。図９（ａ）及び（ｂ）を用いて、免疫センサ１００を構成する場合のホールセンサ１０の好ましい構成について説明する。なお、図９（ａ）は、センサ回路２０の検出面２０Ａを含むセンサ回路２０の模式的な上面図である。

なお、センサ回路２０の検出面２０Ａは、ホール素子２１及び２２の検出面２１Ａ及び２２Ａと、ホール素子２１及び２２の検出面２１Ａ及び２２Ａ間におけるセンサ回路２０の上面を含む。

センサ回路２０は、ホール素子２１及び２２上におけるホール素子２１及び２２間の領域に凹部２３を有することが好ましい。具体的には、センサ回路２０は、ホール素子２１及び２２を半導体素子として有する半導体基板ＳＢと、ホール素子２１及び２２の切替回路３０への配線、並びにホール素子２１及び２２の抗原検出回路１２０への配線などの配線群を含む多層配線層ＷＬとを含む。

図９（ｂ）に示すように、ホール素子２１及び２２は、例えば、半導体基板ＳＢに形成された複数のトランジスタ素子からなる。例えばホール素子２１及び２２の各々は、ＣＭＯＳ回路を含む。また、半導体基板ＳＢのホール素子２１及び２２間には素子分離用の絶縁膜ＩＳＦが形成されている。

また、半導体基板ＳＢ上には、多層配線層ＷＬとして、積層された複数の配線層Ｌ１〜Ｌ５が形成されている。配線層Ｌ１〜Ｌ５の各々は、金属配線ＭＴと、金属配線ＭＴを埋設する絶縁層ＩＳＬと、配線層間で金属配線ＭＴを接続する層間配線ＶＥからなる。また、多層配線層ＷＬは、最上層の配線層Ｌ５上に形成されたパッシベーション膜ＰＦを有する。

また、本実施例においては、免疫センサ１００にホールセンサ１０が用いられる場合、多層配線層ＷＬの表面がセンサ回路２０の検出面２０Ａとして機能し、この多層配線層ＷＬの表面上に抗体ＡＢ１が付着される。また、多層配線層ＷＬにおけるホール素子２１及び２２間の領域上には、多層配線層ＷＬの表面から半導体基板ＳＢに向かう凹部２３が形成されている。このホール素子２１及び２２間の凹部２３の内壁面もセンサ回路２０の検出面２０Ａを構成し、抗体ＡＢ１は、この凹部２３内にも付着される。

センサ回路２０がホール素子２１及び２２間に凹部２３を有することで、磁気ビーズＢＺが凹部２３内に付着しやすくなる。換言すれば、磁気ビーズＢＺが、ホール素子２１及び２２の中間（中央）付近に付着しやすくなる。従って、例えばホール素子２１の直上に磁気ビーズＢＺが付着する場合に比べ、ホール素子２１及び２２に入力される磁界ＭＦ（図６（ｃ））の強度や向きの偏りが抑制される。これによって、ホール素子２１及び２２でのホール電圧の検出精度が向上する。

上記したように、免疫センサ１００はホールセンサ１０と、センサ回路２０の検出面に平行なバイアス磁界を生成するバイアス磁界生成回路１１０と、センサ回路２０の検出面に付着した磁気ビーズＢＺを検出し、磁気ビーズＢＺに結合された抗原を検出する抗原検出回路１２０とを有する。従って、ホール電圧を確実に検出し、誤検出が少ない免疫センサ１００を提供することができる。

１０ ホールセンサ
２０ センサ回路
２１、２２ 一対のホール素子
２０Ａ、２１Ａ、２２Ａ 検出面
Ｔ１〜Ｔ８ 端子（端子対）
３０ 切替回路
４０ 駆動回路
５０ 演算回路
１００ 免疫センサ
１１０ バイアス磁界生成回路
１２０ 抗原検出回路

Claims (7)

1. 各々に２つの端子対が配置されている検出面を有する一対のホール素子を含むセンサ回路と、
   前記一対のホール素子に対して前記２つの端子対の各々を駆動端子対又は検出端子対として機能させる接続切替を行う切替回路と、
   前記一対のホール素子の各々の前記駆動端子対に対して、互いに前記検出面上における反対方向の駆動電流を同一期間中に供給する駆動回路と、
   前記一対のホール素子の各々に入力される垂直磁界の向きが前記ホール素子間で反対方向の場合、前記一対のホール素子各々の前記検出端子対によって検出される検出電圧を強め合う演算を行うことで出力電圧を得る一方、前記一対のホール素子の各々に入力される垂直磁界の向きが前記ホール素子間で同一方向の場合には、前記一対のホール素子各々の前記検出端子対によって検出される検出電圧を弱め合う演算を行うことで前記出力電圧を得る演算回路と、を有することを特徴とするホールセンサ。
2. 前記駆動回路は、前記一対のホール素子の各々に対し、第１の方向に前記駆動電流を供給する期間と、前記第１の方向に直交する第２の方向に前記駆動電流を供給する期間とを繰り返して前記一対のホール素子に前記駆動電流を供給することを特徴とする請求項１に記載のホールセンサ。
3. 前記演算回路は、前記切替回路を介して前記一対のホール素子の前記検出端子対にそれぞれ接続された第１及び第２の差動増幅器と、前記第１及び第２の差動増幅器に接続された第３の差動増幅器とを有することを特徴とする請求項１又は２に記載のホールセンサ。
4. 前記一対のホール素子の各々は、正方形の検出面形状を有し、
   前記一対のホール素子の前記２つの端子対は、前記一対のホール素子の各々の検出面の対角部分に配置されていることを特徴とする請求項１乃至３のいずれか１つに記載のホールセンサ。
5. 請求項１乃至４のいずれか１つに記載のホールセンサと、
   前記センサ回路の検出面に平行な方向のバイアス磁界を生成するバイアス磁界生成回路と、
   前記センサ回路の前記検出面に付着した磁気ビーズを検出し、前記磁気ビーズに結合された抗原を検出する抗原検出回路と、を有することを特徴とする免疫センサ。
6. 前記センサ回路は、前記一対のホール素子を半導体素子として含む半導体基板と、前記半導体基板上に形成された多層配線層と、前記多層配線層における前記一対のホール素子間の領域に形成された凹部とを含むことを特徴とする請求項５に記載の免疫センサ。
7. 各々に２つの端子対が配置されている検出面を有する一対のホール素子を含むセンサ回路と、
   前記一対のホール素子に対して前記２つの端子対の各々を駆動端子対又は検出端子対として機能させる接続切替を行う切替回路と、
   前記一対のホール素子の各々の前記駆動端子対に対して、互いに前記検出面上における反対方向の駆動電流を同一期間中に供給する駆動回路と、
   前記一対のホール素子の各々に入力される垂直磁界の向きが前記ホール素子間で反対方向の場合、前記一対のホール素子各々の前記検出端子対によって検出される検出電圧を強め合う演算を行うことで出力電圧を得る一方、前記一対のホール素子の各々に入力される垂直磁界の向きが前記ホール素子間で同一方向の場合には、前記一対のホール素子各々の前記検出端子対によって検出される検出電圧を弱め合う演算を行うことで前記出力電圧を得る演算回路と、を有し、
   前記演算回路は、
   前記切替回路を介して前記一対のホール素子の前記検出端子対にそれぞれ接続された第１及び第２の差動増幅器と、
   前記第１及び第２の差動増幅器に接続された第３の差動増幅器とを含むことを特徴とするホールセンサ。

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