JP6926518B2 - Manufacturing method of electronic parts - Google Patents
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Description
本発明は、電子部品の製造方法に関する。 The present invention relates to a method for manufacturing an electronic component.
チップと、チップの表面に設けられた外部電極と、を備える電子部品が知られている。この電子部品では、外部電極がチップの外面に形成されているので、チップのサイズを電子部品の既定サイズよりも一回り小さくする必要がある。したがって、チップの容積を十分に確保できない場合がある。 Electronic components are known that include a chip and an external electrode provided on the surface of the chip. In this electronic component, since the external electrode is formed on the outer surface of the chip, it is necessary to make the size of the chip one size smaller than the predetermined size of the electronic component. Therefore, it may not be possible to secure a sufficient volume of the chip.
特許文献1には、素体と、素体に設けられた凹部内に配置された外部電極と、を備える電子部品が開示されている。この電子部品では、外部電極が凹部内に配置されているため、素体の容積を確保することができる。この電子部品の製造方法では、絶縁層及び外部電極パターン等が積層されてなる積層体を形成した後、積層体を切断及び熱処理することによって複数の電子部品が製造される。
特許文献1に記載の電子部品の製造方法では、積層体を切断する工程において、絶縁層及び外部電極パターンが同時に切断される。したがって、切断条件を絶縁層及び外部電極パターンごとに最適化することが困難である。このため、切断ずれ及び切断時の応力による積層体の歪みが生じ、歩留まりが低下する懼れがある。
In the method for manufacturing an electronic component described in
本発明は、歩留まりを向上させることができる電子部品の製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing an electronic component capable of improving the yield.
本発明に係る電子部品の製造方法は、素体及び導体を備える電子部品の製造方法であって、電子部品となる複数の部品領域と、複数の部品領域の間に配置された切断予定領域と、を備える積層体を形成する工程と、切断予定領域において積層体を切断する工程と、切断する工程により個片化された複数の積層体個片を熱処理する工程と、を含み、積層体を形成する工程は、素体の構成材料を含む素体形成層を支持体上に形成する第一工程と、導体の構成材料を含む一対の導体パターンを、切断予定領域を挟んで互いに対向すると共に、切断予定領域に沿って延在するように素体形成層上に形成する第二工程と、素体の構成材料を含む素体パターンであって、一対の導体パターンの形状に対応する形状と、切断予定領域のうち、一対の導体パターンに挟まれた部分の形状に対応する形状と、が除去された素体パターンを、素体形成層上に形成する第三工程と、を含む。 The method for manufacturing an electronic component according to the present invention is a method for manufacturing an electronic component including a body and a conductor, and includes a plurality of component regions to be electronic components and a planned cutting region arranged between the plurality of component regions. A step of forming a laminate comprising, a step of cutting the laminate in a planned cutting region, and a step of heat-treating a plurality of laminate pieces separated by the cutting step. In the forming step, the first step of forming the element body forming layer containing the element body constituent material on the support and the pair of conductor patterns including the conductor constituent material are opposed to each other with the planned cutting region interposed therebetween. , The second step of forming on the element body forming layer so as to extend along the planned cutting region, and the element body pattern including the constituent materials of the element body, which corresponds to the shape of the pair of conductor patterns. Includes a shape corresponding to the shape of the portion of the planned cutting region sandwiched between the pair of conductor patterns, and a third step of forming the element body pattern from which the element body pattern is removed on the element body forming layer.
この電子部品の製造方法では、一対の導体パターンが切断予定領域を挟んで互いに対向すると共に、切断予定領域に沿って延在するように形成される。したがって、切断条件を素体形成層及び素体パターンに合わせて最適化することができる。これにより、切断ずれ、及び切断時の応力による積層体の歪みが抑制され、歩留まりを向上させることができる。 In this method of manufacturing an electronic component, a pair of conductor patterns are formed so as to face each other with a planned cutting region in between and extend along the planned cutting region. Therefore, the cutting conditions can be optimized according to the cambium and the body pattern. As a result, the distortion of the laminated body due to the cutting deviation and the stress at the time of cutting is suppressed, and the yield can be improved.
本発明に係る電子部品の製造方法では、第二工程及び第三工程が繰り返し行われてもよい。この場合であっても、切断ずれ、及び切断時の応力による積層体の歪みが抑制され、歩留まりを向上させることができる。 In the method for manufacturing an electronic component according to the present invention, the second step and the third step may be repeated. Even in this case, the distortion of the laminated body due to the cutting deviation and the stress at the time of cutting is suppressed, and the yield can be improved.
本発明に係る電子部品の製造方法では、第二工程は、一対の導体パターンをフォトリソグラフィ法により第一基材上に形成する工程と、一対の導体パターンを素体形成層上に転写する工程と、を含み、第三工程は、素体パターンをフォトリソグラフィ法により第二基材上に形成する工程と、素体パターンを素体形成層上に転写する工程と、を含んでもよい。この場合、導体パターン及び素体パターンは、いずれもフォトリソグラフィ法により形成される。したがって、印刷法により形成される場合に比べて、導体パターン及び素体パターンを精度よく形成することができる。 In the method for manufacturing an electronic component according to the present invention, the second step is a step of forming a pair of conductor patterns on the first substrate by a photolithography method and a step of transferring the pair of conductor patterns onto the element body forming layer. The third step may include a step of forming the element body pattern on the second base material by a photolithography method and a step of transferring the element body pattern onto the element body forming layer. In this case, both the conductor pattern and the element body pattern are formed by a photolithography method. Therefore, the conductor pattern and the element body pattern can be formed more accurately than those formed by the printing method.
本発明に係る電子部品の製造方法は、切断する工程の前に、積層体を積層方向にプレスする工程を更に含んでもよい。この場合、例えば、隣り合う導体パターン及び素体パターンを互いに密着させることができる。 The method for manufacturing an electronic component according to the present invention may further include a step of pressing the laminated body in the laminating direction before the step of cutting. In this case, for example, adjacent conductor patterns and element body patterns can be brought into close contact with each other.
本発明に係る電子部品の製造方法によれば、歩留まりを向上させることが可能となる。 According to the method for manufacturing an electronic component according to the present invention, it is possible to improve the yield.
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same code will be used for the same element or the element having the same function, and duplicate description will be omitted.
[積層コイル部品]
図1〜図3を参照して、実施形態に係る積層コイル部品を説明する。図1は、実施形態に係る積層コイル部品の斜視図である。図2は、図1に示される積層コイル部品の分解斜視図である。図3は、図1のIII-III線に沿った積層コイル部品の断面図である。
[Multilayer coil parts]
The laminated coil parts according to the embodiment will be described with reference to FIGS. 1 to 3. FIG. 1 is a perspective view of a laminated coil component according to an embodiment. FIG. 2 is an exploded perspective view of the laminated coil component shown in FIG. FIG. 3 is a cross-sectional view of the laminated coil component along the line III-III of FIG.
図1〜図3に示されるように、実施形態に係る積層コイル部品1は、素体2と、実装用導体3,4と、複数のコイル導体5c,5d,5e,5fと、接続導体6,7と、を備えている。
As shown in FIGS. 1 to 3, the laminated
素体2は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体2は、端面2a,2bと、側面2c,2d,2e,2fと、を有している。端面2a,2bは、互いに対向している。側面2c,2dは、互いに対向している。側面2e,2fは、互いに対向している。以下では、端面2a,2bの対向方向を方向D1、側面2c,2dの対向方向を方向D2、及び、側面2e,2fの対向方向を方向D3とする。方向D1、方向D2、及び方向D3は互いに略直交している。
The
端面2a,2bは、側面2c,2dを連結するように方向D2に延在している。端面2a,2bは、側面2e,2fを連結するように方向D3にも延在している。側面2c,2dは、端面2a,2bを連結するように方向D1に延在している。側面2c,2dは、側面2e,2fを連結するように方向D3にも延在している。側面2e,2fは、側面2c,2dを連結するように方向D2に延在している。側面2e,2fは、端面2a,2bを連結するように方向D1にも延在している。
The end faces 2a and 2b extend in the direction D2 so as to connect the
側面2cは、実装面であり、例えば積層コイル部品1を図示しない他の電子機器(例えば、回路基材、又は電子部品)に実装する際、他の電子機器と対向する面である。端面2a,2bは、実装面(すなわち側面2c)から連続する面である。
The
素体2の方向D1における長さは、素体2の方向D2における長さ及び素体2の方向D3における長さよりも長い。素体2の方向D2における長さと素体2の方向D3における長さとは、互いに同等である。すなわち、本実施形態では、端面2a,2bは正方形状を呈し、側面2c,2d,2e,2fは、長方形状を呈している。素体2の方向D1における長さは、素体2の方向D2における長さ、及び素体2の方向D3における長さと同等であってもよいし、これらの長さよりも短くてもよい。素体2の方向D2における長さ及び素体2の方向D3における長さは、互いに異なっていてもよい。
The length of the
なお、本実施形態で「同等」とは、等しいことに加えて、予め設定した範囲での微差又は製造誤差などを含んだ値を同等としてもよい。たとえば、複数の値が、当該複数の値の平均値の±5%の範囲内に含まれているのであれば、当該複数の値は同等であると規定する。 In the present embodiment, "equivalent" may mean "equivalent", and in addition, a value including a slight difference or a manufacturing error in a preset range may be equivalent. For example, if a plurality of values are included within the range of ± 5% of the average value of the plurality of values, it is defined that the plurality of values are equivalent.
素体2には、凹部21,22,23,24が設けられている。凹部21,22は、一体的に設けられ、実装用導体3に対応している。凹部23,24は、一体的に設けられ、実装用導体4に対応している。
The
凹部21は、側面2cの端面2a側に設けられ、側面2dに向かって窪んでいる。凹部22は、端面2aの側面2c側に設けられ、端面2bに向かって窪んでいる。凹部23は、側面2cの端面2b側に設けられ、側面2dに向かって窪んでいる。凹部24は、端面2bの側面2c側に設けられ、端面2aに向かって窪んでいる。
The
凹部21,22,23,24は、例えば、同形状を呈している。凹部21,22,23,24は、側面2d,2e,2fから離間して設けられている。凹部21と凹部23とは、方向D1において互いに離間して設けられている。
The
素体2は、複数の素体層12a〜12fが方向D3において積層されることによって構成されている。具体的な積層構成については後述する。実際の素体2では、複数の素体層12a〜12fは、その層間の境界が視認できない程度に一体化されている。素体層12a〜12fは、例えば磁性材料(Ni−Cu−Zn系フェライト材料、Ni−Cu−Zn−Mg系フェライト材料、又はNi−Cu系フェライト材料等)により構成されている。素体層12a〜12fを構成する磁性材料には、Fe合金等が含まれていてもよい。素体層12a〜12fは、非磁性材料(ガラスセラミック材料、誘電体材料等)から構成されていてもよい。
The
実装用導体3は、凹部21,22内に配置されている。実装用導体4は、凹部23,24内に配置されている。実装用導体3,4は、方向D1において互いに離間している。実装用導体3,4は、例えば、同形状を呈している。実装用導体3,4は、例えば、断面L字状を呈している。実装用導体3,4は、例えば、方向D3から見てL字状を呈しているとも言える。実装用導体3,4には、電解めっき又は無電解めっきが施されることにより、その外表面にはめっき層が形成されていてもよい。めっき層は、例えばNi、Sn、Au等を含んでいる。
The mounting
実装用導体3は、方向D3から見てL字状を呈する複数の実装用導体層13が、方向D3において積層されることによって構成されている。実際の実装用導体3では、複数の実装用導体層13は、その層間の境界が視認できない程度に一体化されている。実装用導体3は、一体的に形成された導体部分31,32を有している。導体部分31,32は、略矩形板状を呈している。導体部分31,32は、例えば、同形状を呈している。導体部分31は、凹部21内に配置されている。導体部分32は、凹部22内に配置されている。
The mounting
実装用導体4は、方向D3から見てL字状を呈する複数の実装用導体層14が、方向D3において積層されることによって構成されている。実際の実装用導体4では、複数の実装用導体層14は、その層間の境界が視認できない程度に一体化されている。実装用導体4は、一体的に形成された導体部分41,42を有している。導体部分41,42は、略矩形板状を呈している。導体部分41,42は、例えば、同形状を呈している。導体部分41は、凹部23内に配置されている。導体部分42は、凹部24内に配置されている。
The mounting
複数のコイル導体5c,5d,5e,5fは、互いに接続されて、素体2内でコイル10を構成している。コイル導体5c,5d,5e,5fは、方向D3から見て、少なくとも一部が互いに重なるように配置されている。コイル導体5c,5d,5e,5fは、端面2a,2b及び側面2c,2d,2e,2fから離間して配置されている。
The plurality of
コイル導体5cは、コイル10の一方の端部を構成している。コイル導体5cの一方の端部と接続導体6とは、方向D1において隣り合い、互いに接続されている。コイル導体5cの他方の端部とコイル導体5dの一方の端部とは、方向D3において隣り合い、互いに接続されている。コイル導体5dの他方の端部とコイル導体5eの一方の端部とは、方向D3において隣り合い、互いに接続されている。コイル導体5eの他方の端部と、コイル導体5fの一方の端部とは、方向D3において隣り合い、互いに接続されている。コイル導体5fの他方の端部と接続導体7とは、方向D1において隣り合い、互いに接続されている。
The
コイル導体5c,5d,5e,5fは、複数のコイル導体層15c,15d,15e,15fが、方向D3において積層されることによって構成されている。つまり、複数のコイル導体層15c,15d,15e,15fは、それぞれ方向D3から見て、全部が互いに重なるように配置されている。コイル導体5c,5d,5e,5fは、1つのコイル導体層15c,15d,15e,15fによって構成されていてもよい。なお、図2では、1つのコイル導体層15c,15d,15e,15fのみが示されている。実際のコイル導体5c,5d,5e,5fでは、複数のコイル導体層15c,15d,15e,15fは、その層間の境界が視認できない程度に一体化されている。
The
接続導体6は、方向D1に延在し、コイル10のコイル導体5cと導体部分42とに接続されている。接続導体7は、方向D1に延在し、コイル導体5fと導体部分32とに接続されている。接続導体6,7は、複数の接続導体層16,17が、方向D3において積層されることによって構成されている。なお、図2では、1つの接続導体層16,17のみが示されている。実際の接続導体6,7では、複数の接続導体層16,17は、その層間の境界が視認できない程度に一体化されている。
The connecting
上述の実装用導体層13,14、コイル導体層15c,15d,15e,15f、及び接続導体層16,17は、導電材料(例えば、Ag又はPd)により構成されている。これらの各層は、同じ材料により構成されていてもよいし、異なる材料により構成されていてもよい。これらの各層は、断面略矩形状を呈している。 The mounting conductor layers 13 and 14, the coil conductor layers 15c, 15d, 15e and 15f, and the connecting conductor layers 16 and 17 are made of a conductive material (for example, Ag or Pd). Each of these layers may be made of the same material or may be made of different materials. Each of these layers has a substantially rectangular cross section.
積層コイル部品1は、複数の層La,Lb,Lc,Ld,Le,Lfを備えている。積層コイル部品1は、例えば、側面2f側から順に、2つの層La、1つの層Lb、3つの層Lc、3つの層Ld、3つの層Le、3つの層Lf、1つの層Lb、及び2つの層Laが積層されることにより構成されている。なお、図2では、3つの層Lc、3つの層Ld、3つの層Le、及び3つの層Lfについて、それぞれ1つが図示され、他の2つの図示が省略されている。
The
層Laは、素体層12aにより構成されている。
The layer La is composed of the
層Lbは、素体層12bと、実装用導体層13,14とが互いに組み合わされることにより構成されている。素体層12bには、実装用導体層13,14の形状に対応する形状を有し、実装用導体層13,14が嵌め込まれる欠損部Rbが設けられている。素体層12bと、実装用導体層13,14の全体とは、互いに相補的な関係を有している。
The layer Lb is formed by combining the
層Lcは、素体層12cと、実装用導体層13,14及びコイル導体層15cとが互いに組み合わされることにより構成されている。素体層12cには、実装用導体層13,14及びコイル導体層15cの形状に対応する形状を有し、実装用導体層13,14、コイル導体層15c及び接続導体層16が嵌め込まれる欠損部Rcが設けられている。素体層12cと、実装用導体層13,14、コイル導体層15c及び接続導体層16の全体とは、互いに相補的な関係を有している。
The layer Lc is formed by combining the
層Ldは、素体層12dと、実装用導体層13,14及びコイル導体層15dとが互いに組み合わされることにより構成されている。素体層12dには、実装用導体層13,14及びコイル導体層15dの形状に対応する形状を有し、実装用導体層13,14及びコイル導体層15dが嵌め込まれる欠損部Rdが設けられている。素体層12dと、実装用導体層13,14及びコイル導体層15dの全体とは、互いに相補的な関係を有している。
The layer Ld is formed by combining the
層Leは、素体層12eと、実装用導体層13,14及びコイル導体層15eとが互いに組み合わされることにより構成されている。素体層12eには、実装用導体層13,14及びコイル導体層15eの形状に対応する形状を有し、実装用導体層13,14及びコイル導体層15eが嵌め込まれる欠損部Reが設けられている。素体層12eと、実装用導体層13,14及びコイル導体層15eの全体とは、互いに相補的な関係を有している。
The layer Le is formed by combining the
層Lfは、素体層12fと、実装用導体層13,14、コイル導体層15f及び接続導体層17とが互いに組み合わされることにより構成されている。素体層12fには、実装用導体層13,14、コイル導体層15f及び接続導体層17の形状に対応する形状を有し、実装用導体層13,14、コイル導体層15f及び接続導体層17が嵌め込まれる欠損部Rfが設けられている。素体層12fと、実装用導体層13,14、コイル導体層15f及び接続導体層17の全体とは、互いに相補的な関係を有している。
The layer Lf is formed by combining the
欠損部Rb,Rc,Rd,Re,Rfは、一体化されて上述の凹部21,22,23,24を構成している。欠損部Rb,Rc,Rd,Re,Rfの幅(以下、欠損部の幅)は、基本的に、実装用導体層13,14、コイル導体層15c,15d,15e,15f、及び接続導体層16,17の幅(以下、導体部の幅)よりも広くなるように設定される。素体層12b,12c,12d,12e,12fと、実装用導体層13,14、コイル導体層15c,15d,15e,15f、及び接続導体層16,17との接着性向上のために、欠損部の幅は、敢えて導体部の幅よりも狭くなるように設定されてもよい。欠損部の幅から導体部の幅を引いた値は、例えば、−3μm以上10μm以下であることが好ましく、0μm以上10μm以下であることがより好ましい。
The defective portions Rb, Rc, Rd, Re, and Rf are integrated to form the above-mentioned
[積層コイル部品の製造方法]
図4〜図14を参照して、実施形態に係る積層コイル部品1の製造方法を説明する。図4は、実施形態に係る積層コイル部品の製造方法を示すフローチャートである。図5は、積層体の斜視図である。図6〜図11は、積層体が備える層の平面図である。図12〜図14は、実施形態に係る積層コイル部品の製造方法を概念的に示す断面図である。図12〜図14の断面図は概念的に示されており、実際の積層コイル部品1の断面図とは必ずしも一致していない。
[Manufacturing method of laminated coil parts]
A method of manufacturing the
実施形態に係る積層コイル部品1の製造方法では、まず、図5に示される積層体50を支持体40上に形成する(工程S10)。積層体50は、複数(ここでは8)の部品領域R0と、1又は複数(ここでは1)の切断予定領域R1と、1又は複数(ここでは3)の切断予定領域R2と、を備えている。部品領域R0は、後述する工程を経て積層コイル部品1(図1参照)となる領域である。切断予定領域R1,R2は、後述する切断工程において、切断が予定される領域である。具体的には、切断予定領域R1,R2は、例えば、切断工程で用いられるダイサー等の切断機ダイシングソー、ダイシングブレード、又はレーザ光が通過する領域であって、後述する部分Raのように、実際には切断が行われない部分を含んでいる。
In the method for manufacturing the
切断予定領域R1,R2は、複数の部品領域R0の間に配置されている。具体的には、切断予定領域R1は、方向D1で隣り合う2つの部品領域R0の間に配置されている。切断予定領域R2は、方向D2で隣り合う2つの部品領域R0の間に配置されている。切断予定領域R1は、矩形板状の領域であり、方向D1が厚さ方向となるように配置されている。切断予定領域R2は、矩形板状の領域であり、方向D2が厚さ方向となるように配置されている。切断予定領域R1,R2は、互いに直交している。切断予定領域R1の厚さ(方向D1における長さ)、及び切断予定領域R2の厚さ(方向D2における長さ)は、例えば、切断工程で用いられるダイシングソーもしくはダイシングブレードの厚さ、又はレーザ光のビーム径に対応している。 The planned cutting regions R1 and R2 are arranged between the plurality of component regions R0. Specifically, the planned cutting region R1 is arranged between two component regions R0 adjacent to each other in the direction D1. The planned cutting region R2 is arranged between two component regions R0 adjacent to each other in the direction D2. The planned cutting region R1 is a rectangular plate-shaped region, and is arranged so that the direction D1 is the thickness direction. The planned cutting region R2 is a rectangular plate-shaped region, and is arranged so that the direction D2 is the thickness direction. The planned cutting regions R1 and R2 are orthogonal to each other. The thickness of the planned cutting region R1 (length in the direction D1) and the thickness of the planned cutting region R2 (length in the direction D2) are, for example, the thickness of the dicing saw or dicing blade used in the cutting step, or the laser. It corresponds to the beam diameter of light.
積層体50は、図6〜図11に示される層LA,LB,LC,LD,LE,LFを備えている。層LA,LB,LC,LD,LE,LFは、後述する工程を経て、層La,Lb,Lc,Ld,Le,Lfとなる複数の部分LA1,LB1,LC1,LD1,LE1,LF1を有している。つまり、各部品領域R0は、積層された部分LA1,LB1,LC1,LD1,LE1,LF1を備えている。 The laminate 50 includes layers LA, LB, LC, LD, LE, and LF shown in FIGS. 6 to 11. The layers LA, LB, LC, LD, LE, and LF have a plurality of partial LA1, LB1, LC1, LD1, LE1, LF1 which become layers La, Lb, Lc, Ld, Le, and Lf through the steps described later. doing. That is, each component region R0 includes the laminated portions LA1, LB1, LC1, LD1, LE1, LF1.
図6に示されるように、層LAは、後述する素体形成層61により構成されている。図7〜図11に示されるように、層LB、LC,LD,LE,LFは、後述する素体パターン62及び導体パターン72により構成されている。後述するように、導体パターン72は、実装用導体層13,14となる部分を有している。積層体50では、導体パターン72のうち実装用導体層13,14となる部分が、切断予定領域R1,R2を挟んで互いに対向すると共に、切断予定領域R1,R2に沿って延在するように、複数の部品領域R0が配置されている。素体パターン62は、導体パターン72に対応する形状と、切断予定領域R1,R2のうち、隣り合う2つの導体パターン72に挟まれた部分Raの形状に対応する形状と、が除去された形状を呈している。
As shown in FIG. 6, the layer LA is composed of a
積層体50は、具体的には、以下のようにして形成される。まず、図12(a)に示されるように、基材60上に素体形成層61を形成する(工程S1)。基材60は、例えばPETフィルムである。素体形成層61は、例えば、上述の素体層12a〜12fの構成材料、及び感光性材料を含む素体ペーストを基材60上に塗布することにより形成される。素体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。
Specifically, the
続いて、図12(b)に示されるように、例えばCrマスクを用いたフォトリソグラフィ法により素体形成層61を露光及び現像し、後述の導体パターン72(図12(d)参照)の形状に対応する形状と、部分Ra(図14(a)参照)の形状に対応する形状と、が除去された素体パターン62を基材60上に形成する(工程S2)。つまり、工程S2では、欠損部Rc,Rd,Re,Rf及び部分Raとなる欠損部63が設けられた素体パターン62が形成される。素体パターン62は、後述する工程を経て複数の素体層12b〜12fとなる層である。なお、本実施形態の「フォトリソグラフィ法」とは、感光性材料を含む加工対象の層を露光及び現像することにより、所望のパターンに加工するものであればよく、マスクの種類等に限定されない。
Subsequently, as shown in FIG. 12 (b), the element
一方、図12(c)に示されるように、基材70上に導体形成層71を形成する(工程S3)。基材70は、例えばPETフィルムである。導体形成層71は、例えば、上述の実装用導体層13,14、コイル導体層15c,15d,15e,15f及び接続導体層16,17(図2参照)の構成材料、及び感光性材料を含む導体ペーストを基材70上に塗布することにより形成される。導体ペーストに含まれる感光性材料は、ネガ型及びポジ型のどちらであってもよく、公知のものを用いることができる。
On the other hand, as shown in FIG. 12 (c), the
続いて、図12(d)に示されるように、例えばCrマスクを用いたフォトリソグラフィ法により導体形成層71を露光及び現像し、導体パターン72を基材70上に形成する(工程S4)。導体パターン72は、後述する工程を経て実装用導体層13,14、コイル導体層15c,15d,15e,15f及び接続導体層16,17(図2参照)となる層である。
Subsequently, as shown in FIG. 12D, the
続いて、図12(e)に示されるように、上記工程S1で形成した素体形成層61を基材60から支持体40上に転写する(工程S5)。工程S5を複数回繰り返すことにより、支持体40上に複数の素体形成層61を積層してもよい。本実施形態では、工程S5を2回繰り返すことにより、支持体40上に素体形成層61を2層積層する。これらの素体形成層61は、層LA(図6参照)を構成する。
Subsequently, as shown in FIG. 12E, the element
続いて、図12(f)に示されるように、導体パターン72を素体形成層61上に形成する(工程S6)。具体的には、上記工程S5において転写された素体形成層61上に、上記工程S4で形成した導体パターン72を基材70から転写する。素体形成層61上において、導体パターン72のうち実装用導体層13,14(図2参照)となる部分は、切断予定領域R1,R2を挟んで互いに対向すると共に、切断予定領域R1,R2に沿って延在するように形成され、切断予定領域R1,R2には形成されない。素体形成層61上において、導体パターン72のうちコイル導体層15c,15d,15e,15f及び接続導体層16,17(図2参照)となる部分も、切断予定領域R1,R2には形成されない。
Subsequently, as shown in FIG. 12 (f), the
次に、図12(g)に示されるように、素体パターン62を素体形成層61上に形成する(工程S7)。具体的には、上記工程S5において転写された素体形成層61上に、上記工程S2で形成した素体パターン62を基材60から転写する。素体パターン62の欠損部63に、上記工程S6で素体形成層61上に転写された導体パターン72が組み合わされ、素体パターン62及び導体パターン72が同一層となる。
Next, as shown in FIG. 12 (g), the
更に、図13(a)に示されるように、上記工程S6及び上記工程S7を繰り返し実施し、素体パターン62及び導体パターン72を互いに組み合わされた状態で積層する(工程S8)。これにより、層LB,LC,LD,LE,LF(図7〜図11参照)が積層される。なお、上記工程S8において、上記工程S6及び上記工程S7を必ずしも1対1で繰り返す必要はなく、例えば、上記工程S6を上記工程S7より多く繰り返してもよい。これにより、例えば、実装用導体層13,14(図2参照)のみに対応する導体パターン72を素体パターン62に対して余分に転写してもよい。
Further, as shown in FIG. 13A, the above steps S6 and S7 are repeatedly carried out, and the
続いて、図13(b)に示されるように、上記工程S1で形成した素体形成層61を基材60から、上記工程S8で積層した層上に転写する(工程S9)。工程S9を複数回繰り返すことにより、当該層上に素体形成層61を複数積層してもよい。本実施形態では、2回繰り返すことにより、当該層上に基材60に素体形成層61を2層積層する。これらの素体形成層61は、層LA(図6参照)を構成する。
Subsequently, as shown in FIG. 13B, the element
以上により、支持体40上に積層された素体形成層61、導体パターン72、及び素体パターン62有する積層体50が形成される。なお、例えば、切断マークもしくはチップ(積層コイル部品1)の方向性を示すマークが設けられた層、又は着色層を必要に応じて更に積層し、積層体50としてもよい。
As described above, the
続いて、積層体50を方向D3にプレスする(工程S20)。プレス方法として、例えば、温間等方圧プレス(WIP)等の等方圧プレス、又は一軸プレスが用いられる。これにより、例えば、隣り合う導体パターン72及び素体パターン62を互いに密着させることができる。また、例えば、同一層となる導体パターン72と素体パターン62との間の段差に起因して積層体50内に空隙が発生することが抑制される。
Subsequently, the
続いて、積層体50を切断予定領域R1,R2において切断する(工程S30)。具体的には、まず、積層体50を支持体40から剥離して、図14(a)に示されるような切断用基体40aに密着させる。次に、積層体50を切断して、図14(b)に示されるような個片化された複数の積層体個片51を得る。積層体個片51は、部品領域R0に対応し、後述する工程を経て積層コイル部品1(図1参照)となる。積層体50は、例えばダイシングソーを用いて切断される。工程S30において、実際に切断が行われるのは、切断予定領域R1,R2のうち、素体形成層61及び素体パターン62が形成された部分、つまり部分Ra以外の部分である。
Subsequently, the
続いて、工程S30により個片化された複数の積層体個片51に対し、脱バインダ処理を行った後、熱処理を行う(工程S40)。熱処理温度は、例えば850〜900℃程度である。続いて、必要に応じて、実装用導体3,4に電解めっき又は無電解めっきを施し、実装用導体3,4の外表面上にめっき層を形成する。これにより、積層コイル部品1が得られる。
Subsequently, the plurality of laminated
以上説明したように、本実施形態では、導体パターン72のうち実装用導体層13,14となる部分は、切断予定領域R1,R2を挟んで互いに対向すると共に、切断予定領域R1,R2に沿って延在するように形成され、切断予定領域R1,R2には形成されない。導体パターン72のうちコイル導体層15c,15d,15e,15f及び接続導体層16,17となる部分も、切断予定領域R1,R2には形成されない。つまり、切断予定領域R1,R2には、素体形成層61及び素体パターン62しか形成されない。したがって、切断条件を素体形成層61及び素体パターン62に合わせて最適化することができる。これにより、切断ずれ、及び切断時の応力による積層体50の歪みが抑制され、歩留まりを向上させることができる。また、例えば、切断工程にダイシングソー又はダイシングブレードを用いた場合でも、導体パターン72を切断しないことにより、刃の目詰まりと磨耗とが抑制される。したがって、刃の長寿命化を図ることができる。
As described above, in the present embodiment, the portions of the
素体パターン62及び導体パターン72は、いずれもフォトリソグラフィ法により形成される。したがって、印刷法により形成される場合に比べて、導体パターン72及び素体パターン62を精度よく形成することができる。
Both the
本発明は上述した実施形態に限らず、様々な変形が可能である。 The present invention is not limited to the above-described embodiment, and various modifications are possible.
素体パターン62及び導体パターン72は、フォトリソグラフィ法によらず、例えば印刷法により形成されてもよい。素体パターン62及び導体パターン72は、必ずしも異なる基材60,70上に形成される必要はなく、素体パターン62及び導体パターン72が互いに離間した状態であれば、共通の基材上に形成されてもよい。
The
上述した実施形態では、電子部品として積層コイル部品1を例にして説明したが、本発明はこれに限られることなく、積層セラミックコンデンサ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、又は積層複合部品などの他の電子部品の製造方法にも適用できる。
In the above-described embodiment, the
1…積層コイル部品、2…素体、3,4…実装用導体、5c,5d,5e,5f…コイル導体、6,7…接続導体、40…支持体、50…積層体、51…積層体個片、60…基材、61…素体形成層、62…素体パターン、70…基材、72…導体パターン、R0…部品領域、R1,R2…切断予定領域、Ra…部分。 1 ... Laminated coil parts, 2 ... Elementary bodies, 3, 4 ... Mounting conductors, 5c, 5d, 5e, 5f ... Coil conductors, 6, 7 ... Connecting conductors, 40 ... Supports, 50 ... Laminated bodies, 51 ... Laminated Body piece, 60 ... base material, 61 ... element forming layer, 62 ... element pattern, 70 ... base material, 72 ... conductor pattern, R0 ... component area, R1, R2 ... planned cutting area, Ra ... part.
Claims (4)
前記電子部品となる複数の部品領域と、前記複数の部品領域の間に配置された切断予定領域と、を備える積層体を形成する工程と、
前記切断予定領域において前記積層体を切断する工程と、
前記切断する工程により個片化された複数の積層体個片を熱処理する工程と、を含み、
前記積層体を形成する工程は、
前記素体の構成材料を含む素体形成層を支持体上に形成する第一工程と、
前記導体の構成材料を含む一対の導体パターンを、前記切断予定領域を挟んで互いに対向すると共に、前記切断予定領域に沿って延在するように前記素体形成層上に形成する第二工程と、
前記素体の構成材料を含む素体パターンであって、前記一対の導体パターンの形状に対応する形状と、前記切断予定領域のうち、前記一対の導体パターンに挟まれた部分の形状に対応する形状と、が除去された素体パターンを、前記素体形成層上に形成する第三工程と、を含む、電子部品の製造方法。 A method for manufacturing electronic components including a body and a conductor.
A step of forming a laminate including a plurality of component regions to be electronic components and a planned cutting region arranged between the plurality of component regions.
The step of cutting the laminated body in the planned cutting region and
Including a step of heat-treating a plurality of laminated individual pieces separated by the cutting step.
The step of forming the laminate is
The first step of forming the cambium containing the constituent material of the body on the support, and
A second step of forming a pair of conductor patterns containing the constituent materials of the conductor on the element body forming layer so as to face each other with the planned cutting region interposed therebetween and to extend along the planned cutting region. ,
It is a body pattern including the constituent material of the body, and corresponds to the shape corresponding to the shape of the pair of conductor patterns and the shape of the portion of the planned cutting region sandwiched between the pair of conductor patterns. A method for manufacturing an electronic component, which comprises a third step of forming a shape and a body pattern from which is removed on the body forming layer.
前記第三工程は、前記素体パターンをフォトリソグラフィ法により第二基材上に形成する工程と、前記素体パターンを前記素体形成層上に転写する工程と、を含む、請求項1又は2に記載の電子部品の製造方法。 The second step includes a step of forming the pair of conductor patterns on the first substrate by a photolithography method and a step of transferring the pair of conductor patterns onto the element body forming layer.
The first step or the third step includes a step of forming the element body pattern on the second base material by a photolithography method and a step of transferring the element body pattern onto the element body forming layer. 2. The method for manufacturing an electronic component according to 2.
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