JP6924642B2 - 半導体発光素子アレイ、及び、半導体発光装置 - Google Patents

Description

本発明は、半導体発光素子アレイ、及び、半導体発光装置に関する。

車両用灯具に関し、種々の発明がなされている（たとえば特許文献１参照）。特許文献１には、明瞭なカットオフラインを形成可能な車両用灯具の発明が開示されている。

車両用灯具の光源として、たとえば半導体発光素子アレイを複数配置した半導体発光装置が用いられる。

特許５６０５６２６号公報

図８Ａは、半導体発光装置を示す概略的なブロック図である。半導体発光装置は、たとえば光源、制御回路、及び、電源回路を含んで構成される。

光源は、たとえば複数の半導体発光素子、一例としてＬＥＤ(light emitting diode)素子を備える半導体発光素子アレイを含む。各ＬＥＤ素子は、電源回路から電流を供給されて発光する。各ＬＥＤ素子の発光は、制御回路によって制御される。

各ＬＥＤ素子は、ｎ型半導体層、発光層、ｐ型半導体層を含む半導体積層構造、及び、電極構造（ｎ型半導体層に電気的に接続されるｎ側電極、及び、ｐ型半導体層に電気的に接続されるｐ側電極）を備える。

図８Ｂは、半導体発光素子アレイの一例を示す概略的な平面図である。半導体発光素子アレイは、たとえば複数の半導体発光素子を、行列（マトリクス）状に配置して構成される。

本図には、ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆが、ストリート部Ｓ_３、Ｓ_４を挟んで、６行２列に配置されている例を示した。左側の列には、上の行から順にＬＥＤ素子８０ａ〜８０ｆが配置され、右側の列には、上の行から順にＬＥＤ素子８１ａ〜８１ｆが配置される。ＬＥＤ素子８０ａ〜８０ｆ、ＬＥＤ素子８１ａ〜８１ｆは、たとえばそれぞれ列ごとに直列接続されている。

ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆは、矩形、具体的には長方形の平面形状（発光領域）を有する。また、各列方向（縦方向）に沿って見たとき、ＬＥＤ素子８０ｅ、８１ｅの平面サイズ（発光領域の面積）が最も小さく、ＬＥＤ素子８０ｅ、８１ｅを基準に列方向上側、列方向下側の各方向について、離れた行に位置するＬＥＤ素子８０ａ〜８０ｄ、８０ｆ、８１ａ〜８１ｄ、８１ｆほど平面サイズが大きくなる。すなわち、平面サイズにおいては、ＬＥＤ素子８０ａ＞ＬＥＤ素子８０ｂ＞ＬＥＤ素子８０ｃ＞ＬＥＤ素子８０ｄ＞ＬＥＤ素子８０ｅ＜ＬＥＤ素子８０ｆ、及び、ＬＥＤ素子８１ａ＞ＬＥＤ素子８１ｂ＞ＬＥＤ素子８１ｃ＞ＬＥＤ素子８１ｄ＞ＬＥＤ素子８１ｅ＜ＬＥＤ素子８１ｆの関係がある。

たとえばＬＥＤ素子８０ａ〜８０ｆに一定の値の電流を供給する。このとき、ＬＥＤ素子８０ａ〜８０ｆは、平面サイズに応じた輝度で発光する。相対的にサイズの大きい（発光領域の面積が大きい）ＬＥＤ素子は相対的に低い輝度で発光し、相対的にサイズの小さい（発光領域の面積が小さい）ＬＥＤ素子は相対的に高い輝度で発光する。具体的には、サイズが最小であるため電流密度が最も高くなるＬＥＤ素子８０ｅは、最高輝度で発光し、サイズが最大であるため電流密度が最も低くなるＬＥＤ素子８０ａは、最低輝度で発光する。輝度においては、ＬＥＤ素子８０ａ＜ＬＥＤ素子８０ｂ＜ＬＥＤ素子８０ｃ＜ＬＥＤ素子８０ｄ＜ＬＥＤ素子８０ｅ＞ＬＥＤ素子８０ｆの関係がある。

同様に、ＬＥＤ素子８１ａ〜８１ｆは、一定の値の電流を供給したとき、ＬＥＤ素子８１ａ＜ＬＥＤ素子８１ｂ＜ＬＥＤ素子８１ｃ＜ＬＥＤ素子８１ｄ＜ＬＥＤ素子８１ｅ＞ＬＥＤ素子８１ｆとなる輝度で発光する。すなわち、ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆが６行２列に配置されたＬＥＤ素子アレイの発光輝度を各列方向について見ると、輝度はＬＥＤ素子８０ｅ、８１ｅの行の位置で最も高く、端部（列方向上側及び列方向下側）に向かって徐々に低くなる。

ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆのｎ側電極は、たとえばビア電極である。ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆは、それぞれ複数のｎ側電極（ビア電極）８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１を備える。図８Ｂに示す例においては、ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆのすべてにおいて、ｎ側電極８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１は左右（行方向）の端部側に等間隔に配置されている。この場合、たとえばｎ側電極８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１は、列方向に関し、発光面（光出射面）内に均一的に分布することになる。

ｎ側電極８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１の配置位置は、ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆの発光時における非発光領域（暗部）となる。各ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆにおいて、複数のｎ側電極８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１を、半導体積層構造の平面視上（ＬＥＤ素子の平面視上）、同サイズに形成し、かつ、ｎ側電極８０ａ_１〜８０ｆ_１、８１ａ_１〜８１ｆ_１を発光面内に均一的に分布させることにより、たとえば各ＬＥＤ素子８０ａ〜８０ｆ、８１ａ〜８１ｆの発光面内の輝度が均一化される。

図８Ｃに、半導体発光素子アレイの他の例を示す。図８Ｃに示す半導体発光素子アレイは、相互にサイズが等しい正方形の平面形状（発光領域）を有するＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉを用いて構成される。

ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉは、ストリート部Ｓ_５、Ｓ_６を挟んで、９行２列に配置されている。左側の列には、上の行から順にＬＥＤ素子８２ａ〜８２ｉが配置され、右側の列には、上の行から順にＬＥＤ素子８３ａ〜８３ｉが配置される。ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉは、たとえばそれぞれ独立に配線され、独立に電流を供給されて、独立に発光制御される。

ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉは、制御回路によって、たとえば各列方向に沿って見たとき、発光輝度がＬＥＤ素子８２ｇ、８３ｇの行の位置で最も高く、端部（列方向上側及び列方向下側）に向かって徐々に低くなるように制御される。すなわち、ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉは、たとえば発光輝度が、ＬＥＤ素子８２ａ＜ＬＥＤ素子８２ｂ＜ＬＥＤ素子８２ｃ＜ＬＥＤ素子８２ｄ＜ＬＥＤ素子８２ｅ＜ＬＥＤ素子８２ｆ＜ＬＥＤ素子８２ｇ＞ＬＥＤ素子８２ｈ＞ＬＥＤ素子８２ｉ、及び、ＬＥＤ素子８３ａ＜ＬＥＤ素子８３ｂ＜ＬＥＤ素子８３ｃ＜ＬＥＤ素子８３ｄ＜ＬＥＤ素子８３ｅ＜ＬＥＤ素子８３ｆ＜ＬＥＤ素子８３ｇ＞ＬＥＤ素子８３ｈ＞ＬＥＤ素子８３ｉとなるように発光制御される。

ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉのｎ側電極は、たとえばビア電極である。ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉは、それぞれ４つのｎ側電極（ビア電極）８２ａ_１〜８２ｉ_１、８３ａ_１〜８３ｉ_１を備える。図８Ｃに示す例においては、ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉのすべてにおいて、ｎ側電極８２ａ_１〜８２ｉ_１、８３ａ_１〜８３ｉ_１は正方形状発光領域の角部付近に、行方向、列方向の双方に等間隔に配置され、発光面内に均一的に分布する。また、ｎ側電極８２ａ_１〜８２ｉ_１、８３ａ_１〜８３ｉ_１は、各ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉにおいて、半導体積層構造の平面視上、同サイズに形成される。このため、ＬＥＤ素子８２ａ〜８２ｉ、８３ａ〜８３ｉの各々において、発光面内の輝度が均一化される。

図８Ｄに、半導体発光素子アレイの概略的な断面図を示す。

本図に示すのは、ビア状のｎ側電極８４ａ_１を備えるＬＥＤ素子８４ａと、ビア状のｎ側電極８４ｂ_１を備えるＬＥＤ素子８４ｂが、直列に接続されている例である。本例においては、ＬＥＤ素子８４ａ、８４ｂ上（ＬＥＤ素子８４ａ、８４ｂの光放出面側）に、波長変換層８５が配置されている。波長変換層８５は、たとえば蛍光体材料を含んで構成され、ＬＥＤ素子８４ａ、８４ｂの発光層８４ａ_２、８４ｂ_２から放出された光の一部を異なる波長に変換する。なお、ｎ側電極（ビア電極）８４ａ_１、８４ｂ_１は、発光層８４ａ_２、８４ｂ_２の形成位置を貫通して、ｎ型半導体層形成位置まで配置される。ｎ型半導体層においては、ｎ側電極８４ａ_１、８４ｂ_１は光放出面とは逆の面側に配置される。

図８Ｅ、図８Ｆに半導体発光素子アレイの発光特性を示す。図８Ｅは、図８Ｂに示す半導体発光素子アレイを行方向に２４個配置した半導体発光装置を定電流駆動したときの写真である。図８Ｆには、図８Ｅの一部を拡大して示す。

ストリート部Ｓ_３、Ｓ_４において、光強度にムラが生じている。光強度を測定したところ、ストリート部Ｓ_３、Ｓ_４が交差する交差部の光強度は、交差部以外のストリート部Ｓ_３、Ｓ_４の光強度よりも、約１５％低いことがわかった。

たとえば、このような半導体発光素子アレイを用いて車両用前照灯を構成した場合、均一な投影像を得ることは困難である。

本発明の目的は、高品質の半導体発光素子アレイ、及び、半導体発光装置を提供することである。

本発明の一観点によると、ｎ型半導体層、発光層、ｐ型半導体層を含む半導体積層構造、前記ｎ型半導体層に電気的に接続されたｎ側電極、及び、前記ｐ型半導体層に電気的に接続されたｐ側電極を含み、相互に交差する第１のストリート部及び第２のストリート部を挟んで配置された複数の半導体発光素子を有する半導体発光素子アレイであって、前記第１のストリート部と前記第２のストリート部の交差部とは異なる位置に、該交差部よりも平滑性の低い低平滑性領域を備える半導体発光素子アレイが提供される。

また、本発明の他の観点によると、ｎ型半導体層、発光層、ｐ型半導体層を含む半導体積層構造、前記ｎ型半導体層に電気的に接続されたｎ側電極、及び、前記ｐ型半導体層に電気的に接続されたｐ側電極を含み、相互に一か所で交差する複数のストリート部を挟んで配置された複数の半導体発光素子を有する半導体発光素子アレイであって、前記複数のストリート部の交差部とは異なる位置に、該交差部よりも平滑性の低い低平滑性領域を備え、前記複数のストリート部の交差部は、前記複数のストリート部を挟む複数の半導体発光素子の各々の向き合う角部において、該角部に最も近い位置に配置される前記ｎ側電極の配置位置の中心間を結ぶ線の内側に存在する前記複数のストリート部の放射状部分である半導体発光素子アレイが提供される。

更に、本発明の他の観点によると、パッケージ基板と、前記パッケージ基板に実装された、前記半導体発光素子アレイとを有する半導体発光装置が提供される。

本発明によれば、高品質の半導体発光素子アレイ、及び、半導体発光装置を提供することができる。

図１Ａは、実施例による半導体発光素子アレイを示す概略的な平面図であり、図１Ｂは、図１Ａの一部拡大図であり、図１Ｃは、第１変形例による半導体発光素子アレイを示す概略的な平面図である。 図２Ａ〜図２Ｃは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図２Ｄ〜図２Ｆは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図２Ｇ及び図２Ｈは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図３Ａ〜図３Ｃは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図３Ｄ及び図３Ｅは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図４Ａ及び図４Ｂは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図４Ｃ及び図４Ｄは、低平滑性領域を備える半導体発光素子アレイの製造方法を示す概略的な断面図である。 図４Ｅ及び図４Ｆは、低平滑性領域を備える半導体発光素子アレイ等の製造方法を示す概略的な断面図である。 図５は、低平滑性領域を備える半導体発光装置の一例を示す概略的な平面図である。 図６Ａは、高平滑性領域の表面高さを示すグラフであり、図６Ｂは、低平滑性領域の表面高さを示すグラフであり、図６Ｃは、高平滑性領域における光反射の様子を示す概略図であり、図６Ｄは、低平滑性領域における光反射の様子を示す概略図である。 図７Ａは、第２変形例による半導体発光素子アレイを示す概略的な平面図であり、図７Ｂは、第３変形例による半導体発光素子アレイを示す概略的な平面図である。 図８Ａは、半導体発光装置を示す概略的なブロック図であり、図８Ｂは、半導体発光素子アレイの一例を示す概略的な平面図であり、図８Ｃは、半導体発光素子アレイの他の例を示す概略的な平面図である。 図８Ｄは、半導体発光素子アレイを示す概略的な断面図であり、図８Ｅは、図８Ｂに示す半導体発光素子アレイを行方向に２４個配置した半導体発光装置を定電流駆動したときの写真であり、図８Ｆは、図８Ｅに示す写真の一部を拡大した写真である。

図１Ａは、実施例による半導体発光素子アレイを示す概略的な平面図である。実施例による半導体発光素子アレイは、たとえば複数の半導体発光素子を行列状（一例として２行以上２列以上）に配置して構成される。なお、実施例においては、半導体発光素子としてＬＥＤ素子を用いるが、ＬＥＤ素子に限らず、種々の半導体発光素子、たとえばＬＤ(laser diode)素子等を使用可能である。

実施例による半導体発光素子アレイは、相互に交差するストリート部Ｓ_１、Ｓ_２を挟んで、６行２列に配置されたＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆを有する。左側の列には、上の行から順にＬＥＤ素子１０ａ〜１０ｆが配置され、右側の列には、上の行から順にＬＥＤ素子１１ａ〜１１ｆが配置される。ＬＥＤ素子１０ａ〜１０ｆ、ＬＥＤ素子１１ａ〜１１ｆは、たとえばそれぞれ列ごとに直列接続されている。なお、実施例においては、行方向はＸ軸方向に平行な方向、列方向はＹ軸方向に平行な方向である。

ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆは、矩形、具体的には長方形の平面形状（発光領域）を有する。また、各列方向に沿って見たとき、ＬＥＤ素子１０ｅ、１１ｅの平面サイズ（発光領域の面積）が最も小さく、ＬＥＤ素子１０ｅ、１１ｅを基準に列方向上側、列方向下側の各方向について、離れた行に位置するＬＥＤ素子１０ａ〜１０ｄ、１０ｆ、１１ａ〜１１ｄ、１１ｆほど平面サイズが大きくなる。すなわち、平面サイズにおいては、ＬＥＤ素子１０ａ＞ＬＥＤ素子１０ｂ＞ＬＥＤ素子１０ｃ＞ＬＥＤ素子１０ｄ＞ＬＥＤ素子１０ｅ＜ＬＥＤ素子１０ｆ、及び、ＬＥＤ素子１１ａ＞ＬＥＤ素子１１ｂ＞ＬＥＤ素子１１ｃ＞ＬＥＤ素子１１ｄ＞ＬＥＤ素子１１ｅ＜ＬＥＤ素子１１ｆの関係がある。

実施例による半導体発光素子アレイにおいては、たとえば列方向に配置されるＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆに、それぞれ一定の値の電流を供給することで、輝度が、ＬＥＤ素子１０ａ＜ＬＥＤ素子１０ｂ＜ＬＥＤ素子１０ｃ＜ＬＥＤ素子１０ｄ＜ＬＥＤ素子１０ｅ＞ＬＥＤ素子１０ｆ、及び、ＬＥＤ素子１１ａ＜ＬＥＤ素子１１ｂ＜ＬＥＤ素子１１ｃ＜ＬＥＤ素子１１ｄ＜ＬＥＤ素子１１ｅ＞ＬＥＤ素子１１ｆとなるように、ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆを発光させることができる。すなわち、実施例による半導体発光素子アレイの発光輝度を各列方向について見ると、輝度はＬＥＤ素子１０ｅ、１１ｅの行の位置で最も高く、端部（列方向上側及び列方向下側）に向かって徐々に低くなる。

ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆのｎ側電極は、たとえばビア電極である。ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆは、それぞれ複数のｎ側電極（ビア電極）１０ａ_１〜１０ｆ_１、１１ａ_１〜１１ｆ_１を備える。また、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆにおいては、たとえば少なくとも長方形状発光領域の角部近傍にｎ側電極が配置される。詳細には、ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆのすべてにおいて、ｎ側電極１０ａ_１〜１０ｆ_１、１１ａ_１〜１１ｆ_１は、左右（行方向）の端部側に等間隔に配置され、たとえば発光面（光出射面）内に均一的に分布する。具体的には、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆにおいて、ｎ側電極１０ａ_１〜１０ｆ_１、１１ａ_１〜１１ｆ_１は、行方向に２個、列方向にｎ個（列方向上側端部のＬＥＤ素子１０ａ、１１ａから列方向下側端部のＬＥＤ素子１０ｆ、１１ｆに向かって順に、ｎ＝７、５、３、３、２、３）の行列状に配置されている。また、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆにおいて、ｎ側電極１０ａ_１〜１０ｆ_１、１１ａ_１〜１１ｆ_１は、半導体積層構造の平面視上、同サイズに形成されている。このため、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの発光面内の輝度は均一化されている。なお、ｎ側電極１０ａ_１〜１０ｆ_１、１１ａ_１〜１１ｆ_１は、半導体積層構造の平面視上、円形状である。

実施例による半導体発光素子アレイは、ストリート部Ｓ_１、Ｓ_２に、低平滑性領域１２を備える。低平滑性領域１２は、それ以外のストリート部Ｓ_１、Ｓ_２よりも平滑性が低い領域である。

図１Ｂを参照する。低平滑性領域１２は、ストリート部Ｓ_１、Ｓ_２の交差部とは異なる位置に配置される。具体的には、相互に交差するストリート部Ｓ_１、Ｓ_２を挟む、４つの隣接するＬＥＤ素子（２行２列分のＬＥＤ素子）の各々の向き合う角部において、最も角部側（最も角部に近い位置）に配置されるｎ側電極（ビア電極）配置位置の中心間を結ぶ線の内側に存在するストリート部Ｓ_１、Ｓ_２の十字状部分（本明細書では、この十字状部分をストリート部Ｓ_１、Ｓ_２の交差部と呼ぶことにする。）以外のストリート部Ｓ_１、Ｓ_２上の位置に配置される。ストリート部Ｓ_１、Ｓ_２の交差部は相対的に平滑性が高い領域、低平滑性領域１２は相対的に平滑性が低い領域となる。ストリート部Ｓ_１、Ｓ_２の交差部等、低平滑性領域１２が形成されていない領域の表面（光入射面）粗さＲａは、たとえば１００Å以下であり、低平滑性領域１２の表面（光入射面）粗さＲａは、たとえば５００Å以上である。

なお、ストリート部Ｓ_１、Ｓ_２の交差部は、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの行方向輪郭線（外周）に最も近いｎ側電極（ビア電極）配置位置の中心間を行方向に結ぶ直線と、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの列方向輪郭線（外周）に最も近いｎ側電極（ビア電極）配置位置の中心間を列方向に結ぶ直線によって、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの角部において囲まれるストリート部Ｓ_１、Ｓ_２の十字状部分であるともいえる。

また、低平滑性領域１２は、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの行方向輪郭線（外周）に最も近いｎ側電極（ビア電極）配置位置の中心間を行方向に結ぶ直線と、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの列方向輪郭線（外周）に最も近いｎ側電極（ビア電極）配置位置の中心間を列方向に結ぶ直線によって、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの非角部において囲まれるストリート部Ｓ_１、Ｓ_２の矩形状領域内に配置されるということもできる。

図１Ｃは、第１変形例による半導体発光素子アレイを示す概略的な平面図である。第１変形例による半導体発光素子アレイは、各ＬＥＤ素子１０ａ〜１０ｆ、１１ａ〜１１ｆの列方向外側（半導体発光素子アレイの輪郭線側）にも低平滑性領域１２が形成されている点で実施例と相違する。他の構成は実施例と同様である。列方向外側の低平滑性領域１２の形成位置（列方向に沿う位置）は、ストリート部Ｓ_１における低平滑性領域１２の形成位置と等しい。

図２Ａ〜図４Ｆを参照し、低平滑性領域を備える半導体発光素子アレイ等の製造方法を説明する。

図２Ａを参照する。成長基板として、たとえばサファイア基板３１を準備し、有機金属化学気相成長(metal organic chemical vapor deposition; MOCVD)法を用いて、サファイア基板３１上方に、窒化物系半導体からなる結晶膜の積層構造を形成する。

具体的には、サファイア基板３１をＭＯＣＶＤ装置に投入し、サーマルクリーニングを行う。ＧａＮバッファ層３２及びアンドープＧａＮ層３３をこの順に成長した後、Ｓｉをドープしたｎ型ＧａＮ層３４を成長する。

ｎ型ＧａＮ層３４上に、発光層（活性層）３５を成長する。発光層３５として、たとえばＩｎＧａＮ層を井戸層、ＧａＮ層を障壁層とした多重量子井戸構造を形成することができる。発光層３５上に、Ｍｇ等をドープしたＧａＮ層３６を成長する。

なお、実施例においては、サファイア基板３１を用いるが、ＳｉＣ基板やＺｎＯ基板等を用いてもよい。

半導体エピウエハ（サファイア基板３１及び半導体層３２〜３６）をＭＯＣＶＤ装置から取り出し、素子化工程に移る。

図２Ｂを参照する。

まず、ＧａＮ層３６の活性化を行う。熱処理炉を用い、真空中または不活性ガス雰囲気中、４００℃以上の温度で熱処理を実施し、ｐ型ＧａＮ層３６を形成する。本明細書では、ＧａＮバッファ層３２からｐ型ＧａＮ層３６までの半導体積層構造を半導体層３７と表記する。

半導体層３７（ｐ型ＧａＮ層３６）上に、光反射性を備えるｐ側電極層３８を形成する。ｐ側電極層３８は、ｐ型ＧａＮ層３６側から順に、たとえばＩＴＯ(indium tin oxide)層３８ａ、Ａｇ層３８ｂ、キャップ層３８ｃを積層して形成する。ＩＴＯ層３８ａ、Ａｇ層３８ｂ、キャップ層３８ｃは、たとえばＲＦ(radio frequency)スパッタ法、フォトリソグラフィ法、及び、ドライエッチング法を用いて形成することができる。

図２Ｃを参照する。ｎ側電極を形成する領域及びＬＥＤ素子の外周領域のジャンクションカットを行う。具体的には、フォトリソグラフィ法を用いて、たとえばｎ側電極となる領域が開口したレジストマスクを形成し、反応性イオンエッチング(reactive ion etching; RIE)で、ｐ型ＧａＮ層３６及び発光層３５を除去し、電気的にｎ型ＧａＮ層３４が露出する深さまでエッチングを行う。

図２Ｄを参照する。ＲＦスパッタ法等を用い、ＳｉＯ_２膜（絶縁膜）３９を成膜する。成膜温度（基板温度）は、たとえば２００℃である。ジャンクションカットが行われた領域もＳｉＯ_２膜３９で覆われる。

図２Ｅを参照する。ＳｉＯ_２膜３９の一部を開口する。フォトリソグラフィ法でレジストマスクを形成し、ＲＩＥによりＳｉＯ_２膜３９に開口部４０、４１を形成する。開口部４０は、ｎ型ＧａＮ層３４を露出する開口部であり、開口部４１は、ｐ側電極層３８（キャップ層３８ｃ）を露出する開口部である。

図２Ｆを参照する。たとえばフォトリソグラフィ法、ＲＦスパッタ法、及び、ＲＩＥを用い、開口部４０の底に露出したｎ型ＧａＮ層３４上に、ｎ側電極４２を形成する。ｎ側電極４２は、たとえばＴｉ／Ｐｔ／Ａｕの層構成を有する。

図２Ｇを参照する。たとえばＲＦスパッタ法による成膜、及び、フォトリソグラフィ法を用いたパターニング工程を経て、ＳｉＯ_２膜３９上を含む領域に、接合層４３、４４を形成する。接合層４３、４４には、たとえば融着接合が可能なＡｕＳｎ等を含む金属が用いられる。接合層４３は、ｎ側電極４２と電気的に接続した接続電極層であり、接合層４４は、ｐ側電極層３８と電気的に接続した接続電極層である。

図２Ｈを参照する。フォトリソグラフィ法でレジストマスクを形成し、ＲＩＥにより素子分離を行う。

図３Ａを参照する。表裏面にＳｉＯ_２膜（熱酸化膜）５３が形成されたＳｉ基板（支持基板）５１を準備し、その一方面上に、低平滑性領域５２を形成する。具体的には、たとえばフォトリソグラフィ法を用いてＳｉＯ_２膜５３上に所望形状のレジストマスクを形成した後、Ｓｉ基板５１をエッチング溶液に浸漬させてエッチングし、Ｓｉ基板５１表面に凹凸加工を施す。Ｓｉ基板５１表面の凹凸加工は、既知のウェットエッチングやドライエッチングを用いることができる。エッチング処理後にレジストマスクを除去する。本工程により、Ｓｉ基板５１上に、平滑性が相互に異なる領域が形成される。

なお、この工程の後に、Ｓｉ基板５１上方に形成される層は、凹凸加工が施された領域（Ｓｉ基板５１上の低平滑性領域５２）の上方領域において、平滑性が低くなる。Ｓｉ基板５１表面の凹凸を反映するため、以後、Ｓｉ基板５１上方に形成される層においては、最表面の層に至るまで、Ｓｉ基板５１上の平滑性に対応し、Ｓｉ基板５１上で相対的に平滑性の低い領域の上方に位置する領域では、相対的に平滑性が低くなり、Ｓｉ基板５１上で相対的に平滑性の高い領域の上方に位置する領域では、相対的に平滑性が高くなるという態様で、平滑性の異なる領域が区分けされる。以下、Ｓｉ基板５１上方に形成される層において、Ｓｉ基板５１上の低平滑性領域５２上方に位置し、平滑性が低くなる領域も低平滑性領域５２と呼ぶ。

図３Ｂを参照する。低平滑性領域５２を形成した基板面側に、Ａｌ膜（高反射膜）５４を、たとえばＲＦスパッタ法を用いて形成する。Ａｌ膜５４の厚さは、たとえば２０００Åである。

なお、図３Ｂにおいては、Ａｌ層５４の上面をほぼ一定高さに記載しているが、低平滑性領域５２においては、熱酸化膜５３が形成されていないため、実際には、Ａｌ層５４上面は、低平滑性領域５２において、若干くぼむように形成される。図３Ｃ以降の図面においても同様である。

Ａｌ膜５４上に、たとえばＲＦスパッタ法によりＳｉＯ_２膜（絶縁膜）５５を形成する。一例として、基板温度を２００℃とする。

なお、図３Ｂにおいては、ＳｉＯ_２膜５５の上面をほぼ一定高さに記載しているが、実際には、ＳｉＯ_２膜５５上面は、低平滑性領域５２において、Ａｌ層５４ほどではないが、くぼみ加減に形成される。図３Ｃ以降の図面においても同様である。

ＳｉＯ_２膜５５上に、たとえばフォトリソグラフィ法、ＲＦスパッタ法、及び、ＲＩＥを用いて下側配線層５６パターンを形成する。

図３Ｃを参照する。下側配線層５６を覆うＳｉＯ_２膜（絶縁膜）５７を形成する。たとえば基板温度を２００℃とし、ＲＦスパッタ法で形成することができる。

図３Ｄを参照する。フォトリソグラフィ法及びＲＩＥを用い、下側配線層５６を形成していない位置のＳｉＯ_２膜５７の一部を開口し、Ｓｉ基板５１を露出する開口部５８を形成する。また、ＳｉＯ_２膜５７の他の一部を開口し、下側配線層５６を露出する開口部５９を形成する。

図３Ｅを参照する。ＳｉＯ_２膜５７上を含む領域に、たとえばフォトリソグラフィ法を用い、電気的に分離された２種類の上側配線層（接合層）６０、６１を形成する。上側配線層６０は、開口部５８内にも形成される。上側配線層６１は、開口部５９内にも形成される。

上側配線層６０、６１を構成する材料として、たとえば融着接合が可能なＡｕＳｎ等を含む金属を用いることができる。

なお、上側配線層６０、６１の形成に先立ち、上側配線層６０とＡｌ膜５４が電気的に接続しないように、開口部５８の側面に絶縁膜（図示せず）を形成しておく。

図４Ａを参照する。図３Ｅに示すＳｉ基板５１と、図２Ｈに示すサファイア基板３１を接合する（ウエハボンディング）。接合は、たとえば真空中、２００℃で行う。上側配線層（接合層）６０と接合層４３、上側配線層（接合層）６１と接合層４４とが接合されるように位置合わせを行い、加熱しながら加重する。

図４Ｂを参照する。たとえばレーザリフトオフにより、サファイア基板３１の剥離を行う。一例としてＵＶエキシマレーザの光をサファイア基板３１の裏面側から照射し、ＧａＮバッファ層３２を加熱分解して、サファイア基板３１を剥離する。レーザリフトオフで発生したＧａを熱水等で除去し、その後表面処理を行う。これによりｎ型ＧａＮ層３４が露出する。

図４Ｃを参照する。露出したｎ型ＧａＮ層３４の表面に、光取り出し構造として、たとえばマイクロコーン構造を形成する。たとえばＫＯＨ溶液等のアルカリ溶液に浸すことにより、露出したｎ型ＧａＮ層３４の表面に結晶構造由来の凹凸加工を施し、光取り出し効率を向上させる。

たとえばこの工程までで、支持基板（本図に示す例においては、ＳｉＯ_２膜５３、Ａｌ膜５４、ＳｉＯ_２膜５５、下側配線層５６、ＳｉＯ_２膜５７、及び、上側配線層６０、６１が形成されたＳｉ基板５１）上に、複数のＬＥＤ素子が形成される。

各ＬＥＤ素子は、ｎ型半導体層（ｎ型ＧａＮ層３４）、発光層３５、ｐ型半導体層（ｐ型ＧａＮ層３６）を含む半導体積層構造（半導体層３７）、ｎ型半導体層に電気的に接続されたｎ側電極４２、及び、ｐ型半導体層に電気的に接続されたｐ側電極（ｐ側電極層３８）を含む。ｎ側電極４２は、発光層３５の形成位置を貫通して、ｎ型ＧａＮ層３４形成位置まで配置されるビア電極である。ｎ型ＧａＮ層３４においては、ｎ側電極４２は光放出面（マイクロコーン構造形成面）とは逆の面側に配置される。

図４Ｄを参照する。ＬＥＤ素子の上面全体（ｎ型ＧａＮ層３４上）に、たとえば化学気相堆積(chemical vapor deposition; CVD)法等により、たとえばＳｉＯ_２を堆積し、表面保護膜６２を形成する。

Ｓｉ基板５１の裏面側のＳｉＯ_２膜５３を除去する。Ｓｉ基板５１の裏面側を研削しＳｉＯ_２膜５３を削り取る方法、ウェットエッチングやドライエッチングを用いて除去する方法等を使用することができる。

ＳｉＯ_２膜５３が除去されたＳｉ基板５１の裏面上に、たとえばフォトリソグラフィ法を用いてレジストパターンを形成した後、ＲＦスパッタ法でＴｉ／Ｐｔ／Ａｕ層を成膜し、リフトオフによって裏面電極６３を得る。

図４Ｅを参照する。裏面電極６３側からチップ化工程を行う。たとえばブレードダイシング、レーザーダイシング、ウェットエッチング、ドライエッチング等を用いることができる。

こうして、低平滑性領域５２を備える半導体発光素子アレイが製造される。

図４Ｆを参照する。半導体発光素子アレイは、たとえばＡｕＳｎ等の接合材を用いてパッケージ基板６４上にダイボンディングされる。その後、Ａｕワイヤを用いたワイヤボンディングにより、ｎ側電極４２、ｐ側電極層３８は、それぞれパッケージ基板６４の給電用パッドと電気的に接続される。

その後、ＬＥＤ素子を樹脂で封止し、硬化させて、ＬＥＤ素子上に封止樹脂層（波長変換層）６５を形成してもよい。封止樹脂層６５には、ＬＥＤ素子から出射される光（青色光）を白色化するための蛍光体粉末を混合する。たとえば黄色発光するＹＡＧ（イットリウム・アルミニウム・ガーネット、Ｙ_３Ａｌ_５Ｏ_１２）を用いる。

なお、ＬＥＤ素子の発光波長と蛍光体の組み合わせは種々可能である。また、封止剤として樹脂バインダを用い、蛍光体と混合した後、スプレー塗布を行ってもよい。

半導体発光素子アレイを少なくとも一つパッケージ基板６４に実装したものを、半導体発光装置と呼ぶ場合がある。半導体発光装置は、樹脂封止層（波長変換層）６５を有していてもよい。更に、電源回路や制御回路を備えていてもよい。

図５は、低平滑性領域を備える半導体発光装置の一例を示す概略的な平面図である。本図に示すのは、実施例による半導体発光素子アレイ（図１Ａに示す半導体発光素子アレイ）を行方向（Ｘ軸方向）の両端に配置し、その間に、第１変形例による半導体発光素子アレイ（図１Ｃに示す半導体発光素子アレイ）と実施例による半導体発光素子アレイを、行方向に交互に配置した構成を有する半導体発光装置である。図５に示す半導体発光装置は、半導体発光素子アレイの各ＬＥＤ素子に電流を供給して発光させる電源回路７０、及び、各ＬＥＤ素子の発光を制御する制御回路７１を含む。

図１Ａ、図１Ｃ、図４Ｅに示す半導体発光素子アレイ、及び、図４Ｆ、図５に示す半導体発光装置は、複数のＬＥＤ素子をモノリシックに有し、ＬＥＤ素子間のストリート部に低平滑性領域１２、５２を有する。低平滑性領域１２、５２は、たとえばストリート部の交差部（十字状部分）とは異なる位置に配置される。ストリート部の交差部等、低平滑性領域１２、５２が形成されていない領域（高平滑性領域）は、低平滑性領域１２、５２に比べ、相対的に平滑性が高い。なお、低平滑性領域１２、５２は、たとえば支持基板上に凹凸加工を施すことで作製される。

図６Ａは、高平滑性領域（ストリート部の交差部）の表面高さを示すグラフである。グラフには、ＳｉＯ_２膜５７の表面（光入射面）高さ測定結果を示した。グラフの横軸は、高平滑性領域（ストリート部の交差部）内の位置を単位「μｍ」で表し、縦軸は、ＳｉＯ_２膜５７の表面高さを単位「Å」で表す。

グラフより、ストリート部の交差部の平滑性が高いことがわかる。表面粗さＲａは５４Åであると計算された。

図６Ｂは、低平滑性領域１２、５２の表面高さを示すグラフである。グラフには、ＳｉＯ_２膜５７の表面（光入射面）高さ測定結果を示した。グラフの横軸は、低平滑性領域１２、５２内の位置を単位「μｍ」で表し、縦軸は、ＳｉＯ_２膜５７の表面高さを単位「Å」で表す。

グラフより、低平滑性領域１２、５２の平滑性が低いことがわかる。表面粗さＲａは７６４Åであると計算された。

図６Ｃに、高平滑性領域（ストリート部の交差部等）における光反射の様子を示す。平滑性の高い領域に入射する光は正反射される。

図６Ｄに、低平滑性領域１２、５２における光反射の様子を示す。低平滑性領域１２、５２においては、光反射面が様々な方向を向いているため、入射光は乱反射される。

すなわち低平滑性領域１２、５２においては、ストリート部の周囲方向に拡散される光が多くなり、低平滑性領域１２、５２上方への光反射が弱まる。したがって、図１Ａ、図１Ｃ、図４Ｅに示す半導体発光素子アレイ、及び、図４Ｆ、図５に示す半導体発光装置においては、低平滑性領域１２、５２の上方に出射される光の強度が減少する。これにより、ストリート部の交差部と、交差部以外のストリート部の光強度の差を小さくする（光強度を均一化する）ことができる。ｎ側電極（ビア電極）の配置やサイズを変更する必要はない。簡便な方法により、ストリート部における光強度差を抑制可能である。

図１Ａ、図１Ｃ、図４Ｅに示す半導体発光素子アレイ、及び、図４Ｆ、図５に示す半導体発光装置は、光強度のムラが抑制された、高品質の半導体発光素子アレイ、及び、半導体発光装置である。

たとえばこれらの半導体発光素子アレイや半導体発光装置を用い、車両用前照灯を構成すると、光強度差の緩和された、均一な投影像を得ることができる。

なお、図１Ａ、図１Ｃ、図４Ｅに示す半導体発光素子アレイ、及び、図４Ｆ、図５に示す半導体発光装置は、たとえば光反射率の異なる反射金属を用いることで、ストリート部の交差部と、交差部以外のストリート部の光強度差を調整する場合に比べ、光源全体としての取り出し光量を多くすることができる。

たとえば実施例及び第１変形例による半導体発光素子アレイにおいては、長方形状の平面形状（発光領域）を有するＬＥＤ素子が、直交する２方向を行方向、列方向として配置されていたが、ＬＥＤ素子の平面形状や配置態様はこれに限られない。

図７Ａに示すように、菱形の平面形状（発光領域）を有するＬＥＤ素子１３が、非垂直に交差する２方向を行方向、列方向として配置されていてもよい。図７Ａに示す例においても、菱形状発光領域の角部近傍には、半導体積層構造の平面視上、円形状のｎ側電極（ビア電極）１４が配置されている。

図７Ａに示す例においても、低平滑性領域１５は、４つの隣接する（２行２列分の）ＬＥＤ素子１３の各々の向き合う角部において、最も角部側（最も角部に近い位置）に配置されるｎ側電極１４配置位置の中心間を結ぶ線の内側に存在するストリート部の十字状（斜め十字状）部分（ストリート部の交差部）以外のストリート部上の位置に配置される。

図７Ｂを参照する。ＬＥＤ素子の平面形状（発光領域）は、矩形以外の多角形でもよい。図７Ｂには、三角形（正三角形）の平面形状（発光領域）を有するＬＥＤ素子１６が、平面を埋めるような態様で配置される例を示した。図７Ｂに示す例においては、複数（３本）のストリート部が相互に一か所で交差し、そのストリート部を挟んで、複数（６個）のＬＥＤ素子１６が配置されている。図７Ｂに示す例においても、三角形状発光領域の角部近傍には、半導体積層構造の平面視上、円形状のｎ側電極（ビア電極）１７が配置される。

図７Ｂに示す例においても、低平滑性領域１８は、隣接する複数（６個）のＬＥＤ素子１６の各々の向き合う角部において、最も角部に近い位置に配置されるｎ側電極１７配置位置の中心間を結ぶ線の内側に存在するストリート部の交差部（放射状部分）以外のストリート部上の位置に配置される。

以上、実施例、変形例等に沿って本発明を説明したが、本発明はこれらに限定されるものではない。

たとえば図１Ａ、図１Ｃには、各ストリート部Ｓ_１、Ｓ_２に複数の低平滑性領域１２を配置する例を示すが、半導体発光素子アレイ及び半導体発光装置は、少なくとも一つの低平滑性領域を備えればよい。

また、たとえば図１Ａ、図１Ｃ、図５には、図８Ｂに示す例に対応する、発光領域の面積が異なるＬＥＤ素子を用いて構成した半導体発光素子アレイ、半導体発光装置を示したが、図８Ｃに示す例に対応するように、発光領域の面積が相互に等しいＬＥＤ素子を用い、低平滑性領域を設けた半導体発光素子アレイ、半導体発光装置を構成することも可能である。

更に、図３Ａ及び図３Ｂに示す工程においては、Ｓｉ基板５１を部分的にエッチングし、Ｓｉ基板５１上に低平滑性領域５２を形成した後、ＲＦスパッタ法でＡｌ膜５４を形成した。この場合、Ａｌ膜５４は、Ｓｉ基板５１上の低平滑性領域５２の上方領域において、平滑性が低くなるが、その平滑性は、Ｓｉ基板５１上における低平滑性領域５２より高い。Ａｌ膜５４における低平滑性領域５２の平滑性を低くするために、低平滑性領域５２（Ｓｉ基板５１上の低平滑性領域５２の上方領域）のＡｌ膜５４を電子ビーム蒸着で形成し、他領域のＡｌ膜５４をＲＦスパッタ法で形成してもよい。これにより、たとえば光入射面となる最表面層（ＳｉＯ_２膜５７）に至るまで、低平滑性領域５２の平滑性を低くすることができる。

実施例、変形例等を組み合わせてもよい。

その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。

実施例、変形例等による半導体発光素子アレイ、半導体発光装置は、たとえば車両用灯具、一例として車両用前照灯に好適に利用可能である。

１０ａ〜１０ｆ ＬＥＤ素子
１０ａ_１〜１０ｆ_１ ｎ側電極
１１ａ〜１１ｆ ＬＥＤ素子
１１ａ_１〜１１ｆ_１ ｎ側電極
１２ 低平滑性領域
１３ ＬＥＤ素子
１４ ｎ側電極
１５ 低平滑性領域
１６ ＬＥＤ素子
１７ ｎ側電極
１８ 低平滑性領域
３１ サファイア基板（成長基板）
３２ ＧａＮバッファ層
３３ アンドープＧａＮ層
３４ ｎ型ＧａＮ層
３５ 発光層
３６ （ｐ型）ＧａＮ層
３７ 半導体層
３８ ｐ側電極層
３８ａ ＩＴＯ層
３８ｂ Ａｇ層
３８ｃ キャップ層
３９ ＳｉＯ_２膜
４０、４１ 開口部
４２ ｎ側電極
４３、４４ 接合層
５１ Ｓｉ基板（支持基板）
５２ 低平滑性領域
５３ ＳｉＯ_２膜
５４ Ａｌ膜
５５ ＳｉＯ_２膜
５６ 下側配線層
５７ ＳｉＯ_２膜
５８、５９ 開口部
６０、６１ 上側配線層（接合層）
６２ 表面保護膜
６３ 裏面電極
６４ パッケージ基板
６５ 封止樹脂層
７０ 電源回路
７１ 制御回路
８０ａ〜８０ｆ ＬＥＤ素子
８０ａ_１〜８０ｆ_１ ｎ側電極
８１ａ〜８１ｆ ＬＥＤ素子
８１ａ_１〜８１ｆ_１ ｎ側電極
８２ａ〜８２ｉ ＬＥＤ素子
８２ａ_１〜８２ｉ_１ ｎ側電極
８３ａ〜８３ｉ ＬＥＤ素子
８３ａ_１〜８３ｉ_１ ｎ側電極
８４ａ、８４ｂ ＬＥＤ素子
８４ａ_１、８４ｂ_１ ｎ側電極
８４ａ_２、８４ｂ_２ 発光層
８５ 波長変換層

Claims (7)

1. ｎ型半導体層、発光層、ｐ型半導体層を含む半導体積層構造、前記ｎ型半導体層に電気的に接続されたｎ側電極、及び、前記ｐ型半導体層に電気的に接続されたｐ側電極を含み、相互に交差する第１のストリート部及び第２のストリート部を挟んで配置された複数の半導体発光素子を有する半導体発光素子アレイであって、
   前記第１のストリート部と前記第２のストリート部の交差部とは異なる位置に、該交差部よりも平滑性の低い低平滑性領域を備える半導体発光素子アレイ。
2. 前記第１のストリート部と前記第２のストリート部の交差部は、前記第１、第２のストリート部を挟む、２行２列分の半導体発光素子の各々の向き合う角部において、該角部に最も近い位置に配置される前記ｎ側電極の配置位置の中心間を結ぶ線の内側に存在する前記第１、第２のストリート部の十字状部分である請求項１に記載の半導体発光素子アレイ。
3. 前記第１のストリート部と前記第２のストリート部の交差部の表面粗さは、１００Å以下である請求項１または２に記載の半導体発光素子アレイ。
4. 前記低平滑性領域の表面粗さは、５００Å以上である請求項１〜３のいずれか１項に記載の半導体発光素子アレイ。
5. 前記複数の半導体発光素子は、支持基板上に配置され、
   前記低平滑性領域は、前記支持基板上に凹凸加工を施すことで形成される請求項１〜４のいずれか１項に記載の半導体発光素子アレイ。
6. ｎ型半導体層、発光層、ｐ型半導体層を含む半導体積層構造、前記ｎ型半導体層に電気的に接続されたｎ側電極、及び、前記ｐ型半導体層に電気的に接続されたｐ側電極を含み、相互に一か所で交差する複数のストリート部を挟んで配置された複数の半導体発光素子を有する半導体発光素子アレイであって、
   前記複数のストリート部の交差部とは異なる位置に、該交差部よりも平滑性の低い低平滑性領域を備え、
   前記複数のストリート部の交差部は、前記複数のストリート部を挟む複数の半導体発光素子の各々の向き合う角部において、該角部に最も近い位置に配置される前記ｎ側電極の配置位置の中心間を結ぶ線の内側に存在する前記複数のストリート部の放射状部分である半導体発光素子アレイ。
7. パッケージ基板と、
   前記パッケージ基板に実装された、請求項１または６に記載の半導体発光素子アレイと
   を有する半導体発光装置。

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