JP6887849B2 - 光センサ - Google Patents
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- 230000003287 optical effect Effects 0.000 title claims description 50
- 239000003990 capacitor Substances 0.000 claims description 29
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 238000012545 processing Methods 0.000 description 12
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 8
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 8
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Description
本発明は、光センサと当該センサからの信号を処理する回路が同一半導体基板に形成された光センサにおいて、限界以上の入力があっても、内部で動作を制限し、出力に異常が現れるのを防ぐ対策を施す技術に関するものである。
従来、光センサ部と当該光センサ部から得られる信号を処理する回路から成る撮像装置が同一の半導体基板上に複数形成された光センサは知られている。図４に示す光センサの回路図はその一例である。
同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備えている。電流電圧変換回路及びサンプル＆ホールド回路は、光センサ部１００からの信号を処理する信号処理回路を構成している。信号処理回路の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５００を介して光センサの出力端６００から外部（半導体基板外）に導出される。
光センサ部は、フォトダイオードＰＤからなり、フォトダイオードＰＤのカソード端子は、電源Ｖddに接続されている。光センサ部からの出力信号は、電流電圧変換回路に入力する。
同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備えている。電流電圧変換回路及びサンプル＆ホールド回路は、光センサ部１００からの信号を処理する信号処理回路を構成している。信号処理回路の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５００を介して光センサの出力端６００から外部（半導体基板外）に導出される。
光センサ部は、フォトダイオードＰＤからなり、フォトダイオードＰＤのカソード端子は、電源Ｖddに接続されている。光センサ部からの出力信号は、電流電圧変換回路に入力する。
電流電圧変換回路は、ＰＭＯＳトランジスタＭＰ０、コンデンサＣＦ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０からなる。ＰＭＯＳトランジスタＭＰ１は、スイッチであり、ＮＭＯＳトランジスタＭＮ０は、電流源である。フォトダイオードＰＤのアノード端子、ＰＭＯＳトランジスタＭＰ０のゲート端子、コンデンサＣＦの一方の端子は、配線ＰＤに接続されている。ＰＭＯＳトランジスタＭＰ０のソース端子は、電源Ｖddに接続されている。
また、ＰＭＯＳトランジスタＭＰ０のドレイン端子、コンデンサＣＦの他方の端子、コンデンサＣＡの一方の端子、さらに電流源（NMOSトランジスタ）ＭＮ０のドレイン端子は、配線ＰＯに接続されている。
電流電圧変換回路からの出力信号は、サンプル＆ホールド回路に入力する。
サンプル＆ホールド回路は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３、ＮＭＯＳトランジスタＮＭ４、コンデンサＣＨを有しており、コンデンサＣＡの他方の端子と、ＮＭＯＳトランジスタＭＮ２のドレイン端子、ＮＭＯＳトランジスタＭＮ３のソース端子が配線ＶＡＪＣに、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子、コンデンサＣＨが配線ＶＨＬＤに接続されている。ＮＭＯＳトランジスタＭＮ２、ＭＮ４のソース端子は、それぞれ信号処理回路の基準となるリファレンス電源ＲＥＦ１、ＲＥＦ２に接続されている。さらに、配線ＶＨＬＤにはＮＭＯＳトランジスタＭＮ７がスイッチとして接続されており、このスイッチを介して出力アンプへ信号を送り込むように構成されている。
以上の回路は全て同一半導体基板上に形成されている。
電流電圧変換回路からの出力信号は、サンプル＆ホールド回路に入力する。
サンプル＆ホールド回路は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３、ＮＭＯＳトランジスタＮＭ４、コンデンサＣＨを有しており、コンデンサＣＡの他方の端子と、ＮＭＯＳトランジスタＭＮ２のドレイン端子、ＮＭＯＳトランジスタＭＮ３のソース端子が配線ＶＡＪＣに、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子、コンデンサＣＨが配線ＶＨＬＤに接続されている。ＮＭＯＳトランジスタＭＮ２、ＭＮ４のソース端子は、それぞれ信号処理回路の基準となるリファレンス電源ＲＥＦ１、ＲＥＦ２に接続されている。さらに、配線ＶＨＬＤにはＮＭＯＳトランジスタＭＮ７がスイッチとして接続されており、このスイッチを介して出力アンプへ信号を送り込むように構成されている。
以上の回路は全て同一半導体基板上に形成されている。
このような光センサにおいて、光ＡがフォトダイオードＰＤに入射すると、光Ａの強度に応じた光電流がフォトダイオードＰＤに流れる。
これによりＰＭＯＳトランジスタＭＰ０のゲート電圧が上がり、ドレイン電流が流れ、配線ＰＯの電位が降下する。
それと同時に、フォトダイオードＣＦに電荷がチャージされ、配線ＰＤと配線ＰＯの間に電位差が生まれる。この電位差はコンデンサＣＦの容量によって決まるため、容量を調整することで電流／電圧（Ｉ／Ｖ）変換の倍率をコントロールできる。配線ＰＯの電位が下がると、コンデンサＣＡを介して配線ＶＡＪＣの電位も降下し、配線ＰＯと配線ＶＡＪＣの電位差分の電荷がコンデンサＣＡにチャージされる。
ここで、ＮＭＯＳトランジスタＭＮ３をオン（ON）させると、コンデンサＣＡにチャージされた電荷がコンデンサＣＡとコンデンサＣＨに分配され、サンプル＆ホールドされる。電荷の配分はコンデンサＣＡとコンデンサＣＨの容量比で決まる。
これによりＰＭＯＳトランジスタＭＰ０のゲート電圧が上がり、ドレイン電流が流れ、配線ＰＯの電位が降下する。
それと同時に、フォトダイオードＣＦに電荷がチャージされ、配線ＰＤと配線ＰＯの間に電位差が生まれる。この電位差はコンデンサＣＦの容量によって決まるため、容量を調整することで電流／電圧（Ｉ／Ｖ）変換の倍率をコントロールできる。配線ＰＯの電位が下がると、コンデンサＣＡを介して配線ＶＡＪＣの電位も降下し、配線ＰＯと配線ＶＡＪＣの電位差分の電荷がコンデンサＣＡにチャージされる。
ここで、ＮＭＯＳトランジスタＭＮ３をオン（ON）させると、コンデンサＣＡにチャージされた電荷がコンデンサＣＡとコンデンサＣＨに分配され、サンプル＆ホールドされる。電荷の配分はコンデンサＣＡとコンデンサＣＨの容量比で決まる。
配線ＶＡＪＣ、配線ＶＨＬＤは、予めＮＭＯＳトランジスタＭＮ２、ＭＮ４をオン（ON）させて、リファレンス電圧に設定されているため、配線ＶＡＪＣ、配線ＶＨＬＤの電位は、リファレンス電圧以下の値を取る。
コンデンサＣＨにホールドされた電荷は、ＮＭＯＳトランジスタＭＮ７をオン（ON）することで出力アンプ５００へ送られ、結果として、入力された光Ａの強度に応じたＩＣ出力が出力される。
コンデンサＣＨにホールドされた電荷は、ＮＭＯＳトランジスタＭＮ７をオン（ON）することで出力アンプ５００へ送られ、結果として、入力された光Ａの強度に応じたＩＣ出力が出力される。
特許文献１には、光を遮断した状態で複数の信号処理回路に均一な入力を与えることができ、光センサ装置の特性に影響を与えずにパッケージした後も測定が可能であり、評価の為の機構に要する面積が少ない半導体装置が開示されている。半導体基板に形成された複数の撮像装置を有し、撮像装置はフォトダイオードと、電流電圧変換回路と、フォトダイオードと電流電圧変換回路とを接続する配線と、テスト信号を入力する導電層と、配線と導電層とで構成される配線間容量とを有し、導電層は、各撮像装置のフォトダイオードと電流電圧変換回路との間に配置されている。この半導体装置を用いることで、ばらつき評価の精度が向上する。
従来の光センサにおいて、配線ＰＯ、配線ＶＡＪＣ、配線ＶＨＬＤは何れもフォトダイオードＰＤに光が入射すると、電位が下降していく。配線ＰＯについては、接地電源Ｖssとの間にＮＭＯＳトランジスタＭＮ０が接続されているため０Ｖ以下の電位を取る事はないが、配線ＶＡＪＣは強すぎる光を照射した際、０Ｖ以下まで電位が下降してしまう。
このような場合露光中において、スイッチであるＮＭＯＳトランジスタＭＮ３はオフ（OFF）のため、ＮＭＯＳトランジスタＭＮ３のゲート端子には０Ｖが印加されているが、ソース端子に接続している配線ＶＡＪＣの電位が下がり続け、ＮＭＯＳトランジスタＭＮ３のゲート‐ソース間の電位差がしきい値電圧（Ｖth）を超えた場合、ＮＭＯＳトランジスタＭＮ３のソース-ドレイン間がリークし、いずれはオン（ON）してしまい、本来の動作とは異なるタイミングでサンプル＆ホールドが行われて出力が上書きされてしまうという問題があった。
このような場合露光中において、スイッチであるＮＭＯＳトランジスタＭＮ３はオフ（OFF）のため、ＮＭＯＳトランジスタＭＮ３のゲート端子には０Ｖが印加されているが、ソース端子に接続している配線ＶＡＪＣの電位が下がり続け、ＮＭＯＳトランジスタＭＮ３のゲート‐ソース間の電位差がしきい値電圧（Ｖth）を超えた場合、ＮＭＯＳトランジスタＭＮ３のソース-ドレイン間がリークし、いずれはオン（ON）してしまい、本来の動作とは異なるタイミングでサンプル＆ホールドが行われて出力が上書きされてしまうという問題があった。
従来の光センサでも、例えば、特許文献１に開示された光センサの図４に記載されているような、電流電圧変換回路とサンプル＆ホールド回路との間に電荷ＡＭＰ（反転ＡＭＰ）が介在している例では、前述した電位の下降による本来の動作と異なるタイミングでのサンプル＆ホールド、出力の上書きという問題は生じない。
本発明は、このような事情によりなされたものであり、光センサ本体と当該本体からの信号を処理する回路が同一半導体基板に形成され、限界以上の入力があっても、出力に異常が現れるのを防ぐ光センサを提供する。
本発明は、このような事情によりなされたものであり、光センサ本体と当該本体からの信号を処理する回路が同一半導体基板に形成され、限界以上の入力があっても、出力に異常が現れるのを防ぐ光センサを提供する。
本発明の光センサの一態様は、半導体基板と、前記半導体基板に形成され光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、前記電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備え、前記サンプル＆ホールド回路は、前記サンプル＆ホールド回路を構成するスイッチがオンとなる場合、前記サンプル＆ホールド回路を構成するサンプル容量にチャージされた電荷が前記サンプル＆ホールド回路を構成するホールド容量に分配され、前記サンプル＆ホールド回路を構成する前記サンプル容量及び前記スイッチが接続された配線とレファレンス電源との間に１個のダイオードもしくは複数直列接続したダイオードを接続したことを特徴としている。前記ダイオードは、ダイオード接続をしたトランジスタであっても良い。
本発明の光センサは、信号処理回路の限界を超える入力が入ってきた場合に、出力に異常が現れるのを防ぐことができる。ダイオードもしくはトランジスタのしきい値電圧（Ｖth）によって回路内部の電位が変動する幅を決めることができる。限界を超える光を入力しても、内部的には一定以上の入力を受け付けないようにすることができる。
以下、実施例を参照して発明の実施の形態を説明する。
図１及び図２を参照して実施例１を説明する。
実施例１の光センサは、光センサ部と当該光センサ部から得られる信号を処理する回路から成る撮像装置が同一の半導体基板上に複数形成された光センサである。図２に示すように、同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部１と、光センサ部１から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路２と、この電流電圧変換回路２の出力信号をサンプリングするサンプル＆ホールド回路３とを備えている。ここで、電流電圧変換回路２及びサンプル＆ホールド回路３は、光センサ部１からの信号を処理する信号処理回路４を構成している。信号処理回路４の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５を介して光センサの出力端６から外部（半導体基板外）に導出される。
実施例１の光センサは、光センサ部と当該光センサ部から得られる信号を処理する回路から成る撮像装置が同一の半導体基板上に複数形成された光センサである。図２に示すように、同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部１と、光センサ部１から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路２と、この電流電圧変換回路２の出力信号をサンプリングするサンプル＆ホールド回路３とを備えている。ここで、電流電圧変換回路２及びサンプル＆ホールド回路３は、光センサ部１からの信号を処理する信号処理回路４を構成している。信号処理回路４の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５を介して光センサの出力端６から外部（半導体基板外）に導出される。
次に、図１に示すように、光センサ部１は、フォトダイオードＰＤからなり、フォトダイオードＰＤのカソード端子は、電源Ｖddに接続されている。フォトダイオードＰＤのアノード端子、ＰＭＯＳトランジスタＭＰ０のゲート端子、コンデンサＣＦの一方の端子は、配線ＰＤに接続されている。ＰＭＯＳトランジスタＭＰ０のソース端子は、電源Ｖddに接続される。
また、コンデンサＣＦの他方の端子とＰＭＯＳトランジスタＭＰ０のドレイン端子は、電流源として用いられるＮＭＯＳトランジスタＭＮ０及びコンデンサＣＡの一方の端子に接続されている。ＰＭＯＳトランジスタＭＮ１のソース端子はコンデンサＣＦの一方の端子に、ＭＰ１のドレイン端子は、コンデンサＣＦの他方の端子に、それぞれ接続されている。ＰＭＯＳトランジスタＭＮ１は、リセットスイッチとして用いられる。図２に記載された電流電圧変換回路２は、ＰＭＯＳトランジスタＭＰ０、コンデンサＣＦ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０から構成されている。そして、電流電圧変換回路２からの出力信号は、サンプル＆ホールド回路３に入力する。
また、コンデンサＣＦの他方の端子とＰＭＯＳトランジスタＭＰ０のドレイン端子は、電流源として用いられるＮＭＯＳトランジスタＭＮ０及びコンデンサＣＡの一方の端子に接続されている。ＰＭＯＳトランジスタＭＮ１のソース端子はコンデンサＣＦの一方の端子に、ＭＰ１のドレイン端子は、コンデンサＣＦの他方の端子に、それぞれ接続されている。ＰＭＯＳトランジスタＭＮ１は、リセットスイッチとして用いられる。図２に記載された電流電圧変換回路２は、ＰＭＯＳトランジスタＭＰ０、コンデンサＣＦ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０から構成されている。そして、電流電圧変換回路２からの出力信号は、サンプル＆ホールド回路３に入力する。
コンデンサＣＡの他方の端子、ＮＭＯＳトランジスタＭＮ２のドレイン端子、ＮＭＯＳトランジスタＭＮ３のソース端子が配線ＶＡＪＣに接続されている。そして、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子、コンデンサＣＨの一方の端子が配線ＶＨＬＤに接続されている。また、ＮＭＯＳトランジスタＭＮ２のソース端子は、回路の基準となるリファレンス電源ＲＥＦ１に接続され、ＮＭＯＳトランジスタＭＮ４のソース端子は回路の基準となるリファレンス電源ＲＥＦ２に接続されている。また、配線ＶＡＪＣには、さらにダイオード７が接続されている。
この実施例では２つのダイオード（ダイオード接続のトランジスタ）Ｄ１、Ｄ２が接続されている。配線ＶＡＪＣには、ダイオードＤ１のカソード(ドレイン)端子が接続されている。そして、ダイオードＤ１のアノード(ゲート・ソース)端子にはダイオードＤ２のカソード(ドレイン)端子が接続され、ダイオードＤ２のアノード(ゲート・ソース)端子は、リファレンス電源ＲＥＦ１に接続されている。
ここで、図２に記載されたサンプル＆ホールド回路３は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、コンデンサＣＨ及びダイオード７から構成されている。
さらに、配線ＶＨＬＤにはスイッチであるＮＭＯＳトランジスタＭＮ７が接続されており、このトランジスタスイッチを介してサンプル＆ホールド回路の出力信号が出力アンプ（ＯＵＴ ＡＭＰ）５へ送り込まれる。
ここで、図２に記載されたサンプル＆ホールド回路３は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、コンデンサＣＨ及びダイオード７から構成されている。
さらに、配線ＶＨＬＤにはスイッチであるＮＭＯＳトランジスタＭＮ７が接続されており、このトランジスタスイッチを介してサンプル＆ホールド回路の出力信号が出力アンプ（ＯＵＴ ＡＭＰ）５へ送り込まれる。
以上説明した回路は全て同一半導体基板上に形成されている。
このように同一半導体基板に形成された光センサにおいて、配線ＶＡＪＣには、さらに、２段構成のダイオード７が接続されている。この配線には第１段のダイオード(ダイオード接続のトランジスタ)Ｄ１のカソード(ドレイン)端子が接続されている。また、第１段のダイオードＤ１のアノード(ゲート・ソース)端子には第２段のダイオード(ダイオード接続のトランジスタ)Ｄ２のカソード(ドレイン)端子が接続され、第２段のダイオードＤ２のアノード(ゲート・ソース)端子はリファレンス電源ＲＥＦ１に接続されている。
このような回路において、光ＡがフォトダイオードＰＤに入射した場合、配線ＶＡＪＣのリファレンス電源ＲＥＦ１との電位差が第１段及び第２段のダイオードＤ１、Ｄ２のしきい値電圧（Ｖth）の合計より小さければ、回路の動作は図４に示す従来回路と全く同じである。
このように同一半導体基板に形成された光センサにおいて、配線ＶＡＪＣには、さらに、２段構成のダイオード７が接続されている。この配線には第１段のダイオード(ダイオード接続のトランジスタ)Ｄ１のカソード(ドレイン)端子が接続されている。また、第１段のダイオードＤ１のアノード(ゲート・ソース)端子には第２段のダイオード(ダイオード接続のトランジスタ)Ｄ２のカソード(ドレイン)端子が接続され、第２段のダイオードＤ２のアノード(ゲート・ソース)端子はリファレンス電源ＲＥＦ１に接続されている。
このような回路において、光ＡがフォトダイオードＰＤに入射した場合、配線ＶＡＪＣのリファレンス電源ＲＥＦ１との電位差が第１段及び第２段のダイオードＤ１、Ｄ２のしきい値電圧（Ｖth）の合計より小さければ、回路の動作は図４に示す従来回路と全く同じである。
しかしながら、より強い光Ａが入射され、配線ＶＡＪＣとリファレンス電源ＲＥＦ１との電位差が、第１段及び第２段のダイオードＤ１、Ｄ２のしきい値電圧（Ｖth）の合計よりも大きくなると、これらのダイオードが電流を流し始め、配線ＶＡＪＣの電位はそれ以下に下がらなくなる。
具体的には、リファレンス電源ＲＥＦ１が１．５Ｖ、ダイオードＤ１、Ｄ２のしきい値Ｖthはそれぞれ０．７Ｖ程度であるので、配線ＶＡＪＣは０．１Ｖ程度より低い電位にはならず、ＮＭＯＳトランジスタＭＮ３がリーク、もしくはスイッチオンして出力が上書きされる現象は発生しない。
具体的には、リファレンス電源ＲＥＦ１が１．５Ｖ、ダイオードＤ１、Ｄ２のしきい値Ｖthはそれぞれ０．７Ｖ程度であるので、配線ＶＡＪＣは０．１Ｖ程度より低い電位にはならず、ＮＭＯＳトランジスタＭＮ３がリーク、もしくはスイッチオンして出力が上書きされる現象は発生しない。
次に、図３を参照して実施例２を説明する。
この実施例は、実施例１の光センサと基本構造が同じであるが（図１参照）、配線ＶＡＪＣに接続されているダイオード８が１段構造である点で相違している。
配線ＶＡＪＣにおいて、１つのダイオード（ダイオード接続のトランジスタ）Ｄが接続されている。配線ＶＡＪＣには、ダイオードＤのカソード(ドレイン)端子が接続されている。そして、ダイオードＤのアノード(ゲート・ソース)端子は、リファレンス電源ＲＥＦ１に接続されている。
この実施例は、実施例１の光センサと基本構造が同じであるが（図１参照）、配線ＶＡＪＣに接続されているダイオード８が１段構造である点で相違している。
配線ＶＡＪＣにおいて、１つのダイオード（ダイオード接続のトランジスタ）Ｄが接続されている。配線ＶＡＪＣには、ダイオードＤのカソード(ドレイン)端子が接続されている。そして、ダイオードＤのアノード(ゲート・ソース)端子は、リファレンス電源ＲＥＦ１に接続されている。
ダイオード(ダイオード接続のトランジスタ)が1段でも作用は実施例１と同様であり、配線ＶＡＪＣは、０．８Ｖ程度より低い電位にはならない。配線ＶＡＪＣの電位が変動する範囲を制限することは、そのまま出力のダイナミックレンジを制限することになるため、この場合、ダイオード(ダイオード接続のトランジスタ)が２段だったときよりダイナミックレンジが減っているが、必要なレンジを満たしているならば、それに応じてより安全な電位で配線ＶＡＪＣの下降が止まるよう、設定することができる。
１・・・光センサ部
２・・・電流電圧変換回路
３・・・サンプル＆ホールド回路
４・・・信号処理回路
５・・・出力アンプ（ＯＵＴ ＡＭＰ）
６・・・出力端
７、８・・・ダイオード
２・・・電流電圧変換回路
３・・・サンプル＆ホールド回路
４・・・信号処理回路
５・・・出力アンプ（ＯＵＴ ＡＭＰ）
６・・・出力端
７、８・・・ダイオード
Claims (2)
- 半導体基板と、前記半導体基板に形成され光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、前記電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備え、前記サンプル＆ホールド回路は、前記サンプル＆ホールド回路を構成するスイッチがオンとなる場合、前記サンプル＆ホールド回路を構成するサンプル容量にチャージされた電荷が前記サンプル＆ホールド回路を構成するホールド容量に分配され、前記サンプル＆ホールド回路を構成する前記サンプル容量及び前記スイッチが接続された配線とレファレンス電源との間に１個のダイオードもしくは複数直列接続したダイオードを接続したことを特徴とする光センサ。
- 前記ダイオードが、ダイオード接続をしたトランジスタであることを特徴とする請求項１に記載の光センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| JP2017068666A JP6887849B2 (ja) | 2017-03-30 | 2017-03-30 | 光センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018170727A JP2018170727A (ja) | 2018-11-01 |
| JP6887849B2 true JP6887849B2 (ja) | 2021-06-16 |
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ID=64020599
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6887849B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2018170727A (ja) | 2018-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20170707 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200728 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210519 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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