JP6878562B2 - 配線基板、電子装置および電子モジュール - Google Patents

配線基板、電子装置および電子モジュール Download PDF

Info

Publication number
JP6878562B2
JP6878562B2 JP2019501339A JP2019501339A JP6878562B2 JP 6878562 B2 JP6878562 B2 JP 6878562B2 JP 2019501339 A JP2019501339 A JP 2019501339A JP 2019501339 A JP2019501339 A JP 2019501339A JP 6878562 B2 JP6878562 B2 JP 6878562B2
Authority
JP
Japan
Prior art keywords
external electrode
recess
insulating substrate
wiring board
center
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019501339A
Other languages
English (en)
Other versions
JPWO2018155434A1 (ja
Inventor
弘 川越
弘 川越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JPWO2018155434A1 publication Critical patent/JPWO2018155434A1/ja
Application granted granted Critical
Publication of JP6878562B2 publication Critical patent/JP6878562B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、配線基板、電子装置および電子モジュールに関するものである。
従来、セラミックスからなる絶縁基体の主面に電子部品を搭載する配線基板および電子装置が知られている（例えば、特開2005-101095号公報参照。）。
このような配線基板において、絶縁基体は、上面に電子部品をそれぞれ収納して搭載する凹部を有しており、下面にモジュール用基板と接続するための外部電極とを有している。
本開示の配線基板は、凹部が位置した主面および該主面と相対する他の主面を有する、平面視で方形状の絶縁基体と、前記絶縁基体の前記他の主面に位置した外部電極とを有しており、該外部電極は前記絶縁基体の周縁部に連なって位置しており、平面視において、前記絶縁基体の４つの各辺の中央部に位置する前記外部電極の面積が、前記絶縁基体の４つの各角部に位置する前記外部電極の面積より大きく、平面視において、前記４つの各角部に位置する前記外部電極は、前記４つの各辺の中央部に位置する前記外部電極よりも、前記４つの各辺に垂直な方向における長さが長くなっている。
本開示の電子装置は、上記構成の配線基板と、該配線基板に搭載された電子部品とを有する。
本開示の電子モジュールは、接続パッドを有するモジュール用基板と、前記接続パッドにはんだを介して接続された電子装置とを有する。
（ａ）は第１の実施形態における電子装置を示す上面図であり、（ｂ）は（ａ）の下面図である。 図１（ｂ）に示した電子装置のＡ部における要部拡大下面図である。 （ａ）は、図１（ａ）に示した電子装置のＡ−Ａ線における縦断面図であり、（ｂ）は、図１（ａ）に示した電子装置のＡ方向における側面図である。 図１における電子装置をモジュール用基板に実装した電子モジュールを示す縦断面図である。 （ａ）は第２の実施形態における電子装置を示す上面図であり、（ｂ）は（ａ）の下面図である。 図５（ｂ）に示した電子装置のＡ部における要部拡大下面図である。 （ａ）は、図５（ａ）に示した電子装置のＡ−Ａ線における縦断面図であり、（ｂ）は、図５（ａ）に示した電子装置のＡ方向における側面図である。 （ａ）は第３の実施形態における電子装置を示す上面図であり、（ｂ）は（ａ）の下面図である。 図８（ｂ）に示した電子装置のＡ部における要部拡大下面図である。 （ａ）は、図８（ａ）に示した電子装置のＡ−Ａ線における縦断面図であり、（ｂ）は、図８（ａ）に示した電子装置のＡ方向における側面図である。 （ａ）は第４の実施形態における電子装置を示す上面図であり、（ｂ）は（ａ）の下面図である。 図11（ｂ）に示した電子装置のＡ部における要部拡大下面図である。 （ａ）は、図11（ａ）に示した電子装置のＡ−Ａ線における縦断面図であり、（ｂ）は、図11（ａ）に示した電子装置のＡ方向における側面図である。
本開示のいくつかの例示的な実施形態について、添付の図面を参照しつつ説明する。
（第１の実施形態）
第１の実施形態における電子装置は、図１〜図４に示すように、配線基板１と、配線基板１の凹部12に搭載された電子部品２とを含んでいる。電子装置は、図４に示すように、例えば電子モジュールを構成するモジュール用基板４上にはんだ５を用いて接続される。
本実施形態における配線基板１は、凹部12が位置した主面および主面と相対する他の主面を有する、平面視で方形状の絶縁基体11と、絶縁基体11の他の主面に位置した外部電極13とを有している。配線基板１は、絶縁基体11の内部および表面に配線導体14を有している。外部電極13は、絶縁基体11の周縁部に連なって位置している。平面視において、絶縁基体11の辺の中央部に位置する外部電極13ａの面積が、辺の端部に位置する外部電極13ｂの面積より大きくなっている。図１〜図４において、上方向とは、仮想のｚ軸の正方向のことをいう。なお、以下の説明における上下の区別は便宜的なものであり、実際に配線基板１等が使用される際の上下を限定するものではない。
図１（ａ）に示す例において、配線導体14は網掛けにて示している。図１（ｂ）および図２、図３（ｂ）に示す例において、外部電極13は網掛けにて示している。また、図１（ｂ）および図２に示す例において、平面透視において、凹部12の内壁と重なる領域を点線にて示している。
絶縁基体11は、主面（図１〜図４では上面）および主面に相対する他の主面（図１〜図４では下面）と、側面とを有している。絶縁基体11は、複数の絶縁層11ａからなり、主面に開口し、電子部品２を搭載する凹部12を有している。絶縁基体11は、平面視すなわち主面に垂直な方向から見ると方形の板状の形状を有している。絶縁基体11は電子部品２を支持するための支持体として機能し、凹部12の底面の搭載部上に、電子部品２がはんだバンプ、金バンプまたは導電性樹脂（異方性導電樹脂等）、樹脂等の接続部材３を介して接着されて固定される。
絶縁基体11は、例えば、酸化アルミニウム質焼結体（アルミナセラミックス），窒化アルミニウム質焼結体，窒化珪素質焼結体、ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。絶縁基体11は、例えば酸化アルミニウム質焼結体である場合であれば、酸化アルミニウム（Ａｌ2Ｏ3），酸化珪素（ＳｉＯ2），酸化マグネシウム（ＭｇＯ），酸化カルシウム（ＣａＯ）等の原料粉末に適当な有機バインダーおよび溶剤等を添加混合して泥漿物を作製する。この泥漿物を、従来周知のドクターブレード法またはカレンダーロール法等を採用してシート状に成形することによってセラミックグリーンシートを作製する。次に、このセラミックグリーンシートに適当な打ち抜き加工を施すとともに、セラミックグリーンシートを複数枚積層して生成形体を形成し、この生成形体を高温（約1600℃）で焼成することによって絶縁基体11が製作される。
凹部12は、図１および図２に示す例において、絶縁基体11の主面に位置している。凹部12は、底面に電子部品２を搭載するためのものである。凹部12は、図１に示す例において、平面視において、角部が円弧状となった方形状であり、絶縁基体11の中央部に位置している。図1〜図３に示す例において、絶縁基体11は、３層の絶縁層11ａから形成されており、凹部12は、主面側の１番目および２番目の絶縁層11ａに設けられている。
凹部12は、例えば、絶縁基体11用のセラミックグリーンシートのいくつかにレーザー加工や金型による打ち抜き加工等によって、凹部12となる貫通孔をそれぞれのセラミックグリーンシートに形成し、このセラミックグリーンシートを、貫通孔を形成していない他のセラミックグリーンシートに積層することで形成できる。
絶縁基体11の表面および内部には、外部電極13と配線導体14とが位置している。外部電極13および配線導体14は、電子部品２とモジュール用基板４とを電気的に接続するためのものである。外部電極13は、図１〜図３に示す例のように、絶縁基体11の他の主面に位置している。配線導体14は、図１〜図３に示す例のように、配線導体14は、絶縁基体11を構成する絶縁層11ａの表面に位置した配線層と、絶縁基体11を構成する絶縁層11ａを貫通して上下に位置する配線層同士を電気的に接続する、あるいは配線層と外部電極13と電気的に接続する貫通導体とを含んでいる。配線導体14は、図１〜図３に示す例において、一端が凹部12の底面に導出され、他端が外部電極13に接続されている。
外部電極13および配線導体14は、例えばタングステン（Ｗ），モリブデン（Ｍｏ），マンガン（Ｍｎ），銀（Ａｇ）または銅（Ｃｕ）等を主成分とする金属粉末メタライズである。例えば、絶縁基体11が酸化アルミニウム質焼結体から成る場合であれば、Ｗ，ＭｏまたはＭｎ等の高融点金属粉末に適当な有機バインダーおよび溶媒等を添加混合して得たメタライズペーストを、絶縁基体11用のセラミックグリーンシートに予めスクリーン印刷法によって所定のパターンに印刷塗布して、絶縁基体11用のセラミックグリーンシートと同時に焼成することによって、絶縁基体11の所定位置に被着形成される。外部電極13および配線導体14は、例えば、絶縁基体11用のセラミックグリーンシートに外部電極13または配線導体14用のメタライズペーストをスクリーン印刷法等の印刷手段によって印刷塗布し、絶縁基体11用のセラミックグリーンシートとともに焼成することによって形成される。また、貫通導体は、例えば、絶縁基体11用のセラミックグリーンシートに金型またはパンチングによる打ち抜き加工またはレーザー加工等の加工方法によって貫通導体の貫通孔を形成し、この貫通孔に貫通導体用のメタライズペーストを上記印刷手段によって充填しておき、絶縁基体11用のセラミックグリーンシートとともに焼成することによって形成される。メタライズペーストは、上述の金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、絶縁基体11との接合強度を高めるために、ガラス粉末、セラミック粉末を含んでいても構わない。
外部電極13は、絶縁基体11の周縁部に連なって位置している。なお、絶縁基体11の周縁部に連なって位置しているとは、絶縁基体11の１つの辺に沿って３個以上の外部電極13が位置していることを示す。外部電極13は、例えば、図１〜図３に示す例において、24個の外部電極13が絶縁基体11の周縁部に連なって位置している。外部電極13は、図１〜図３に示す例において、絶縁基体11の各辺に沿って、７個の外部電極13が並んでいる。また、外部電極13は、平面透視において、凹部12に沿って位置している。なお、絶縁基体11の辺の中央部に位置する外部電極13ａとは、絶縁基体11の辺の中心に最も近い外部電極13を示しており、辺の端部に位置する外部電極13ｂとは、絶縁基体11の角部に最も近い外部電極13を示している。絶縁基体11の辺の中心を対称に外部電極13が２つ位置している場合は、２つの外部電極13のそれぞれを絶縁基体11の辺の中央部に位置する外部電極13ａとすればよい。
また、絶縁基体11の辺の中央部に位置する外部電極13ａの面積Ｓａは、図１および図２に示す例のように、辺の端部に位置する外部電極13ｂの面積Ｓｂより大きくなっている（Ｓａ＞Ｓｂ）。絶縁基体11の辺の中央部に位置する外部電極13ａの面積Ｓａは、辺の端部に位置する外部電極13ｂの面積Ｓｂの1.05倍〜3.00倍（1.05Ｓｂ≦Ｓａ≦3.00Ｓｂ）であってもよい。
外部電極13は、図２に示す例のように、絶縁基体11の辺の中央部に位置する外部電極13ａの長さをＬ１、幅をＷ１、辺の端部に位置する外部電極13ｂの長さをＬ２、幅をＷ２とする場合、図１〜図３に示す例においては、Ｌ１＞Ｌ２、Ｗ１＝Ｗ２とすることで、Ｓａ＞Ｓｂとなっている。
外部電極13および配線導体14の絶縁基体11から露出する表面には、電気めっき法または無電解めっき法によって金属めっき層が被着される。金属めっき層は、ニッケル，銅，金または銀等の耐食性および接続部材接続性に優れる金属から成るものであり、例えば厚さ0.5〜５μｍ程度のニッケルめっき層と0.1〜３μｍ程度の金めっき層とが順次被着される。これによって、外部電極13および配線導体14が腐食することを効果的に抑制できるとともに、電子部品２と配線導体14との接合、配線導体14とボンディングワイヤ等の接続部材３との接合、ならびに外部電極13とモジュール用基板４に形成された接続用の接続パッド41との接合を強固にできる。
また、金属めっき層は、ニッケルめっき層／金めっき層に限られるものではなく、ニッケルめっき層／パラジウムめっき層／金めっき層等を含むその他の金属めっき層であっても構わない。
配線基板１の凹部12の底面に電子部品２を搭載し、電子装置を作製できる。配線基板１に搭載される電子部品２は、ＩＣチップまたはＬＳＩチップ等の半導体素子，発光素子，水晶振動子または圧電振動子等の圧電素子および各種センサ等である。例えば、電子部品２がワイヤボンディング型の半導体素子である場合には、半導体素子は、低融点ろう材または導電性樹脂等の接合部材によって、凹部12の底面に固定された後、ボンディングワイヤ等の接続部材３を介して半導体素子の電極と配線導体14とが電気的に接続されることによって配線基板配線基板１に搭載される。これにより、電子部品２は配線導体14に電気的に接続される。また、例えば電子部品２がフリップチップ型の半導体素子である場合には、半導体素子は、はんだバンプ、金バンプまたは導電性樹脂（異方性導電樹脂等）等の接続部材３を介して、半導体素子の電極と配線導体14とが電気的および機械的に接続されることによって配線基板１に搭載される。また、配線基板１の凹部12の底面には、複数の電子部品２を搭載してもよいし、必要に応じて、抵抗素子または容量素子等の小型の電子部品を搭載してもよい。また、電子部品２は必要に応じて、樹脂またはガラス等からなる封止材を用いて、あるいは、樹脂、ガラス、セラミックスまたは金属等からなる蓋体等により封止される。
本実施形態の電子装置の外部電極13が、例えば、図４に示すように、モジュール用基板４の接続パッド41にはんだ５を介して接続されて、電子モジュールとなる。電子装置は、例えば、図４に示すように、配線基板１の他の主面に位置した外部電極13が、モジュール用基板４の接続パッド41に接続されている。
本実施形態の配線基板１は、凹部12が位置した主面および主面と相対する他の主面を有する、平面視で方形状の絶縁基体11と、絶縁基体11の他の主面に位置した外部電極13とを有しており、外部電極13は絶縁基体11の周縁部に連なって位置しており、平面視において、絶縁基体11の辺の中央部に位置する外部電極13ａの面積が、辺の端部に位置する外部電極13ｂの面積より大きくなっている。上記構成により、平面視において、変形が大きくなりやすい絶縁基体11の辺の中央部に位置する外部電極13ａの面積を大きくすることにより、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の辺の中央部に位置した、面積の大きい外部電極13ａにより凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
例えば、凹部12内を樹脂またはガラス等からなる封止材を用いて封止する際には、封止材が凹部12から脱落することを抑制することができ、凹部12を樹脂、ガラス、セラミックスまたは金属等からなる蓋体等により封止する際には、凹部12の側壁の上面から蓋体が剥がれることを抑制することができる。
また、外部電極13は、図１〜図３に示す例のように、絶縁基体11の辺の中央部に位置する外部電極13ａの面積が、辺の端部に位置する２つの外部電極13ｂそれぞれの面積より大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、辺の端部に位置した外部電極13ｂに挟まれた絶縁基体11の辺の中央部に位置する、面積の大きい外部電極13ａが絶縁基体11の辺の中央部にてバランス良く凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、外部電極13は、図１（ｂ）に示す例のように、絶縁基体11の相対する２辺において、絶縁基体11の辺の中央部に位置する外部電極13ａの面積が、辺の端部に位置する外部電極13ｂの面積より大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の相対する２辺における辺の中央部に位置した、面積の大きい外部電極13ａによって、よりバランス良く凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、外部電極13は、図１（ｂ）に示す例のように、絶縁基体11の４つの辺において、絶縁基体11の辺の中央部に位置する外部電極13ａの面積が、辺の端部に位置する外部電極13ｂの面積より大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の４辺すなわち絶縁基体11の外縁全体における辺の中央部に位置した、面積の大きい外部電極13ａによって、より効果的にバランス良く凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
外部電極13は、図１〜図３に示すように、帯状に位置していると、面積の大きい絶縁基体11の辺の中央部に位置する外部電極13ａが絶縁基体11の辺の中央部を辺に沿って位置するものとなり、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された、面積の大きい絶縁基体11の辺の中央部に位置する外部電極13ａによって、凹部12の側壁周辺における絶縁基体11の辺の中央部を辺に沿って保持することで、凹部12の側壁の変形を良好に抑制することができ、凹部12内の気密性が低下することを抑制することができる。
平面視において、凹部12は方形状であると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された、平面視において、変形が大きくなりやすい、絶縁基体11の辺の中央部に位置する外部電極13ａの面積を大きくすることにより、凹部12の辺（側壁）の中央部に位置した外部電極13ａにより方形状の凹部12の辺（側壁）の中央部を保持することで、絶縁基体11の辺の中央部に位置する方形状の凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
なお、ここで方形状の凹部12とは、図１（ａ）の例に示すように角部が円弧状の四角形状である凹部12、あるいは角部または辺に切欠き部が位置した四角形状のである凹部12も含むものとする。
本実施形態の電子装置は、上記構成の配線基板１と、配線基板１に搭載された電子部品２を有していることによって、気密性に優れた長期信頼性に優れた電子装置とすることができる。
本実施形態の電子モジュールは、接続パッド41を有するモジュール用基板４と、接続パッド41にはんだ５を介して接続された上記構成の電子装置とを有していることによって、長期信頼性に優れたものとすることができる。
本実施形態における配線基板１は、小型で高出力の電子装置において好適に使用することができ、配線基板１における凹部12内の気密性を高めることができる。例えば、電子部品２として、ＬＥＤまたはＬＤ等の発光素子を凹部12の底面に搭載する場合、薄型で高輝度の発光装置用の配線基板１として好適に用いることができる。
（第２の実施形態）
次に、第２の実施形態による電子装置について、図５〜図７を参照しつつ説明する。
第２の実施形態における電子装置において、上記した第１の実施形態の電子装置と異なる点は、外部電極13の面積は、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなっている点である。図５（ａ）に示す例において、配線導体14は網掛けにて示している。図５（ｂ）および図６、図７（ｂ）に示す例において、外部電極13は網掛けにて示している。また、図５（ｂ）および図６に示す例において、平面透視において、凹部12の内壁と重なる領域を点線にて示している。
第２の実勢形態における配線基板１によれば、第１の実施形態の配線基板１と同様に、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、面積の大きい絶縁基体11の辺の中央部に位置する外部電極13ａにより凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の辺の端部から辺の中央部にかけて位置した外部電極13により、凹部12の側壁周辺の保持を漸次大きくしていくことで、絶縁基体11の辺の端部から辺の中央部に向かって変形の大きさが漸次大きくなりやすいのを効果的に抑制することができ、凹部12内の気密性が低下することを抑制することができる。また、隣接する外部電極13における保持力の差を大きくなり難くすることができる。
外部電極13は、図５〜図７に示す例において、第１の実施形態の配線基板１と同様に、平面透視において、凹部12に沿って位置している。外部電極13は、図５〜図７に示す例において、絶縁基体11の各辺に沿って、７個の外部電極13が並んでいる。なお、絶縁基体11の辺の中心を挟んで外部電極13が２つ位置している場合は、絶縁基体11の辺の端部に位置する外部電極13ｂから辺の中心よりも辺の端部側に位置する辺の中央部に位置する外部電極13ａまでが漸次大きくなっていれば良い。
外部電極13は、図５〜図７に示す例において、絶縁基体11の辺の中央部に位置した外部電極13ａと辺の端部に位置した外部電極13ｂとの間に、外部電極13ｃおよび外部電極13ｄとを有している。外部電極13は、図５〜図７に示す例において、絶縁基体11の辺の中央部から辺の端部にかけて外部電極13ａ、外部電極13ｃ、外部電極13ｄ、外部電極13ｂの順に位置している。平面視において、外部電極13ｃの面積をＳｃ、外部電極13ｄの面積をＳｄとした場合、Ｓａ＞Ｓｃ＞Ｓｄ＞Ｓｂである。なお、第２の実施形態の配線基板１は、第１の実施形態の配線基板１と同様に、絶縁基体11の辺の中央部に位置する外部電極13ａの面積Ｓａは、辺の端部に位置する外部電極13ｂの面積Ｓｂの1.05倍〜3.00倍（1.05Ｓｂ≦Ｓａ≦3.00Ｓｂ）であってもよい。なお、外部電極13が、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなる場合、隣接する外部電極13同士の面積比の差は、20％以内であってもよい。例えば、図５〜図７に示す例においては、Ｓｄ／ＳｂとＳｃ／ＳｄとＳａ／Ｓｃの差が20％以内であってもよい。
また、図５〜図７に示す例のように、外部電極13の幅を異ならせている（Ｗ１≠Ｗ２）。外部電極13は、図６に示す例において、絶縁基体11の辺の中央部に位置する外部電極13ａの長さをＬ１、幅をＷ１、外部電極13ｃの長さをＬ３、幅をＷ１、外部電極13ｄの長さをＬ４、幅をＷ１、辺の端部に位置する外部電極13ｂの長さをＬ２、幅をＷ２としており、図６〜図８に示す例において、Ｌ１＞Ｌ３＞Ｌ４＞Ｌ２、Ｗ１≠Ｗ２、Ｓａ＞Ｓｃ＞Ｓｄ＞Ｓｂとしている。
また、絶縁基体11の辺の端部に位置する２つの外部電極13ｂから辺の中央部に位置する外部電極13ａにかけて、それぞれ漸次大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された外部電極13によって、隣接する外部電極の保持力の差が大きくなり難いものとし、絶縁基体11の辺に沿った方向においてバランス良く凹部12の側壁周辺を効果的に保持することで、凹部12の側壁の変形を効果的に抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、絶縁基体11の相対する２辺において、外部電極13の面積は、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された外部電極13によって、隣接する外部電極の保持力の差が大きくなり難いものとし、絶縁基体11の相対する２辺において、絶縁基体11の辺に沿った方向にバランス良く凹部12の側壁周辺をより効果的に保持することで、凹部12の側壁の変形をより効果的に抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、絶縁基体11の４つの辺において、外部電極13の面積は、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなっていると、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された外部電極13によって、隣接する外部電極の保持力の差が大きくなり難いものとし、絶縁基体11の４辺すなわち絶縁基体11の外縁全体において、絶縁基体11の辺に沿った方向にバランス良く凹部12の側壁周辺をより効果的に保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形をより効果的に抑制することができ、凹部12内の気密性が低下することを抑制することができる。
外部電極13は、図５〜図７に示すように、帯状に位置していると、外部電極13が絶縁基体11の辺に沿って位置するものとなり、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続された外部電極13によって、絶縁基体11の辺に沿って凹部12の側壁周辺を保持することで、凹部12の側壁の変形を良好に抑制することができ、凹部12内の気密性が低下することを抑制することができる。
第２の実施形態の配線基板１は、上述の実施形態の配線基板１と同様の製造方法を用いて製作することができる。
（第３の実施形態）
次に、第３の実施形態による電子装置について、図８〜図10を参照しつつ説明する。第３の実施形態における電子装置において、上記した実施形態の電子装置と異なる点は、平面視において、凹部12が円形状である点である。第３の実施形態における配線基板１は、図８〜図10に示す例において、第２の実施形態の配線基板１と同様に、外部電極13の面積は、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなっている。図８（ａ）に示す例において、配線導体14は網掛けにて示している。図８（ｂ）、図９、図10（ｂ）に示す例において、外部電極13は網掛けにて示している。また、図８（ｂ）および図９に示す例において、平面透視において、凹部12の内壁と重なる領域を点線にて示している。
第３の実施形態における配線基板１によれば、第１の実施形態の配線基板１と同様に、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の辺の中央部に位置した、面積の大きい外部電極13ａにより凹部12の側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を抑制することができ、凹部12内の気密性が低下することを抑制することができる。
また、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の辺の端部から辺の中央部にかけて位置した外部電極13のうち、平面視において側壁の幅が最も小さくなる絶縁基体11の辺の中央部に位置する外部電極13ａの面積を最も大きくすることで、絶縁基体11の辺の中央部に位置する凹部12の側壁の変形を効果的に抑制することができ、凹部12内の気密性が低下することを効果的に抑制することができる。
第３の実施形態の配線基板１の外部電極13は、図８〜図10に示す例において、絶縁基体11の各辺に沿って、７個の外部電極13が並んでいる。外部電極13は、第２の実施形態の配線基板１と同様に、図９に示す例において、絶縁基体11の辺の中央部に位置する外部電極13ａの長さをＬ１、幅をＷ１、外部電極13ｃの長さをＬ３、幅をＷ１、外部電極13ｄの長さをＬ４、幅をＷ１、辺の端部に位置する外部電極13ｂの長さをＬ２、幅をＷ２としており、図８〜図10に示す例において、Ｌ１＞Ｌ３＞Ｌ４＞Ｌ２、Ｗ１≠Ｗ２、Ｓａ＞Ｓｃ＞Ｓｄ＞Ｓｂとしている。
また、第３の実施形態の配線基板１においても、絶縁基体11の相対する２辺方向および絶縁基体11の４つの辺すなわち絶縁基体11の外縁全体において、外部電極13が第１の実施形態の配線基板１または第２の実施形態の配線基板１と同様の構成を有してもよい。
また、第３の実施形態の配線基板１においても、外部電極13は、第１の実施形態の配線基板１または第２の実施形態の配線基板２と同様に、帯状に位置してもよい。
第３の実施形態の配線基板１は、上述の実施形態の配線基板１と同様の製造方法を用いて製作することができる。
（第４の実施形態）
次に、第４の実施形態による電子装置について、図11〜図13を参照しつつ説明する。第４の実施形態における電子装置において、上記した実施形態の電子装置と異なる点は、絶縁基体11の主面に位置した第１凹部12ａと、絶縁基体11の主面（図11〜図13では上面）と相対する他の主面（図11〜図13では下面）に位置した第２凹部12ｂとを有している点、すなわち、凹部12が絶縁基体11の両主面に位置している点である。第４の実施形態における配線基板１は、図11〜図13に示す例において、第２の実施形態の配線基板１と同様に、外部電極13の面積は、絶縁基体11の辺の端部に位置するものから辺の中央部に向って位置するものが漸次大きくなっており、外部電極13は、平面透視において、第１凹部12ａおよび第２凹部12ｂに沿って位置している。図11（ａ）に示す例において、配線導体14は網掛けにて示している。図11（ｂ）、図12、図13（ｂ）に示す例において、外部電極13は網掛けにて示している。また、図11（ｂ）および図12に示すように、平面透視において、第１凹部12ａの内壁と重なる領域を点線にて示している。
第４の実施形態における配線基板１によれば、第１の実施形態の配線基板１と同様に、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、絶縁基体11の辺の中央部に位置した、面積の大きい外部電極13ａにより第１凹部12ａの側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する第１凹部12ａの側壁の変形を抑制することができ、第１凹部12ａ内の気密性が低下することを抑制することができる。
また、絶縁基体11の他の主面に位置した第２凹部12ｂは、平面透視において、絶縁基体11の主面に位置した第１凹部12ａよりも面積が大きいと、例えば配線基板１を含む電子装置をモジュール用基板４にはんだ５を介して接続した場合に、はんだ５を介して接続され、他の主面に位置した外部電極13により、第１凹部12ａの側壁周辺を保持することで、絶縁基体11の辺の中央部に位置する第１凹部12ａの側壁の変形を良好に抑制することができ、第１凹部12ａ内の気密性が低下することを抑制することができる。
第４の実施形態の配線基板１において、絶縁基体11は、４層の絶縁層11ａから形成されている。第１凹部12ａは、主面側の１番目および２番目の絶縁層11ａに設けられている。第２凹部12ｂは，主面側から４番目の絶縁層11ａ、すなわち、主面と相対する他の主面側の絶縁層11ａに設けられている。このような第１凹部12ａおよび第２凹部12ｂは、上述の凹部12と同様な方法により製作することができる。
第４の実施形態の配線基板１の外部電極13は、図11〜図13に示す例において、絶縁基体11の各辺に沿って、７個の外部電極13が並んでいる。外部電極13は、第２の実施形態の配線基板１と同様に、図12に示す例において、絶縁基体11の辺の中央部に位置する外部電極13ａの長さをＬ１、幅をＷ１、外部電極13ｃの長さをＬ３、幅をＷ１、外部電極13ｄの長さをＬ４、幅をＷ１、辺の端部に位置する外部電極13ｂの長さをＬ２、幅をＷ２としており、図11〜図13に示す例において、Ｌ１＞Ｌ３＞Ｌ４＞Ｌ２、Ｗ１≠Ｗ２、Ｓａ＞Ｓｃ＞Ｓｄ＞Ｓｂとしている。
また、第４の実施形態の配線基板１においても、絶縁基体11の相対する２辺方向および絶縁基体11の４つの辺すなわち絶縁基体11の外縁全体において、外部電極13が第１の実施形態の配線基板１または第２の実施形態の配線基板１と同様の構成を有してもよい。
また、第４の実施形態の配線基板１においても、外部電極13は、第１の実施形態の配線基板１または第２の実施形態の配線基板２と同様に、帯状に位置してもよい。
第４の実施形態の配線基板１は、上述の実施形態の配線基板１と同様の製造方法を用いて製作することができる。
本開示は、上述の実施の形態の例に限定されるものではなく、種々の変更は可能である。例えば、絶縁基体11は、平面視において、側面または角部に切欠き部や面取り部を有している方形状であっても構わない。また、絶縁基体11の側面から他の主面にかけて切欠きを有しており、外部電極13に接続され、切欠きの内面に位置する導体、いわゆるキャスタレーション導体を有していてもよい。なお、本開示において、上述のキャスタレーション導体は外部電極13に含まれないものとする。
第１〜第４の実施形態の配線基板１は、縦断面視において、凹部12の内壁面が、凹部12の底面に対して垂直に位置しているが、凹部12の開口側が凹部12の底面側よりも広くなるように、凹部12の内壁面が傾斜面であっても構わない。また、凹部12の内壁面に金属層が位置しても構わない。例えば、電子部品２として発光素子を用いる場合、凹部12の内壁面に反射率に優れた金属層が位置しておくことで、発光輝度に優れた発光装置用の配線基板１として好適に用いることができる。
また、第１〜第４の実施形態の配線基板１を組み合わせても構わない。例えば、第１の実施形態の配線基板１において、凹部12を平面視にて円形状にしてもよい。
また、第２〜第４の実施形態の配線基板１と同様に、絶縁基体11の辺の中央部に位置した外部電極13ａの幅Ｗ１と辺の端部に位置した外部電極13ｂの幅Ｗ２とが同じ幅であっても構わない（Ｗ１＝Ｗ２）。この場合、絶縁基体11の１つの辺に沿って位置した複数の外部電極13の幅を全て同じにしても構わない。
また、第１〜第４の実施形態の配線基板１において、外部電極13は、絶縁基体11の各辺に沿って、７個の外部電極13が並んでいる。絶縁基体11の辺に位置する外部電極13の数は、６個以内あるいは８個以上であっても構わない。また、絶縁基体11の角部を挟んで隣接する辺に位置する外部電極13の数は異なっていても構わない。
上述の実施形態において、絶縁基体11は、３層の絶縁層11ａまたは４層の絶縁層11ａにより構成している例を示しているが、絶縁基体11は、２層、もしくは５層以上の絶縁層11ａにより構成していても構わない。また、凹部12は、縦断面視にて、階段状に形成された凹部12であっても構わない。
また、配線基板１は、多数個取り配線基板の形態で製作されていてもよい。
また、第１〜第３の実施形態の配線基板１において、配線基板１の下面中央部、すなわち、平面透視にて凹部12と重なる領域に、他の金属層、例えば、放熱用途等の金属層が位置しても構わない。このような金属層は、外部電極13と同様の材料、方法により製作することができる。

Claims (7)

  1. 凹部が位置した主面および該主面と相対する他の主面を有する、平面視で方形状の絶縁基体と、
    前記絶縁基体の前記他の主面に位置した外部電極とを有しており、
    該外部電極は前記絶縁基体の周縁部に連なって位置しており、
    平面視において、前記絶縁基体の４つの各辺の中央部に位置する前記外部電極の面積が、前記絶縁基体の４つの各角部に位置する前記外部電極の面積より大きく、
    平面視において、前記４つの各角部に位置する前記外部電極は、前記４つの各辺の中央部に位置する前記外部電極よりも、前記４つの各辺に垂直な方向における長さが長いことを特徴とする配線基板。
  2. 前記外部電極は帯状に位置していることを特徴とする請求項１に記載の配線基板。
  3. 平面視において、前記外部電極の面積は、前記４つの各角部に位置するものから前記４つの各辺の中央部に向かって位置するものが漸次大きくなっていることを特徴とする請求項１または請求項２に記載の配線基板。
  4. 平面視において、前記凹部は方形状であることを特徴とする請求項１乃至請求項３のいずれかに記載の配線基板。
  5. 平面視において、前記凹部は円状であることを特徴とする請求項１乃至請求項３のいずれかに記載の配線基板。
  6. 請求項１乃至請求項５のいずれかに記載の配線基板と、
    該配線基板に搭載された電子部品とを有することを特徴とする電子装置。
  7. 接続パッドを有するモジュール用基板と、
    前記接続パッドにはんだを介して接続された請求項６に記載の電子装置とを有することを特徴とする電子モジュール。
JP2019501339A 2017-02-21 2018-02-20 配線基板、電子装置および電子モジュール Active JP6878562B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017030073 2017-02-21
JP2017030073 2017-02-21
PCT/JP2018/005986 WO2018155434A1 (ja) 2017-02-21 2018-02-20 配線基板、電子装置および電子モジュール

Publications (2)

Publication Number Publication Date
JPWO2018155434A1 JPWO2018155434A1 (ja) 2019-11-21
JP6878562B2 true JP6878562B2 (ja) 2021-05-26

Family

ID=63254282

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019501339A Active JP6878562B2 (ja) 2017-02-21 2018-02-20 配線基板、電子装置および電子モジュール

Country Status (5)

Country Link
US (1) US11024554B2 (ja)
EP (1) EP3588548A4 (ja)
JP (1) JP6878562B2 (ja)
CN (1) CN110326101B (ja)
WO (1) WO2018155434A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7001876B2 (ja) * 2019-12-26 2022-01-20 Ｎｇｋエレクトロデバイス株式会社 配線基板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0741162Y2 (ja) * 1989-10-26 1995-09-20 京セラ株式会社 半導体素子収納用パッケージ
JP3383398B2 (ja) * 1994-03-22 2003-03-04 株式会社東芝 半導体パッケージ
JP4397111B2 (ja) 2000-09-08 2010-01-13 新日本無線株式会社 チップサイズパッケージ
JP2005101095A (ja) 2003-09-22 2005-04-14 Kyocera Corp 磁器用組成物及び磁器、並びに磁器の製造方法
JP2005216999A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 多層配線基板、高周波モジュールおよび携帯端末機器
WO2006106564A1 (ja) * 2005-03-29 2006-10-12 Hitachi Ulsi Systems Co., Ltd. 半導体装置の実装方法および半導体装置
JP4424420B2 (ja) * 2005-04-18 2010-03-03 株式会社村田製作所 電子部品モジュール
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
WO2009044737A1 (ja) * 2007-10-01 2009-04-09 Murata Manufacturing Co., Ltd. 電子部品
JP2010278133A (ja) * 2009-05-27 2010-12-09 Murata Mfg Co Ltd 回路基板
JP5704177B2 (ja) 2011-01-25 2015-04-22 株式会社村田製作所 電子部品
US9153863B2 (en) * 2012-01-24 2015-10-06 E I Du Pont De Nemours And Company Low temperature co-fired ceramic (LTCC) system in a package (SiP) configurations for microwave/millimeter wave packaging applications
JP5823043B2 (ja) 2013-01-31 2015-11-25 京セラ株式会社 電子素子搭載用基板、電子装置および撮像モジュール
DE112014001686T5 (de) * 2013-03-26 2015-12-24 Ps4 Luxco S.A.R.L. Halbleitervorrichtung
JP6423685B2 (ja) * 2014-10-23 2018-11-14 キヤノン株式会社 電子部品、モジュール及びカメラ
JP6230520B2 (ja) 2014-10-29 2017-11-15 キヤノン株式会社 プリント回路板及び電子機器
CN107251245A (zh) * 2015-02-25 2017-10-13 京瓷株式会社 发光元件搭载用封装体、发光装置以及发光模块
US9530943B2 (en) * 2015-02-27 2016-12-27 Ledengin, Inc. LED emitter packages with high CRI
JP6408423B2 (ja) * 2015-04-24 2018-10-17 京セラ株式会社 パッケージおよび電子装置
US10381294B2 (en) * 2016-02-01 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor package device

Also Published As

Publication number Publication date
US11024554B2 (en) 2021-06-01
WO2018155434A1 (ja) 2018-08-30
JPWO2018155434A1 (ja) 2019-11-21
CN110326101A (zh) 2019-10-11
EP3588548A1 (en) 2020-01-01
EP3588548A4 (en) 2021-01-06
CN110326101B (zh) 2024-02-02
US20190378772A1 (en) 2019-12-12

Similar Documents

Publication Publication Date Title
US11145587B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6791719B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
WO2020045480A1 (ja) 配線基板、電子装置および電子モジュール
JP6767204B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6698826B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6626735B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6878562B2 (ja) 配線基板、電子装置および電子モジュール
JP6780996B2 (ja) 配線基板、電子装置および電子モジュール
JP7244587B2 (ja) 電子モジュール
JP6826185B2 (ja) 配線基板、電子装置および電子モジュール
US11004781B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6698301B2 (ja) 配線基板、電子装置および電子モジュール
JPWO2020137152A1 (ja) 配線基板、電子装置および電子モジュール
JP6737646B2 (ja) 配線基板、電子装置および電子モジュール
CN107431047B (zh) 布线基板、电子装置以及电子模块
JP6633381B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6595308B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6514036B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210428

R150 Certificate of patent or registration of utility model

Ref document number: 6878562

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150