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Description
本発明は、トレンチゲート構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate structure.
たとえば、特許文献1は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバス(ゲートフィンガー)とを含む、トレンチゲート縦型MOSFETを開示している。
For example,
トランジスタにおいて高いアバランシェ耐量を得るためには、アクティブ部のpn接合でアバランシェ降伏を生じさせる必要がある。つまり、アバランシェ降伏時(高電圧印加時)に、アクティブ部よりも絶縁破壊耐量が低いゲートフィンガー部に電界が集中してしまうと、ゲートフィンガー部が先に破壊に至るため、十分なアバランシェ耐量を得ることは困難である。 In order to obtain a high avalanche withstand voltage in a transistor, it is necessary to cause avalanche breakdown at the pn junction of the active portion. In other words, when the avalanche breakdowns (when a high voltage is applied), if the electric field concentrates on the gate finger part, which has a lower dielectric breakdown resistance than the active part, the gate finger part will break first, so a sufficient avalanche withstand capacity is required. It is difficult to obtain.
本発明の一実施形態は、高いアバランシェ耐量を得ることができるトレンチゲート構造を有する半導体装置を提供する。 One embodiment of the present invention provides a semiconductor device having a trench gate structure capable of obtaining a high avalanche withstand capability.
本発明の一実施形態は、アクティブ部を含み、SiCからなる半導体層と、前記アクティブ部に形成された複数のMISトランジスタであって、前記アクティブ領域はゲートトレンチによって複数の単位セルに区画されており、各前記MISトランジスタが、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を含むMISトランジスタと、ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第1ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第1ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第1ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の第1底部不純物領域と、前記複数の第1ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲートフィンガーと、前記第1ゲートフィンガートレンチの底部よりも深く形成された第2導電型の電界緩和領域と、前記半導体層上に形成されたソース電極と、前記ソース電極と前記半導体層との間に形成された導電膜と、前記導電膜と前記半導体層との間に形成された第2膜とを含み、前記導電膜は、前記第2膜上に存在しており、前記ソース電極は、前記半導体層に形成された第2導電型のチャネルコンタクト領域、および互いに隣り合う前記ゲートトレンチの間の前記導電膜に接している、半導体装置を提供する。 One embodiment of the present invention is a semiconductor layer including an active portion and made of SiC, and a plurality of MIS transistors formed in the active portion, and the active region is divided into a plurality of unit cells by a gate trench. In the gate finger portion, each of the MIS transistors includes a first conductive type source region, a second conductive type channel region, and a first conductive type drain region along the side surface of the gate trench in this order. A plurality of first gate finger trenches formed by extension portions of the gate trench, gate electrodes embedded in the gate trench and the first gate finger trench via a gate insulating film, and at least one of the first gate finger trenches. The second conductive type first bottom impurity region formed on the bottom, the plurality of first gate finger trenches, the gate fingers electrically connected to the gate electrodes, and the bottom of the first gate finger trench. A deeply formed second conductive type electric field relaxation region, a source electrode formed on the semiconductor layer, a conductive film formed between the source electrode and the semiconductor layer, and the conductive film and the semiconductor. The conductive film includes a second film formed between the layers, the conductive film exists on the second film, and the source electrode is a second conductive type channel contact formed on the semiconductor layer. Provided are a semiconductor device in contact with a region and the conductive film between the gate trenches adjacent to each other.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1(a)(b)は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。
半導体装置1は、SiC(炭化シリコン)を用いたパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)素子(個別素子)を含む。たとえば、図1の紙面における半導体装置1の上下方向の長さは1mm程度である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
1A and 1B are schematic plan views of a
The
図1(a)に示すように、半導体装置1は、半導体層の一例としてのSiC基板2を含む。SiC基板2は、ベース基板とその上にエピタキシャル成長によって生成された活性層とを含むSiCエピタキシャル基板であってよい。SiC基板2は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ部3と、アクティブ部3を取り囲むゲートフィンガー部4とを備えている。
As shown in FIG. 1A, the
たとえばアルミニウムからなるソースパッド5は、アクティブ部3のほぼ全域を覆うように形成されている。ソースパッド5は、平面視略正方形状である。ソースパッド5の周縁部には、ゲートフィンガー部4に沿ってソースパッド5の中央部を取り囲む除去領域6が形成されている。除去領域6は、一部が選択的にソースパッド5の中央部へ向かって窪んでいる。この窪みに、ゲートパッド7が設置されている。たとえばアルミニウムからなるゲートフィンガー8は、ゲートパッド7からゲートフィンガー部4に沿って除去領域6全体に渡って延びている。一対のゲートフィンガー8がゲートパッド7に対して対称な形状で形成されている。
For example, the
図1(b)に示すように、ソースパッド5等の直下においてSiC基板2には、ゲートトレンチ9およびゲートフィンガートレンチ10が形成されている。ゲートトレンチ9は、アクティブ部3に形成されている。ゲートトレンチ9は、格子状に形成されている。
ゲートフィンガートレンチ10は、ゲートフィンガー部4に形成されている。ゲートフィンガートレンチ10は、ゲートトレンチ9と一体的に形成されている。また、ゲートフィンガートレンチ10は、ゲートトレンチ9と同じ幅で形成されている。互いに同じ幅にすることによって、後述するゲート電極22を埋め込む際の埋込不良を防止することができる。
As shown in FIG. 1 (b), a
The
ゲートフィンガートレンチ10は、第1ゲートフィンガートレンチ11および第2ゲートフィンガートレンチ12を含む。第1ゲートフィンガートレンチ11は、ゲートトレンチ9の延長部で構成されており、ゲートトレンチ9の各端部からゲートフィンガー部4に引き出されたストライプ状に形成されている。すなわち、第1ゲートフィンガートレンチ11は、ゲートトレンチ9の格子ピッチP1と同じピッチで配列されている。第2ゲートフィンガートレンチ12は、隣り合う第1ゲートフィンガートレンチ11の間の領域に複数本形成されている。第2ゲートフィンガートレンチ12は、ゲートトレンチ9の複数の端部に跨る横トレンチ13における端部間の部分14に接続されている。図1(b)では、第2ゲートフィンガートレンチ12は各端部間の部分14に2本ずつ設けられているが、この数は特に限定されない。また、この実施形態では、各第2ゲートフィンガートレンチ12は、第1ゲートフィンガートレンチ11に対して平行である。ゲートフィンガー部4には、第1ゲートフィンガートレンチ11および第2ゲートフィンガートレンチ12からなるゲートフィンガートレンチ10が、格子ピッチP1よりも狭いピッチP2で配列されることとなる。
The
なお、ゲートトレンチ9およびゲートフィンガートレンチ10のパターンは、これらの形状に限らない。たとえば、ゲートトレンチ9はストライプ状やハニカム状等であってもよい。また、ゲートフィンガートレンチ10は格子状やハニカム状等であってもよい。
アクティブ部3は、ゲートトレンチ9によって、さらに多数の単位セル15に区画されている。アクティブ部3には、多数の単位セル15がマトリクス状(行列状)に規則的に配列されることとなる。各単位セル15の中央部にはソーストレンチ47が形成されている。ソーストレンチ47の底面には、その中央領域にp+型チャネルコンタクト領域16(たとえば、濃度1×1018cm−3〜5×1021cm−3)が形成され、p+型チャネルコンタクト領域16(ソーストレンチ47)を取り囲むようにn+型ソース領域17(たとえば、濃度1×1018cm−3〜5×1021cm−3)が形成されている。
n+型ソース領域17は、各単位セル15の側面(ゲートトレンチ9の側面)およびソーストレンチ47の側面を形成している。
The patterns of the
The
The n +
ゲートフィンガー部4においてゲートフィンガー8は、ストライプ状のゲートフィンガートレンチ10を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー8は、ゲートフィンガートレンチ10の長手方向終端部(ゲートトレンチ9に対して反対側の端部)よりも内側領域に敷設されていて、ゲートフィンガートレンチ10の終端部はゲートフィンガー8よりも外側にはみ出している。この終端部よりもさらに外側の領域においてSiC基板2には、ゲートフィンガー部4の全周に渡って掘り下げられた低段部18が形成されている。低段部18には、p型のガードリング等(図示せず)が形成されていてもよい。
In the
次に、半導体装置1のアクティブ部3およびゲートフィンガー部4の基本的な断面構造を説明する。
図2A、図2B、図2Cおよび図2Dは、それぞれ、半導体装置1の断面図(図1(b)のIIA−IIA線断面図、IIB−IIB線断面図、IIC−IIC線断面図およびIID−IID線断面図)である。
Next, the basic cross-sectional structure of the
2A, 2B, 2C and 2D are sectional views of the semiconductor device 1 (IIA-IIA sectional view, IIB-IIB sectional view, IIC-IIC sectional view and IID of FIG. 1B, respectively. −IID line cross-sectional view).
前述のように、半導体装置1は、SiC基板2を備えている。SiC基板2は、この実施形態では、n型SiC基板である。SiC基板2の表面部よりも下側の部分は、電界効果トランジスタのn型ドレイン領域20(たとえば、濃度1×1014cm−3〜1×1017cm−3)として機能する。
また、SiC基板2の表面21側には、ゲートトレンチ9およびゲートフィンガートレンチ10が形成されている。前述のように、アクティブ部3は、ゲートトレンチ9によって、さらに多数の単位セル15に区画されている。各単位セル15の上面には、n+型ソース領域17が形成され、その下部にp型チャネル領域19(たとえば、濃度1×1016cm−3〜1×1019cm−3)が形成されている。つまり、図2Aに示すように、ゲートトレンチ9は、n+型ソース領域17およびp型チャネル領域19を貫通してn型ドレイン領域20に達している。
As described above, the
Further, a
ゲートトレンチ9およびゲートフィンガートレンチ10には、たとえばポリシリコンからなるゲート電極22が一括して埋め込まれている。このゲート電極22とSiC基板2との間にゲート絶縁膜23が介在されている。
ゲート電極22は、たとえば図1(b)に斜線ハッチングで示されるように、アクティブ部3においては、SiC基板2の表面21までゲートトレンチ9に埋め込まれている。これにより、ゲート電極22も格子状に形成されており、各単位セル15の上面はゲート電極22で覆われずに露出している。一方、ゲートフィンガー部4においては、ゲートフィンガートレンチ10の開口端からSiC基板2の表面21を覆うように形成されたオーバーラップ部24を有している。オーバーラップ部24は、ゲートフィンガー8に沿ってストライプ状のゲートフィンガートレンチ10を横切るように形成されている。
The
ゲート絶縁膜23は、ゲートトレンチ9の側面上の側面部25、底面上の底面部26およびSiC基板2の表面21上の表面部27を一体的に含む。表面部27は、少なくともオーバーラップ部24とSiC基板2の表面21との間に介在されている。
アクティブ部3において、ゲート電極22は、n+型ソース領域17とn型ドレイン領域20との間に跨っていて、p型チャネル領域19の表面(ゲートトレンチ9の側面)における反転層(チャネル)の形成を制御する。すなわち、この半導体装置1は、いわゆるトレンチゲート型構造のMOSFETを有している。
The
In the
各単位セル15の中央部にはソーストレンチ47が形成されている。ソーストレンチ47は、ゲートトレンチ9と同じ深さを有している一方、ゲートトレンチ9よりも広い幅を有している。ソーストレンチ47は、n+型ソース領域17およびp型チャネル領域19を貫通している。ソーストレンチ47は、平面視において、図1(b)に示すように、外周辺のみによって区画された形状であってよい。この場合、その深さ方向にSiC基板2を切断したときに現れる切断面においては、図2Aに示すように、ソーストレンチ47が1つ現れる(ソーストレンチの第1パターン)。具体的には、図1(b)に示すように、平面視(正)四角形であってもよいし、(正)六角形、円形等であってもよい。
A
ソーストレンチ47の下部には、絶縁膜残渣49および電極膜残渣50が残っている。絶縁膜残渣49は、ソーストレンチ47の底面の中央部を露出させるように、ソーストレンチ47のコーナ部およびその周辺に選択的に存在している。電極膜残渣50は、絶縁膜残渣49上のみに存在している。つまり、絶縁膜残渣49および電極膜残渣50の平面パターンは、互いに整合している。
The insulating
また、アクティブ部3では、n型ドレイン領域20にp型領域28(たとえば、濃度1×1016cm−3〜1×1019cm−3)が形成されている。p型領域28は、ソーストレンチ47の内面に沿って形成されている。p型領域28は、p型チャネル領域19からソーストレンチ47の側面に沿って縦方向に延び、さらにソーストレンチ47の底面に沿って横方向に延びる外面を有している。p型領域28の縦側の外面は、ゲートトレンチ9から内側に間隔を空けて配置されている。したがって、当該外面とゲートトレンチ9との間の中間領域には、n型ドレイン領域20と、p型領域28に接続されたp型チャネル領域19とが存在している。p型領域28は、p型チャネル領域19に連なるように形成されており、n型ドレイン領域20において、p型チャネル領域19よりも深い位置d1までSiC基板2の裏面に向かって延びている。
Further, in the
p+型チャネルコンタクト領域16は、ソーストレンチ47の底面の中央部に選択的に形成されている。また、p+型チャネルコンタクト領域16は、絶縁膜残渣49の内外に跨る大きさで形成されている。p+型チャネルコンタクト領域16の厚さ(ソーストレンチ47の底面から縦方向の深さ)は、p型領域28の厚さよりも小さい。したがって、p+型チャネルコンタクト領域16は、p型領域28の表面部にフローティングした状態で形成されている。
The p + type
SiC基板2の表面21には、たとえば酸化シリコンからなる層間膜29が形成されている。層間膜29には、アクティブ部3において、p型チャネル領域19の中央領域にコンタクトホール30が選択的に形成されている。このコンタクトホール30は、ソーストレンチ47を選択的に露出させる。また、層間膜29には、ゲートフィンガー部4において、ゲートフィンガー8の直下にコンタクトホール31が選択的に形成されている。コンタクトホール31は、ゲートフィンガー8の幅方向中央において、ゲートフィンガー部4に沿ってアクティブ部3を取り囲む直線状に形成されている。
An
層間膜29上には、ソースパッド5およびゲートフィンガー8(ゲートパッド7)が形成されている。ソースパッド5は、全てのコンタクトホール30に一括して入り込んでいて、各単位セル15においてn+型ソース領域17およびp+型チャネルコンタクト領域16に接続されている。したがって、n+型ソース領域17は、ソースパッド5と同電位となる。また、p型チャネル領域19は、p+型チャネルコンタクト領域16を介してソースパッド5に接続されるので、このソースパッド5と同電位となる。ゲートフィンガー8は、コンタクトホール31に入り込んでいて、ゲート電極22のオーバーラップ部24に接続されている。したがって、ゲートトレンチ9に埋め込まれたゲート電極22は、オーバーラップ部24を介してゲートフィンガー8に接続されるので、ゲートフィンガー8(ゲートパッド7)と同電位となる。
A
図3は、半導体装置1のゲートフィンガー部4の拡大断面図である。図3において、前述した図1および2に示された各部と対応する部分には同一の参照符号を付して示す。また、図3では、ゲートフィンガー8および層間膜29を省略している。
ゲート絶縁膜23の側面部25は、ゲートフィンガートレンチ10の上部エッジ32においてゲートフィンガートレンチ10の内方へ突出するように、当該側面部25の他の部分に比べて選択的に厚くなったオーバーハング部33を含む。このオーバーハング部33は、ゲートトレンチ9の上部エッジ(図示せず)に採用されてもよい。
FIG. 3 is an enlarged cross-sectional view of the
The
上部エッジ32は、ゲートフィンガートレンチ10の側面とSiC基板2の表面21とが交わってできる交線を含む角部のことである。図3では、上部エッジ32が、SiC基板2の表面21とゲートフィンガートレンチ10の側面とを連ならせる傾斜面34となっている。つまり、ゲートフィンガートレンチ10の上部エッジ32が面取りされた形状となっている。なお、この傾斜面34に代えて、円形面39(図6参照)を採用してもよい。円形面39によって、ゲートフィンガートレンチ10の上部エッジ32は、鋭くならずに丸みを帯びることとなる。
The
半導体装置1では、ゲートフィンガー8にオン電圧を印加すると、これによってゲート電極22のオーバーラップ部24にもオン電圧がかかる。そのため、オーバーラップ部24から発生する電界がゲートフィンガートレンチ10の上部エッジ32に集中しやすい。その結果、ゲートフィンガートレンチ10の上部エッジ32においてゲート絶縁膜23が絶縁破壊するおそれがある。しかしながら、オーバーハング部33によって、上部エッジ32におけるゲート絶縁膜23の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ32に電界が集中しても、上部エッジ32でのゲート絶縁膜23の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。
In the
ゲート絶縁膜23の各部の厚さの関係について、底面部26の厚さt2が表面部27の厚さt1以上であり(t2≧t1)、厚さt1,t2が共に側面部25(オーバーハング部33を除く)の厚さt3に比べて大きいことが好ましい。つまり、t2≧t1>t3の関係を満たしている。この構成によって、底面部26を介して向かい合うゲート電極22とSiC基板2とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。また、底面部26の耐圧を向上させることができるので、ゲートのオフ時における底面部26の絶縁破壊を防止することもできる。また、表面部27も厚いので、表面部27を介して向かい合うゲート電極22(オーバーラップ部24)とSiC基板2とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。
Regarding the relationship between the thicknesses of each part of the
ゲートフィンガートレンチ10の底部における下部エッジが、ゲートフィンガートレンチ10の側面と底面とを連ならせる円形面35である。つまり、ゲートフィンガートレンチ10の下部エッジが鋭くなっておらず、円形面35によって丸みを帯びている。この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面35内に分散させることができるので、下部エッジでの電界集中を緩和することができる。
The lower edge at the bottom of the
また、SiC基板2の表面21側には、表面部不純物領域の一例としてのp型領域36(たとえば、濃度1×1016cm−3〜1×1019cm−3)が形成されている。p型領域36は、隣り合うゲートフィンガートレンチ10の間の領域37(一方のゲートフィンガートレンチ10から他方のゲートフィンガートレンチ10までSiC基板2の表面21が連続する平坦領域)の全体に亘って形成されている。p型領域36は、ゲートフィンガートレンチ10よりも浅く形成され、たとえば、アクティブ部3のp型チャネル領域19(図2A参照)と同じ深さで形成されている。
Further, on the
また、ゲートフィンガートレンチ10の底部には、電界緩和領域の一例としての底部p型領域38(たとえば、濃度1×1016cm−3〜1×1019cm−3)が形成されている。底部p型領域38は、p型領域36に連なっている。具体的には、底部p型領域38は、p型領域36の下方でゲートフィンガートレンチ10に露出するn型ドレイン領域20が隠れるように、ゲートフィンガートレンチ10の底面および側面に形成されており、その上端部でp型領域36に連なっている。したがって、ゲートフィンガートレンチ10の幅方向に関しては、複数の底部p型領域38およびp型領域36が交互に連続して形成されている。一方、底部p型領域38は、ゲートフィンガートレンチ10の長手方向に関しては、図2Dに示すように、ゲートフィンガートレンチ10の先端側において、ゲートフィンガートレンチ10と低段部18との境界部を横切り、低段部18にまで至っている。一方、ゲートフィンガートレンチ10の基端側(ゲートトレンチ9の側)では、横トレンチ13の底部にも形成され、さらに、横トレンチ13の側部においてp型チャネル領域19と一体となっている。これにより、底部p型領域38は、p型チャネル領域19に電気的に接続されている。むろん、p型領域36も、底部p型領域38を介してp型チャネル領域19に電気的に接続されている。また、底部p型領域38の深さd2は、アクティブ部3におけるp型不純物領域の最深部(この実施形態では、p型領域28の底部)の深さd1と同じか、深さd1よりも小さいことが好ましい(d1≧d2)。この深さd1,d2の大小関係を保持することによって、高電圧印加時におけるゲートフィンガー部4に対する電界集中の緩和効果を一層高めることができる。
Further, at the bottom of the
図4は、半導体装置1の製造方法を説明するためのフロー図である。
半導体装置1を製造するには、たとえば、SiC基板2の表面21に選択的に不純物を注入し、アニール処理する(ステップS1)。これにより、p型チャネル領域19、n+型ソース領域17、p+型チャネルコンタクト領域16等の不純物領域が形成される。次に、所定パターンでSiC基板2を表面21からエッチングすることによって、SiC基板2に、ゲートトレンチ9、ゲートフィンガートレンチ10およびソーストレンチ47が同時に形成される(ステップS2)。
FIG. 4 is a flow chart for explaining a manufacturing method of the
In order to manufacture the
次の工程は、p型領域28および底部p型領域38の形成である。p型領域28および底部p型領域38の形成は、イオン注入およびアニール処理によって行われる(ステップS3)。たとえば、p型領域28および底部p型領域38を形成すべき領域以外を覆うマスクをSiC基板2上に形成し、当該マスクを介してp型不純物(イオン)を注入する。底部p型領域38は、ゲートフィンガートレンチ10の側面および底面に注入されたp型不純物によって形成される。注入後、アニール処理が行われる。
The next step is the formation of the p-
次の工程は、ゲート絶縁膜23の形成である(ステップS4)。ゲート絶縁膜23の形成は、ゲートフィンガートレンチ10の上部エッジ32において他の部分に比べて選択的に厚くなるオーバーハング部33が形成されるように、所定の条件(ガス流量、ガス種、ガス比率、ガス供給時間等)下でのCVD法を用いてゲートトレンチ9およびゲートフィンガートレンチ10内に絶縁材料を堆積させる。これによって、オーバーハング部33を有するゲート絶縁膜23が形成される。
The next step is the formation of the gate insulating film 23 (step S4). The
ここで、図3に示したように上部エッジ32に傾斜面34を形成する場合には、ゲートトレンチ9の形成後ゲート絶縁膜23の形成前に、SiC基板2を熱酸化する。具体的には、図5に示すように、SiC基板2を熱酸化することによって、犠牲酸化膜40が形成される。犠牲酸化膜40の形成に際して、ゲートフィンガートレンチ10近傍では、SiC基板2の表面21およびゲートフィンガートレンチ10の側面の両方から一様に酸化が始まる。そのため、上部エッジ32ではSiC基板2の表面21から進行した酸化膜と、ゲートフィンガートレンチ10の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面34が形成されることとなる。その後、犠牲酸化膜40を除去し、ゲート絶縁膜23をCVD法で形成すればよい。
Here, when the
一方、上部エッジ32に円形面39を形成する場合には、ゲートフィンガートレンチ10の形成後ゲート絶縁膜23の形成前に、SiC基板2をH2アニール処理する。具体的には、図6に示すように、SiC基板2に対して1400℃以上でH2アニール(H2エッチング)を施すことによって、上部エッジ32に円形面39が形成される。
再び図4に戻って、ゲート絶縁膜23の形成後、ゲートトレンチ9およびゲートフィンガートレンチ10を埋め戻し、ゲートトレンチ9およびゲートフィンガートレンチ10全体が隠れるまでポリシリコンを堆積する(ステップS5)。そして、堆積したポリシリコンをパターニングすることによって、アクティブ部3においてはゲートトレンチ9外のポリシリコンを除去し、同時に、ゲートフィンガー部4においてはポリシリコンをオーバーラップ部24として残存させる。この際、ソーストレンチ47には、残ったポリシリコン材料からなる電極膜残渣50が形成される。
On the other hand, when the
Returning to FIG. 4 again, after the
次に、CVD法によって、SiC基板2上に、層間膜29を形成する(ステップS6)。次に、層間膜29をパターニングすることによって、コンタクトホール30およびコンタクトホール31を同時に形成する(ステップS7)。この際、ソーストレンチ47には、電極膜残渣50とソーストレンチ47の内面とで挟まれた部分に、ゲート絶縁膜23の一部が絶縁膜残渣49として残ることとなる。
Next, the
次に、スパッタ法、蒸着法によって、層間膜29上にアルミニウム等の金属材料を堆積させる(ステップS8)。これにより、ソースパッド5、ゲートパッド7およびゲートフィンガー8が形成される。以上の工程等を経て、半導体装置1が得られる。
半導体装置1によれば、底部p型領域38が形成されているので、底部p型領域38とn型ドレイン領域20との接合(pn接合)によって生じる空乏層を、ゲートフィンガートレンチ10付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜23から遠ざけることができる。その結果、ゲートフィンガートレンチ10の底部においてゲート絶縁膜23にかかる電界を緩和することができる。また、ゲートフィンガー部4の底部p型領域38を、アクティブ部3のp型領域28と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することもできる。
Next, a metal material such as aluminum is deposited on the
According to the
さらに、ゲートフィンガートレンチ10のピッチP2がゲートトレンチ9の格子ピッチP1よりも狭くされていることで(図2B参照)、ゲートフィンガー部4において、底部p型領域38の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部4に対する電界集中を緩和し、ゲートフィンガー部4におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部3で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。
Further, since the pitch P 2 of the gate finger trench 10 is narrower than the lattice pitch P 1 of the gate trench 9 (see FIG. 2B), the density of the bottom p-
たとえば、本願発明者の実験結果によれば、図1〜図3に示す構造の半導体装置1において、ピッチP2を6μmから2μmに狭くすれば、高電圧印加時にゲートフィンガートレンチ10の底部にかかる電界が、約0.7倍にまで緩和できることが分かった。これによって、ピッチ変更前に比べて約8倍のアバランシェ電流に耐えることが分かった。
しかも、ゲートフィンガー部4の電界緩和のための構造が、ゲートフィンガートレンチ10の底部に形成された底部p型領域38であるため、ゲートフィンガートレンチ10の底部から比較的浅くp型不純物領域を形成する程度で、ゲートフィンガートレンチ10の底部よりも深い電界緩和領域を容易に形成することができる。
For example, according to the experimental results of the inventor of the present application, in the
Moreover, since the structure for electric field relaxation of the
図7〜図13は、半導体装置1のゲートフィンガー部4の一実施形態を説明するための図である。また、図14および図15は、半導体装置1のアクティブ部3の一実施形態を説明するための図である。
図7に示すように、半導体装置1は、第1ゲートフィンガートレンチ11の間に、第2ゲートフィンガートレンチ12を有していなくてもよい。この場合、隣り合う第1ゲートフィンガートレンチ11の間の領域が平坦領域37として形成され、p型領域36が当該平坦領域37の全体に亘って形成されている。図7では、ゲートフィンガー部4の電界緩和のための構造は、p型突出領域41として形成されている。p型突出領域41は、p型領域36に連なっており、p型領域36から選択的に下方に突出している。突出位置は、たとえば、前述の第2ゲートフィンガートレンチ12の形成位置である。p型突出領域41は、第1ゲートフィンガートレンチ11の底部p型領域38と同じ深さd2で形成されていてもよい。また、p型突出領域41は、第2ゲートフィンガートレンチ12と同様に第1ゲートフィンガートレンチ11に対して平行なストライプ状であってもよいし、第1ゲートフィンガートレンチ11の長手方向に沿って選択的に突出する形状であってもよい。なお、p型突出領域41は、p型領域28を形成するためのイオン注入・アニール工程によって形成すればよい。
7 to 13 are diagrams for explaining one embodiment of the
As shown in FIG. 7, the
この構成によれば、ゲートフィンガー部4において、第1ゲートフィンガートレンチ11よりも深いp型領域のピッチP2を、ゲートトレンチ9の格子ピッチP1よりも狭くすることができる。よって、ゲートフィンガー部4において、底部p型領域38およびp型突出領域41の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部4に対する電界集中を緩和し、ゲートフィンガー部4におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部3で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。
According to this configuration, in the
さらに、p型突出領域41がSiC基板2の平坦領域37に形成されるため、たとえイオン注入の際のマスクの位置ずれが生じても、高い確率で、p型突出領域41を狙った深さ位置に形成することができる。
たとえば、p型の不純物領域をSiC基板2にイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、SiC基板2の表面21から、より深い位置にp型の不純物領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、前述のように、ゲートフィンガートレンチ10の底部p型領域38を形成するときのエネルギ条件は、イオンの注入面(ゲートフィンガートレンチ10の底面)を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがゲートフィンガートレンチ10に対して横にずれると、深さの基準面がSiC基板2の表面21(ゲートフィンガートレンチ10の開口端)にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。しかしながら、この構成によれば、p型突出領域41が平坦領域37に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。よって、上記の効果を得ることができる。
Further, since the p-
For example, when a p-type impurity region is formed into the
また、半導体装置1は、図7のp型突出領域41に代えて、図8に示すように、p型領域36から下方に間隔を空けて形成されたp型フローティング領域42を有していてもよい。p型フローティング領域42の形成位置は、たとえば、前述の第2ゲートフィンガートレンチ12の形成位置である。また、p型フローティング領域42は、第2ゲートフィンガートレンチ12と同様に第1ゲートフィンガートレンチ11に対して平行なストライプ状であってもよいし、第1ゲートフィンガートレンチ11の長手方向に沿って選択的に点在していてもよい。
Further, the
図9に示すように、半導体装置1は、p型領域36の下部全体に連なるp型領域43を有していてもよい。p型領域43は、SiC基板2の表面21に沿う横方向においては、第1ゲートフィンガートレンチ11の底部p型領域38と連なって一体化している。また、p型領域43は、第1ゲートフィンガートレンチ11の底部p型領域38と同じ深さd2で形成されていてもよい。これにより、平坦領域37では、一方の第1ゲートフィンガートレンチ11から他方の第1ゲートフィンガートレンチ11まで、第1ゲートフィンガートレンチ11よりも深い領域でp型の不純物領域が連続して形成されている。すなわち、隣り合う第1ゲートフィンガートレンチ11の間の領域が全て、第1ゲートフィンガートレンチ11よりも深いp型領域で覆われる。したがって、ゲートフィンガー部4における当該p型領域の密度を高くすることができる。
As shown in FIG. 9, the
図10に示すように、半導体装置1は、p型領域36内にn+型領域44を有していてもよい。n+型領域44は、アクティブ部3のn+型ソース領域17(図2A参照)と同じ深さ位置に形成されていてもよい。
図11に示すように、半導体装置1は、第1ゲートフィンガートレンチ11に対して平行な第2ゲートフィンガートレンチ12に代えて、第1ゲートフィンガートレンチ11に交差する方向に延びる第2ゲートフィンガートレンチ45を有していてもよい。第2ゲートフィンガートレンチ45は、第1ゲートフィンガートレンチ11の長手方向に間隔を空けて複数本形成されていてもよい。これにより、ゲートフィンガートレンチ10が全体として、一方向に延びる第1ゲートフィンガートレンチ11とそれに交差する他方向に延びる第2ゲートフィンガートレンチ45とによって、格子状に形成されていてもよい。そして、第2ゲートフィンガートレンチ45にも、第1ゲートフィンがトレンチ11と同様に(図3参照)、底部p型領域38を形成すればよい。これにより、第2ゲートフィンガートレンチ45に沿う領域では、図12に示すように、一方の第1ゲートフィンガートレンチ11から他方の第1ゲートフィンガートレンチ11まで、第1ゲートフィンガートレンチ11よりも深いp型の不純物領域を連続して形成することができる。
As shown in FIG. 10, the
As shown in FIG. 11, the
図13に示すように、半導体装置1は、ゲートフィンガートレンチ10の上部エッジ32に傾斜面34や円形面39を有していなくてもよい。つまり、上部エッジ32は、鋭くなっていてもよい。
また、半導体装置1は、図14に示すように、ソーストレンチ47に代えて、ソーストレンチ48を備えていてもよい。ソーストレンチ48は、平面視において、外周辺および内周辺の両辺によって区画された形状である(図14の左側の図)。この場合、その深さ方向にSiC基板2を切断したときに現れる切断面においては、A−A線断面で示すように、ソーストレンチ48が2つ現れる(ソーストレンチの第2パターン)。具体的には、図14の左側の図に示すように、平面視(正)四角環状であってもよいし、(正)六角環状、円環状等であってもよい。これにより、ソーストレンチ48の内方領域には、ソーストレンチ48の内周辺によって区画された凸部51(メサ部)が形成されている。また、ソーストレンチ48は、ゲートトレンチ9と同じ深さおよび幅を有している。
As shown in FIG. 13, the
Further, as shown in FIG. 14, the
p型領域28は、図2Aの構成と同様に、ソーストレンチ48の外側縁部およびその内方領域の全体に形成されている。したがって、p型領域28は、p型チャネル領域19からソーストレンチ48の側面に沿って縦方向に延び、ソーストレンチ48の底面に沿って横方向に延びる外面を有すると共に、さらに、凸部51の下方において、SiC基板2の表面に沿って横方向に延びる外面を有している。これにより、図14の構成では、凸部51の下方において、ソーストレンチ48よりも深く形成されたp型領域28を有している。この実施形態では、凸部51は、表面部を除く大部分がp型領域28で構成されている。p+型チャネルコンタクト領域16は、凸部51の表面部の全体に形成されていてもよい。
The p-shaped
また、半導体装置1は、図15に示すように、ソーストレンチ47,48を備えていなくてもよい。p+型チャネルコンタクト領域16は、各単位セル15の中央領域に形成されており、このp+型チャネルコンタクト領域16を取り囲むようにn+型ソース領域17が形成されていてもよい。この場合、半導体装置1は、p型チャネル領域19に連なるp型ピラー層46(たとえば、濃度1×1016cm−3〜1×1019cm−3)を備えていてもよい。p型ピラー層46は、各単位セル15のp型チャネル領域19の内方の領域に形成されている。より具体的には、p型ピラー層46は、p型チャネル領域19のほぼ中央の領域において、たとえばp型チャネル領域19と相似形(図1(b)のレイアウトでは平面視四角形)に形成されていてもよい。すなわち、p型ピラー層46は、ほぼ柱状(図1(b)のレイアウトではほぼ四角柱状)に形成されている。これにより、SiC基板2には、適当なピッチで配列されたp型ピラー層46と、互いに隣り合うp型ピラー層46の間に挟まれたn型ドレイン領域20とが表面21に沿う方向に交互に配列されている。
Further, as shown in FIG. 15, the
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
Although the embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments.
For example, a configuration in which the conductive type of each semiconductor portion of the above-mentioned
また、半導体装置1に採用される半導体は、SiCに限らず、たとえば、Si、GaN、ダイヤモンド等であってもよい。
また、オーバーラップ部24は、ゲートフィンガー部4に限らず、アクティブ部3に形成されていてもよい。たとえば、各単位セル15の上面が隠れない程度にゲートトレンチ9の開口端の周囲のみを覆うことによって、アクティブ部3にもオーバーラップ部24を形成してもよい。この場合、ゲートトレンチ9にもオーバーハング部33を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー8の直下の構造は、本発明のオーバーハング部33による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。
Further, the semiconductor used in the
Further, the
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、前述の実施形態からは、以下の特徴を抽出することができる。
アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたMISトランジスタであって、ゲートトレンチと、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と含むMISトランジスタと、前記ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第1ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第1ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第1ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の第1底部不純物領域と、前記複数の第1ゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーと、隣り合う前記第1ゲートフィンガートレンチの間において、前記第1ゲートフィンガートレンチの底部よりも深く形成された第2導電型の電界緩和領域とを含む、半導体装置が抽出される。
In addition, various design changes can be made within the scope of the matters described in the claims.
In addition, the following features can be extracted from the above-described embodiment.
A semiconductor layer including an active portion and a gate finger portion, a MIS transistor formed in the active portion, a gate trench, a first conductive type source region along the side surface of the gate trench, and a second conductive type. A MIS transistor including a channel region and a first conductive type drain region, a plurality of first gate finger trenches formed by an extension portion of the gate trench in the gate finger portion, the gate trench and the first gate finger trench. A gate electrode embedded via a gate insulating film, a second conductive type first bottom impurity region formed at least at the bottom of the first gate finger trench, and the plurality of first gate finger trenches are crossed. A second conductive type electric field relaxation region formed deeper than the bottom of the first gate finger trench between the gate finger electrically connected to the gate electrode and the adjacent first gate finger trench. Including, semiconductor devices are extracted.
この構成によれば、電界緩和領域の存在によって、ゲートフィンガー部における第2導電型の不純物領域(第1底部不純物領域および電界緩和領域の両方を含む領域)のピッチを、ゲートトレンチのピッチよりも狭くすることができる。これにより、ゲートフィンガー部において第2導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 According to this configuration, due to the presence of the electric field relaxation region, the pitch of the second conductive type impurity region (the region including both the first bottom impurity region and the electric field relaxation region) in the gate finger portion is set higher than the pitch of the gate trench. Can be narrowed. As a result, the density of the second conductive type impurity region can be increased in the gate finger portion, so that the electric field concentration on the gate finger portion can be relaxed and the occurrence of avalanche breakdown in the gate finger portion can be reduced when a high voltage is applied. .. As a result, the avalanche breakdown can be preferentially generated in the active portion, so that a high avalanche withstand capacity can be realized.
前記半導体装置は、隣り合う前記第1ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第2ゲートフィンガートレンチをさらに含み、前記電界緩和領域は、前記第2ゲートフィンガートレンチの少なくとも底部に形成された第2底部不純物領域を含んでいてもよい。
この構成によれば、第2ゲートフィンガートレンチの深さを電界緩和領域の深さに算入することができるので、第2ゲートフィンガートレンチの底部から比較的浅く不純物領域を形成する程度で、第1ゲートフィンガートレンチの底部よりも深い電界緩和領域を容易に形成することができる。
The semiconductor device further includes a second gate finger trench formed between adjacent first gate finger trenches and integrated with the gate trench, the electric field relaxation region being at least the bottom of the second gate finger trench. It may contain a second bottom impurity region formed in.
According to this configuration, the depth of the second gate finger trench can be included in the depth of the electric field relaxation region, so that the first is such that an impurity region is formed relatively shallowly from the bottom of the second gate finger trench. An electric field relaxation region deeper than the bottom of the gate finger trench can be easily formed.
前記半導体装置では、前記第2ゲートフィンガートレンチは、前記第1ゲートフィンガートレンチに沿って延びていてもよいし、前記第1ゲートフィンガートレンチに交差する方向に延びていてもよい。
前記半導体装置は、隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、前記半導体装置は、前記平坦領域において、前記第1ゲートフィンガートレンチの底部よりも浅く形成された第2導電型の表面部不純物領域をさらに含む。この場合、前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含んでいてもよいし、前記表面部不純物領域の下方に間隔を空けて形成された領域を含んでいてもよい。
In the semiconductor device, the second gate finger trench may extend along the first gate finger trench or may extend in a direction intersecting the first gate finger trench.
In the semiconductor device, the region between adjacent first gate finger trenches includes a flat region in which the surface of the semiconductor layer is continuous from one of the first gate finger trenches to the other of the first gate finger trenches. The semiconductor device further includes a second conductive type surface impurity region formed shallower than the bottom of the first gate finger trench in the flat region. In this case, the electric field relaxation region may include a region formed so as to be continuous with the surface impurity region, or may include a region formed below the surface impurity region at intervals. May be good.
たとえば、電界緩和領域がイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、半導体表面から、より深い位置に電界緩和領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、トレンチの底部に不純物領域が形成される場合、エネルギ条件は、イオンの注入面(トレンチの底面)を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがトレンチに対して横にずれると、深さの基準面が半導体の表面(トレンチの開口端)にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。 For example, if the field relaxation region is formed by ion implantation, its depth is controlled by the implantation energy. The larger the injection energy, the deeper the electric field relaxation region can be formed from the semiconductor surface. Since the injection energy is determined according to the target depth position, if the mask is displaced in the pre-injection stage, the impurity region may not be formed at the target depth position. For example, when an impurity region is formed at the bottom of a trench, the energy condition is determined according to the depth from the ion injection surface (bottom surface of the trench) as a reference surface. However, if the mask shifts laterally with respect to the trench, the reference plane of depth rises to the surface of the semiconductor (open end of the trench), and there is a risk that an impurity region will be formed only at a position shallower than the target position. is there.
この構成によれば、電界緩和領域が半導体層の平坦領域に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。したがって、高い確率で、電界緩和領域を狙った深さ位置に形成することができる。
前記半導体装置では、前記MISトランジスタは、前記チャネル領域に連なり、前記電界緩和領域よりも深く形成された第2導電型の領域をさらに含む。
According to this configuration, since the electric field relaxation region is formed in the flat region of the semiconductor layer, the height position of the reference plane for ion implantation hardly changes even if the position of the mask shifts. Therefore, it is possible to form the electric field relaxation region at a target depth position with high probability.
In the semiconductor device, the MIS transistor further includes a second conductive type region which is connected to the channel region and is formed deeper than the electric field relaxation region.
この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
また、アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたMISトランジスタであって、所定のピッチP1で形成されたゲートトレンチと、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と含むMISトランジスタと、前記ゲートフィンガー部において、前記ゲートトレンチのピッチP1よりも狭いピッチP2で形成され、前記ゲートトレンチと一体的な複数のゲートフィンガートレンチと、前記ゲートトレンチおよび前記ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の底部不純物領域と、前記複数のゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置が抽出される。
According to this configuration, the effect of relaxing the electric field concentration on the gate finger portion when a high voltage is applied can be further enhanced.
Further, a semiconductor layer including an active portion and a gate finger portion, a gate trench formed in the active portion and formed at a predetermined pitch P1, and a first along the side surface of the gate trench in this order. A MIS transistor including a conductive source region, a second conductive channel region, and a first conductive drain region, and a gate finger portion formed of a pitch P 2 narrower than the pitch P 1 of the gate trench. A plurality of gate finger trenches integrated with the gate trench, a gate electrode embedded in the gate trench and the gate finger trench via a gate insulating film, and a second conductor formed at least at the bottom of the gate finger trench. A semiconductor device is extracted that includes an impurity region at the bottom of the mold and a gate finger that traverses the plurality of gate finger trenches and is electrically connected to the gate electrode.
この構成によれば、ゲートフィンガー部において第2導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 According to this configuration, the density of the second conductive type impurity region can be increased in the gate finger portion, so that the electric field concentration on the gate finger portion is relaxed when a high voltage is applied, and the occurrence of avalanche breakdown in the gate finger portion is reduced. be able to. As a result, the avalanche breakdown can be preferentially generated in the active portion, so that a high avalanche withstand capacity can be realized.
前記半導体装置は、前記ゲートトレンチが格子状に形成されており、前記ゲートフィンガートレンチは、前記ゲートトレンチの延長部で構成され、前記ゲートトレンチの格子ピッチで配列された複数の第1ゲートフィンガートレンチと、隣り合う前記第1ゲートフィンガートレンチの間に形成された第2ゲートフィンガートレンチとを含む。
前記半導体装置では、前記MISトランジスタは、前記チャネル領域に連なり、前記底部不純物領域よりも深く形成された第2導電型の領域をさらに含む。
In the semiconductor device, the gate trench is formed in a grid pattern, and the gate finger trench is composed of an extension portion of the gate trench, and a plurality of first gate finger trenches arranged at a grid pitch of the gate trench. And a second gate finger trench formed between the adjacent first gate finger trenches.
In the semiconductor device, the MIS transistor further includes a second conductive type region which is connected to the channel region and is formed deeper than the bottom impurity region.
この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
前記半導体装置では、前記底部不純物領域は、前記チャネル領域と電気的に接続されている。
この構成によれば、底部不純物領域の電位をチャネル領域の電位に維持することができる。
According to this configuration, the effect of relaxing the electric field concentration on the gate finger portion when a high voltage is applied can be further enhanced.
In the semiconductor device, the bottom impurity region is electrically connected to the channel region.
According to this configuration, the potential of the bottom impurity region can be maintained at the potential of the channel region.
前記半導体装置では、前記ゲート電極は、当該ゲート電極が埋め込まれたトレンチの上部エッジにおいて前記半導体層の表面に重なるオーバーラップ部を有し、前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む。このトレンチは、前記ゲートトレンチ、前記ゲートフィンガートレンチ、前記第1ゲートフィンガートレンチおよび前記第2ゲートフィンガートレンチを含む。 In the semiconductor device, the gate electrode has an overlapping portion that overlaps the surface of the semiconductor layer at the upper edge of the trench in which the gate electrode is embedded, and the gate insulating film is inside the trench at the upper edge. Includes an overhang that protrudes toward you. The trench includes the gate trench, the gate finger trench, the first gate finger trench and the second gate finger trench.
この構成によれば、トレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。 According to this configuration, since the overhang portion is formed on the upper edge of the trench, the withstand voltage of the gate insulating film at the upper edge can be improved. Therefore, even if the electric field is concentrated on the upper edge when the gate is turned on, it is possible to prevent dielectric breakdown of the gate insulating film at the upper edge. As a result, the reliability of the gate-on voltage can be improved.
前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる傾斜面を含む。
この構成によれば、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む。
In the semiconductor device, the upper edge includes an inclined surface that connects the surface of the semiconductor layer and the inner surface of the trench.
According to this configuration, the electric field applied to the upper edge when the gate is turned on can be dispersed in the inclined surface to alleviate the electric field concentration.
In the semiconductor device, the upper edge includes a circular surface connecting the surface of the semiconductor layer and the inner surface of the trench.
この構成によれば、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い。
この構成によれば、トレンチの底面上のゲート絶縁膜を介して向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。また、トレンチの底面上のゲート絶縁膜の耐圧を向上させることができるので、ゲートのオフ時におけるゲート絶縁膜の絶縁破壊を防止することもできる。
According to this configuration, the electric field applied to the upper edge when the gate is turned on can be dispersed in the circular plane to alleviate the electric field concentration.
In the semiconductor device, the gate insulating film on the bottom surface of the trench is thicker than the gate insulating film on the side surface of the trench.
According to this configuration, it is possible to reduce the capacity of the capacitor composed of the gate electrode and the semiconductor layer facing each other through the gate insulating film on the bottom surface of the trench. As a result, the capacity of the gate as a whole (gate capacity) can be reduced. Further, since the withstand voltage of the gate insulating film on the bottom surface of the trench can be improved, it is possible to prevent dielectric breakdown of the gate insulating film when the gate is turned off.
前記半導体装置では、前記ゲート絶縁膜は、前記半導体層の表面に、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い部分をさらに含む。
この構成によれば、半導体層の表面上のゲート絶縁膜を介して向かい合うゲート電極(オーバーラップ部)と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。
In the semiconductor device, the gate insulating film further includes a portion thicker than the gate insulating film on the side surface of the trench on the surface of the semiconductor layer.
According to this configuration, it is possible to reduce the capacity of the capacitor formed by the gate electrodes (overlapping portions) facing each other via the gate insulating film on the surface of the semiconductor layer and the semiconductor layer. As a result, the capacity of the gate as a whole (gate capacity) can be reduced.
前記半導体装置は、前記トレンチの下部エッジは、前記トレンチの側面と底面とを連ならせる円形面を含む。
この構成によれば、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
In the semiconductor device, the lower edge of the trench includes a circular surface connecting the side surface and the bottom surface of the trench.
According to this configuration, the electric field applied to the lower edge when the gate is turned off can be dispersed in the circular plane to alleviate the electric field concentration.
1 半導体装置
2 SiC基板
3 アクティブ部
4 ゲートフィンガー部
8 ゲートフィンガー
9 ゲートトレンチ
10 ゲートフィンガートレンチ
11 第1ゲートフィンガートレンチ
12 第2ゲートフィンガートレンチ
17 n+型ソース領域
19 p型チャネル領域
20 n型ドレイン領域
22 ゲート電極
23 ゲート絶縁膜
24 オーバーラップ部
25 (ゲート絶縁膜の)側面部
26 (ゲート絶縁膜の)底面部
27 (ゲート絶縁膜の)表面部
28 p型領域
32 上部エッジ
33 オーバーハング部
34 傾斜面
35 円形面
36 p型領域
37 平坦領域
38 底部p型領域
39 円形面
41 p型突出領域
42 p型フローティング領域
43 p型領域
45 第2ゲートフィンガートレンチ
46 p型ピラー層
Claims (13)
前記アクティブ部に形成された複数のMISトランジスタであって、前記アクティブ部はゲートトレンチによって複数の単位セルに区画されており、各前記MISトランジスタが、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を含むMISトランジスタと、
ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第1ゲートフィンガートレンチと、
前記ゲートトレンチおよび前記第1ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第1ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の第1底部不純物領域と、
前記複数の第1ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲートフィンガーと、
前記第1ゲートフィンガートレンチの底部よりも深く形成された第2導電型の電界緩和領域と、
前記半導体層に形成された第2トレンチと、
前記半導体層上に形成されたソース電極と、
前記第2トレンチ内において前記ソース電極と前記半導体層との間に形成された導電膜と、
前記導電膜と前記半導体層との間に形成された絶縁材料を含む第2膜とを含み、
前記導電膜は、前記第2膜上に存在しており、
前記ソース電極は、前記半導体層に形成された第2導電型のチャネルコンタクト領域、および互いに隣り合う前記ゲートトレンチの間の前記第2トレンチ内において前記導電膜に接しており、
隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
前記平坦領域において、前記第1ゲートフィンガートレンチの間を繋ぐように連続的に形成された第2導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含む、半導体装置。 A semiconductor layer including an active part and made of SiC,
A plurality of MIS transistors formed in the active portion, the active portion is divided into a plurality of unit cells by a gate trench, and each of the MIS transistors is a first conductive type along the side surface of the gate trench in order. A MIS transistor that includes a source region, a second conductive channel region, and a first conductive drain region.
A plurality of first gate finger trenches formed by an extension of the gate trench in the gate finger portion,
A gate electrode embedded in the gate trench and the first gate finger trench via a gate insulating film,
A second conductive type first bottom impurity region formed at least at the bottom of the first gate finger trench,
With the plurality of first gate finger trenches and gate fingers electrically connected to the gate electrodes,
A second conductive type electric field relaxation region formed deeper than the bottom of the first gate finger trench,
The second trench formed in the semiconductor layer and
The source electrode formed on the semiconductor layer and
A conductive film formed between the source electrode and the semiconductor layer in the second trench,
A second film containing an insulating material formed between the conductive film and the semiconductor layer is included.
The conductive film exists on the second film and
The source electrode is in contact with the conductive film in the second trench between the second conductive type channel contact region formed in the semiconductor layer and the gate trench adjacent to each other.
The region between the adjacent first gate finger trenches includes a flat region in which the surface of the semiconductor layer is continuous from one of the first gate finger trenches to the other of the first gate finger trenches.
In the flat region, a second conductive type surface impurity region formed continuously so as to connect between the first gate finger trenches is further included.
The electric field relaxation region is a semiconductor device including a region formed so as to be continuous with the surface impurity region.
前記電界緩和領域は、前記第2ゲートフィンガートレンチの少なくとも底部に形成された第2底部不純物領域を含む、請求項1に記載の半導体装置。 A second gate finger trench formed between adjacent first gate finger trenches and integrated with the gate trench is further included.
The semiconductor device according to claim 1, wherein the electric field relaxation region includes a second bottom impurity region formed at least at the bottom of the second gate finger trench.
前記アクティブ部に形成された複数のMISトランジスタであって、前記アクティブ部はゲートトレンチによって複数の単位セルに区画されており、各前記MISトランジスタが、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を含むMISトランジスタと、
ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第1ゲートフィンガートレンチと、
前記ゲートトレンチおよび前記第1ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第1ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の第1底部不純物領域と、
前記複数の第1ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲートフィンガーと、
前記第1ゲートフィンガートレンチの底部よりも深く形成された第2導電型の電界緩和領域と、
前記半導体層に形成された第2トレンチと、
前記半導体層上に形成されたソース電極と、
前記第2トレンチ内において前記ソース電極と前記半導体層との間に形成された導電膜と、
前記導電膜と前記半導体層との間に形成された絶縁材料を含む第2膜とを含み、
前記導電膜は、前記第2膜上に存在しており、
前記ソース電極は、前記半導体層に形成された第2導電型のチャネルコンタクト領域、および互いに隣り合う前記ゲートトレンチの間の前記第2トレンチ内において前記導電膜に接しており、
隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
前記平坦領域において、前記第1ゲートフィンガートレンチの底部よりも浅く形成された第2導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域の下方に間隔を空けて形成された領域を含む、半導体装置。 A semiconductor layer including an active part and made of SiC,
A plurality of MIS transistors formed in the active portion, the active portion is divided into a plurality of unit cells by a gate trench, and each of the MIS transistors is a first conductive type along the side surface of the gate trench in order. A MIS transistor that includes a source region, a second conductive channel region, and a first conductive drain region.
A plurality of first gate finger trenches formed by an extension of the gate trench in the gate finger portion,
A gate electrode embedded in the gate trench and the first gate finger trench via a gate insulating film,
A second conductive type first bottom impurity region formed at least at the bottom of the first gate finger trench,
With the plurality of first gate finger trenches and gate fingers electrically connected to the gate electrodes,
A second conductive type electric field relaxation region formed deeper than the bottom of the first gate finger trench,
The second trench formed in the semiconductor layer and
The source electrode formed on the semiconductor layer and
A conductive film formed between the source electrode and the semiconductor layer in the second trench,
A second film containing an insulating material formed between the conductive film and the semiconductor layer is included.
The conductive film exists on the second film and
The source electrode is in contact with the conductive film in the second trench between the second conductive type channel contact region formed in the semiconductor layer and the gate trench adjacent to each other.
The region between the adjacent first gate finger trenches includes a flat region in which the surface of the semiconductor layer is continuous from one of the first gate finger trenches to the other of the first gate finger trenches.
In the flat region, a second conductive type surface impurity region formed shallower than the bottom of the first gate finger trench is further included.
The electric field relaxation region is a semiconductor device including a region formed at intervals below the surface impurity region.
前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む、請求項1〜6のいずれか一項に記載の半導体装置。 The gate electrode has an overlap portion that overlaps the surface of the semiconductor layer at the upper edge of the trench in which the gate electrode is embedded.
The semiconductor device according to any one of claims 1 to 6, wherein the gate insulating film includes an overhang portion protruding inward of the trench at the upper edge.
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