JP2021108400A

JP2021108400A - Semiconductor device

Info

Publication number: JP2021108400A
Application number: JP2021074402A
Authority: JP
Inventors: 佑紀中野; Yuuki Nakano
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-10-07
Filing date: 2021-04-26
Publication date: 2021-07-29
Anticipated expiration: 2035-03-27
Also published as: JP2024003235A; JP2022191474A; JP7423853B2; JP2019220727A; JP7165778B2; JP6876767B2

Abstract

To provide a semiconductor device including a trench structure and capable of obtaining a high avalanche resistance.SOLUTION: There is provided a semiconductor device 1 including: an SiC substrate 2; an MIS transistor; a plurality of first gate finger trenches 11 composed of extention parts of gate trenches 9 in a gate finger part 4; a gate electrode 22 embedded in the gate trench 9 and in the first gate finger trench 11 via a gate insulation film 23; an electrode film residue 50 formed between a source pad 5 and the SiC substrate 2; and an insulation film residue 49 formed between the electrode film residue 50 and the SiC substrate 2. The electrode film residue 50 exists on the insulation film residue 49. The source pad 5 is brought into contact with a p+-type channel contact region 16 formed in the SiC substrate 2 and the electrode film residue 50 between the gate trenches 9 adjacent to each other.SELECTED DRAWING: Figure 2A

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate structure.

たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバス（ゲートフィンガー）とを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。 For example, Patent Document 1 describes an epitaxial layer in which an active cell array and a gate bus area are formed, a gate trench formed in the active cell array, a gate oxide film formed in the gate trench, and polysilicon embedded in the gate trench. Includes a gate electrode composed of a gate electrode, a trench formed in the gate bus area and connected to the gate trench, and a polysilicon gate bus (gate finger) embedded in the trench so as to cover the surface of the epitaxial layer in the gate bus area. , Trench gate vertical MOSFET is disclosed.

特表２００６−５２００９１号公報Special Table 2006-520091

トランジスタにおいて高いアバランシェ耐量を得るためには、アクティブ部のｐｎ接合でアバランシェ降伏を生じさせる必要がある。つまり、アバランシェ降伏時（高電圧印加時）に、アクティブ部よりも絶縁破壊耐量が低いゲートフィンガー部に電界が集中してしまうと、ゲートフィンガー部が先に破壊に至るため、十分なアバランシェ耐量を得ることは困難である。 In order to obtain a high avalanche withstand voltage in a transistor, it is necessary to cause avalanche breakdown at the pn junction of the active portion. In other words, when the avalanche breakdowns (when a high voltage is applied), if the electric field concentrates on the gate finger part, which has a lower dielectric breakdown resistance than the active part, the gate finger part will break first, so a sufficient avalanche withstand capacity is required. It is difficult to obtain.

本発明の一実施形態は、高いアバランシェ耐量を得ることができるトレンチゲート構造を有する半導体装置を提供する。 One embodiment of the present invention provides a semiconductor device having a trench gate structure capable of obtaining a high avalanche withstand capability.

本発明の一実施形態は、アクティブ部を含み、ＳｉＣからなる半導体層と、前記アクティブ部に形成された複数のＭＩＳトランジスタであって、前記アクティブ部は複数のゲートトレンチによって複数の単位セルに区画されており、各前記ＭＩＳトランジスタが、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域を含むＭＩＳトランジスタと、ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域であって、前記第１底部不純物領域の底部の少なくとも一部が、断面視において前記半導体層の表面に沿う水平直線を形成するように同じ深さになっている第１底部不純物領域と、前記複数の第１ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲート導電層と、前記半導体層上に形成されたソース電極と、隣り合う前記ゲートトレンチの間において前記半導体層上に形成された非導電材料を含む第１膜と、前記ソース電極と前記第１膜との間に形成された第１導電膜とを含み、前記ソース電極は、前記半導体層の厚さ方向に突出する突出部を有し、前記半導体層の厚さ方向に交差する方向において、前記第１導電膜との間に境界を形成している、半導体装置を提供する。 One embodiment of the present invention is a semiconductor layer including an active portion and made of SiC, and a plurality of MIS conductors formed in the active portion, and the active portion is divided into a plurality of unit cells by a plurality of gate trenches. Each of the MIS transistors includes a first conductive type source region, a second conductive type channel region, and a first conductive type drain region along the side surface of the gate trench, and a gate finger portion. A plurality of first gate finger trenches formed by an extension of the gate trench, a gate electrode embedded in the gate trench and the first gate finger trench via a gate insulating film, and the first gate finger trench. A second conductive type first bottom impurity region formed at least at the bottom of the above, and at least a part of the bottom of the first bottom impurity region forms a horizontal straight line along the surface of the semiconductor layer in a cross-sectional view. The first bottom impurity region having the same depth as described above, the plurality of first gate finger trenches, the gate conductive layer electrically connected to the gate electrode, and the source electrode formed on the semiconductor layer. A first film containing a non-conductive material formed on the semiconductor layer between adjacent gate trenches, and a first conductive film formed between the source electrode and the first film. The source electrode has a protruding portion protruding in the thickness direction of the semiconductor layer, and forms a boundary with the first conductive film in a direction intersecting the thickness direction of the semiconductor layer. , Provides semiconductor devices.

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。1A and 1B are schematic plan views of a semiconductor device according to an embodiment of the present invention. FIG. 1 (a) shows an overall view, and FIG. 1 (b) shows an internally enlarged view. 図２Ａは、前記半導体装置の断面図（図１（ｂ）のIIA−IIA線断面図）である。FIG. 2A is a cross-sectional view of the semiconductor device (a cross-sectional view taken along the line IIA-IIA of FIG. 1B). 図２Ｂは、前記半導体装置の断面図（図１（ｂ）のIIB−IIB線断面図）である。FIG. 2B is a cross-sectional view of the semiconductor device (a cross-sectional view taken along the line IIB-IIB of FIG. 1B). 図２Ｃは、前記半導体装置の断面図（図１（ｂ）のIIC−IIC線断面図）である。FIG. 2C is a cross-sectional view of the semiconductor device (a cross-sectional view taken along the line IIC-IIC of FIG. 1B). 図２Ｄは、前記半導体装置の断面図（図１（ｂ）のIID−IID線断面図）である。FIG. 2D is a cross-sectional view of the semiconductor device (the IID-IID line cross-sectional view of FIG. 1B). 図３は、前記半導体装置のゲートフィンガー部の拡大断面図である。FIG. 3 is an enlarged cross-sectional view of the gate finger portion of the semiconductor device. 図４は、前記半導体装置の製造方法を説明するためのフロー図である。FIG. 4 is a flow chart for explaining a method for manufacturing the semiconductor device. 図５は、上部エッジに傾斜面を形成する工程を説明するための図である。FIG. 5 is a diagram for explaining a process of forming an inclined surface on the upper edge. 図６は、上部エッジに円形面を形成する工程を説明するための図である。FIG. 6 is a diagram for explaining a process of forming a circular surface on the upper edge. 図７は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining an embodiment of a gate finger portion of the semiconductor device. 図８は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining an embodiment of a gate finger portion of the semiconductor device. 図９は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining an embodiment of a gate finger portion of the semiconductor device. 図１０は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining an embodiment of a gate finger portion of the semiconductor device. 図１１は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための平面図である。FIG. 11 is a plan view for explaining an embodiment of the gate finger portion of the semiconductor device. 図１２は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining an embodiment of a gate finger portion of the semiconductor device. 図１３は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。FIG. 13 is a cross-sectional view for explaining one embodiment of the gate finger portion of the semiconductor device. 図１４は、前記半導体装置のアクティブ部の一実施形態を説明するための断面図である。FIG. 14 is a cross-sectional view for explaining an embodiment of the active portion of the semiconductor device. 図１５は、前記半導体装置のアクティブ部の一実施形態を説明するための図である。FIG. 15 is a diagram for explaining an embodiment of an active portion of the semiconductor device.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含む。たとえば、図１の紙面における半導体装置１の上下方向の長さは１ｍｍ程度である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
1A and 1B are schematic plan views of a semiconductor device 1 according to an embodiment of the present invention. FIG. 1 (a) shows an overall view, and FIG. 1 (b) shows an internally enlarged view.
The semiconductor device 1 includes a power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) element (individual element) using SiC (silicon carbide). For example, the length of the semiconductor device 1 in the vertical direction on the paper surface of FIG. 1 is about 1 mm.

図１（ａ）に示すように、半導体装置１は、半導体層の一例としてのＳｉＣ基板２を含む。ＳｉＣ基板２は、ベース基板とその上にエピタキシャル成長によって生成された活性層とを含むＳｉＣエピタキシャル基板であってよい。ＳｉＣ基板２は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ部３と、アクティブ部３を取り囲むゲートフィンガー部４とを備えている。 As shown in FIG. 1A, the semiconductor device 1 includes a SiC substrate 2 as an example of a semiconductor layer. The SiC substrate 2 may be a SiC epitaxial substrate containing a base substrate and an active layer generated by epitaxial growth on the base substrate. The SiC substrate 2 is arranged in the central portion thereof, and includes an active portion 3 that functions as a field effect transistor and a gate finger portion 4 that surrounds the active portion 3.

たとえばアルミニウムからなるソースパッド５は、アクティブ部３のほぼ全域を覆うように形成されている。ソースパッド５は、平面視略正方形状である。ソースパッド５の周縁部には、ゲートフィンガー部４に沿ってソースパッド５の中央部を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソースパッド５の中央部へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７からゲートフィンガー部４に沿って除去領域６全体に渡って延びている。一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。 For example, the source pad 5 made of aluminum is formed so as to cover almost the entire area of the active portion 3. The source pad 5 has a substantially square shape in a plan view. A removal region 6 surrounding the central portion of the source pad 5 is formed along the gate finger portion 4 on the peripheral portion of the source pad 5. A part of the removal region 6 is selectively recessed toward the central portion of the source pad 5. A gate pad 7 is installed in this recess. For example, the gate finger 8 made of aluminum extends from the gate pad 7 along the gate finger portion 4 over the entire removal region 6. The pair of gate fingers 8 are formed in a shape symmetrical with respect to the gate pad 7.

図１（ｂ）に示すように、ソースパッド５等の直下においてＳｉＣ基板２には、ゲートトレンチ９およびゲートフィンガートレンチ１０が形成されている。ゲートトレンチ９は、アクティブ部３に形成されている。ゲートトレンチ９は、格子状に形成されている。
ゲートフィンガートレンチ１０は、ゲートフィンガー部４に形成されている。ゲートフィンガートレンチ１０は、ゲートトレンチ９と一体的に形成されている。また、ゲートフィンガートレンチ１０は、ゲートトレンチ９と同じ幅で形成されている。互いに同じ幅にすることによって、後述するゲート電極２２を埋め込む際の埋込不良を防止することができる。 As shown in FIG. 1 (b), a gate trench 9 and a gate finger trench 10 are formed on the SiC substrate 2 directly under the source pad 5 and the like. The gate trench 9 is formed in the active portion 3. The gate trench 9 is formed in a grid pattern.
The gate finger trench 10 is formed in the gate finger portion 4. The gate finger trench 10 is integrally formed with the gate trench 9. Further, the gate finger trench 10 is formed with the same width as the gate trench 9. By making the widths the same as each other, it is possible to prevent an embedding defect when embedding the gate electrode 22 described later.

ゲートフィンガートレンチ１０は、第１ゲートフィンガートレンチ１１および第２ゲートフィンガートレンチ１２を含む。第１ゲートフィンガートレンチ１１は、ゲートトレンチ９の延長部で構成されており、ゲートトレンチ９の各端部からゲートフィンガー部４に引き出されたストライプ状に形成されている。すなわち、第１ゲートフィンガートレンチ１１は、ゲートトレンチ９の格子ピッチＰ_１と同じピッチで配列されている。第２ゲートフィンガートレンチ１２は、隣り合う第１ゲートフィンガートレンチ１１の間の領域に複数本形成されている。第２ゲートフィンガートレンチ１２は、ゲートトレンチ９の複数の端部に跨る横トレンチ１３における端部間の部分１４に接続されている。図１（ｂ）では、第２ゲートフィンガートレンチ１２は各端部間の部分１４に２本ずつ設けられているが、この数は特に限定されない。また、この実施形態では、各第２ゲートフィンガートレンチ１２は、第１ゲートフィンガートレンチ１１に対して平行である。ゲートフィンガー部４には、第１ゲートフィンガートレンチ１１および第２ゲートフィンガートレンチ１２からなるゲートフィンガートレンチ１０が、格子ピッチＰ_１よりも狭いピッチＰ_２で配列されることとなる。 The gate finger trench 10 includes a first gate finger trench 11 and a second gate finger trench 12. The first gate finger trench 11 is formed by an extension portion of the gate trench 9, and is formed in a stripe shape drawn from each end portion of the gate trench 9 to the gate finger portion 4. That is, the first gate finger trench 11 are arranged at the same pitch as the grating pitch P ₁ of the gate trench 9. A plurality of second gate finger trenches 12 are formed in a region between adjacent first gate finger trenches 11. The second gate finger trench 12 is connected to a portion 14 between the ends of the lateral trench 13 straddling the plurality of ends of the gate trench 9. In FIG. 1B, two second gate finger trenches 12 are provided in the portion 14 between the ends, but the number is not particularly limited. Also, in this embodiment, each second gate finger trench 12 is parallel to the first gate finger trench 11. In the gate finger portion 4, the gate finger trench 10 including the first gate finger trench 11 and the second gate finger trench 12 is arranged at a pitch P ₂ _{narrower than the lattice pitch P 1.}

なお、ゲートトレンチ９およびゲートフィンガートレンチ１０のパターンは、これらの形状に限らない。たとえば、ゲートトレンチ９はストライプ状やハニカム状等であってもよい。また、ゲートフィンガートレンチ１０は格子状やハニカム状等であってもよい。
アクティブ部３は、ゲートトレンチ９によって、さらに多数の単位セル１５に区画されている。アクティブ部３には、多数の単位セル１５がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１５の中央部にはソーストレンチ４７が形成されている。ソーストレンチ４７の底面には、その中央領域にｐ^＋型チャネルコンタクト領域１６（たとえば、濃度１×１０^１８ｃｍ^−３〜５×１０^２１ｃｍ^−３）が形成され、ｐ^＋型チャネルコンタクト領域１６（ソーストレンチ４７）を取り囲むようにｎ^＋型ソース領域１７（たとえば、濃度１×１０^１８ｃｍ^−３〜５×１０^２１ｃｍ^−３）が形成されている。ｎ^＋型ソース領域１７は、各単位セル１５の側面（ゲートトレンチ９の側面）およびソーストレンチ４７の側面を形成している。 The patterns of the gate trench 9 and the gate finger trench 10 are not limited to these shapes. For example, the gate trench 9 may have a striped shape, a honeycomb shape, or the like. Further, the gate finger trench 10 may have a lattice shape, a honeycomb shape, or the like.
The active portion 3 is further divided into a large number of unit cells 15 by the gate trench 9. In the active portion 3, a large number of unit cells 15 are regularly arranged in a matrix shape (matrix shape). A source trench 47 is formed in the central portion of each unit cell 15. On the bottom surface of the source trench 47, ^{p +} -type channel contact region 16 in the center region (e.g., concentration ^{^{1 × 10 18 cm -3 ~5 ×}} 10 21 cm -3) is formed, ^{p +} -type channel contact region 16 ^{An n +} type source region 17 (for example, a concentration of 1 × 10 ¹⁸ cm ^{-3 to} 5 × 10 ²¹ cm ^-3 ) is formed so as to surround (source trench 47). The n ⁺ type source region 17 forms the side surface of each unit cell 15 (the side surface of the gate trench 9) and the side surface of the source trench 47.

ゲートフィンガー部４においてゲートフィンガー８は、ストライプ状のゲートフィンガートレンチ１０を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー８は、ゲートフィンガートレンチ１０の長手方向終端部（ゲートトレンチ９に対して反対側の端部）よりも内側領域に敷設されていて、ゲートフィンガートレンチ１０の終端部はゲートフィンガー８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板２には、ゲートフィンガー部４の全周に渡って掘り下げられた低段部１８が形成されている。低段部１８には、ｐ型のガードリング等（図示せず）が形成されていてもよい。 In the gate finger portion 4, the gate finger 8 is laid along a direction crossing the striped gate finger trench 10. In this embodiment, the gate finger 8 is laid in a region inside the longitudinal end of the gate finger trench 10 (the end opposite to the gate trench 9), and the end of the gate finger trench 10 is located. It protrudes outside the gate finger 8. In the region further outside the terminal portion, the SiC substrate 2 is formed with a low step portion 18 dug down over the entire circumference of the gate finger portion 4. A p-shaped guard ring or the like (not shown) may be formed on the lower step portion 18.

次に、半導体装置１のアクティブ部３およびゲートフィンガー部４の基本的な断面構造を説明する。
図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、それぞれ、半導体装置１の断面図（図１（ｂ）のIIA−IIA線断面図、IIB−IIB線断面図、IIC−IIC線断面図およびIID−IID線断面図）である。 Next, the basic cross-sectional structure of the active portion 3 and the gate finger portion 4 of the semiconductor device 1 will be described.
2A, 2B, 2C and 2D are cross-sectional views of the semiconductor device 1 (IIA-IIA line cross section, IIB-IIB line cross section, IIC-IIC line cross section and IID of FIG. 1B, respectively. −IID line cross section).

前述のように、半導体装置１は、ＳｉＣ基板２を備えている。ＳｉＣ基板２は、この実施形態では、ｎ型ＳｉＣ基板である。ＳｉＣ基板２の表面部よりも下側の部分は、電界効果トランジスタのｎ型ドレイン領域２０（たとえば、濃度１×１０^１４ｃｍ^−３〜１×１０^１７ｃｍ^−３）として機能する。
また、ＳｉＣ基板２の表面２１側には、ゲートトレンチ９およびゲートフィンガートレンチ１０が形成されている。前述のように、アクティブ部３は、ゲートトレンチ９によって、さらに多数の単位セル１５に区画されている。各単位セル１５の上面には、ｎ^＋型ソース領域１７が形成され、その下部にｐ型チャネル領域１９（たとえば、濃度１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３）が形成されている。つまり、図２Ａに示すように、ゲートトレンチ９は、ｎ^＋型ソース領域１７およびｐ型チャネル領域１９を貫通してｎ型ドレイン領域２０に達している。 As described above, the semiconductor device 1 includes the SiC substrate 2. The SiC substrate 2 is an n-type SiC substrate in this embodiment. The portion below the surface portion of the SiC substrate 2 functions as an n-type drain region 20 (for example, a concentration of 1 × 10 ¹⁴ cm ^-3 to 1 × 10 ¹⁷ cm ^-3 ) of the field effect transistor.
Further, a gate trench 9 and a gate finger trench 10 are formed on the surface 21 side of the SiC substrate 2. As described above, the active portion 3 is further divided into a large number of unit cells 15 by the gate trench 9. ^{An n +} type source region 17 is formed on the upper surface of each unit cell 15, and a p-type channel region 19 (for example, a concentration of 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁹ cm ^-3 ) is formed below the n + type source region 17. ing. That is, as shown in FIG. 2A, the gate trench 9 ^{penetrates the n +} type source region 17 and the p-type channel region 19 and reaches the n-type drain region 20.

ゲートトレンチ９およびゲートフィンガートレンチ１０には、たとえばポリシリコンからなるゲート電極２２が一括して埋め込まれている。このゲート電極２２とＳｉＣ基板２との間にゲート絶縁膜２３が介在されている。
ゲート電極２２は、たとえば図１（ｂ）に斜線ハッチングで示されるように、アクティブ部３においては、ＳｉＣ基板２の表面２１までゲートトレンチ９に埋め込まれている。これにより、ゲート電極２２も格子状に形成されており、各単位セル１５の上面はゲート電極２２で覆われずに露出している。一方、ゲートフィンガー部４においては、ゲートフィンガートレンチ１０の開口端からＳｉＣ基板２の表面２１を覆うように形成されたオーバーラップ部２４を有している。オーバーラップ部２４は、ゲートフィンガー８に沿ってストライプ状のゲートフィンガートレンチ１０を横切るように形成されている。 Gate electrodes 22 made of polysilicon, for example, are collectively embedded in the gate trench 9 and the gate finger trench 10. A gate insulating film 23 is interposed between the gate electrode 22 and the SiC substrate 2.
The gate electrode 22 is embedded in the gate trench 9 up to the surface 21 of the SiC substrate 2 in the active portion 3, as shown by diagonal hatching in FIG. 1 (b), for example. As a result, the gate electrodes 22 are also formed in a grid pattern, and the upper surface of each unit cell 15 is exposed without being covered by the gate electrodes 22. On the other hand, the gate finger portion 4 has an overlap portion 24 formed so as to cover the surface 21 of the SiC substrate 2 from the open end of the gate finger trench 10. The overlap portion 24 is formed so as to cross the striped gate finger trench 10 along the gate finger 8.

ゲート絶縁膜２３は、ゲートトレンチ９の側面上の側面部２５、底面上の底面部２６およびＳｉＣ基板２の表面２１上の表面部２７を一体的に含む。表面部２７は、少なくともオーバーラップ部２４とＳｉＣ基板２の表面２１との間に介在されている。
アクティブ部３において、ゲート電極２２は、ｎ^＋型ソース領域１７とｎ型ドレイン領域２０との間に跨っていて、ｐ型チャネル領域１９の表面（ゲートトレンチ９の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＯＳＦＥＴを有している。 The gate insulating film 23 integrally includes a side surface portion 25 on the side surface of the gate trench 9, a bottom surface portion 26 on the bottom surface, and a surface portion 27 on the surface 21 of the SiC substrate 2. The surface portion 27 is interposed between at least the overlap portion 24 and the surface 21 of the SiC substrate 2.
In the active portion 3, the gate electrode 22 ^{straddles between the n +} type source region 17 and the n-type drain region 20, and is an inversion layer (channel) on the surface of the p-type channel region 19 (side surface of the gate trench 9). Control the formation of. That is, the semiconductor device 1 has a MOSFET having a so-called trench gate type structure.

各単位セル１５の中央部にはソーストレンチ４７が形成されている。ソーストレンチ４７は、ゲートトレンチ９と同じ深さを有している一方、ゲートトレンチ９よりも広い幅を有している。ソーストレンチ４７は、ｎ^＋型ソース領域１７およびｐ型チャネル領域１９を貫通している。ソーストレンチ４７は、平面視において、図１（ｂ）に示すように、外周辺のみによって区画された形状であってよい。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、図２Ａに示すように、ソーストレンチ４７が１つ現れる（ソーストレンチの第１パターン）。具体的には、図１（ｂ）に示すように、平面視（正）四角形であってもよいし、（正）六角形、円形等であってもよい。 A source trench 47 is formed in the central portion of each unit cell 15. The source trench 47 has the same depth as the gate trench 9, but has a wider width than the gate trench 9. The source trench 47 ^{penetrates the n +} type source region 17 and the p-type channel region 19. As shown in FIG. 1B, the source trench 47 may have a shape defined only by the outer periphery in a plan view. In this case, as shown in FIG. 2A, one source trench 47 appears on the cut surface that appears when the SiC substrate 2 is cut in the depth direction (first pattern of the source trench). Specifically, as shown in FIG. 1B, it may be a (regular) quadrangle in a plan view, a (regular) hexagon, a circle, or the like.

ソーストレンチ４７の下部には、絶縁膜残渣４９および電極膜残渣５０が残っている。絶縁膜残渣４９は、ソーストレンチ４７の底面の中央部を露出させるように、ソーストレンチ４７のコーナ部およびその周辺に選択的に存在している。電極膜残渣５０は、絶縁膜残渣４９上のみに存在している。つまり、絶縁膜残渣４９および電極膜残渣５０の平面パターンは、互いに整合している。 The insulating film residue 49 and the electrode film residue 50 remain in the lower part of the source trench 47. The insulating film residue 49 is selectively present in and around the corner portion of the source trench 47 so as to expose the central portion of the bottom surface of the source trench 47. The electrode film residue 50 is present only on the insulating film residue 49. That is, the planar patterns of the insulating film residue 49 and the electrode film residue 50 are consistent with each other.

また、アクティブ部３では、ｎ型ドレイン領域２０にｐ型領域２８（たとえば、濃度１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３）が形成されている。ｐ型領域２８は、ソーストレンチ４７の内面に沿って形成されている。ｐ型領域２８は、ｐ型チャネル領域１９からソーストレンチ４７の側面に沿って縦方向に延び、さらにソーストレンチ４７の底面に沿って横方向に延びる外面を有している。ｐ型領域２８の縦側の外面は、ゲートトレンチ９から内側に間隔を空けて配置されている。したがって、当該外面とゲートトレンチ９との間の中間領域には、ｎ型ドレイン領域２０と、ｐ型領域２８に接続されたｐ型チャネル領域１９とが存在している。ｐ型領域２８は、ｐ型チャネル領域１９に連なるように形成されており、ｎ型ドレイン領域２０において、ｐ型チャネル領域１９よりも深い位置ｄ_１までＳｉＣ基板２の裏面に向かって延びている。 Further, in the active portion 3, a p-type region 28 (for example, a concentration of 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁹ cm ^-3 ) is formed in the n-type drain region 20. The p-shaped region 28 is formed along the inner surface of the source trench 47. The p-type region 28 has an outer surface extending vertically from the p-type channel region 19 along the side surface of the source trench 47 and further extending laterally along the bottom surface of the source trench 47. The outer surface of the p-shaped region 28 on the vertical side is arranged inwardly spaced from the gate trench 9. Therefore, in the intermediate region between the outer surface and the gate trench 9, an n-type drain region 20 and a p-type channel region 19 connected to the p-type region 28 exist. p-type region 28 is formed so as to be continuous to the p-type channel region 19, the n-type drain region 20, and extends toward the rear surface of the SiC substrate 2 deeper d ₁ than the p-type channel region 19 ..

ｐ^＋型チャネルコンタクト領域１６は、ソーストレンチ４７の底面の中央部に選択的に形成されている。また、ｐ^＋型チャネルコンタクト領域１６は、絶縁膜残渣４９の内外に跨る大きさで形成されている。ｐ^＋型チャネルコンタクト領域１６の厚さ（ソーストレンチ４７の底面から縦方向の深さ）は、ｐ型領域２８の厚さよりも小さい。したがって、ｐ^＋型チャネルコンタクト領域１６は、ｐ型領域２８の表面部にフローティングした状態で形成されている。 The p ⁺ type channel contact region 16 is selectively formed in the central portion of the bottom surface of the source trench 47. Further, the p ⁺ type channel contact region 16 is formed in a size straddling the inside and outside of the insulating film residue 49. p ⁺ -type channel thickness of the contact regions 16 (the bottom surface from the longitudinal depth of the source trench 47) is smaller than the thickness of the p-type region 28. Therefore, the p ⁺ type channel contact region 16 is formed in a floating state on the surface portion of the p-type region 28.

ＳｉＣ基板２の表面２１には、たとえば酸化シリコンからなる層間膜２９が形成されている。層間膜２９には、アクティブ部３において、ｐ型チャネル領域１９の中央領域にコンタクトホール３０が選択的に形成されている。このコンタクトホール３０は、ソーストレンチ４７を選択的に露出させる。また、層間膜２９には、ゲートフィンガー部４において、ゲートフィンガー８の直下にコンタクトホール３１が選択的に形成されている。コンタクトホール３１は、ゲートフィンガー８の幅方向中央において、ゲートフィンガー部４に沿ってアクティブ部３を取り囲む直線状に形成されている。 An interlayer film 29 made of, for example, silicon oxide is formed on the surface 21 of the SiC substrate 2. In the interlayer film 29, a contact hole 30 is selectively formed in the central region of the p-type channel region 19 in the active portion 3. The contact hole 30 selectively exposes the source trench 47. Further, in the interlayer film 29, a contact hole 31 is selectively formed in the gate finger portion 4 directly below the gate finger 8. The contact hole 31 is formed in a straight line around the active portion 3 along the gate finger portion 4 at the center in the width direction of the gate finger 8.

層間膜２９上には、ソースパッド５およびゲートフィンガー８（ゲートパッド７）が形成されている。ソースパッド５は、全てのコンタクトホール３０に一括して入り込んでいて、各単位セル１５においてｎ^＋型ソース領域１７およびｐ^＋型チャネルコンタクト領域１６に接続されている。したがって、ｎ^＋型ソース領域１７は、ソースパッド５と同電位となる。また、ｐ型チャネル領域１９は、ｐ^＋型チャネルコンタクト領域１６を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。ゲートフィンガー８は、コンタクトホール３１に入り込んでいて、ゲート電極２２のオーバーラップ部２４に接続されている。したがって、ゲートトレンチ９に埋め込まれたゲート電極２２は、オーバーラップ部２４を介してゲートフィンガー８に接続されるので、ゲートフィンガー８（ゲートパッド７）と同電位となる。 A source pad 5 and a gate finger 8 (gate pad 7) are formed on the interlayer film 29. The source pad 5 collectively enters all the contact holes 30 and ^{is connected to the n +} type source area 17 and the p ⁺ type channel contact area 16 in each unit cell 15. Therefore, the n ⁺ type source region 17 has the same potential as the source pad 5. Further, since the p-type channel region 19 is ^{connected to the source pad 5 via the p +} type channel contact region 16, the potential is the same as that of the source pad 5. The gate finger 8 enters the contact hole 31 and is connected to the overlapping portion 24 of the gate electrode 22. Therefore, the gate electrode 22 embedded in the gate trench 9 is connected to the gate finger 8 via the overlap portion 24, and therefore has the same potential as the gate finger 8 (gate pad 7).

図３は、半導体装置１のゲートフィンガー部４の拡大断面図である。図３において、前述した図１および２に示された各部と対応する部分には同一の参照符号を付して示す。また、図３では、ゲートフィンガー８および層間膜２９を省略している。
ゲート絶縁膜２３の側面部２５は、ゲートフィンガートレンチ１０の上部エッジ３２においてゲートフィンガートレンチ１０の内方へ突出するように、当該側面部２５の他の部分に比べて選択的に厚くなったオーバーハング部３３を含む。このオーバーハング部３３は、ゲートトレンチ９の上部エッジ（図示せず）に採用されてもよい。 FIG. 3 is an enlarged cross-sectional view of the gate finger portion 4 of the semiconductor device 1. In FIG. 3, the parts corresponding to the parts shown in FIGS. 1 and 2 described above are designated by the same reference numerals. Further, in FIG. 3, the gate finger 8 and the interlayer film 29 are omitted.
The side surface portion 25 of the gate insulating film 23 is selectively thicker than the other portions of the side surface portion 25 so as to project inward of the gate finger trench 10 at the upper edge 32 of the gate finger trench 10. The hang portion 33 is included. The overhang portion 33 may be adopted on the upper edge (not shown) of the gate trench 9.

上部エッジ３２は、ゲートフィンガートレンチ１０の側面とＳｉＣ基板２の表面２１とが交わってできる交線を含む角部のことである。図３では、上部エッジ３２が、ＳｉＣ基板２の表面２１とゲートフィンガートレンチ１０の側面とを連ならせる傾斜面３４となっている。つまり、ゲートフィンガートレンチ１０の上部エッジ３２が面取りされた形状となっている。なお、この傾斜面３４に代えて、円形面３９（図６参照）を採用してもよい。円形面３９によって、ゲートフィンガートレンチ１０の上部エッジ３２は、鋭くならずに丸みを帯びることとなる。 The upper edge 32 is a corner portion including an intersection line formed by the intersection of the side surface of the gate finger trench 10 and the surface 21 of the SiC substrate 2. In FIG. 3, the upper edge 32 is an inclined surface 34 that connects the surface 21 of the SiC substrate 2 and the side surface of the gate finger trench 10. That is, the upper edge 32 of the gate finger trench 10 is chamfered. A circular surface 39 (see FIG. 6) may be used instead of the inclined surface 34. The circular surface 39 causes the upper edge 32 of the gate finger trench 10 to be rounded rather than sharpened.

半導体装置１では、ゲートフィンガー８にオン電圧を印加すると、これによってゲート電極２２のオーバーラップ部２４にもオン電圧がかかる。そのため、オーバーラップ部２４から発生する電界がゲートフィンガートレンチ１０の上部エッジ３２に集中しやすい。その結果、ゲートフィンガートレンチ１０の上部エッジ３２においてゲート絶縁膜２３が絶縁破壊するおそれがある。しかしながら、オーバーハング部３３によって、上部エッジ３２におけるゲート絶縁膜２３の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ３２に電界が集中しても、上部エッジ３２でのゲート絶縁膜２３の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。 In the semiconductor device 1, when an on-voltage is applied to the gate finger 8, an on-voltage is also applied to the overlapping portion 24 of the gate electrode 22. Therefore, the electric field generated from the overlap portion 24 tends to concentrate on the upper edge 32 of the gate finger trench 10. As a result, the gate insulating film 23 may undergo dielectric breakdown at the upper edge 32 of the gate finger trench 10. However, the overhang portion 33 can improve the withstand voltage of the gate insulating film 23 at the upper edge 32. Therefore, even if the electric field is concentrated on the upper edge 32 when the gate is turned on, the dielectric breakdown of the gate insulating film 23 at the upper edge 32 can be prevented. As a result, the reliability of the gate-on voltage can be improved.

ゲート絶縁膜２３の各部の厚さの関係について、底面部２６の厚さｔ_２が表面部２７の厚さｔ_１以上であり（ｔ_２≧ｔ_１）、厚さｔ_１，ｔ_２が共に側面部２５（オーバーハング部３３を除く）の厚さｔ_３に比べて大きいことが好ましい。つまり、ｔ_２≧ｔ_１＞ｔ_３の関係を満たしている。この構成によって、底面部２６を介して向かい合うゲート電極２２とＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面部２６の耐圧を向上させることができるので、ゲートのオフ時における底面部２６の絶縁破壊を防止することもできる。また、表面部２７も厚いので、表面部２７を介して向かい合うゲート電極２２（オーバーラップ部２４）とＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。 Regarding the relationship between the thicknesses of each part of the gate insulating film 23, the thickness t ₂ of the bottom surface portion 26 is equal to or greater than _{the thickness t 1} of the surface portion 27 _{(t 2} ≧ t ₁ ), and the thicknesses t ₁ and t ₂ are both. it is preferably larger than the thickness t ₃ of the side surface portion 25 (excluding the overhanging portion 33). That is, the relationship of _{t 2} ≧ t ₁ > t _{3 is satisfied.} With this configuration, the capacity of the capacitor composed of the gate electrode 22 and the SiC substrate 2 facing each other via the bottom surface portion 26 can be reduced. As a result, the capacity of the gate as a whole (gate capacity) can be reduced. Further, since the withstand voltage of the bottom surface portion 26 can be improved, it is possible to prevent dielectric breakdown of the bottom surface portion 26 when the gate is turned off. Further, since the surface portion 27 is also thick, the capacity of the capacitor composed of the gate electrodes 22 (overlapping portions 24) facing each other via the surface portion 27 and the SiC substrate 2 can be reduced. As a result, the capacity of the gate as a whole (gate capacity) can be reduced.

ゲートフィンガートレンチ１０の底部における下部エッジが、ゲートフィンガートレンチ１０の側面と底面とを連ならせる円形面３５である。つまり、ゲートフィンガートレンチ１０の下部エッジが鋭くなっておらず、円形面３５によって丸みを帯びている。この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面３５内に分散させることができるので、下部エッジでの電界集中を緩和することができる。 The lower edge at the bottom of the gate finger trench 10 is a circular surface 35 that connects the side surface and the bottom surface of the gate finger trench 10. That is, the lower edge of the gate finger trench 10 is not sharp and is rounded by the circular surface 35. With this configuration, the electric field applied to the lower edge when the gate is turned off can be dispersed in the circular surface 35, so that the electric field concentration at the lower edge can be relaxed.

また、ＳｉＣ基板２の表面２１側には、表面部不純物領域の一例としてのｐ型領域３６（たとえば、濃度１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３）が形成されている。ｐ型領域３６は、隣り合うゲートフィンガートレンチ１０の間の領域３７（一方のゲートフィンガートレンチ１０から他方のゲートフィンガートレンチ１０までＳｉＣ基板２の表面２１が連続する平坦領域）の全体に亘って形成されている。ｐ型領域３６は、ゲートフィンガートレンチ１０よりも浅く形成され、たとえば、アクティブ部３のｐ型チャネル領域１９（図２Ａ参照）と同じ深さで形成されている。 Further, on the surface 21 side of the SiC substrate 2, a p-type region 36 (for example, a concentration of 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁹ cm ^-3 ) is formed as an example of the surface impurity region. The p-shaped region 36 is formed over the entire region 37 between adjacent gate finger trenches 10 (a flat region in which the surface 21 of the SiC substrate 2 is continuous from one gate finger trench 10 to the other gate finger trench 10). Has been done. The p-type region 36 is formed shallower than the gate finger trench 10, and is formed, for example, at the same depth as the p-type channel region 19 (see FIG. 2A) of the active portion 3.

また、ゲートフィンガートレンチ１０の底部には、電界緩和領域の一例としての底部ｐ型領域３８（たとえば、濃度１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３）が形成されている。底部ｐ型領域３８は、ｐ型領域３６に連なっている。具体的には、底部ｐ型領域３８は、ｐ型領域３６の下方でゲートフィンガートレンチ１０に露出するｎ型ドレイン領域２０が隠れるように、ゲートフィンガートレンチ１０の底面および側面に形成されており、その上端部でｐ型領域３６に連なっている。したがって、ゲートフィンガートレンチ１０の幅方向に関しては、複数の底部ｐ型領域３８およびｐ型領域３６が交互に連続して形成されている。一方、底部ｐ型領域３８は、ゲートフィンガートレンチ１０の長手方向に関しては、図２Ｄに示すように、ゲートフィンガートレンチ１０の先端側において、ゲートフィンガートレンチ１０と低段部１８との境界部を横切り、低段部１８にまで至っている。一方、ゲートフィンガートレンチ１０の基端側（ゲートトレンチ９の側）では、横トレンチ１３の底部にも形成され、さらに、横トレンチ１３の側部においてｐ型チャネル領域１９と一体となっている。これにより、底部ｐ型領域３８は、ｐ型チャネル領域１９に電気的に接続されている。むろん、ｐ型領域３６も、底部ｐ型領域３８を介してｐ型チャネル領域１９に電気的に接続されている。また、底部ｐ型領域３８の深さｄ_２は、アクティブ部３におけるｐ型不純物領域の最深部（この実施形態では、ｐ型領域２８の底部）の深さｄ_１と同じか、深さｄ_１よりも小さいことが好ましい（ｄ_１≧ｄ_２）。この深さｄ_１，ｄ_２の大小関係を保持することによって、高電圧印加時におけるゲートフィンガー部４に対する電界集中の緩和効果を一層高めることができる。 Further, at the bottom of the gate finger trench 10, a bottom p-type region 38 (for example, a concentration of 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁹ cm ^-3 ) is formed as an example of an electric field relaxation region. The bottom p-type region 38 is connected to the p-type region 36. Specifically, the bottom p-type region 38 is formed on the bottom surface and the side surface of the gate finger trench 10 so that the n-type drain region 20 exposed to the gate finger trench 10 is hidden below the p-type region 36. At the upper end thereof, it is connected to the p-shaped region 36. Therefore, in the width direction of the gate finger trench 10, a plurality of bottom p-type regions 38 and p-type regions 36 are alternately and continuously formed. On the other hand, the bottom p-shaped region 38 crosses the boundary portion between the gate finger trench 10 and the lower step portion 18 on the tip side of the gate finger trench 10 as shown in FIG. 2D in the longitudinal direction of the gate finger trench 10. , It reaches the lower part 18. On the other hand, on the base end side (the side of the gate trench 9) of the gate finger trench 10, it is also formed at the bottom of the lateral trench 13, and is further integrated with the p-type channel region 19 at the side portion of the lateral trench 13. As a result, the bottom p-type region 38 is electrically connected to the p-type channel region 19. Of course, the p-type region 36 is also electrically connected to the p-type channel region 19 via the bottom p-type region 38. The depth d ₂ of the bottom p-type region 38 (in this embodiment, the bottom of the p-type region 28) deepest portion of the p-type impurity regions in the active portion 3 equal to the depth d ₁ of the depth d It is preferably smaller than ₁ _{(d 1} ≧ d ₂ ). By maintaining the magnitude relationship of the depths d ₁ and d ₂ , the effect of relaxing the electric field concentration on the gate finger portion 4 when a high voltage is applied can be further enhanced.

図４は、半導体装置１の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面２１に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル領域１９、ｎ^＋型ソース領域１７、ｐ^＋型チャネルコンタクト領域１６等の不純物領域が形成される。次に、所定パターンでＳｉＣ基板２を表面２１からエッチングすることによって、ＳｉＣ基板２に、ゲートトレンチ９、ゲートフィンガートレンチ１０およびソーストレンチ４７が同時に形成される（ステップＳ２）。 FIG. 4 is a flow chart for explaining a manufacturing method of the semiconductor device 1.
In order to manufacture the semiconductor device 1, for example, impurities are selectively injected into the surface 21 of the SiC substrate 2 and annealed (step S1). Thus, p-type channel region 19, ^{n +} -type source region 17, ^{p +} -type channel contact region 16 such impurity regions are formed. Next, the gate trench 9, the gate finger trench 10 and the source trench 47 are simultaneously formed on the SiC substrate 2 by etching the SiC substrate 2 from the surface 21 in a predetermined pattern (step S2).

次の工程は、ｐ型領域２８および底部ｐ型領域３８の形成である。ｐ型領域２８および底部ｐ型領域３８の形成は、イオン注入およびアニール処理によって行われる（ステップＳ３）。たとえば、ｐ型領域２８および底部ｐ型領域３８を形成すべき領域以外を覆うマスクをＳｉＣ基板２上に形成し、当該マスクを介してｐ型不純物（イオン）を注入する。底部ｐ型領域３８は、ゲートフィンガートレンチ１０の側面および底面に注入されたｐ型不純物によって形成される。注入後、アニール処理が行われる。 The next step is the formation of the p-type region 28 and the bottom p-type region 38. The formation of the p-type region 28 and the bottom p-type region 38 is performed by ion implantation and annealing treatment (step S3). For example, a mask covering a region other than the region where the p-type region 28 and the bottom p-type region 38 should be formed is formed on the SiC substrate 2, and p-type impurities (ions) are injected through the mask. The bottom p-type region 38 is formed by p-type impurities injected into the side surfaces and bottom surface of the gate finger trench 10. After injection, annealing is performed.

次の工程は、ゲート絶縁膜２３の形成である（ステップＳ４）。ゲート絶縁膜２３の形成は、ゲートフィンガートレンチ１０の上部エッジ３２において他の部分に比べて選択的に厚くなるオーバーハング部３３が形成されるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いてゲートトレンチ９およびゲートフィンガートレンチ１０内に絶縁材料を堆積させる。これによって、オーバーハング部３３を有するゲート絶縁膜２３が形成される。 The next step is the formation of the gate insulating film 23 (step S4). The gate insulating film 23 is formed under predetermined conditions (gas flow rate, gas type, gas) so that an overhang portion 33 that is selectively thicker than other portions is formed at the upper edge 32 of the gate finger trench 10. The insulating material is deposited in the gate trench 9 and the gate finger trench 10 by using the CVD method under the ratio (ratio, gas supply time, etc.). As a result, the gate insulating film 23 having the overhang portion 33 is formed.

ここで、図３に示したように上部エッジ３２に傾斜面３４を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜２３の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図５に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜４０が形成される。犠牲酸化膜４０の形成に際して、ゲートフィンガートレンチ１０近傍では、ＳｉＣ基板２の表面２１およびゲートフィンガートレンチ１０の側面の両方から一様に酸化が始まる。そのため、上部エッジ３２ではＳｉＣ基板２の表面２１から進行した酸化膜と、ゲートフィンガートレンチ１０の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面３４が形成されることとなる。その後、犠牲酸化膜４０を除去し、ゲート絶縁膜２３をＣＶＤ法で形成すればよい。 Here, when the inclined surface 34 is formed on the upper edge 32 as shown in FIG. 3, the SiC substrate 2 is thermally oxidized after the formation of the gate trench 9 and before the formation of the gate insulating film 23. Specifically, as shown in FIG. 5, the sacrificial oxide film 40 is formed by thermally oxidizing the SiC substrate 2. When the sacrificial oxide film 40 is formed, oxidation starts uniformly from both the surface 21 of the SiC substrate 2 and the side surface of the gate finger trench 10 in the vicinity of the gate finger trench 10. Therefore, at the upper edge 32, the oxide film advanced from the surface 21 of the SiC substrate 2 and the oxide film advanced from the side surface of the gate finger trench 10 are integrated earlier than in other regions. As a result, the inclined surface 34 is formed below the integrated oxide film. After that, the sacrificial oxide film 40 may be removed and the gate insulating film 23 may be formed by the CVD method.

一方、上部エッジ３２に円形面３９を形成する場合には、ゲートフィンガートレンチ１０の形成後ゲート絶縁膜２３の形成前に、ＳｉＣ基板２をＨ_２アニール処理する。具体的には、図６に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ_２アニール（Ｈ_２エッチング）を施すことによって、上部エッジ３２に円形面３９が形成される。
再び図４に戻って、ゲート絶縁膜２３の形成後、ゲートトレンチ９およびゲートフィンガートレンチ１０を埋め戻し、ゲートトレンチ９およびゲートフィンガートレンチ１０全体が隠れるまでポリシリコンを堆積する（ステップＳ５）。そして、堆積したポリシリコンをパターニングすることによって、アクティブ部３においてはゲートトレンチ９外のポリシリコンを除去し、同時に、ゲートフィンガー部４においてはポリシリコンをオーバーラップ部２４として残存させる。この際、ソーストレンチ４７には、残ったポリシリコン材料からなる電極膜残渣５０が形成される。 On the other hand, when the circular surface 39 is formed on the upper edge 32, the SiC substrate 2 is subjected _{to H 2 annealing after the formation of the gate finger trench 10 and before the formation of the gate insulating film 23.} Specifically, as shown in FIG. 6, a circular surface 39 is formed on the upper edge 32 by subjecting _{the SiC substrate 2 to H 2} annealing (H _{2 etching) at 1400 ° C. or higher.}
Returning to FIG. 4 again, after the gate insulating film 23 is formed, the gate trench 9 and the gate finger trench 10 are backfilled, and polysilicon is deposited until the entire gate trench 9 and the gate finger trench 10 are hidden (step S5). Then, by patterning the deposited polysilicon, the polysilicon outside the gate trench 9 is removed in the active portion 3, and at the same time, the polysilicon remains as the overlap portion 24 in the gate finger portion 4. At this time, the electrode film residue 50 made of the remaining polysilicon material is formed in the source trench 47.

次に、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜２９を形成する（ステップＳ６）。次に、層間膜２９をパターニングすることによって、コンタクトホール３０およびコンタクトホール３１を同時に形成する（ステップＳ７）。この際、ソーストレンチ４７には、電極膜残渣５０とソーストレンチ４７の内面とで挟まれた部分に、ゲート絶縁膜２３の一部が絶縁膜残渣４９として残ることとなる。 Next, the interlayer film 29 is formed on the SiC substrate 2 by the CVD method (step S6). Next, the contact hole 30 and the contact hole 31 are formed at the same time by patterning the interlayer film 29 (step S7). At this time, in the source trench 47, a part of the gate insulating film 23 remains as the insulating film residue 49 in the portion sandwiched between the electrode film residue 50 and the inner surface of the source trench 47.

次に、スパッタ法、蒸着法によって、層間膜２９上にアルミニウム等の金属材料を堆積させる（ステップＳ８）。これにより、ソースパッド５、ゲートパッド７およびゲートフィンガー８が形成される。以上の工程等を経て、半導体装置１が得られる。
半導体装置１によれば、底部ｐ型領域３８が形成されているので、底部ｐ型領域３８とｎ型ドレイン領域２０との接合（ｐｎ接合）によって生じる空乏層を、ゲートフィンガートレンチ１０付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜２３から遠ざけることができる。その結果、ゲートフィンガートレンチ１０の底部においてゲート絶縁膜２３にかかる電界を緩和することができる。また、ゲートフィンガー部４の底部ｐ型領域３８を、アクティブ部３のｐ型領域２８と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することもできる。 Next, a metal material such as aluminum is deposited on the interlayer film 29 by a sputtering method or a vapor deposition method (step S8). As a result, the source pad 5, the gate pad 7, and the gate finger 8 are formed. Through the above steps and the like, the semiconductor device 1 is obtained.
According to the semiconductor device 1, since the bottom p-type region 38 is formed, a depletion layer generated by the junction (pn junction) between the bottom p-type region 38 and the n-type drain region 20 is generated in the vicinity of the gate finger trench 10. Can be made to. The presence of this depletion layer makes it possible to keep the equipotential surface away from the gate insulating film 23. As a result, the electric field applied to the gate insulating film 23 at the bottom of the gate finger trench 10 can be relaxed. Further, since the bottom p-type region 38 of the gate finger portion 4 can be formed in the same process as the p-type region 28 of the active portion 3, the manufacturing process of the semiconductor device 1 can be simplified.

さらに、ゲートフィンガートレンチ１０のピッチＰ_２がゲートトレンチ９の格子ピッチＰ_１よりも狭くされていることで（図２Ｂ参照）、ゲートフィンガー部４において、底部ｐ型領域３８の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部４に対する電界集中を緩和し、ゲートフィンガー部４におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部３で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 Further, since the pitch P ₂ _{of the gate finger trench 10 is narrower than the lattice pitch P 1} of the gate trench 9 (see FIG. 2B), the density of the bottom p-type region 38 in the gate finger portion 4 is increased. Can be done. Therefore, when a high voltage is applied, the electric field concentration on the gate finger portion 4 can be relaxed, and the occurrence of avalanche breakdown in the gate finger portion 4 can be reduced. As a result, the avalanche breakdown can be preferentially generated in the active portion 3, so that a high avalanche withstand capacity can be realized.

たとえば、本願発明者の実験結果によれば、図１〜図３に示す構造の半導体装置１において、ピッチＰ_２を６μｍから２μｍに狭くすれば、高電圧印加時にゲートフィンガートレンチ１０の底部にかかる電界が、約０．７倍にまで緩和できることが分かった。これによって、ピッチ変更前に比べて約８倍のアバランシェ電流に耐えることが分かった。
しかも、ゲートフィンガー部４の電界緩和のための構造が、ゲートフィンガートレンチ１０の底部に形成された底部ｐ型領域３８であるため、ゲートフィンガートレンチ１０の底部から比較的浅くｐ型不純物領域を形成する程度で、ゲートフィンガートレンチ１０の底部よりも深い電界緩和領域を容易に形成することができる。 For example, according to the experimental results of the inventor of the present application, in the semiconductor device 1 having the structures shown in FIGS. 1 to 3, if the pitch P ₂ is narrowed from 6 μm to 2 μm, it is applied to the bottom of the gate finger trench 10 when a high voltage is applied. It was found that the electric field can be relaxed up to about 0.7 times. As a result, it was found that the avalanche current withstands about 8 times that before the pitch change.
Moreover, since the structure for electric field relaxation of the gate finger portion 4 is the bottom p-type region 38 formed at the bottom of the gate finger trench 10, a p-type impurity region is formed relatively shallowly from the bottom of the gate finger trench 10. The electric field relaxation region deeper than the bottom of the gate finger trench 10 can be easily formed.

図７〜図１３は、半導体装置１のゲートフィンガー部４の一実施形態を説明するための図である。また、図１４および図１５は、半導体装置１のアクティブ部３の一実施形態を説明するための図である。
図７に示すように、半導体装置１は、第１ゲートフィンガートレンチ１１の間に、第２ゲートフィンガートレンチ１２を有していなくてもよい。この場合、隣り合う第１ゲートフィンガートレンチ１１の間の領域が平坦領域３７として形成され、ｐ型領域３６が当該平坦領域３７の全体に亘って形成されている。図７では、ゲートフィンガー部４の電界緩和のための構造は、ｐ型突出領域４１として形成されている。ｐ型突出領域４１は、ｐ型領域３６に連なっており、ｐ型領域３６から選択的に下方に突出している。突出位置は、たとえば、前述の第２ゲートフィンガートレンチ１２の形成位置である。ｐ型突出領域４１は、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と同じ深さｄ_２で形成されていてもよい。また、ｐ型突出領域４１は、第２ゲートフィンガートレンチ１２と同様に第１ゲートフィンガートレンチ１１に対して平行なストライプ状であってもよいし、第１ゲートフィンガートレンチ１１の長手方向に沿って選択的に突出する形状であってもよい。なお、ｐ型突出領域４１は、ｐ型領域２８を形成するためのイオン注入・アニール工程によって形成すればよい。 7 to 13 are diagrams for explaining one embodiment of the gate finger portion 4 of the semiconductor device 1. 14 and 15 are diagrams for explaining one embodiment of the active portion 3 of the semiconductor device 1.
As shown in FIG. 7, the semiconductor device 1 does not have to have the second gate finger trench 12 between the first gate finger trench 11. In this case, the region between the adjacent first gate finger trenches 11 is formed as the flat region 37, and the p-shaped region 36 is formed over the entire flat region 37. In FIG. 7, the structure for electric field relaxation of the gate finger portion 4 is formed as a p-type protruding region 41. The p-type projecting region 41 is continuous with the p-type region 36 and selectively projects downward from the p-type region 36. The protruding position is, for example, the formation position of the second gate finger trench 12 described above. The p-type protruding region 41 may be formed at the _{same depth d 2} as the bottom p-type region 38 of the first gate finger trench 11. Further, the p-type protruding region 41 may have a striped shape parallel to the first gate finger trench 11 as in the second gate finger trench 12, or may be in the shape of a stripe parallel to the first gate finger trench 11 along the longitudinal direction of the first gate finger trench 11. It may have a shape that selectively protrudes. The p-type protruding region 41 may be formed by an ion implantation / annealing step for forming the p-type region 28.

この構成によれば、ゲートフィンガー部４において、第１ゲートフィンガートレンチ１１よりも深いｐ型領域のピッチＰ_２を、ゲートトレンチ９の格子ピッチＰ_１よりも狭くすることができる。よって、ゲートフィンガー部４において、底部ｐ型領域３８およびｐ型突出領域４１の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部４に対する電界集中を緩和し、ゲートフィンガー部４におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部３で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 According to this configuration, in the gate finger portion 4, the pitch P ₂ of the p-shaped region deeper than the first gate finger trench 11 can be made narrower than _{the lattice pitch P 1} of the gate trench 9. Therefore, in the gate finger portion 4, the density of the bottom p-type region 38 and the p-type protrusion region 41 can be increased. Therefore, when a high voltage is applied, the electric field concentration on the gate finger portion 4 can be relaxed, and the occurrence of avalanche breakdown in the gate finger portion 4 can be reduced. As a result, the avalanche breakdown can be preferentially generated in the active portion 3, so that a high avalanche withstand capacity can be realized.

さらに、ｐ型突出領域４１がＳｉＣ基板２の平坦領域３７に形成されるため、たとえイオン注入の際のマスクの位置ずれが生じても、高い確率で、ｐ型突出領域４１を狙った深さ位置に形成することができる。
たとえば、ｐ型の不純物領域をＳｉＣ基板２にイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、ＳｉＣ基板２の表面２１から、より深い位置にｐ型の不純物領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、前述のように、ゲートフィンガートレンチ１０の底部ｐ型領域３８を形成するときのエネルギ条件は、イオンの注入面（ゲートフィンガートレンチ１０の底面）を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがゲートフィンガートレンチ１０に対して横にずれると、深さの基準面がＳｉＣ基板２の表面２１（ゲートフィンガートレンチ１０の開口端）にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。しかしながら、この構成によれば、ｐ型突出領域４１が平坦領域３７に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。よって、上記の効果を得ることができる。 Further, since the p-type protruding region 41 is formed in the flat region 37 of the SiC substrate 2, even if the mask is misaligned during ion implantation, there is a high probability that the p-type protruding region 41 is targeted at a depth. Can be formed in position.
For example, when a p-type impurity region is formed into the SiC substrate 2 by ion implantation, its depth is controlled by the implantation energy. The larger the injection energy, the deeper the p-type impurity region can be formed from the surface 21 of the SiC substrate 2. Since the injection energy is determined according to the target depth position, if the mask is displaced in the pre-injection stage, the impurity region may not be formed at the target depth position. For example, as described above, the energy condition when forming the bottom p-shaped region 38 of the gate finger trench 10 depends on the depth from the ion injection surface (bottom surface of the gate finger trench 10) as a reference surface. Will be decided. However, when the mask shifts laterally with respect to the gate finger trench 10, the reference surface of the depth rises to the surface 21 of the SiC substrate 2 (the open end of the gate finger trench 10), which is shallower than the target position. Impurity regions may be formed only in the mask. However, according to this configuration, since the p-type protruding region 41 is formed in the flat region 37, the height position of the reference plane for ion implantation does not change even if the mask is displaced. Therefore, the above effect can be obtained.

また、半導体装置１は、図７のｐ型突出領域４１に代えて、図８に示すように、ｐ型領域３６から下方に間隔を空けて形成されたｐ型フローティング領域４２を有していてもよい。ｐ型フローティング領域４２の形成位置は、たとえば、前述の第２ゲートフィンガートレンチ１２の形成位置である。また、ｐ型フローティング領域４２は、第２ゲートフィンガートレンチ１２と同様に第１ゲートフィンガートレンチ１１に対して平行なストライプ状であってもよいし、第１ゲートフィンガートレンチ１１の長手方向に沿って選択的に点在していてもよい。 Further, the semiconductor device 1 has a p-type floating region 42 formed at a space downward from the p-type region 36 as shown in FIG. 8 instead of the p-type protruding region 41 of FIG. May be good. The formation position of the p-type floating region 42 is, for example, the formation position of the second gate finger trench 12 described above. Further, the p-type floating region 42 may have a striped shape parallel to the first gate finger trench 11 like the second gate finger trench 12, or may be striped along the longitudinal direction of the first gate finger trench 11. It may be selectively scattered.

図９に示すように、半導体装置１は、ｐ型領域３６の下部全体に連なるｐ型領域４３を有していてもよい。ｐ型領域４３は、ＳｉＣ基板２の表面２１に沿う横方向においては、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と連なって一体化している。また、ｐ型領域４３は、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と同じ深さｄ_２で形成されていてもよい。これにより、平坦領域３７では、一方の第１ゲートフィンガートレンチ１１から他方の第１ゲートフィンガートレンチ１１まで、第１ゲートフィンガートレンチ１１よりも深い領域でｐ型の不純物領域が連続して形成されている。すなわち、隣り合う第１ゲートフィンガートレンチ１１の間の領域が全て、第１ゲートフィンガートレンチ１１よりも深いｐ型領域で覆われる。したがって、ゲートフィンガー部４における当該ｐ型領域の密度を高くすることができる。 As shown in FIG. 9, the semiconductor device 1 may have a p-type region 43 that is continuous with the entire lower portion of the p-type region 36. The p-type region 43 is connected to and integrated with the bottom p-type region 38 of the first gate finger trench 11 in the lateral direction along the surface 21 of the SiC substrate 2. Further, the p-type region 43 may be formed at the _{same depth d 2} as the bottom p-type region 38 of the first gate finger trench 11. As a result, in the flat region 37, a p-type impurity region is continuously formed in a region deeper than the first gate finger trench 11 from one first gate finger trench 11 to the other first gate finger trench 11. There is. That is, the entire region between the adjacent first gate finger trenches 11 is covered with a p-shaped region deeper than the first gate finger trench 11. Therefore, the density of the p-type region in the gate finger portion 4 can be increased.

図１０に示すように、半導体装置１は、ｐ型領域３６内にｎ^＋型領域４４を有していてもよい。ｎ^＋型領域４４は、アクティブ部３のｎ^＋型ソース領域１７（図２Ａ参照）と同じ深さ位置に形成されていてもよい。
図１１に示すように、半導体装置１は、第１ゲートフィンガートレンチ１１に対して平行な第２ゲートフィンガートレンチ１２に代えて、第１ゲートフィンガートレンチ１１に交差する方向に延びる第２ゲートフィンガートレンチ４５を有していてもよい。第２ゲートフィンガートレンチ４５は、第１ゲートフィンガートレンチ１１の長手方向に間隔を空けて複数本形成されていてもよい。これにより、ゲートフィンガートレンチ１０が全体として、一方向に延びる第１ゲートフィンガートレンチ１１とそれに交差する他方向に延びる第２ゲートフィンガートレンチ４５とによって、格子状に形成されていてもよい。そして、第２ゲートフィンガートレンチ４５にも、第１ゲートフィンがトレンチ１１と同様に（図３参照）、底部ｐ型領域３８を形成すればよい。これにより、第２ゲートフィンガートレンチ４５に沿う領域では、図１２に示すように、一方の第１ゲートフィンガートレンチ１１から他方の第１ゲートフィンガートレンチ１１まで、第１ゲートフィンガートレンチ１１よりも深いｐ型の不純物領域を連続して形成することができる。 As shown in FIG. 10, the semiconductor device 1 may have an ^{n + type region 44 in the p-type region 36.} The n ⁺ ^{type region 44 may be formed at the same depth position as the n +} type source region 17 (see FIG. 2A) of the active portion 3.
As shown in FIG. 11, the semiconductor device 1 replaces the second gate finger trench 12 parallel to the first gate finger trench 11 with a second gate finger trench extending in a direction intersecting the first gate finger trench 11. You may have 45. A plurality of second gate finger trenches 45 may be formed at intervals in the longitudinal direction of the first gate finger trench 11. As a result, the gate finger trench 10 may be formed in a grid pattern as a whole by the first gate finger trench 11 extending in one direction and the second gate finger trench 45 extending in the other direction intersecting the first gate finger trench 11. Then, in the second gate finger trench 45, the first gate fin may form the bottom p-shaped region 38 in the same manner as in the trench 11 (see FIG. 3). As a result, in the region along the second gate finger trench 45, as shown in FIG. 12, the p from one first gate finger trench 11 to the other first gate finger trench 11 is deeper than the first gate finger trench 11. Impurity regions of the mold can be formed continuously.

図１３に示すように、半導体装置１は、ゲートフィンガートレンチ１０の上部エッジ３２に傾斜面３４や円形面３９を有していなくてもよい。つまり、上部エッジ３２は、鋭くなっていてもよい。
また、半導体装置１は、図１４に示すように、ソーストレンチ４７に代えて、ソーストレンチ４８を備えていてもよい。ソーストレンチ４８は、平面視において、外周辺および内周辺の両辺によって区画された形状である（図１４の左側の図）。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、Ａ−Ａ線断面で示すように、ソーストレンチ４８が２つ現れる（ソーストレンチの第２パターン）。具体的には、図１４の左側の図に示すように、平面視（正）四角環状であってもよいし、（正）六角環状、円環状等であってもよい。これにより、ソーストレンチ４８の内方領域には、ソーストレンチ４８の内周辺によって区画された凸部５１（メサ部）が形成されている。また、ソーストレンチ４８は、ゲートトレンチ９と同じ深さおよび幅を有している。 As shown in FIG. 13, the semiconductor device 1 does not have to have the inclined surface 34 or the circular surface 39 on the upper edge 32 of the gate finger trench 10. That is, the upper edge 32 may be sharp.
Further, as shown in FIG. 14, the semiconductor device 1 may include a source trench 48 instead of the source trench 47. The source trench 48 has a shape partitioned by both outer and inner peripheral sides in a plan view (left side view of FIG. 14). In this case, two source trenches 48 appear on the cut surface that appears when the SiC substrate 2 is cut in the depth direction (second pattern of the source trench), as shown by the AA line cross section. Specifically, as shown in the figure on the left side of FIG. 14, it may be a (positive) square ring in a plan view, a (normal) hexagonal ring, an annular ring, or the like. As a result, a convex portion 51 (mesa portion) defined by the inner periphery of the source trench 48 is formed in the inner region of the source trench 48. Further, the source trench 48 has the same depth and width as the gate trench 9.

ｐ型領域２８は、図２Ａの構成と同様に、ソーストレンチ４８の外側縁部およびその内方領域の全体に形成されている。したがって、ｐ型領域２８は、ｐ型チャネル領域１９からソーストレンチ４８の側面に沿って縦方向に延び、ソーストレンチ４８の底面に沿って横方向に延びる外面を有すると共に、さらに、凸部５１の下方において、ＳｉＣ基板２の表面に沿って横方向に延びる外面を有している。これにより、図１４の構成では、凸部５１の下方において、ソーストレンチ４８よりも深く形成されたｐ型領域２８を有している。この実施形態では、凸部５１は、表面部を除く大部分がｐ型領域２８で構成されている。ｐ^＋型チャネルコンタクト領域１６は、凸部５１の表面部の全体に形成されていてもよい。 The p-shaped region 28 is formed in the entire outer edge portion of the source trench 48 and the inner region thereof, as in the configuration of FIG. 2A. Therefore, the p-type region 28 has an outer surface that extends vertically from the p-type channel region 19 along the side surface of the source trench 48 and extends laterally along the bottom surface of the source trench 48, and further extends from the convex portion 51. Below, it has an outer surface that extends laterally along the surface of the SiC substrate 2. As a result, in the configuration of FIG. 14, a p-shaped region 28 formed deeper than the source trench 48 is provided below the convex portion 51. In this embodiment, the convex portion 51 is mostly composed of the p-shaped region 28 except for the surface portion. The p ⁺ type channel contact region 16 may be formed on the entire surface portion of the convex portion 51.

また、半導体装置１は、図１５に示すように、ソーストレンチ４７，４８を備えていなくてもよい。ｐ^＋型チャネルコンタクト領域１６は、各単位セル１５の中央領域に形成されており、このｐ^＋型チャネルコンタクト領域１６を取り囲むようにｎ^＋型ソース領域１７が形成されていてもよい。この場合、半導体装置１は、ｐ型チャネル領域１９に連なるｐ型ピラー層４６（たとえば、濃度１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３）を備えていてもよい。ｐ型ピラー層４６は、各単位セル１５のｐ型チャネル領域１９の内方の領域に形成されている。より具体的には、ｐ型ピラー層４６は、ｐ型チャネル領域１９のほぼ中央の領域において、たとえばｐ型チャネル領域１９と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されていてもよい。すなわち、ｐ型ピラー層４６は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板２には、適当なピッチで配列されたｐ型ピラー層４６と、互いに隣り合うｐ型ピラー層４６の間に挟まれたｎ型ドレイン領域２０とが表面２１に沿う方向に交互に配列されている。 Further, as shown in FIG. 15, the semiconductor device 1 does not have to include the source trenches 47 and 48. The p ⁺ type channel contact region 16 is formed in the central region of each unit cell 15, and an ^{n +} type source region 17 may be formed so as to surround the ^{p + type channel contact region 16.} In this case, the semiconductor device 1 may include a p-type pillar layer 46 (for example, a concentration of 1 × 10 ¹⁶ cm ^-3 to 1 × 10 ¹⁹ cm ^-3 ) connected to the p-type channel region 19. The p-type pillar layer 46 is formed in the inner region of the p-type channel region 19 of each unit cell 15. More specifically, the p-type pillar layer 46 is formed in a region substantially in the center of the p-type channel region 19 in a shape similar to, for example, the p-type channel region 19 (a quadrangle in a plan view in the layout of FIG. 1B). You may be. That is, the p-type pillar layer 46 is formed in a substantially columnar shape (a substantially square columnar shape in the layout of FIG. 1B). As a result, on the SiC substrate 2, the p-type pillar layers 46 arranged at an appropriate pitch and the n-type drain region 20 sandwiched between the p-type pillar layers 46 adjacent to each other are oriented along the surface 21. They are arranged alternately.

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 Although the embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments.
For example, a configuration in which the conductive type of each semiconductor portion of the above-mentioned semiconductor device 1 is inverted may be adopted. For example, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.

また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
また、オーバーラップ部２４は、ゲートフィンガー部４に限らず、アクティブ部３に形成されていてもよい。たとえば、各単位セル１５の上面が隠れない程度にゲートトレンチ９の開口端の周囲のみを覆うことによって、アクティブ部３にもオーバーラップ部２４を形成してもよい。この場合、ゲートトレンチ９にもオーバーハング部３３を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー８の直下の構造は、本発明のオーバーハング部３３による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。 Further, the semiconductor used in the semiconductor device 1 is not limited to SiC, and may be, for example, Si, GaN, diamond, or the like.
Further, the overlap portion 24 is not limited to the gate finger portion 4, and may be formed in the active portion 3. For example, the overlapping portion 24 may also be formed in the active portion 3 by covering only the periphery of the open end of the gate trench 9 so that the upper surface of each unit cell 15 is not hidden. In this case, if the overhang portion 33 is also formed in the gate trench 9, the same pressure resistance improving effect as described above can be obtained. That is, the structure directly under the gate finger 8 is only an example showing the effect of improving the pressure resistance by the overhang portion 33 of the present invention, and the structure is not limited to the gate finger portion as long as the same effect can be obtained. ..

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、前述の実施形態からは、以下の特徴を抽出することができる。
アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたＭＩＳトランジスタであって、ゲートトレンチと、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域と含むＭＩＳトランジスタと、前記ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域と、前記複数の第１ゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーと、隣り合う前記第１ゲートフィンガートレンチの間において、前記第１ゲートフィンガートレンチの底部よりも深く形成された第２導電型の電界緩和領域とを含む、半導体装置が抽出される。 In addition, various design changes can be made within the scope of the matters described in the claims.
In addition, the following features can be extracted from the above-described embodiment.
A semiconductor layer including an active portion and a gate finger portion, a MIS transistor formed in the active portion, a gate trench, a first conductive type source region along the side surface of the gate trench, and a second conductive type. A MIS transistor including a channel region and a first conductive type drain region, a plurality of first gate finger trenches formed by an extension portion of the gate trench in the gate finger portion, the gate trench and the first gate finger trench. A gate electrode embedded via a gate insulating film, a second conductive type first bottom impurity region formed at least at the bottom of the first gate finger trench, and the plurality of first gate finger trenches are crossed. A second conductive type electric field relaxation region formed deeper than the bottom of the first gate finger trench between the gate finger electrically connected to the gate electrode and the adjacent first gate finger trench. Including, semiconductor devices are extracted.

この構成によれば、電界緩和領域の存在によって、ゲートフィンガー部における第２導電型の不純物領域（第１底部不純物領域および電界緩和領域の両方を含む領域）のピッチを、ゲートトレンチのピッチよりも狭くすることができる。これにより、ゲートフィンガー部において第２導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 According to this configuration, due to the presence of the electric field relaxation region, the pitch of the second conductive type impurity region (the region including both the first bottom impurity region and the electric field relaxation region) in the gate finger portion is set to be larger than the pitch of the gate trench. Can be narrowed. As a result, the density of the second conductive type impurity region can be increased in the gate finger portion, so that the electric field concentration on the gate finger portion can be relaxed and the occurrence of avalanche breakdown in the gate finger portion can be reduced when a high voltage is applied. .. As a result, the avalanche breakdown can be preferentially generated in the active portion, so that a high avalanche withstand capacity can be realized.

前記半導体装置は、隣り合う前記第１ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第２ゲートフィンガートレンチをさらに含み、前記電界緩和領域は、前記第２ゲートフィンガートレンチの少なくとも底部に形成された第２底部不純物領域を含んでいてもよい。
この構成によれば、第２ゲートフィンガートレンチの深さを電界緩和領域の深さに算入することができるので、第２ゲートフィンガートレンチの底部から比較的浅く不純物領域を形成する程度で、第１ゲートフィンガートレンチの底部よりも深い電界緩和領域を容易に形成することができる。 The semiconductor device further includes a second gate finger trench formed between adjacent first gate finger trenches and integrated with the gate trench, the electric field relaxation region being at least the bottom of the second gate finger trench. It may contain a second bottom impurity region formed in.
According to this configuration, the depth of the second gate finger trench can be included in the depth of the electric field relaxation region, so that the first is such that an impurity region is formed relatively shallowly from the bottom of the second gate finger trench. An electric field relaxation region deeper than the bottom of the gate finger trench can be easily formed.

前記半導体装置では、前記第２ゲートフィンガートレンチは、前記第１ゲートフィンガートレンチに沿って延びていてもよいし、前記第１ゲートフィンガートレンチに交差する方向に延びていてもよい。
前記半導体装置は、隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、前記半導体装置は、前記平坦領域において、前記第１ゲートフィンガートレンチの底部よりも浅く形成された第２導電型の表面部不純物領域をさらに含む。この場合、前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含んでいてもよいし、前記表面部不純物領域の下方に間隔を空けて形成された領域を含んでいてもよい。 In the semiconductor device, the second gate finger trench may extend along the first gate finger trench or may extend in a direction intersecting the first gate finger trench.
In the semiconductor device, the region between adjacent first gate finger trenches includes a flat region in which the surface of the semiconductor layer is continuous from one of the first gate finger trenches to the other of the first gate finger trenches. The semiconductor device further includes a second conductive type surface impurity region formed shallower than the bottom of the first gate finger trench in the flat region. In this case, the electric field relaxation region may include a region formed so as to be continuous with the surface impurity region, or may include a region formed below the surface impurity region at intervals. May be good.

たとえば、電界緩和領域がイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、半導体表面から、より深い位置に電界緩和領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、トレンチの底部に不純物領域が形成される場合、エネルギ条件は、イオンの注入面（トレンチの底面）を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがトレンチに対して横にずれると、深さの基準面が半導体の表面（トレンチの開口端）にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。 For example, if the field relaxation region is formed by ion implantation, its depth is controlled by the implantation energy. The larger the injection energy, the deeper the electric field relaxation region can be formed from the semiconductor surface. Since the injection energy is determined according to the target depth position, if the mask is displaced in the pre-injection stage, the impurity region may not be formed at the target depth position. For example, when an impurity region is formed at the bottom of a trench, the energy condition is determined according to the depth from the ion injection surface (bottom surface of the trench) as a reference surface. However, if the mask shifts laterally with respect to the trench, the reference plane of depth rises to the surface of the semiconductor (open end of the trench), and there is a risk that an impurity region will be formed only at a position shallower than the target position. be.

この構成によれば、電界緩和領域が半導体層の平坦領域に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。したがって、高い確率で、電界緩和領域を狙った深さ位置に形成することができる。
前記半導体装置では、前記ＭＩＳトランジスタは、前記チャネル領域に連なり、前記電界緩和領域よりも深く形成された第２導電型の領域をさらに含む。 According to this configuration, since the electric field relaxation region is formed in the flat region of the semiconductor layer, the height position of the reference plane for ion implantation hardly changes even if the position of the mask shifts. Therefore, it is possible to form the electric field relaxation region at a target depth position with high probability.
In the semiconductor device, the MIS transistor further includes a second conductive type region which is connected to the channel region and is formed deeper than the electric field relaxation region.

この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
また、アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたＭＩＳトランジスタであって、所定のピッチＰ_１で形成されたゲートトレンチと、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域と含むＭＩＳトランジスタと、前記ゲートフィンガー部において、前記ゲートトレンチのピッチＰ_１よりも狭いピッチＰ_２で形成され、前記ゲートトレンチと一体的な複数のゲートフィンガートレンチと、前記ゲートトレンチおよび前記ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の底部不純物領域と、前記複数のゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置が抽出される。 According to this configuration, the effect of relaxing the electric field concentration on the gate finger portion when a high voltage is applied can be further enhanced.
Further, a semiconductor layer including an active portion and a gate finger portion, _{a gate trench formed in the active portion and formed at a predetermined pitch P1, and a first} along the side surface of the gate trench in this order. A MIS transistor including a conductive source region, a second conductive channel region, and a first conductive drain region, and a gate finger portion formed of a pitch P ₂ _{narrower than the pitch P 1 of the gate trench.} A plurality of gate finger trenches integrated with the gate trench, a gate electrode embedded in the gate trench and the gate finger trench via a gate insulating film, and a second conductor formed at least at the bottom of the gate finger trench. A semiconductor device is extracted that includes an impurity region at the bottom of the mold and a gate finger that traverses the plurality of gate finger trenches and is electrically connected to the gate electrode.

この構成によれば、ゲートフィンガー部において第２導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。 According to this configuration, the density of the second conductive type impurity region can be increased in the gate finger portion, so that the electric field concentration on the gate finger portion is relaxed when a high voltage is applied, and the occurrence of avalanche breakdown in the gate finger portion is reduced. be able to. As a result, the avalanche breakdown can be preferentially generated in the active portion, so that a high avalanche withstand capacity can be realized.

前記半導体装置は、前記ゲートトレンチが格子状に形成されており、前記ゲートフィンガートレンチは、前記ゲートトレンチの延長部で構成され、前記ゲートトレンチの格子ピッチで配列された複数の第１ゲートフィンガートレンチと、隣り合う前記第１ゲートフィンガートレンチの間に形成された第２ゲートフィンガートレンチとを含む。
前記半導体装置では、前記ＭＩＳトランジスタは、前記チャネル領域に連なり、前記底部不純物領域よりも深く形成された第２導電型の領域をさらに含む。 In the semiconductor device, the gate trench is formed in a grid pattern, and the gate finger trench is composed of an extension portion of the gate trench, and a plurality of first gate finger trenches arranged at a grid pitch of the gate trench. And a second gate finger trench formed between the adjacent first gate finger trenches.
In the semiconductor device, the MIS transistor further includes a second conductive type region which is connected to the channel region and is formed deeper than the bottom impurity region.

この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
前記半導体装置では、前記底部不純物領域は、前記チャネル領域と電気的に接続されている。
この構成によれば、底部不純物領域の電位をチャネル領域の電位に維持することができる。 According to this configuration, the effect of relaxing the electric field concentration on the gate finger portion when a high voltage is applied can be further enhanced.
In the semiconductor device, the bottom impurity region is electrically connected to the channel region.
According to this configuration, the potential of the bottom impurity region can be maintained at the potential of the channel region.

前記半導体装置では、前記ゲート電極は、当該ゲート電極が埋め込まれたトレンチの上部エッジにおいて前記半導体層の表面に重なるオーバーラップ部を有し、前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む。このトレンチは、前記ゲートトレンチ、前記ゲートフィンガートレンチ、前記第１ゲートフィンガートレンチおよび前記第２ゲートフィンガートレンチを含む。 In the semiconductor device, the gate electrode has an overlapping portion that overlaps the surface of the semiconductor layer at the upper edge of the trench in which the gate electrode is embedded, and the gate insulating film is inside the trench at the upper edge. Includes an overhang that protrudes toward you. The trench includes the gate trench, the gate finger trench, the first gate finger trench and the second gate finger trench.

この構成によれば、トレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。 According to this configuration, since the overhang portion is formed on the upper edge of the trench, the withstand voltage of the gate insulating film at the upper edge can be improved. Therefore, even if the electric field is concentrated on the upper edge when the gate is turned on, it is possible to prevent dielectric breakdown of the gate insulating film at the upper edge. As a result, the reliability of the gate-on voltage can be improved.

前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる傾斜面を含む。
この構成によれば、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む。 In the semiconductor device, the upper edge includes an inclined surface that connects the surface of the semiconductor layer and the inner surface of the trench.
According to this configuration, the electric field applied to the upper edge when the gate is turned on can be dispersed in the inclined surface to alleviate the electric field concentration.
In the semiconductor device, the upper edge includes a circular surface connecting the surface of the semiconductor layer and the inner surface of the trench.

この構成によれば、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い。
この構成によれば、トレンチの底面上のゲート絶縁膜を介して向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、トレンチの底面上のゲート絶縁膜の耐圧を向上させることができるので、ゲートのオフ時におけるゲート絶縁膜の絶縁破壊を防止することもできる。 According to this configuration, the electric field applied to the upper edge when the gate is turned on can be dispersed in the circular plane to alleviate the electric field concentration.
In the semiconductor device, the gate insulating film on the bottom surface of the trench is thicker than the gate insulating film on the side surface of the trench.
According to this configuration, it is possible to reduce the capacity of the capacitor composed of the gate electrode and the semiconductor layer facing each other through the gate insulating film on the bottom surface of the trench. As a result, the capacity of the gate as a whole (gate capacity) can be reduced. Further, since the withstand voltage of the gate insulating film on the bottom surface of the trench can be improved, it is possible to prevent dielectric breakdown of the gate insulating film when the gate is turned off.

前記半導体装置では、前記ゲート絶縁膜は、前記半導体層の表面に、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い部分をさらに含む。
この構成によれば、半導体層の表面上のゲート絶縁膜を介して向かい合うゲート電極（オーバーラップ部）と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。 In the semiconductor device, the gate insulating film further includes a portion thicker than the gate insulating film on the side surface of the trench on the surface of the semiconductor layer.
According to this configuration, it is possible to reduce the capacity of the capacitor formed by the gate electrodes (overlapping portions) facing each other via the gate insulating film on the surface of the semiconductor layer and the semiconductor layer. As a result, the capacity of the gate as a whole (gate capacity) can be reduced.

前記半導体装置は、前記トレンチの下部エッジは、前記トレンチの側面と底面とを連ならせる円形面を含む。
この構成によれば、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。 In the semiconductor device, the lower edge of the trench includes a circular surface connecting the side surface and the bottom surface of the trench.
According to this configuration, the electric field applied to the lower edge when the gate is turned off can be dispersed in the circular plane to alleviate the electric field concentration.

１半導体装置
２ＳｉＣ基板
３アクティブ部
４ゲートフィンガー部
８ゲートフィンガー
９ゲートトレンチ
１０ゲートフィンガートレンチ
１１第１ゲートフィンガートレンチ
１２第２ゲートフィンガートレンチ
１７ｎ^＋型ソース領域
１９ｐ型チャネル領域
２０ｎ型ドレイン領域
２２ゲート電極
２３ゲート絶縁膜
２４オーバーラップ部
２５（ゲート絶縁膜の）側面部
２６（ゲート絶縁膜の）底面部
２７（ゲート絶縁膜の）表面部
２８ｐ型領域
３２上部エッジ
３３オーバーハング部
３４傾斜面
３５円形面
３６ｐ型領域
３７平坦領域
３８底部ｐ型領域
３９円形面
４１ｐ型突出領域
４２ｐ型フローティング領域
４３ｐ型領域
４５第２ゲートフィンガートレンチ
４６ｐ型ピラー層 1 Semiconductor device 2 SiC substrate 3 Active part 4 Gate finger part 8 Gate finger 9 Gate trench 10 Gate finger trench 11 1st gate finger trench 12 2nd gate finger trench 17 n ⁺ type source area 19 p type channel area 20 n type drain Area 22 Gate electrode 23 Gate insulating film 24 Overlapping part 25 Side part (of gate insulating film) 26 Bottom part (of gate insulating film) 27 Surface part (of gate insulating film) 28 p-type area 32 Upper edge 33 Overhang part 34 Inclined surface 35 Circular surface 36 p-type area 37 Flat area 38 Bottom p-type area 39 Circular surface 41 p-type protruding area 42 p-type floating area 43 p-type area 45 Second gate finger trench 46 p-type pillar layer

Claims

A semiconductor layer including an active part and made of SiC,
A plurality of MIS transistors formed in the active portion, the active portion is divided into a plurality of unit cells by a plurality of gate trenches, and each of the MIS transistors is first along the side surface of the gate trench in order. A MIS transistor containing a conductive source region, a second conductive channel region, and a first conductive drain region,
A plurality of first gate finger trenches formed by an extension of the gate trench in the gate finger portion,
A gate electrode embedded in the gate trench and the first gate finger trench via a gate insulating film,
A second conductive type first bottom impurity region formed at least at the bottom of the first gate finger trench, and at least a part of the bottom of the first bottom impurity region is on the surface of the semiconductor layer in a cross-sectional view. The first bottom impurity region, which has the same depth to form a horizontal straight line along the line,
The plurality of first gate finger trenches and the gate conductive layer electrically connected to the gate electrode,
The source electrode formed on the semiconductor layer and
A first film containing a non-conductive material formed on the semiconductor layer between adjacent gate trenches,
Includes a first conductive film formed between the source electrode and the first film.
The source electrode has a protruding portion protruding in the thickness direction of the semiconductor layer, and forms a boundary with the first conductive film in a direction intersecting the thickness direction of the semiconductor layer. Semiconductor device.

The semiconductor device according to claim 1, wherein the gate electrode embedded in the first gate finger trench has a protruding portion protruding on the opposite side of the bottom portion of the first gate finger trench.

The protruding portion of the gate electrode was formed on the surface of the semiconductor layer sandwiched between the first portion formed directly above each of the first gate finger trenches and the adjacent first gate finger trenches. The semiconductor device according to claim 2, further comprising a second portion.

The semiconductor device according to claim 3, wherein the gate conductive layer is in direct contact with the first portion and the second portion of the protruding portion of the gate electrode.

The protrusion of the gate electrode has an upper surface that crosses the first portion and the second portion.
The semiconductor device according to claim 3 or 4, wherein the upper surface of the protruding portion of the gate electrode is substantially parallel to the bottom portion of the first bottom impurity region.

A second gate finger trench formed between the adjacent first gate finger trenches and integrated with the gate trench,
The semiconductor device according to any one of claims 1 to 5, further comprising a second conductive type second bottom impurity region formed at least at the bottom of the second gate finger trench.

The semiconductor device according to claim 6, wherein a part of the bottom portion of the second bottom impurity region forms a part of the horizontal straight line in a cross-sectional view.

The semiconductor device according to claim 6 or 7, wherein the second gate finger trench extends along the first gate finger trench.

The semiconductor device according to claim 6 or 7, wherein the second gate finger trench extends in a direction intersecting the first gate finger trench.

The region between the adjacent first gate finger trenches includes a flat region in which the surface of the semiconductor layer is continuous from one of the first gate finger trenches to the other of the first gate finger trenches.
The semiconductor device according to any one of claims 1 to 9, wherein the region between adjacent first gate finger trenches further includes a second conductive type surface impurity region in the flat region.

The semiconductor device according to claim 10, wherein the first bottom impurity region includes a region formed so as to be continuous with the surface impurity region.

The semiconductor device according to any one of claims 1 to 11, wherein the semiconductor layer includes a wide bandgap semiconductor.

The semiconductor device according to any one of claims 1 to 12, wherein the MIS transistor is connected to the channel region and further includes a second conductive type region formed deeper than the first bottom impurity region.

The semiconductor device according to any one of claims 1 to 13, wherein the lower edge of the gate trench and the trench including the first gate finger trench includes a circular surface connecting the side surface and the bottom surface of the trench.

The gate electrode has an overlap portion that overlaps the surface of the semiconductor layer at the upper edge of the trench in which the gate electrode is embedded.
The semiconductor device according to any one of claims 1 to 13, wherein the gate insulating film includes an overhang portion protruding inward of the trench at the upper edge.

The semiconductor device according to claim 15, wherein the upper edge includes an inclined surface that connects the surface of the semiconductor layer and the inner surface of the trench.

The semiconductor device according to claim 15 or 16, wherein the upper edge includes a circular surface connecting the surface of the semiconductor layer and the inner surface of the trench.

The semiconductor device according to any one of claims 15 to 17, wherein the gate insulating film on the bottom surface of the trench is thicker than the gate insulating film on the side surface of the trench.

The semiconductor device according to any one of claims 15 to 18, wherein the gate insulating film further includes a portion thicker than the gate insulating film on the side surface of the trench on the surface of the semiconductor layer.

The semiconductor device according to any one of claims 1 to 19, wherein the avalanche breakdown occurs preferentially in the active portion over the gate finger portion.