JP6861887B1 - フーリエ変換装置及びフーリエ変換方法 - Google Patents

Abstract

Ｋ×Ｍ個のデータのうち、１番目のデータを起点とする並び順で（（ｋ−１）Ｍ＋１）（ｋ＝１，２）番目のデータがＫ個のデータ列におけるそれぞれの先頭のデータであり、Ｋ個のデータ列が、Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順で、連続しているＭ個のデータをそれぞれ含んでいる。Ｋ個のデータ列に含まれているそれぞれのＭ個のデータの中で、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの総和を算出する加算器（２）と、加算器（２）により算出されたＭ個の総和に対するＭ点のフーリエ変換、又は、Ｍ個の総和に対するＭ点の逆フーリエ変換を実施する変換器（３）とを備えるように、フーリエ変換装置を構成した。

Description

この発明は、フーリエ変換又は逆フーリエ変換を実施するフーリエ変換装置及びフーリエ変換方法に関するものである。

以下の特許文献１には、ポイント数２ＮのＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）回路よりも、低ポイント数のＦＦＴ回路として、ポイント数ＮのＦＦＴ回路を用いて、ポイント数２Ｎのデータ列をフーリエ変換するフーリエ変換回路が開示されている。

特開２００３−１１５８１３号公報

特許文献１に開示されているフーリエ変換回路は、後段の回路が、フーリエ変換結果の一部のみを必要とする場合であっても、ポイント数２Ｎのデータ列をフーリエ変換しなければならない。したがって、後段の回路が、フーリエ変換結果の一部のみを必要とする場合であっても、フーリエ変換の処理時間を短縮することができないという課題があった。

この発明は上記のような課題を解決するためになされたもので、後段の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができるフーリエ変換装置及びフーリエ変換方法を得ることを目的とする。

この発明に係るフーリエ変換装置は、Ｋ×Ｍ（Ｋは２以上の整数、Ｍは２以上の整数）個のデータのうち、ｋ（ｋ＝１，・・・，Ｋ）番目のデータがＫ個のデータ列におけるそれぞれの先頭のデータであり、Ｋ個のデータ列が、Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順でＫ個おきのＭ個のデータをそれぞれ含んでおり、Ｋ個のデータ列のうち、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点のフーリエ変換、又は、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点の逆フーリエ変換を実施し、Ｍ点の変換結果として、Ｍ点のフーリエ変換の変換結果、又は、Ｍ点の逆フーリエ変換の変換結果を出力するＫ個の変換器と、Ｋ個の変換器の中の、２番目の変換器からＫ番目の変換器のうち、いずれか１つの変換器から出力されたＭ点の変換結果に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））（ｋ＝２，・・・，Ｋ）だけ遅らせる移相を実施し、位相移相後のＭ点の変換結果を出力する（Ｋ−１）個の第１の位相乗算器と、Ｋ個の変換器の中の、１番目の変換器から出力されたＭ点の変換結果と、（Ｋ−１）個の第１の位相乗算器から出力されたＭ点の変換結果とを加算する加算器とを備えるようにしたものである。

この発明によれば、後段の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができる。

実施の形態１に係るフーリエ変換装置を示す構成図である。 実施の形態１に係る他のフーリエ変換装置を示す構成図である。 フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。 図１に示すフーリエ変換装置の処理手順であるフーリエ変換方法を示すフローチャートである。 実施の形態２に係るフーリエ変換装置を示す構成図である。 実施の形態２に係る他のフーリエ変換装置を示す構成図である。 実施の形態３に係るフーリエ変換装置を示す構成図である。 実施の形態３に係る他のフーリエ変換装置を示す構成図である。 実施の形態４に係るフーリエ変換装置を示す構成図である。 実施の形態４に係る他のフーリエ変換装置を示す構成図である。 実施の形態５に係るフーリエ変換装置を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、実施の形態１に係るフーリエ変換装置を示す構成図である。
図１に示すフーリエ変換装置には、Ｋ個のデータ列１_ｋ（ｋ＝１，・・・，Ｋ）が入力される。Ｋは、２以上の整数である。
Ｋ個のデータ列１_ｋは、Ｋ×Ｍ個のデータのうち、１番目のデータを起点とする並び順で（（ｋ−１）Ｍ＋１）番目のデータを先頭のデータとして含んでいる。
Ｋ個のデータ列１_ｋは、それぞれの先頭のデータのほかに、Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順で、連続している（Ｍ−１）個のデータをそれぞれ含んでいる。
Ｍは、２以上の整数である。Ｋ×Ｍ個のデータは、実数のデータであってもよいし、複素数のデータであってもよい。
Ｋ個のデータ列１_ｋの具体例は、以下の通りである。

データ列１_１は、データＤ_１、データＤ_２、・・・、データＤ_Ｍを含んでおり、データＤ_１、データＤ_２、・・・、データＤ_Ｍの順番で加算器２に入力される。
データ列１_１＝｛Ｄ_１、Ｄ_２、・・・、Ｄ_Ｍ｝
データ列１_２は、データＤ_Ｍ＋１、データＤ_Ｍ＋２、・・・、データＤ_２Ｍを含んでおり、データＤ_Ｍ＋１、データＤ_Ｍ＋２、・・・、データＤ_２Ｍの順番で加算器２に入力される。
データ列１_２＝｛Ｄ_Ｍ＋１、Ｄ_Ｍ＋２、・・・、Ｄ_２Ｍ｝
データ列１_３は、データＤ_２Ｍ＋１、データＤ_２Ｍ＋２、・・・、データＤ_３Ｍを含んでおり、データＤ_２Ｍ＋１、データＤ_２Ｍ＋２、・・・、データＤ_３Ｍの順番で加算器２に入力される。
データ列１_３＝｛Ｄ_２Ｍ＋１、Ｄ_２Ｍ＋２、・・・、Ｄ_３Ｍ｝
データ列１_Ｋは、データＤ_{（Ｋ−１）Ｍ＋１}、データＤ_{（Ｋ−１）Ｍ＋２}、・・・、データＤ_Ｋ×Ｍを含んでおり、データＤ_{（Ｋ−１）Ｍ＋１}、データＤ_{（Ｋ−１）Ｍ＋２}、・・・、データＤ_Ｋ×Ｍの順番で加算器２に入力される。
データ列１_Ｋ＝｛Ｄ_{（Ｋ−１）Ｍ＋１}、Ｄ_{（Ｋ−１）Ｍ＋２}、・・・、Ｄ_Ｋ×Ｍ｝

加算器２は、例えば、加算回路によって実現される。
加算器２は、Ｋ個のデータ列１_ｋに含まれているそれぞれのＭ個のデータの中から、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの入力を受け付ける。
加算器２は、Ｋ個のデータの入力を受け付ける毎に、Ｋ個のデータの総和を算出し、算出したＫ個のデータの総和を変換器３に出力する。

変換器３は、例えば、変換回路によって実現される。
変換器３は、加算器２により算出されたＭ個の総和に対するＭ点のフーリエ変換、又は、Ｍ個の総和に対するＭ点の逆フーリエ変換を実施する。
変換器３は、変換結果４として、Ｍ点のフーリエ変換の変換結果（以下、「フーリエ変換結果」と称する）、又は、Ｍ点の逆フーリエ変換の変換結果（以下、「逆フーリエ変換結果」と称する）を外部に出力する。
変換器３により実施されるフーリエ変換は、高速フーリエ変換に限るものではなく、例えば、離散フーリエ変換も含まれる。
また、変換器３により実施される逆フーリエ変換は、逆高速フーリエ変換に限るものではなく、例えば、逆離散フーリエ変換も含まれる。

図１に示すフーリエ変換装置では、加算器２と変換器３とがシリアルに接続されている。しかし、これは一例に過ぎず、図２に示すように、加算器２と変換器３とがバス接続されているフーリエ変換装置であってもよい。図２は、実施の形態１に係る他のフーリエ変換装置を示す構成図である。
図１及び図２では、フーリエ変換装置の構成要素である加算器２及び変換器３のそれぞれが、専用のハードウェアによって実現されるものを想定している。
フーリエ変換装置の構成要素である加算器２及び変換器３のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。

フーリエ変換装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、フーリエ変換装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
ソフトウェア又はファームウェアは、プログラムとして、コンピュータのメモリに格納される。コンピュータは、プログラムを実行するハードウェアを意味し、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）が該当する。
図３は、フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。
フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合、加算器２及び変換器３の処理手順をコンピュータに実行させるためのプログラムがメモリ２１に格納される。そして、コンピュータのプロセッサ２２がメモリ２１に格納されているプログラムを実行する。

また、図１及び図２では、フーリエ変換装置の構成要素のそれぞれが専用のハードウェアによって実現される例を示し、図３では、フーリエ変換装置がソフトウェア又はファームウェア等によって実現される例を示している。しかし、これは一例に過ぎず、フーリエ変換装置における一部の構成要素が専用のハードウェアによって実現され、残りの構成要素がソフトウェア又はファームウェア等によって実現されるものであってもよい。

次に、図１に示すフーリエ変換装置の動作について説明する。
図４は、図１に示すフーリエ変換装置の処理手順であるフーリエ変換方法を示すフローチャートである。
Ｋ個のデータ列１_Ｋ（ｋ＝１，・・・，Ｋ）は、並列に並べられている。
例えば、データ列１_１に含まれているデータＤ_１が加算器２に入力されるタイミングでは、データ列１_２に含まれているデータＤ_Ｍ＋１と、データ列１_３に含まれているデータＤ_２Ｍ＋１と、データ列１_Ｋに含まれているデータＤ_{（Ｋ−１）Ｍ＋１}とが加算器２に入力される。
また、例えば、データ列１_１に含まれているデータＤ_Ｍが加算器２に入力されるタイミングでは、データ列１_２に含まれているデータＤ_２Ｍと、データ列１_３に含まれているデータＤ_３Ｍと、データ列１_Ｋに含まれているデータＤ_Ｋ×Ｍとが加算器２に入力される。

加算器２は、Ｋ個のデータ列１_ｋに含まれているそれぞれのＭ個のデータの中から、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの入力を受け付ける。
加算器２は、Ｋ個のデータの入力を受け付ける毎に、入力を受け付けたＫ個のデータの総和Σ_ｍ（ｍ＝１，・・・，Ｍ）を算出する（図４のステップＳＴ１）。
ｍ＝１，・・・，Ｍであるため、加算器２は、Ｋ個のデータの総和Σ_ｍをＭ回算出し、Ｍ個の総和Σ_ｍを変換器３に出力する。
加算器２によるＫ個のデータの具体的な総和算出は、以下の通りである。

加算器２は、例えば、ｍ＝１であれば、データＤ_１、データＤ_Ｍ＋１、データＤ_２Ｍ＋１、・・・及びデータＤ_{（Ｋ−１）Ｍ＋１}の入力を受け付ける。
加算器２は、以下の式（１）に示すように、データＤ_１、データＤ_Ｍ＋１、データＤ_２Ｍ＋１、・・・及びデータＤ_{（Ｋ−１）Ｍ＋１}の総和Σ_１を算出する。
Σ_１＝Ｄ_１＋Ｄ_Ｍ＋１＋Ｄ_２Ｍ＋１＋・・・＋Ｄ_{（Ｋ−１）Ｍ＋１} （１）
加算器２は、例えば、ｍ＝２であれば、データＤ_２、データＤ_Ｍ＋２、データＤ_２Ｍ＋２、・・・及びデータＤ_{（Ｋ−１）Ｍ＋２}の入力を受け付ける。
加算器２は、以下の式（２）に示すように、データＤ_２、データＤ_Ｍ＋２、データＤ_２Ｍ＋２、・・・及びデータＤ_{（Ｋ−１）Ｍ＋２}の総和Σ_２を算出する。
Σ_２＝Ｄ_２＋Ｄ_Ｍ＋２＋Ｄ_２Ｍ＋２＋・・・＋Ｄ_{（Ｋ−１）Ｍ＋２} （２）
加算器２は、例えば、ｍ＝Ｍであれば、データＤ_Ｍ、データＤ_２Ｍ、データＤ_３Ｍ、・・・及びデータＤ_Ｋ×Ｍの入力を受け付ける。
加算器２は、以下の式（３）に示すように、データＤ_Ｍ、データＤ_２Ｍ、データＤ_３Ｍ、・・・及びデータＤ_Ｋ×Ｍの総和Σ_Ｍを算出する。
Σ_Ｍ＝Ｄ_Ｍ＋Ｄ_２Ｍ＋Ｄ_３Ｍ＋・・・＋Σ_Ｋ×Ｍ （３）

変換器３は、加算器２からＭ個の総和Σ_ｍを受けると、Ｍ個の総和Σ_ｍに対するＭ点のフーリエ変換、又は、Ｍ個の総和Σ_ｍに対するＭ点の逆フーリエ変換を実施する（図４のステップＳＴ２）。
変換器３は、変換結果４として、フーリエ変換結果｛Ｒ_１、Ｒ_Ｍ＋１、Ｒ_２Ｍ＋１、・・・、Ｒ_{（Ｋ−１）Ｍ＋１}｝、又は、逆フーリエ変換結果｛Ｒ’_１、Ｒ’_Ｍ＋１、Ｒ’_２Ｍ＋１、・・・、Ｒ’_{（Ｋ−１）Ｍ＋１}｝を外部に出力する。

例えば、Ｋ＝２、Ｍ＝４であり、Ｋ×Ｍ（＝８）個のデータが｛Ｄ_１、Ｄ_２、・・・、Ｄ_８｝であれば、データ列１_ｋ（ｋ＝１，２）は、以下の通りである。
１_１＝｛Ｄ_１、Ｄ_２、Ｄ_３、Ｄ_４｝
１_２＝｛Ｄ_５、Ｄ_６、Ｄ_７、Ｄ_８｝
データ列１_ｋ（ｋ＝１，２）が加算器２に入力されると、変換器３から、変換結果４として、４点のフーリエ変換結果｛Ｒ_１、Ｒ_３、Ｒ_５、Ｒ_７｝、又は、４点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_３、Ｒ’_５、Ｒ’_７｝が外部に出力される。
したがって、変換器３から変換結果４を受ける外部の回路が、例えば、８点のフーリエ変換結果｛Ｒ_１、Ｒ_２、・・・、Ｒ_８｝のうち、４点のフーリエ変換結果｛Ｒ_１、Ｒ_３、Ｒ_５、Ｒ_７｝のみを必要とする場合、図１に示すフーリエ変換装置を外部の回路に適用することができる。
また、変換器３から変換結果４を受ける外部の回路が、例えば、８点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、・・・、Ｒ’_８｝のうち、４点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_３、Ｒ’_５、Ｒ’_７｝のみを必要とする場合、図１に示すフーリエ変換装置を外部の回路に適用することができる。

図１に示すフーリエ変換装置は、Ｋ×Ｍ点のフーリエ変換を実施するＦＦＴ回路と比べて、処理速度が約Ｋ倍速くなり、かつ、回路規模が約Ｋ分の１になる。
例えば、Ｋ＝２であれば、図１に示すフーリエ変換装置は、Ｋ×Ｍ点のフーリエ変換を実施するＦＦＴ回路と比べて、処理速度が約２倍速くなり、かつ、回路規模が約２分の１になる。
例えば、Ｋ＝３であれば、図１に示すフーリエ変換装置は、Ｋ×Ｍ点のフーリエ変換を実施するＦＦＴ回路と比べて、処理速度が約３倍速くなり、かつ、回路規模が約３分の１になる。
なお、加算器２の回路規模は、変換器３の回路規模と比べて十分に小さいため、図１に示すフーリエ変換装置の回路規模として、加算器２の回路規模を考慮していない。

以上の実施の形態１は、Ｋ×Ｍ個のデータのうち、１番目のデータを起点とする並び順で（（ｋ−１）Ｍ＋１）（ｋ＝１，２）番目のデータがＫ個のデータ列におけるそれぞれの先頭のデータであり、Ｋ個のデータ列が、Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順で、連続しているＭ個のデータをそれぞれ含んでいる。Ｋ個のデータ列に含まれているそれぞれのＭ個のデータの中で、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの総和を算出する加算器２と、加算器２により算出されたＭ個の総和に対するＭ点のフーリエ変換、又は、Ｍ個の総和に対するＭ点の逆フーリエ変換を実施する変換器３とを備えるように、フーリエ変換装置を構成した。したがって、フーリエ変換装置は、後段の回路である外部の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができる。

実施の形態２．
実施の形態２では、加算器２及び変換器３のほかに、第１の位相乗算器５及び第２の位相乗算器６を備えるフーリエ変換装置について説明する。
図５は、実施の形態２に係るフーリエ変換装置を示す構成図である。
図５に示すフーリエ変換装置では、図１に示すフーリエ変換装置と同様に、Ｋは２以上の整数、Ｍは２以上の整数である。

図５において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
第１の位相乗算器５は、例えば、位相乗算回路によって実現される。
第１の位相乗算器５は、Ｋ個のデータ列１_ｋ（ｋ＝１，・・・，Ｋ）に含まれているそれぞれのＭ個のデータの中から、それぞれの先頭のデータを起点とする並び順でｍ番目のデータであるＫ個のデータの入力を受け付ける。
第１の位相乗算器５は、Ｋ個のデータの入力を受け付ける毎に、入力を受け付けたＫ個のデータのうち、ｋ（ｋ＝１，・・・，Ｋ）番目のデータの位相を、２π（ｋ−１）ｓ／Ｋだけ進ませる移相を実施する。
第１の位相乗算器５は、位相移相後のＭ個のデータを含むＫ個のデータ列１_ｋを加算器２に出力する。

ｓは、０以上（Ｋ−１）以下のうちのいずれかの整数であり、変換器３によるＭ点のフーリエ変換結果｛Ｒ_１＋ｓ、Ｒ_{（Ｋ＋１）＋ｓ}、Ｒ_{（２Ｋ＋１）＋ｓ}、・・・、Ｒ_{（（Ｍ−１）Ｋ＋１）＋ｓ}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_１＋ｓ、Ｒ’_{（Ｋ＋１）＋ｓ}、Ｒ’_{（２Ｋ＋１）＋ｓ}、・・・、Ｒ’_{（（Ｍ−１）Ｋ＋１）＋ｓ}｝に応じて決定される。
具体的には、例えば、Ｋ＝２、Ｍ＝４であるとき、４点のフーリエ変換結果｛Ｒ_１、Ｒ_３、Ｒ_５、Ｒ_７｝、又は、４点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_３、Ｒ’_５、Ｒ’_７｝を外部の回路に出力する必要がある場合、ｓは、０に決定される。
例えば、Ｋ＝２、Ｍ＝４であるとき、４点のフーリエ変換結果｛Ｒ_２、Ｒ_４、Ｒ_６、Ｒ_８｝、又は、４点の逆フーリエ変換結果｛Ｒ’_２、Ｒ’_４、Ｒ’_６、’Ｒ_８｝を外部の回路に出力する必要がある場合、ｓは、１に決定される。
ｓは、第１の位相乗算器５及び第２の位相乗算器６におけるそれぞれの内部メモリに格納されていてもよいし、図５に示すフーリエ変換装置の外部から与えられるものであってもよい。

第２の位相乗算器６は、例えば、位相乗算回路によって実現される。
第２の位相乗算器６は、加算器２により算出されたＭ個の総和Σ_ｍの位相を、２π（ｍ−１）ｓ／Ｎだけ遅らせる移相を実施し、位相移相後のＭ個の総和Σ’_ｍを変換器３に出力する。Ｎ＝Ｋ×Ｍである。

図５に示すフーリエ変換装置では、第１の位相乗算器５と、加算器２と、第２の位相乗算器６と、変換器３とがシリアルに接続されている。しかし、これは一例に過ぎず、図６に示すように、第１の位相乗算器５と、加算器２と、第２の位相乗算器６と、変換器３とがバス接続されているフーリエ変換装置であってもよい。図６は、実施の形態２に係る他のフーリエ変換装置を示す構成図である。
図５及び図６では、フーリエ変換装置の構成要素である第１の位相乗算器５、加算器２、第２の位相乗算器６及び変換器３のそれぞれが、専用のハードウェアによって実現されるものを想定している。
フーリエ変換装置の構成要素である第１の位相乗算器５、加算器２、第２の位相乗算器６及び変換器３のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、又は、これらを組み合わせたものが該当する。

フーリエ変換装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、フーリエ変換装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合、第１の位相乗算器５、加算器２、第２の位相乗算器６及び変換器３の処理手順をコンピュータに実行させるためのプログラムが図３に示すメモリ２１に格納される。そして、図３に示すプロセッサ２２がメモリ２１に格納されているプログラムを実行する。

次に、図５に示すフーリエ変換装置の動作について説明する。
第１の位相乗算器５は、Ｋ個のデータ列１_ｋ（ｋ＝１，・・・，Ｋ）に含まれているそれぞれのＭ個のデータの中から、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの入力を受け付ける。
第１の位相乗算器５は、Ｋ個のデータの入力を受け付ける毎に、入力を受け付けたＫ個のデータのうち、ｋ番目のデータの位相を、２π（ｋ−１）ｓ／Ｋだけ進ませる移相を実施する。
第１の位相乗算器５は、位相移相後のＭ個のデータを含むＫ個のデータ列１_ｋを加算器２に出力する。
第１の位相乗算器５によるｋ番目のデータの位相を進ませる具体的な移相は、以下の通りである。

例えば、ｍ＝１であれば、第１の位相乗算器５は、データＤ_１、データＤ_Ｍ＋１、データＤ_２Ｍ＋１、・・・及びデータＤ_{（Ｋ−１）Ｍ＋１}の入力を受け付ける。
第１の位相乗算器５は、例えば、ｓ＝０であれば、入力を受け付けたＫ個のデータ｛Ｄ_１、Ｄ_Ｍ＋１、Ｄ_２Ｍ＋１、・・・、Ｄ_{（Ｋ−１）Ｍ＋１}｝のうち、ｋ番目のデータの位相を、０だけ進ませる移相を実施する。
第１の位相乗算器５は、例えば、ｓ＝１であれば、入力を受け付けたＫ個のデータ｛Ｄ_１、Ｄ_Ｍ＋１、Ｄ_２Ｍ＋１、・・・、Ｄ_{（Ｋ−１）Ｍ＋１}｝のうち、ｋ番目のデータの位相を、２π（ｋ−１）／Ｋだけ進ませる移相を実施する。
第１の位相乗算器５は、例えば、ｓ＝２であれば、入力を受け付けたＫ個のデータ｛Ｄ_１、Ｄ_Ｍ＋１、Ｄ_２Ｍ＋１、・・・、Ｄ_{（Ｋ−１）Ｍ＋１}｝のうち、ｋ番目のデータの位相を、４π（ｋ−１）／Ｋだけ進ませる移相を実施する。
第１の位相乗算器５は、例えば、ｓ＝Ｋ−１であれば、入力を受け付けたＫ個のデータ｛Ｄ_１、Ｄ_Ｍ＋１、Ｄ_２Ｍ＋１、・・・、Ｄ_{（Ｋ−１）Ｍ＋１}｝のうち、ｋ番目のデータの位相を、２π（ｋ−１）（Ｋ−１）／Ｋだけ進ませる移相を実施する。

加算器２は、第１の位相乗算器５から出力されたＫ個のデータ列１_ｋに含まれているそれぞれのＭ個のデータの中から、それぞれの先頭のデータを起点とする並び順でｍ（ｍ＝１，・・・，Ｍ）番目のデータであるＫ個のデータの入力を受け付ける。
加算器２は、Ｋ個のデータの入力を受け付ける毎に、図１に示す加算器２と同様に、入力を受け付けたＫ個のデータの総和Σ_ｍを算出する。ｍ＝１，・・・，Ｍであるため、加算器２は、Ｋ個のデータの総和Σ_ｍをＭ回算出し、Ｍ個の総和Σ_ｍを第２の位相乗算器６に出力する。

第２の位相乗算器６は、加算器２から出力されたＭ個の総和Σ_ｍを取得する。
第２の位相乗算器６は、取得したＭ個の総和Σ_ｍの位相を、２π（ｍ−１）ｓ／Ｎだけ遅らせる移相を実施する。
第２の位相乗算器６は、位相移相後のＭ個の総和Σ’_ｍを変換器３に出力する。

第２の位相乗算器６による総和Σ_ｍの位相を遅らせる移相の移相量は、以下の通りである。
例えば、ｓ＝０であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、０である。
例えば、ｓ＝１、ｍ＝１であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（１−１）×１／Ｎ＝０である。
例えば、ｓ＝１、ｍ＝２であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（２−１）×１／Ｎ＝２π／Ｎである。
例えば、ｓ＝１、ｍ＝３であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（３−１）×１／Ｎ＝４π／Ｎである。
例えば、ｓ＝１、ｍ＝Ｍであれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（Ｍ−１）×１／Ｎ＝２π（Ｍ−１）／Ｎである。
例えば、ｓ＝２、ｍ＝１であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（１−１）×２／Ｎ＝０である。
例えば、ｓ＝２、ｍ＝２であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（２−１）×２／Ｎ＝４π／Ｎである。
例えば、ｓ＝２、ｍ＝３であれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（３−１）×２／Ｎ＝８π／Ｎである。
例えば、ｓ＝２、ｍ＝Ｍであれば、総和Σ_ｍの位相を遅らせる移相の移相量は、２π（Ｍ−１）×２／Ｎ＝４π（Ｍ−１）／Ｎである。

変換器３は、第２の位相乗算器６から位相移相後のＭ個の総和Σ’_ｍ（ｍ＝１，・・・，Ｍ）を受けると、Ｍ個の総和Σ’_ｍに対するＭ点のフーリエ変換、又は、Ｍ個の総和Σ’_ｍに対するＭ点の逆フーリエ変換を実施する。
変換器３は、変換結果４として、Ｍ点のフーリエ変換結果｛Ｒ_１＋ｓ、Ｒ_{（Ｋ＋１）＋ｓ}、Ｒ_{（２Ｋ＋１）＋ｓ}、・・・、Ｒ_{（（Ｍ−１）Ｋ＋１）＋ｓ}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_１＋ｓ、Ｒ’_{（Ｋ＋１）＋ｓ}、Ｒ’_{（２Ｋ＋１）＋ｓ}、・・・、Ｒ’_{（（Ｍ−１）Ｋ＋１）＋ｓ}｝を外部に出力する。
例えば、Ｋ＝４、Ｍ＝４であるとき、ｓ＝０であれば、Ｍ＝４点のフーリエ変換結果は、｛Ｒ_１、Ｒ_５、Ｒ_９、Ｒ_１３｝、Ｍ＝４点の逆フーリエ変換結果は、｛Ｒ’_１、Ｒ’_５、Ｒ’_９、Ｒ’_１３｝である。
例えば、Ｋ＝４、Ｍ＝４であるとき、ｓ＝１であれば、Ｍ＝４点のフーリエ変換結果は、｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝、Ｍ＝４点の逆フーリエ変換結果は、｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝である。

図５に示すフーリエ変換装置は、Ｋ×Ｍ点のフーリエ変換を実施するＦＦＴ回路と比べて、処理速度が約Ｋ倍速くなり、かつ、回路規模が約Ｋ分の１になる。
なお、第１の位相乗算器５、加算器２及び第２の位相乗算器６の回路規模は、変換器３の回路規模と比べて十分に小さいため、図５に示すフーリエ変換装置の回路規模として、第１の位相乗算器５、加算器２及び第２の位相乗算器６の回路規模を考慮していない。

図５に示すフーリエ変換装置は、図１に示すフーリエ変換装置と同様に、後段の回路である外部の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができる。
また、図５に示すフーリエ変換装置は、ｓの値を変えることで、変換器３の変換結果４を変えることができる。

実施の形態３．
実施の形態３では、Ｋ個の変換器３２_１〜３２_Ｋを備えるフーリエ変換装置について説明する。
図７は、実施の形態３に係るフーリエ変換装置を示す構成図である。

図７に示すフーリエ変換装置には、Ｋ個のデータ列３１_ｋ（ｋ＝１，・・・，Ｋ）が入力される。Ｋは、２以上の整数である。
Ｋ個のデータ列３１_ｋは、Ｋ×Ｍ個のデータのうち、ｋ番目のデータを先頭のデータとして含んでいる。
Ｋ個のデータ列３１_ｋは、先頭のデータのほかに、Ｋ×Ｍ個のデータのうち、先頭のデータを起点とする並び順でＫ個おきの（Ｍ−１）個のデータをそれぞれ含んでいる。
Ｍは、２以上の整数である。Ｋ×Ｍ個のデータは、実数のデータであってもよいし、複素数のデータであってもよい。
Ｋ個のデータ列３１_ｋの具体例は、以下の通りである。

データ列３１_１は、データＤ_１、データＤ_Ｋ＋１、・・・、データＤ_{（Ｍ−１）Ｋ＋１}を含んでおり、データＤ_１、データＤ_Ｋ＋１、・・・、データＤ_{（Ｍ−１）Ｋ＋１}の順番で変換器３２_１に入力される。
データ列３１_１＝｛Ｄ_１、Ｄ_Ｋ＋１、・・・、Ｄ_{（Ｍ−１）Ｋ＋１}｝
データ列３１_２は、データＤ_２、データＤ_Ｋ＋２、・・・、データＤ_{（Ｍ−１）Ｋ＋２}を含んでおり、データＤ_２、データＤ_Ｋ＋２、・・・、データＤ_{（Ｍ−１）Ｋ＋２}の順番で変換器３２_２に入力される。
データ列３１_２＝｛Ｄ_２、Ｄ_Ｋ＋２、・・・、Ｄ_{（Ｍ−１）Ｋ＋２}｝
データ列３１_３は、データＤ_３、データＤ_Ｋ＋３、・・・、データＤ_{（Ｍ−１）Ｋ＋３}を含んでおり、データＤ_３、データＤ_Ｋ＋３、・・・、データＤ_{（Ｍ−１）Ｋ＋３}の順番で変換器３２_３に入力される。
データ列３１_３＝｛Ｄ_３、Ｄ_Ｋ＋３、・・・、Ｄ_{（Ｍ−１）Ｋ＋３}｝
データ列３１_Ｋは、データＤ_Ｋ、データＤ_２Ｋ、・・・、データＤ_ＭＫを含んでおり、データＤ_Ｋ、データＤ_２Ｋ、・・・、データＤ_ＭＫの順番で変換器３２_Ｋに入力される。
データ列３１_Ｋ＝｛Ｄ_Ｋ、Ｄ_２Ｋ、・・・、Ｄ_ＭＫ｝

変換器３２_ｋ（ｋ＝１，・・・，Ｋ）は、例えば、変換回路によって実現される。
変換器３２_ｋは、データ列３１_ｋに対するＭ点のフーリエ変換、又は、データ列３１_ｋに対するＭ点の逆フーリエ変換を実施する。
変換器３２_１は、Ｍ点の変換結果として、Ｍ点のフーリエ変換結果｛Ｒ_１、Ｒ_Ｋ＋１、・・・、Ｒ_{（Ｍ−１）Ｋ＋１}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_Ｋ＋１、・・・、Ｒ’_{（Ｍ−１）Ｋ＋１}｝を加算器３４に出力する。
変換器３２_ｋ（ｋ＝２，・・・，Ｋ）は、Ｍ点の変換結果として、Ｍ点のフーリエ変換結果｛Ｒ_ｋ、Ｒ_Ｋ＋ｋ、・・・、Ｒ_{（Ｍ−１）Ｋ＋ｋ}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_ｋ、Ｒ’_Ｋ＋ｋ、・・・、Ｒ’_{（Ｍ−１）Ｋ＋ｋ}｝を第１の位相乗算器３３_ｋに出力する。
変換器３２_ｋ（ｋ＝１，・・・，Ｋ）により実施されるフーリエ変換は、高速フーリエ変換に限るものではなく、例えば、離散フーリエ変換も含まれる。
また、変換器３２_ｋ（ｋ＝１，・・・，Ｋ）により実施される逆フーリエ変換は、逆高速フーリエ変換に限るものではなく、例えば、逆離散フーリエ変換も含まれる。

第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）は、例えば、位相乗算回路によって実現される。
第１の位相乗算器３３_ｋは、変換器３２_ｋから出力されたＭ点のフーリエ変換結果｛Ｒ_ｋ、Ｒ_Ｋ＋ｋ、・・・、Ｒ_{（Ｍ−１）Ｋ＋ｋ}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_ｋ、Ｒ’_Ｋ＋ｋ、・・・、Ｒ’_{（Ｍ−１）Ｋ＋ｋ}｝の入力を受け付ける。
第１の位相乗算器３３_ｋは、Ｍ点のフーリエ変換結果｛Ｒ_ｋ、Ｒ_Ｋ＋ｋ、・・・、Ｒ_{（Ｍ−１）Ｋ＋ｋ}｝に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_ｋ、Ｒ’_Ｋ＋ｋ、・・・、Ｒ’_{（Ｍ−１）Ｋ＋ｋ}｝に含まれているｃ番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））だけ遅らせる移相を実施する。
第１の位相乗算器３３_ｋは、位相移相後のＭ点の変換結果を加算器３４に出力する。

加算器３４は、例えば、加算回路によって実現される。
加算器３４は、変換器３２_１から出力されたＭ点の変換結果と、変換器３２_２〜３２_Ｋから出力されたＭ点の変換結果とを加算し、加算後の変換結果３５を外部に出力する。

図７に示すフーリエ変換装置では、変換器３２_１と、加算器３４とがシリアルに接続され、また、変換器３２_ｋ（ｋ＝２，・・・，Ｋ）と、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）と、加算器３４とがシリアルに接続されている。しかし、これは一例に過ぎず、図８に示すように、変換器３２_ｋ（ｋ＝１，・・・，Ｋ）と、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）と、加算器３４とがバス接続されているフーリエ変換装置であってもよい。図８は、実施の形態３に係る他のフーリエ変換装置を示す構成図である。
図７及び図８では、フーリエ変換装置の構成要素である変換器３２_ｋ（ｋ＝１，・・・，Ｋ）、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）及び加算器３４のそれぞれが、専用のハードウェアによって実現されるものを想定している。
フーリエ変換装置の構成要素である変換器３２_ｋ、第１の位相乗算器３３_ｋ及び加算器３４のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、又は、これらを組み合わせたものが該当する。

フーリエ変換装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、フーリエ変換装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合、変換器３２_ｋ、第１の位相乗算器３３_ｋ及び加算器３４の処理手順をコンピュータに実行させるためのプログラムが図３に示すメモリ２１に格納される。そして、図３に示すプロセッサ２２がメモリ２１に格納されているプログラムを実行する。

次に、図７に示すフーリエ変換装置の動作について説明する。
変換器３２_ｋ（ｋ＝１，・・・，Ｋ）は、データ列３１_ｋの入力を受け付ける。
例えば、Ｋ＝４、Ｍ＝４であれば、以下に示すデータ列３１_１が変換器３２_１に入力され、以下に示すデータ列３１_２が変換器３２_２に入力される。また、以下に示すデータ列３１_３が変換器３２_３に入力され、以下に示すデータ列３１_４が変換器３２_４に入力される。
データ列３１_１＝｛Ｄ_１、Ｄ_５、Ｄ_９、Ｄ_１３｝
データ列３１_２＝｛Ｄ_２、Ｄ_６、Ｄ_１０、Ｄ_１４｝
データ列３１_３＝｛Ｄ_３、Ｄ_７、Ｄ_１１、Ｄ_１５｝
データ列３１_４＝｛Ｄ_４、Ｄ_８、Ｄ_１２、Ｄ_１６｝

変換器３２_ｋは、データ列３１_ｋに対するＭ点のフーリエ変換、又は、データ列３１_ｋに対するＭ点の逆フーリエ変換を実施する。
例えば、Ｋ＝４、Ｍ＝４であれば、変換器３２_１は、４点のフーリエ変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、Ｒ_１３｝、又は、４点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_５、Ｒ’_９、Ｒ’_１３｝を加算器３４に出力する。変換器３２_２は、４点のフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝、又は、４点の逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝を第１の位相乗算器３３_２に出力する。
変換器３２_３は、４点のフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝、又は、４点の逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝を第１の位相乗算器３３_３に出力する。変換器３２_４は、４点のフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝、又は、４点の逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝を第１の位相乗算器３３_４に出力する。

第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）は、変換器３２_ｋから出力されたＭ点のフーリエ変換結果｛Ｒ_ｋ、Ｒ_Ｋ＋ｋ、・・・、Ｒ_{（Ｍ−１）Ｋ＋ｋ}｝、又は、Ｍ点の逆フーリエ変換結果｛Ｒ’_ｋ、Ｒ’_Ｋ＋ｋ、・・・、Ｒ’_{（Ｍ−１）Ｋ＋ｋ}｝の入力を受け付ける。
例えば、Ｋ＝４、Ｍ＝４であれば、第１の位相乗算器３３_２は、４点のフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝、又は、４点の逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝の入力を受け付ける。第１の位相乗算器３３_３は、４点のフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝、又は、４点の逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝の入力を受け付ける。第１の位相乗算器３３_４は、４点のフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝、又は、４点の逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝の入力を受け付ける。

第１の位相乗算器３３_ｋは、入力を受け付けたＭ点のフーリエ変換結果｛Ｒ_ｋ、Ｒ_Ｋ＋ｋ、・・・、Ｒ_{（Ｍ−１）Ｋ＋ｋ}｝に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相、又は、入力を受け付けたＭ点の逆フーリエ変換結果｛Ｒ’_ｋ、Ｒ’_Ｋ＋ｋ、・・・、Ｒ’_{（Ｍ−１）Ｋ＋ｋ}｝に含まれているｃ番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））だけ遅らせる移相を実施する。
第１の位相乗算器３３_ｋは、位相移相後のＭ点の変換結果を加算器３４に出力する。
例えば、Ｋ＝４、Ｍ＝４であれば、第１の位相乗算器３３_２は、４点のフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝、又は、４点の逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝の入力を受け付ける。
第１の位相乗算器３３_２は、４点のフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝のうち、ｃ＝１番目の変換結果Ｒ_２の位相、又は、４点の逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝のうち、ｃ＝１番目の変換結果Ｒ’_２の位相を、２π×（１−１）×（２−１）／（４×４）＝０だけ遅らせる移相を実施する。第１の位相乗算器３３_２は、ｃ＝２番目の変換結果Ｒ_６の位相、又は、ｃ＝２番目の変換結果Ｒ’_６の位相を、２π×（２−１）×（２−１）／（４×４）＝π／８だけ遅らせる移相を実施する。第１の位相乗算器３３_２は、ｃ＝３番目の変換結果Ｒ_１０の位相、又は、ｃ＝３番目の変換結果Ｒ’_１０の位相を、２π×（３−１）×（２−１）／（４×４）＝π／４だけ遅らせる移相を実施する。第１の位相乗算器３３_２は、ｃ＝４番目の変換結果Ｒ_１４の位相、又は、ｃ＝４番目の変換結果Ｒ’_１４の位相を、２π×（４−１）×（２−１）／（４×４）＝３π／８だけ遅らせる移相を実施する。
第１の位相乗算器３３_３は、４点のフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝、又は、４点の逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝の入力を受け付ける。
第１の位相乗算器３３_３は、４点のフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝のうち、ｃ＝１番目の変換結果Ｒ_３の位相、又は、４点の逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝のうち、ｃ＝１番目の変換結果Ｒ’_３の位相を、２π×（１−１）×（３−１）／（４×４）＝０だけ遅らせる移相を実施する。第１の位相乗算器３３_３は、ｃ＝２番目の変換結果Ｒ_７の位相、又は、ｃ＝２番目の変換結果Ｒ’_７の位相を、２π×（２−１）×（３−１）／（４×４）＝π／４だけ遅らせる移相を実施する。第１の位相乗算器３３_３は、ｃ＝３番目の変換結果Ｒ_１１の位相、又は、ｃ＝３番目の変換結果Ｒ’_１１の位相を、２π×（３−１）×（３−１）／（４×４）＝π／２だけ遅らせる移相を実施する。第１の位相乗算器３３_３は、ｃ＝４番目の変換結果Ｒ_１５の位相、又は、ｃ＝４番目の変換結果Ｒ’_１５の位相を、２π×（４−１）×（３−１）／（４×４）＝３π／４だけ遅らせる移相を実施する。
第１の位相乗算器３３_４は、４点のフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝、又は、４点の逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝の入力を受け付ける。
第１の位相乗算器３３_４は、４点のフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝のうち、ｃ＝１番目の変換結果Ｒ_４の位相、又は、４点の逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝のうち、ｃ＝１番目の変換結果Ｒ’_４の位相を、２π×（１−１）×（４−１）／（４×４）＝０だけ遅らせる移相を実施する。第１の位相乗算器３３_４は、ｃ＝２番目の変換結果Ｒ_８の位相、又は、ｃ＝２番目の変換結果Ｒ’_８の位相を、２π×（２−１）×（４−１）／（４×４）＝３π／８だけ遅らせる移相を実施する。第１の位相乗算器３３_４は、ｃ＝３番目の変換結果Ｒ_１２の位相、又は、ｃ＝３番目の変換結果Ｒ’_１２の位相を、２π×（３−１）×（４−１）／（４×４）＝３π／４だけ遅らせる移相を実施する。第１の位相乗算器３３_４は、ｃ＝４番目の変換結果Ｒ_１６の位相、又は、ｃ＝４番目の変換結果Ｒ’_１６の位相を、２π×（４−１）×（４−１）／（４×４）＝９π／８だけ遅らせる移相を実施する。

加算器３４は、変換器３２_１から出力されたＭ点の変換結果と、変換器３２_２〜３２_Ｋから出力された位相移相後のＭ点の変換結果とを加算する。
加算器３４は、加算後の変換結果３５を外部に出力する。

例えば、Ｋ＝４、Ｍ＝４であれば、加算器３４は、変換器３２_１から出力されたフーリエ変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、Ｒ_１３｝と、第１の位相乗算器３３_２から出力されたフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝と、第１の位相乗算器３３_３から出力されたフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝と、第１の位相乗算器３３_４から出力されたフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝とを加算する。
加算器３４は、４点のフーリエ変換結果として、｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝を外部に出力する。
４点のフーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_１６｝に含まれているフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、Ｒ_４｝に相当する。
あるいは、加算器３４は、変換器３２_１から出力された逆フーリエ変換結果｛Ｒ’_１、Ｒ’_５、Ｒ’_９、Ｒ’_１３｝と、第１の位相乗算器３３_２から出力された逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝と、第１の位相乗算器３３_３から出力された逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝と、第１の位相乗算器３３_４から出力された逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝とを加算する。加算器３４は、４点の逆フーリエ変換結果として、｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝を外部に出力する。
４点の逆フーリエ変換結果｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、・・・Ｒ’_１６｝に含まれている逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、Ｒ’_４｝に相当する。

図７に示すフーリエ変換装置は、Ｋ×Ｍ点のフーリエ変換を実施するＦＦＴ回路と比べて、処理速度が約Ｋ倍速くなる。
例えば、Ｋ＝４であれば、処理速度が約４倍速くなり、例えば、Ｋ＝８であれば、処理速度が約８倍速くなる。

以上の実施の形態３では、Ｋ個のデータ列のうち、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点のフーリエ変換、又は、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点の逆フーリエ変換を実施し、Ｍ点の変換結果として、Ｍ点のフーリエ変換の変換結果、又は、Ｍ点の逆フーリエ変換の変換結果を出力するＫ個の変換器３２_１〜３２_Ｋと、Ｋ個の変換器３２_１〜３２_Ｋの中の、２番目の変換器３２_２からＫ番目の変換器３２_Ｋのうち、いずれか１つの変換器３２_ｋから出力されたＭ点の変換結果に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））（ｋ＝２，・・・，Ｋ）だけ遅らせる移相を実施し、位相移相後のＭ点の変換結果を出力する（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋと、Ｋ個の変換器３２_１〜３２_Ｋの中の、１番目の変換器３２_１から出力されたＭ点の変換結果と、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋから出力されたＭ点の変換結果とを加算する加算器３４とを備えるように、フーリエ変換装置を構成した。したがって、フーリエ変換装置は、後段の回路である外部の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができる。

実施の形態４．
実施の形態４では、第２の位相乗算器３６を備えるフーリエ変換装置について説明する。
図９は、実施の形態４に係るフーリエ変換装置を示す構成図である。
図９に示すフーリエ変換装置では、図７に示すフーリエ変換装置と同様に、Ｋは２以上の整数、Ｍは２以上の整数である。

図９において、図７と同一符号は同一又は相当部分を示すので説明を省略する。
第２の位相乗算器３６は、例えば、位相乗算回路によって実現される。
第２の位相乗算器３６は、Ｋ個の変換器３２_１〜３２_Ｋの中の、１番目の変換器３２_１から出力されたＭ点の変換結果を加算器３４に出力する。
第２の位相乗算器３６は、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋのうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力されたＭ点の変換結果の位相を、２π（（ｋ−１）／Ｋ）だけ進める移相を実施する。
第２の位相乗算器３６は、位相移相後のＭ点の変換結果を加算器３４に出力する。

図９に示すフーリエ変換装置では、変換器３２_１と、第２の位相乗算器３６と、加算器３４とがシリアルに接続され、また、変換器３２_ｋ（ｋ＝２，・・・，Ｋ）と、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）と、第２の位相乗算器３６と、加算器３４とがシリアルに接続されている。しかし、これは一例に過ぎず、図１０に示すように、変換器３２_ｋ（ｋ＝１，・・・，Ｋ）と、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）と、第２の位相乗算器３６と、加算器３４とがバス接続されているフーリエ変換装置であってもよい。図１０は、実施の形態４に係る他のフーリエ変換装置を示す構成図である。
図９及び図１０では、フーリエ変換装置の構成要素である変換器３２_ｋ（ｋ＝１，・・・，Ｋ）、第１の位相乗算器３３_ｋ（ｋ＝２，・・・，Ｋ）、第２の位相乗算器３６及び加算器３４のそれぞれが、専用のハードウェアによって実現されるものを想定している。
フーリエ変換装置の構成要素である変換器３２_ｋ、第１の位相乗算器３３_ｋ、第２の位相乗算器３６及び加算器３４のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、又は、これらを組み合わせたものが該当する。

フーリエ変換装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、フーリエ変換装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
フーリエ変換装置が、ソフトウェア又はファームウェア等によって実現される場合、変換器３２_ｋ、第１の位相乗算器３３_ｋ、第２の位相乗算器３６及び加算器３４の処理手順をコンピュータに実行させるためのプログラムが図３に示すメモリ２１に格納される。そして、図３に示すプロセッサ２２がメモリ２１に格納されているプログラムを実行する。

次に、図９に示すフーリエ変換装置の動作について説明する。
第２の位相乗算器３６以外は、図７に示すフーリエ変換装置と同様であるため、ここでは、主に、第２の位相乗算器３６の動作を説明する。

第２の位相乗算器３６は、変換器３２_１から出力されたＭ点の変換結果と、変換器３２_２〜３２_Ｋから出力された位相移相後のＭ点の変換結果とを取得する。
第２の位相乗算器３６は、変換器３２_１から出力されたＭ点の変換結果の位相については、移相せずに、Ｍ点の変換結果を加算器３４に出力する。
第２の位相乗算器３６は、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋのうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力された変換結果の位相については、２π（（ｋ−１）／Ｋ）だけ進める移相を実施し、位相移相後のＭ点の変換結果を加算器３４に出力する。
例えば、Ｋ＝４、Ｍ＝４であれば、第２の位相乗算器３６は、第１の位相乗算器３３_２から出力された４点のフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝の位相を２π（（２−１）／４）＝π／２だけ進める移相を実施する。第２の位相乗算器３６は、第１の位相乗算器３３_３から出力された４点のフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝の位相を２π（（３−１）／４）＝πだけ進める移相を実施する。第２の位相乗算器３６は、第１の位相乗算器３３_３から出力された４点のフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝の位相を２π（（４−１）／４）＝３π／２だけ進める移相を実施する。

加算器３４は、第２の位相乗算器３６から出力されたＫ個のフーリエ変換結果を加算し、又は、第２の位相乗算器３６から出力されたＫ個の逆フーリエ変換結果を加算する。
加算器３４は、加算後の変換結果３５を外部に出力する。

例えば、Ｋ＝４、Ｍ＝４であれば、加算器３４は、第２の位相乗算器３６から出力されたフーリエ変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、Ｒ_１３｝と、第２の位相乗算器３６から出力されたフーリエ変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、Ｒ_１４｝と、第２の位相乗算器３６から出力されたフーリエ変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、Ｒ_１５｝と、第２の位相乗算器３６から出力されたフーリエ変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、Ｒ_１６｝とを加算する。
加算器３４は、４点のフーリエ変換結果として、｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝を外部に出力する。
４点のフーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_１６｝に含まれているフーリエ変換結果｛Ｒ_５、Ｒ_６、Ｒ_７、Ｒ_８｝に相当する。
あるいは、加算器３４は、変換器３２_１から出力された逆フーリエ変換結果｛Ｒ’_１、Ｒ’_５、Ｒ’_９、Ｒ’_１３｝と、第１の位相乗算器３３_２から出力された逆フーリエ変換結果｛Ｒ’_２、Ｒ’_６、Ｒ’_１０、Ｒ’_１４｝と、第１の位相乗算器３３_３から出力された逆フーリエ変換結果｛Ｒ’_３、Ｒ’_７、Ｒ’_１１、Ｒ’_１５｝と、第１の位相乗算器３３_４から出力された逆フーリエ変換結果｛Ｒ’_４、Ｒ’_８、Ｒ’_１２、Ｒ’_１６｝とを加算する。
加算器３４は、４点の逆フーリエ変換結果として、｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝を外部に出力する。
４点の逆フーリエ変換結果｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、・・・Ｒ’_１６｝に含まれている逆フーリエ変換結果｛Ｒ’_５、Ｒ’_６、Ｒ’_７、Ｒ’_８｝に相当する。

以上の実施の形態４では、Ｋ個の変換器３２_１〜３２_Ｋの中の、１番目の変換器３２_１から出力されたＭ点の変換結果を加算器３４に出力し、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋのうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力されたＭ点の変換結果の位相を、２π（（ｋ−１）／Ｋ）だけ進める移相を実施し、位相移相後のＭ点の変換結果を加算器３４に出力する第２の位相乗算器３６を備えるように、フーリエ変換装置を構成した。したがって、フーリエ変換装置は、後段の回路である外部の回路が、フーリエ変換結果の一部、又は、逆フーリエ変換結果の一部のみを必要とする場合、フーリエ変換結果の全部、又は、逆フーリエ変換結果の全部を必要する場合よりも、フーリエ変換の処理時間、又は、逆フーリエ変換の処理時間を短縮することができる。

図９に示すフーリエ変換装置では、第２の位相乗算器３６が、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋのうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力されたＭ点の変換結果の位相を、２π（（ｋ−１）／Ｋ）だけ進める移相を実施している。
しかし、これは一例に過ぎず、第２の位相乗算器３６は、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋのうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力されたＭ点の変換結果の位相を、２πｉ（（ｋ−１）／Ｋ）（ｉは１以上の整数）だけ進める移相を実施するものであってもよい。
例えば、Ｋ＝４、Ｍ＝４であるとき、ｉ＝１であれば、加算器３４から外部に出力される４点のフーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_１６｝に含まれているフーリエ変換結果｛Ｒ_５、Ｒ_６、Ｒ_７、Ｒ_８｝に相当する。ｉ＝２であれば、加算器３４から外部に出力される４点のフーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_１６｝に含まれているフーリエ変換結果｛Ｒ_９、Ｒ_１０、Ｒ_１１、Ｒ_１２｝に相当する。ｉ＝３であれば、加算器３４から外部に出力される４点のフーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_１６｝に含まれているフーリエ変換結果｛Ｒ_１３、Ｒ_１４、Ｒ_１５、Ｒ_１６｝に相当する。

あるいは、例えば、Ｋ＝４、Ｍ＝４であるとき、ｉ＝１であれば、加算器３４から外部に出力される４点の逆フーリエ変換結果｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、・・・Ｒ’_１６｝に含まれている逆フーリエ変換結果｛Ｒ’_５、Ｒ’_６、Ｒ’_７、Ｒ’_８｝に相当する。ｉ＝２であれば、加算器３４から外部に出力される４点の逆フーリエ変換結果｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、・・・Ｒ’_１６｝に含まれている逆フーリエ変換結果｛Ｒ’_９、Ｒ’_１０、Ｒ’_１１、Ｒ’_１２｝に相当する。ｉ＝３であれば、加算器３４から外部に出力される４点の逆フーリエ変換結果｛Ｒ’_１＋Ｒ’_２＋Ｒ’_３＋Ｒ’_４、Ｒ’_５＋Ｒ’_６＋Ｒ’_７＋Ｒ’_８、Ｒ’_９＋Ｒ’_１０＋Ｒ’_１１＋Ｒ’_１２、Ｒ’_１３＋Ｒ’_１４＋Ｒ’_１５＋Ｒ’_１６｝は、Ｋ×Ｍ（＝４×４）個のデータに対する１６点の逆フーリエ変換結果｛Ｒ’_１、Ｒ’_２、Ｒ’_３、・・・Ｒ’_１６｝に含まれている逆フーリエ変換結果｛Ｒ’_１３、Ｒ’_１４、Ｒ’_１５、Ｒ’_１６｝に相当する。

また、第２の位相乗算器３６は、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋから出力されたＭ点の変換結果のうち、一部の変換結果の位相を０だけ進める移相を実施して、残りの変換結果の位相を、２π（（ｋ−１）／Ｋ）だけ進める移相を実施するようにしてもよい。
ここでは、Ｋ＝４、Ｍ＝１６、Ｎ＝６４であるとき、加算器３４が、６４点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_６４｝のうち、ｇ（ｇは、１以上、４９以下の整数）番目のフーリエ変換結果を起点とする１６点のフーリエ変換結果｛Ｒ_ｇ、Ｒ_ｇ＋１、Ｒ_ｇ＋２、・・・Ｒ_ｇ＋１４、Ｒ_ｇ＋１５｝を出力する場合の動作を説明する。以下、ｇ＝１１の例を説明する。なお、ｇは、第２の位相乗算器３６及び加算器３４におけるそれぞれの内部メモリに格納されているものとする。ただし、ｇは、フーリエ変換装置の外部から与えられるものであってもよい。

第２の位相乗算器３６は、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器３３_ｋにより移相が進められた１６点の変換結果を取得する例を説明する。
第２の位相乗算器３６は、例えば、第１の位相乗算器３３_２により移相が進められた１６点の変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_６２｝を取得し、例えば、第１の位相乗算器３３_３により移相が進められた１６点の変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、・・・、Ｒ_６３｝を取得する。また、第２の位相乗算器３６は、例えば、第１の位相乗算器３３_４により移相が進められた１６点の変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、・・・、Ｒ_６４｝を取得する。
なお、第２の位相乗算器３６は、変換器３２_１から出力された１６点の変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、・・・、Ｒ_６１｝も取得する。

第２の位相乗算器３６は、変換器３２_１から出力された１６点の変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、・・・、Ｒ_６１｝の位相については、移相せずに、１６点の変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、・・・、Ｒ_６１｝を加算器３４に出力する。
第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_６２｝のうち、先頭の変換結果Ｒ_２を起点として、並び順でｇ−１（＝１０）点の変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_３８｝の位相を、０だけ進める移相を実施する。０だけ進める移相の実施は、１０点の変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_３８｝の位相を進めないことに相当する。
第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_６２｝のうち、残りの６点の変換結果｛Ｒ_４２、Ｒ_４６、Ｒ_５０、・・・、Ｒ_６２｝の位相を、２π（（２−１）／４）＝π／２だけ進める移相を実施する。

第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、・・・、Ｒ_６３｝のうち、先頭の変換結果Ｒ_３を起点として、並び順でｇ−１（＝１０）点の変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、・・・、Ｒ_３９｝の位相を、０だけ進める移相を実施する。
第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、・・・、Ｒ_６３｝のうち、残りの６点の変換結果｛Ｒ_４３、Ｒ_４７、Ｒ_５１、・・・、Ｒ_６３｝の位相を、２π（（３−１）／４）＝πだけ進める移相を実施する。

第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、・・・、Ｒ_６４｝のうち、先頭の変換結果Ｒ_４を起点として、並び順でｇ−１（＝１０）点の変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、・・・、Ｒ_４０｝の位相を、０だけ進める移相を実施する。
第２の位相乗算器３６は、取得した１６点の変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、・・・、Ｒ_６４｝のうち、残りの６点の変換結果｛Ｒ_４４、Ｒ_４８、Ｒ_５２、・・・、Ｒ_６４｝の位相を、２π（（４−１）／４）＝３π／２だけ進める移相を実施する。

加算器３４は、第２の位相乗算器３６から出力された変換結果｛Ｒ_１、Ｒ_５、Ｒ_９、・・・、Ｒ_６１｝と、第２の位相乗算器３６から出力された変換結果｛Ｒ_２、Ｒ_６、Ｒ_１０、・・・、Ｒ_６２｝と、第２の位相乗算器３６から出力された変換結果｛Ｒ_３、Ｒ_７、Ｒ_１１、・・・、Ｒ_６３｝と、第２の位相乗算器３６から出力された変換結果｛Ｒ_４、Ｒ_８、Ｒ_１２、・・・、Ｒ_６４｝とを加算する。
加算器３４は、フーリエ変換結果として、｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６、・・・、Ｒ_６１＋Ｒ_６２＋Ｒ_６３＋Ｒ_６４｝を外部に出力する。
フーリエ変換結果｛Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_４、Ｒ_５＋Ｒ_６＋Ｒ_７＋Ｒ_８、Ｒ_９＋Ｒ_１０＋Ｒ_１１＋Ｒ_１２、Ｒ_１３＋Ｒ_１４＋Ｒ_１５＋Ｒ_１６、・・・、Ｒ_６１＋Ｒ_６２＋Ｒ_６３＋Ｒ_６４｝は、Ｎ（＝６４）個のデータに対する６４点のフーリエ変換結果｛Ｒ_１、Ｒ_２、Ｒ_３、・・・Ｒ_６４｝に含まれているフーリエ変換結果｛Ｒ_１１、Ｒ_１２、Ｒ_１３、Ｒ_１４、Ｒ_１５、Ｒ_１６、Ｒ_１７、Ｒ_１８、Ｒ_１９、Ｒ_２０、Ｒ_２１、Ｒ_２２、Ｒ_２３、Ｒ_２４、Ｒ_２５、Ｒ_２６｝に相当する。

実施の形態５．
図９に示すフーリエ変換装置では、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋと、第２の位相乗算器３６とが別々のハードウェアであるものを示している。
しかし、これは一例に過ぎず、図１１に示すように、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋと、第２の位相乗算器３６とが、１つの位相乗算器３７に含まれているものであってもよい。

図１１は、実施の形態５に係るフーリエ変換装置を示す構成図である。
図１１において、図９と同一符号は同一又は相当部分を示すので説明を省略する。
位相乗算器３７は、（Ｋ−１）個の第１の位相乗算器３３_２〜３３_Ｋと、第２の位相乗算器３６とを備えている。
図１１に示すフーリエ変換装置の動作は、図９に示すフーリエ変換装置の動作と同様である。
位相乗算器３７は、図９に示す第１の位相乗算器３３_２〜３３_Ｋにおける移相の実施と、図９に示す第２の位相乗算器３６における移相の実施とを別々に行ってもよい。しかし、これに限るものではなく、位相乗算器３７は、図９に示す第１の位相乗算器３３_２〜３３_Ｋにおける移相処理と、図９に示す第２の位相乗算器３６における移相処理とを統合し、統合した移相処理を実施するようにしてもよい。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明は、フーリエ変換又は逆フーリエ変換を実施するフーリエ変換装置及びフーリエ変換方法に適している。

１_１，１_２，１_３，・・・，１_Ｋ データ列、２ 加算器、３ 変換器、４ 変換結果、５ 第１の位相乗算器、６ 第２の位相乗算器、２１ メモリ、２２ プロセッサ、３１_１，３１_２，３１_３，・・・，３１_Ｋ データ列、３２_１〜３２_Ｋ 変換器、３３_２〜３３_Ｋ 第１の位相乗算器、３４ 加算器、３５ 変換結果、３６ 第２の位相乗算器、３７ 位相乗算器。

Claims (5)

1. Ｋ×Ｍ（Ｋは２以上の整数、Ｍは２以上の整数）個のデータのうち、ｋ（ｋ＝１，・・・，Ｋ）番目のデータがＫ個のデータ列におけるそれぞれの先頭のデータであり、前記Ｋ個のデータ列が、前記Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順でＫ個おきのＭ個のデータをそれぞれ含んでおり、
   前記Ｋ個のデータ列のうち、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点のフーリエ変換、又は、前記いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点の逆フーリエ変換を実施し、Ｍ点の変換結果として、Ｍ点のフーリエ変換の変換結果、又は、Ｍ点の逆フーリエ変換の変換結果を出力するＫ個の変換器と、
   前記Ｋ個の変換器の中の、２番目の変換器からＫ番目の変換器のうち、いずれか１つの変換器から出力されたＭ点の変換結果に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））（ｋ＝２，・・・，Ｋ）だけ遅らせる移相を実施し、位相移相後のＭ点の変換結果を出力する（Ｋ−１）個の第１の位相乗算器と、
   前記Ｋ個の変換器の中の、１番目の変換器から出力されたＭ点の変換結果と、前記（Ｋ−１）個の第１の位相乗算器から出力されたＭ点の変換結果とを加算する加算器と
   を備えたフーリエ変換装置。
2. 前記１番目の変換器から出力されたＭ点の変換結果を前記加算器に出力し、前記（Ｋ−１）個の第１の位相乗算器のうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器から出力されたＭ点の変換結果の位相を、２π（（ｋ−１）／Ｋ）だけ進める移相を実施し、位相移相後のＭ点の変換結果を前記加算器に出力する第２の位相乗算器を備え、
   前記加算器は、前記１番目の変換器から出力されたＭ点の変換結果と、前記第２の位相乗算器から出力された（Ｋ−１）個のＭ点の変換結果とを加算することを特徴とする請求項１記載のフーリエ変換装置。
3. 前記第２の位相乗算器は、前記１番目の変換器から出力されたＭ点の変換結果を前記加算器に出力し、前記（Ｋ−１）個の第１の位相乗算器のうち、ｋ（ｋ＝２，・・・，Ｋ）番目の第１の位相乗算器から出力されたＭ点の変換結果の位相を、２πｉ（（ｋ−１）／Ｋ）（ｉは１以上の整数）だけ進める移相を実施し、位相移相後のＭ点の変換結果を前記加算器に出力することを特徴とする請求項２記載のフーリエ変換装置。
4. 前記（Ｋ−１）個の第１の位相乗算器と、前記第２の位相乗算器とが、１つの位相乗算器に含まれていることを特徴とする請求項２記載のフーリエ変換装置。
5. Ｋ×Ｍ（Ｋは２以上の整数、Ｍは２以上の整数）個のデータのうち、ｋ（ｋ＝１，・・・，Ｋ）番目のデータがＫ個のデータ列におけるそれぞれの先頭のデータであり、前記Ｋ個のデータ列が、前記Ｋ×Ｍ個のデータのうち、それぞれの先頭のデータを起点とする並び順でＫ個おきのＭ個のデータをそれぞれ含んでおり、
   Ｋ個の変換器のそれぞれが、前記Ｋ個のデータ列のうち、いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点のフーリエ変換、又は、前記いずれか１つのデータ列に含まれているＭ個のデータに対するＭ点の逆フーリエ変換を実施し、Ｍ点の変換結果として、Ｍ点のフーリエ変換の変換結果、又は、Ｍ点の逆フーリエ変換の変換結果を出力し、
   （Ｋ−１）個の第１の位相乗算器のそれぞれが、前記Ｋ個の変換器の中の、２番目の変換器からＫ番目の変換器のうち、いずれか１つの変換器から出力されたＭ点の変換結果に含まれているｃ（ｃ＝１，・・・，Ｍ）番目の変換結果の位相を、２π（（ｃ−１）（ｋ−１）／（Ｋ×Ｍ））（ｋ＝２，・・・，Ｋ）だけ遅らせる移相を実施して、位相移相後のＭ点の変換結果を出力し、
   加算器が、前記Ｋ個の変換器の中の、１番目の変換器から出力されたＭ点の変換結果と、前記（Ｋ−１）個の第１の位相乗算器から出力されたＭ点の変換結果とを加算する
   フーリエ変換方法。

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