JP6859672B2 - 情報処理装置および情報処理装置の障害検出方法 - Google Patents

Description

本発明は、情報処理装置および情報処理装置の障害検出方法に関する。

複数のプロセッサモジュールを相互に接続するネットワークに、多段に接続される複数のスイッチノードを設け、スイッチノードが故障した場合にネットワークを再構築することで、故障の耐久性を強化する手法が提案されている（例えば、特許文献１参照）。また、複数の入力と複数の出力とを相互に接続するクロスコネクトの前段にクロスコネクトインタフェース部を設けることで、クロスコネクト部に障害が発生した場合にもクロスコネクト接続を可能にする手法が提案されている（例えば、特許文献２参照）。

特開平５−２０７０１１号公報 特開平６−２４５２３６号公報

上述のように、通信経路に故障が発生した場合、故障した通信経路を別の通信経路に切り替えることで、通信の再開が可能になる。この際、故障した個所を特定するために、テストデータ等が送信され、故障の原因となった部品等が交換される。しかしながら、従来、通信経路上の複数個所で故障が同時に発生することは想定されておらず、複数個所で発生した故障のそれぞれを検出することは困難であった。

１つの側面では、本発明は、情報を相互に通信する通信部間で複数の故障が発生した場合に、故障個所のそれぞれを検出することを目的とする。

一つの実施態様では、複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部と、第１通信部、第２通信部または複数の第１通信路で発生する障害の検出を制御する検出制御部とを有する情報処理装置において、第１通信部および第２通信部の各々は、複数の第１通信路にそれぞれ接続される複数の第２通信路と、複数の第２通信路に跨って設けられ、複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備え、検出制御部は、複数の第２通信路のいずれかにおいて通信エラーが検出された場合、複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、第１折り返しテストでエラーが検出された場合、障害が発生した第２通信路の往路と復路の一方を他の第２通信路に迂回させて第２折り返しテストを実行し、第２折り返しテストによりエラーが検出されない場合に往路と復路の一方の異常を検出し、あるいは、第２折り返しテストによりエラーが検出された場合に、障害が発生した第２通信路の往路と復路の他方を更に他の第２通信路に迂回させて第３折り返しテストを実行し、第３折り返しテストによりエラーが検出されない場合に往路と復路の他方の異常を検出し、あるいは、第３折り返しテストによりエラーが検出された場合に往路と復路の両方の異常を検出し、異常を検出した経路を迂回により避けて、第１折り返しテストを継続する。

別の実施態様では、複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部を備え、第１通信部および第２通信部の各々が、複数の第１通信路にそれぞれ接続される複数の第２通信路と、複数の第２通信路に跨って設けられ、複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備える情報処理装置の障害検出方法において、情報処理装置が有する検出制御部が、複数の第２通信路のいずれかにおいて通信エラーが検出された場合、複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、第１折り返しテストでエラーが検出された場合、障害が発生した第２通信路の往路と復路の一方を他の第２通信路に迂回させて第２折り返しテストを実行し、第２折り返しテストによりエラーが検出されない場合に往路と復路の前記一方の異常を検出し、あるいは、第２折り返しテストによりエラーが検出された場合に、障害が発生した第２通信路の往路と復路の他方を更に他の第２通信路に迂回させて第３折り返しテストを実行し、第３折り返しテストによりエラーが検出されない場合に往路と復路の前記他方の異常を検出し、あるいは、第３折り返しテストによりエラーが検出された場合に往路と復路の両方の異常を検出し、異常を検出した経路を迂回により避けて、第１折り返しテストを継続することで、第１通信部、第２通信部または複数の第１通信路で発生した障害を検出する。

１つの側面では、本発明は、情報を相互に通信する通信部間で複数の故障が発生した場合に、故障個所のそれぞれを検出できる。

情報処理装置の一実施形態を示す図である。 図１に示す情報処理装置の障害検出方法の一例を示す図である。 図２の続きを示す図である。 情報処理装置の別の実施形態を示す図である。 図４に示すマトリックススイッチのスイッチ部を切り替えるために制御プロセッサが出力するスイッチ制御情報の一例を示す図である。 図４に示す制御プロセッサが実行する折り返しテストの一例を示す図である。 図６に示すテストパターン４からテストパターン７による折り返しテストの一例を示す図である。 図７に示す折り返しテストの続きを示す図である。 図８（ｂ）に示す折り返しテストの終了時のマトリックススイッチの切り替え状態を示すスイッチ制御情報の一例を示す図である。 図４に示す制御プロセッサが実行する折り返しテストの別の例を示す図である。 図１０に示す折り返しテストの続きを示す図である。 図１１（ｃ）に示す折り返しテストの終了時のマトリックススイッチの切り替え状態を示すスイッチ制御情報の一例を示す図である。 図４に示す制御プロセッサが実行する折り返しテストのさらなる別の例を示す図である。 図１３に示す折り返しテストの続きを示す図である。 図１４（ｃ）に示す折り返しテストの終了時のマトリックススイッチの切り替え状態を示すスイッチ制御情報の一例を示す図である。 図４に示す制御プロセッサが実行する通信状態の監視動作の一例を示す図である。 図１６に示すステップＳ２００に示す折り返しテストの一例を示す図である。 図１７に示すステップＳ３００による故障個所を特定する折り返しテストの一例を示す図である。 情報処理装置の別の実施形態を示す図である。 情報処理装置の別の実施形態を示す図である。

以下、図面を用いて実施形態を説明する。

図１は、情報処理装置の一実施形態を示す。図１に示す情報処理装置ＩＰＥ１は、半導体装置ＬＳＩ１、ＬＳＩ２（ＬＳＩ：Large-Scale Integration）と、制御プロセッサＣＮＴＬとを有する。半導体装置ＬＳＩ１、ＬＳＩ２は、複数の伝送路ＴＰ（ＴＰ１、ＴＰ２）を介して情報を相互に通信する。特に限定されないが、情報は電気信号を使用して半導体装置ＬＳＩ１、ＬＳＩ２間で伝達される。例えば、半導体装置ＬＳＩ１と制御プロセッサＣＮＴＬとは、プリント基板等の１つの基板に搭載され、ＬＳＩ２は、別の基板に搭載される。そして、ラックに設けられるバックプレーンに基板を接続することで、半導体装置ＬＳＩ１、ＬＳＩ２は互いに接続される。この場合、伝送路ＴＰは、バックプレーンに配線される信号線を含む。

半導体装置ＬＳＩ１は、第１通信部の一例であり、半導体装置ＬＳＩ２は、第２通信部の一例である。伝送路ＴＰは、第１通信路の一例である。制御プロセッサＣＮＴＬは、半導体装置ＬＳＩ１、ＬＳＩ２または伝送路ＴＰで発生する障害の検出を制御する検出制御部の一例である。以下の説明では、半導体装置ＬＳＩ１、ＬＳＩ２は、単にＬＳＩ１、ＬＳＩ２とも称される。

以下に示す説明では、伝送路ＴＰにおいて、情報を送信するＬＳＩから情報を受信するＬＳＩに向かう矢印の経路を往路と呼び、情報を受信するＬＳＩから情報を送信するＬＳＩに向かう矢印の経路を復路と呼ぶ。例えば、ＬＳＩ１がＬＳＩ２に情報を送信する場合、ＬＳＩ１からＬＳＩ２に向かう矢印を往路と呼び、ＬＳＩ２からＬＳＩ１に向かう矢印を復路と呼ぶ。反対に、ＬＳＩ２がＬＳＩ１に情報を送信する場合、ＬＳＩ２からＬＳＩ１に向かう矢印を往路と呼び、ＬＳＩ１からＬＳＩ２に向かう矢印を復路と呼ぶ。

ＬＳＩ１は、複数の伝送路ＴＰ１、ＴＰ２にそれぞれ接続される複数の通信路ＣＰ１（ＣＰ１１、ＣＰ１２）と、複数の通信路ＣＰ１に跨って設けられる複数のマトリックススイッチＭＳＷ（ＭＳＷ１、ＭＳＷ２）とを有する。また、ＬＳＩ１は、複数の通信路ＣＰ１に情報を送信するとともに、複数の通信路ＣＰ１から情報を受信するＣＰＵ１（ＣＰＵ：Central Processing Unit）を有する。例えば、ＣＰＵ１は、通信路ＣＰ１１、ＣＰ１２にそれぞれ接続され、通信路ＣＰ１１、ＣＰ１２に対して情報を送受信する通信インタフェース部ＣＨ１（ＣＨ１１、ＣＨ１２）を有する。ＣＰＵ１は、複数の通信路ＣＰ１１、ＣＰ１２に情報を送信するとともに、複数の通信路ＣＰ１１、ＣＰ１２から情報を受信する通信制御部の一例である。通信路ＣＰ１１、ＣＰ１２は、第２通信路の一例である。

各マトリックススイッチＭＳＷ１、ＭＳＷ２は、制御プロセッサＣＮＴＬから出力されるスイッチ制御情報ＳＣＮＴ（ＳＣＮＴ１１、ＳＣＮＴ１２）に基づいて、複数の通信路ＣＰ１のいずれかに伝達される情報の伝達経路を切り替える機能を有する。例えば、各マトリックススイッチＭＳＷ１、ＭＳＷ２は、通信インタフェース部ＣＨ１１から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ１１に向けて折り返す折り返し状態に設定する機能を有する。

各マトリックススイッチＭＳＷ１、ＭＳＷ２は、通信インタフェース部ＣＨ１２から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ１２に向けて折り返す折り返し状態に設定する機能を有する。また、各マトリックススイッチＭＳＷ１、ＭＳＷ２は、通信路ＣＰ１の一方に伝達される情報を、伝達経路の切り替えにより、通信路ＣＰ１の他方に迂回させる迂回状態に設定する機能を有する。なお、各マトリックススイッチＭＳＷ１、ＭＳＷ２は、例えば、通信インタフェース部ＣＨ２１から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ２１に向けて折り返す折り返し状態に設定する機能を有してもよい。

なお、ＬＳＩ１は、マトリックススイッチＭＳＷ１、ＭＳＷ２間に、各通信路ＣＰ１１、ＣＰ１２に接続され、情報の送信処理または受信処理を実行する通信処理部を有してもよい。通信処理部は、マルチプレクサ、デマルチプレクサ、送信器または受信器等である。なお、ＬＳＩ１は、３個以上のマトリックススイッチを有してもよい。

ＬＳＩ２は、ＬＳＩ１と同様に、複数の伝送路ＴＰ１、ＴＰ２にそれぞれ接続される複数の通信路ＣＰ２（ＣＰ２１、ＣＰ２２）と、複数の通信路ＣＰ２に跨って設けられる複数のマトリックススイッチＭＳＷ３、ＭＳＷ４とを有する。また、ＬＳＩ２は、通信路ＣＰ２１、ＣＰ２２にそれぞれ接続される通信インタフェース部ＣＨ２（ＣＨ２１、ＣＨ２２）を含むＣＰＵ２を有する。ＣＰＵ２は、複数の通信路ＣＰ２１、ＣＰ２２に情報を送信するとともに、複数の通信路ＣＰ２１、ＣＰ２２から情報を受信する通信制御部の一例である。通信路ＣＰ２１、ＣＰ２２は、第２通信路の一例である。

各マトリックススイッチＭＳＷ３、ＭＳＷ４は、制御プロセッサＣＮＴＬから出力されるスイッチ制御情報ＳＣＮＴ（ＳＣＮＴ２１、ＳＣＮＴ２２）に基づいて、複数の通信路ＣＰ２のいずれかに伝達される情報の伝達経路を切り替える機能を有する。例えば、各マトリックススイッチＭＳＷ３、ＭＳＷ４は、ＬＳＩ１の通信インタフェース部ＣＨ１１から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ１１に向けて折り返す折り返し状態に設定する機能を有する。各マトリックススイッチＭＳＷ３、ＭＳＷ４は、ＬＳＩ１の通信インタフェース部ＣＨ１２から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ１２に向けて折り返す折り返し状態に設定する機能を有する。また、各マトリックススイッチＭＳＷ３、ＭＳＷ４は、通信路ＣＰ２の一方に伝達される情報を、伝達経路の切り替えにより、通信路ＣＰ２の他方に迂回させる迂回状態に設定する機能を有する。なお、各マトリックススイッチＭＳＷ３、ＭＳＷ４は、例えば、ＬＳＩ２の通信インタフェース部ＣＨ２１から出力される情報を、伝達経路の切り替えにより、通信インタフェース部ＣＨ２１に向けて折り返す折り返し状態に設定する機能を有してもよい。

なお、ＬＳＩ２は、マトリックススイッチＭＳＷ３、ＭＳＷ４間に、各通信路ＣＰ２１、ＣＰ２２に接続され、情報の送信処理または受信処理を実行する通信処理部を有してもよい。通信処理部は、マルチプレクサ、デマルチプレクサ、送信器または受信器等である。なお、ＬＳＩ２は、３個以上のマトリックススイッチを有してもよい。

図１に示す情報処理装置ＩＰＥ１では、通信インタフェース部ＣＨ１１、ＣＨ２１、通信路ＣＰ１１、ＣＰ２１および伝送路ＴＰ１により１つのチャネルが設けられる。また、通信インタフェース部ＣＨ１２、ＣＨ２２、通信路ＣＰ１２、ＣＰ２２および伝送路ＴＰ２により別のチャネルが設けられる。そして、情報処理装置ＩＰＥ１は、各チャネルを独立に使用して、情報を通信する。なお、ＣＰＵ１は、３個以上の通信インタフェース部ＣＨ１を有してもよく、ＣＰＵ２は、３個以上の通信インタフェース部ＣＨ２を有してもよい。すなわち、情報処理装置ＩＰＥ１は、３個以上のチャネルを有してもよい。以下では、説明を分かりやすくするために、半導体装置ＬＳＩ１を基準に情報を送受信する例を述べ、ＣＰＵ１からＣＰＵ２に向かう矢印は往路と称し、ＣＰＵ２からＣＰＵ１に向かう矢印は復路と称する。

制御プロセッサＣＮＴＬは、ＣＰＵ１に出力するテスト制御情報ＴＣＮＴ１を生成する機能と、ＣＰＵ２に出力するテスト制御情報ＴＣＮＴ２を生成する機能とを有する。また、制御プロセッサＣＮＴＬは、各マトリックススイッチＭＳＷ１−ＭＳＷ４に出力するスイッチ制御情報ＳＣＮＴ（ＳＣＮＴ１１、ＳＣＮＴ１２、ＳＣＮＴ２１、ＳＣＮＴ２２）を生成する機能を有する。なお、制御プロセッサＣＮＴＬの機能は、ロジック回路等のプロセッサ以外のデバイスにより実現されてもよい。ＣＰＵ１は、テスト制御情報ＴＣＮＴ１に基づいて、通常モードからテストモードに移行し、ＣＰＵ２は、テスト制御情報ＴＣＮＴ２に基づいて、通常モードからテストモードに移行する。

テストモードに移行したＣＰＵ１は、制御プロセッサＣＮＴＬが指定する通信インタフェース部ＣＨ１を使用して、テストデータを通信路ＣＰ１（往路）送信し、送信したテストデータを通信路ＣＰ１（復路）から受信する折り返しテストを実行する。テストモードに移行したＣＰＵ２は、通信路ＣＰ２（往路）を介してテストデータを受信した場合、受信したテストデータを通信路ＣＰ２（復路）に出力する。そして、ＣＰＵ１は、受信したテストデータに基づいてテストデータが正常に通信されたかを判定し、判定結果を制御プロセッサＣＮＴＬに通知する。

制御プロセッサＣＮＴＬは、ＣＰＵ１からの判定結果に基づいて、各マトリックススイッチＭＳＷ１−ＭＳＷ４の接続状態を切り替え、ＣＰＵ１に折り返しテストを繰り返し実行させる。これにより、制御プロセッサＣＮＴＬは、通信路ＣＰ１、ＣＰ２または伝送路ＴＰ１、ＴＰ２で発生した障害を検出する。制御プロセッサＣＮＴＬにより障害を検出する例は、図２および図３に示される。

図２および図３は、図１に示す情報処理装置ＩＰＥ１の障害検出方法の一例を示す。図２および図３では、通常モードにおいて、通信路ＣＰ１、ＣＰ２および伝送路ＴＰ１を含むチャネルを使用してＬＳＩ１、ＬＳＩ２間で情報を相互に通信中に、通信エラーが検出され、図１に示す制御プロセッサＣＮＴＬが、障害の発生個所を検出する例を示す。ここでは、太いＸ印で示す２個所で障害が発生している状態を前提に説明する。

まず、通常モードで通信中に通信エラーが検出された場合、ＬＳＩ１またはＬＳＩ２は、制御プロセッサＣＮＴＬに通信エラーの発生を通知する。この時点で障害が発生した個所はまだ分からない。通信エラーの発生の通知は、情報処理装置ＩＰＥ１に搭載される管理装置を介して、ＬＳＩ１またはＬＳＩ２から制御プロセッサＣＮＴＬに通知されてもよい。

通信エラーの発生を受信した制御プロセッサＣＮＴＬは、テスト制御情報ＴＣＮＴ１、ＴＣＮＴ２をＣＰＵ１、ＣＰＵ２にそれぞれ出力し、ＣＰＵ１、ＣＰＵ２を、通常モードからテストモードに移行させる。制御プロセッサＣＮＴＬは、図１に示す通信インタフェース部ＣＨ１１を使用して折り返しテストを実行する指示をＣＰＵ１に発行する。また、制御プロセッサＣＮＴＬは、図２に示す通信インタフェース部ＣＨ２１がテストデータを受信した場合、テストデータをＣＰＵ１に向けて返送する指示をＣＰＵ２に発行する。

ここで、折り返しテストは、第１折り返しテスト、第２折り返しテストおよび第３折り返しテストを含む。第１折り返しテストでは、テストデータを折り返すマトリックススイッチＭＳＷの直前の通信路ＣＰ１、ＣＰ２の往路および復路とも迂回させずに、テストデータを折り返して、通信エラーの有無が検出される。すなわち、第１折り返しテストでは、通信エラーが検出されたチャネルの通信路ＣＰ１、ＣＰ２のみを使用して、テストデータが伝送される。

第２折り返しテストでは、テストデータを折り返すマトリックススイッチＭＳＷの直前の通信路ＣＰ１（またはＣＰ２）の往路のみを迂回させ、テストデータを折り返して、通信エラーの有無が検出される。第３折り返しテストでは、テストデータを折り返すマトリックススイッチＭＳＷの直前の通信路ＣＰ１（またはＣＰ２）の復路のみを迂回させ、テストデータを折り返して、通信エラーの有無が検出される。すなわち、第２折り返しテストおよび第３折り返しテストでは、通信エラーが検出されたチャネルの以外の通信路ＣＰ１、ＣＰ２の一部にテストデータを迂回させて、テストデータが伝送される。

図２（ａ）において、制御プロセッサＣＮＴＬは、太線で示すように、通信路ＣＰ１１をマトリックススイッチＭＳＷ１で折り返す折り返し状態に設定し、ＣＰＵ１に第１折り返しテストを実行させる。

ＣＰＵ１は、第１折り返しテストを実行し、マトリックススイッチＭＳＷ１で折り返されたテストデータを正常に受信したため、パスを示す判定結果を制御プロセッサＣＮＴＬに出力する。制御プロセッサＣＮＴＬは、第１折り返しテストの判定結果（パス）に基づいて、ＣＰＵ１とマトリックススイッチＭＳＷ１との間の通信路ＣＰ１１が正常であると判定する。なお、図２（ｂ）以降においても、テストデータが伝達される経路は、太線で示される。

次に、図２（ｂ）において、制御プロセッサＣＮＴＬは、通信路ＣＰ１１をマトリックススイッチＭＳＷ２で折り返す折り返し状態に設定し、ＣＰＵ１に第１折り返しテストを実行させる。ＣＰＵ１は、マトリックススイッチＭＳＷ２で折り返されたテストデータを正常に受信しないため、フェイルを示す判定結果を制御プロセッサＣＮＴＬに出力する。制御プロセッサＣＮＴＬは、第１折り返しテストの判定結果（フェイル）に基づいて、通信エラーの発生を検出し、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１に障害があると判定する。

次に、図２（ｃ）において、制御プロセッサＣＮＴＬは、障害が往路と復路とのいずれで発生したかを検出するために、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１の往路を通信路ＣＰ１２に迂回させる迂回状態に設定する。ここで、通信路ＣＰ１２、ＣＰ２２および伝送路ＴＰ２は、通常モード中の通信より、正常に動作することが確認されている。そして、制御プロセッサＣＮＴＬは、ＣＰＵ１に第２折り返しテストを実行させる。ＣＰＵ１は、マトリックススイッチＭＳＷ２で折り返され、かつ、往路が通信路ＣＰ２に迂回されたテストデータを正常に受信したため、パスを示す判定結果を制御プロセッサＣＮＴＬに出力する。

制御プロセッサＣＮＴＬは、第２折り返しテストの判定結果（パス）に基づいて、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１の往路に障害が発生したと判定する。すなわち、制御プロセッサＣＮＴＬは、障害が発生した通信路ＣＰ１１の往路を他の通信路ＣＰ１２に迂回させて第２折り返しテストを実行し、エラーが検出されない場合、通信路ＣＰ１１の往路の異常を検出する。

次に、図３（ａ）において、制御プロセッサＣＮＴＬは、伝送路ＴＰ１をマトリックススイッチＭＳＷ３で折り返す折り返し状態に設定する。この際、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１の往路を通信路ＣＰ１２に迂回させる迂回状態は維持される。そして、制御プロセッサＣＮＴＬは、ＣＰＵ１に第１折り返しテストを実行させる。

ＣＰＵ１は、マトリックススイッチＭＳＷ３で折り返されたテストデータを正常に受信しないため、フェイルを示す判定結果を制御プロセッサＣＮＴＬに出力する。制御プロセッサＣＮＴＬは、第１折り返しテストの判定結果（フェイル）に基づいて、マトリックススイッチＭＳＷ２、ＭＳＷ３間（例えば、伝送路ＴＰ１）に障害があると判定する。

次に、図３（ｂ）において、制御プロセッサＣＮＴＬは、障害が往路と復路とのいずれで発生したかを検出するために、伝送路ＴＰ１の往路を伝送路ＴＰ２に迂回させる迂回状態に設定する。この際、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１の往路を通信路ＣＰ１２に迂回させる迂回状態は維持される。

そして、制御プロセッサＣＮＴＬは、ＣＰＵ１に第２折り返しテストを実行させる。ＣＰＵ１は、マトリックススイッチＭＳＷ３で折り返され、かつ、往路が伝送路ＴＰ２に迂回されたテストデータを正常に受信しないため、フェイルを示す判定結果を制御プロセッサＣＮＴＬに出力する。制御プロセッサＣＮＴＬは、第２折り返しテストの判定結果（フェイル）に基づいて、伝送路ＴＰ１の往路と復路の両方、または伝送路ＴＰ１の復路に障害があると判定する。

次に、図３（ｃ）において、制御プロセッサＣＮＴＬは、伝送路ＴＰ１の復路を伝送路ＴＰ２に迂回させる迂回状態に設定する。この際、マトリックススイッチＭＳＷ１、ＭＳＷ２間の通信路ＣＰ１１の往路を通信路ＣＰ１２に迂回させる迂回状態は維持される。そして、制御プロセッサＣＮＴＬは、ＣＰＵ１に第３折り返しテストを実行させる。ＣＰＵ１は、マトリックススイッチＭＳＷ３で折り返され、かつ、復路が伝送路ＴＰ２に迂回されたテストデータを正常に受信したため、パスを示す判定結果を制御プロセッサＣＮＴＬに出力する。

制御プロセッサＣＮＴＬは、第３折り返しテストの判定結果（パス）に基づいて、マトリックススイッチＭＳＷ２、ＭＳＷ３間の復路に障害があると判定する。すなわち、制御プロセッサＣＮＴＬは、伝送路ＴＰ１の往路を迂回させた第２折り返しテストでエラーを検出し、さらに、伝送路ＴＰ１の復路を迂回させた第３折り返しテストでエラーを検出しない場合、伝送路ＴＰ１の復路の異常を検出する。

なお、伝送路ＴＰ１の往路と復路の両方に障害が発生した場合、ＣＰＵ１は、図３（ｃ）に示す第３折り返しテストでエラーを検出する。すなわち、制御プロセッサＣＮＴＬは、伝送路ＴＰ１の往路を迂回させた第２折り返しテストでエラーを検出し、さらに、伝送路ＴＰ１の復路を迂回させた第３折り返しテストでエラーを検出する。この場合、制御プロセッサＣＮＴＬは、マトリックススイッチＭＳＷ２、ＭＳＷ３間の往路と復路との異常を検出する。

この後、制御プロセッサＣＮＴＬは、通信路ＣＰ２１をマトリックススイッチＭＳＷ４で折り返す折り返し状態に設定し、ＣＰＵ１に第１折り返しテストを実行させる。この際、マトリックススイッチＭＳＷ１、ＭＳＷ２間の往路の迂回状態と、マトリックススイッチＭＳＷ２、ＭＳＷ３間の復路の迂回状態は維持される。

図２（ｂ）から図３（ｃ）の説明と同様に、制御プロセッサＣＮＴＬは、第１折り返しテストがフェイルした場合、マトリックススイッチＭＳＷ３、ＭＳＷ４間の往路または復路を迂回させ、故障個所を特定する。さらに、制御プロセッサＣＮＴＬは、通信路ＣＰ２１をＣＰＵ２（図１に示す通信インタフェース部ＣＨ２１）で折り返す折り返し状態に設定し、ＣＰＵ１に第１折り返しテストを実行させる。テストデータをＣＰＵ２で折り返す第１折り返しテストでエラーが発生した場合、制御プロセッサＣＮＴＬは、ＣＰＵ２の通信インタフェース部ＣＨ２１（図１）の故障を検出する。

以上より、通信路ＣＰ１１、ＣＰ２１および伝送路ＴＰ１の複数個所に障害が発生した場合にも、互いに隣接する２つのマトリックススイッチＭＳＷ間の往路または復路を迂回させることで、障害の原因となる故障個所を特定することができる。換言すれば、１つのチャネル内の複数個所に故障が発生した場合、故障個所を従来に比べて容易に特定することができる。

なお、例えば、図２（ｂ）または図３（ａ）に示す第１折り返しテストでエラーが検出された場合、制御プロセッサＣＮＴＬは、復路を迂回させてＣＰＵ１に第３折り返しテストを実行させた後、往路を迂回させてＣＰＵ１に第２折り返しテストを実行させてもよい。この場合、制御プロセッサＣＮＴＬは、第３折り返しテストによりエラーが検出されない場合に復路の異常を検出し、第３折り返しテストによりエラーが検出された場合に、往路を迂回させて第２折り返しテストを実行する。そして、制御プロセッサＣＮＴＬは、第２折り返しテストによりエラーが検出されない場合に往路の異常を検出し、第２折り返しテストによりエラーが検出された場合に、往路と復路の両方の異常を検出する。

なお、情報処理装置ＩＰＥ１が３個以上のチャネルを有する場合にも、正常に動作する少なくとも１つのチャネルを迂回路として使用することで、障害が発生したチャネルの故障個所を特定することができる。また、図２および図３では、ＣＰＵ１からテストデータを出力し、折り返しテストを実行する例を説明したが、ＣＰＵ２からテストデータを出力し、折り返しテストを実行してもよい。この場合、ＣＰＵ２からＣＰＵ１に向かう矢印が往路となり、ＣＰＵ１からＣＰＵ２に向かう矢印が復路となる。

以上、図１から図３に示す実施形態では、複数のチャネルを使用してＬＳＩ１、ＬＳＩ２間で情報を相互に通信する場合、通信路ＣＰ１、ＣＰ２または伝送路ＴＰで発生した複数の故障の故障個所をそれぞれ特定することができる。制御プロセッサＣＮＴＬが、マトリックススイッチＭＳＷを切り替えながらＣＰＵ１に折り返しテストを実行させることで、保守作業者等を介在させることなく複数の故障個所を特定することができる。これにより、保守作業者等を介在させて故障個所を特定する場合に比べて、障害を迅速に復旧させることができ、情報処理装置ＩＰＥ１の信頼性を向上することができる。さらに、少なくとも１つのチャネルが正常に動作する場合、他のチャネルの故障個所を特定することができる。

図４は、情報処理装置の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の情報処理装置ＩＰＥ２は、複数の伝送路ＴＰ（ＴＰ１、ＴＰ２、...、ＴＰ８）を介して情報を相互に通信するＬＳＩ１、ＬＳＩ２と、制御プロセッサＣＮＴＬとを有する。すなわち、ＬＳＩ１とＬＳＩ２とは、８つのチャネルを介して情報を通信可能である。なお、ＬＳＩ１とＬＳＩ２との間で通信するためのチャネル数は、”２”以上であればよい。

図１に示す情報処理装置ＩＰＥ１と同様に、例えば、ＬＳＩ１、ＬＳＩ２は、ラックに設けられるバックプレーンを介して互いに接続される基板にそれぞれ搭載され、制御プロセッサＣＮＴＬは、ＬＳＩ１が搭載される基板に搭載される。伝送路ＴＰは、バックプレーンに配線される信号線を含む。

ＬＳＩ１は、通信インタフェース部ＣＨ１（ＣＨ１１、ＣＨ１２、...、ＣＨ１８）を含むＣＰＵ１と、通信インタフェース部ＣＨ１を伝送路ＴＰにそれぞれ接続する複数の通信路ＣＰ１（ＣＰ１１、ＣＰ１２、...、ＣＰ１８）とを有する。通信インタフェース部ＣＨ１１−ＣＨ１８の機能は、図１に示すＣＰＵ１に設けられる通信インタフェース部ＣＨ１１−ＣＨ１２の機能と同様である。

また、ＬＳＩ１は、複数の通信路ＣＰ１に跨って設けられる複数のマトリックススイッチＭＳＷ（ＭＳＷ１、ＭＳＷ２、ＭＳＷ３）と、制御インタフェース部ＣＩＦとを有する。マトリックススイッチＭＳＷ１−ＭＳＷ３の機能は、図１に示すマトリックススイッチＭＳＷ１−ＭＳＷ２の機能と同様である。制御インタフェース部ＣＩＦは、制御プロセッサＣＮＴＬと、ＣＰＵ１およびマトリックススイッチＭＳＷ１、ＭＳＷ２、ＭＳＷ３との間の情報の授受を制御する。なお、ＬＳＩ１は、４個以上のマトリックススイッチＭＳＷを有してもよい。

ＣＰＵ１から伝送路ＴＰに情報を伝達する各通信路ＣＰ１の往路（右向きの矢印）において、マルチプレクサＭＵＸが、マトリックススイッチＭＳＷ１、ＭＳＷ２の間に配置され、送信器ＴＸが、マトリックススイッチＭＳＷ２、ＭＳＷ３の間に配置される。伝送路ＴＰからＣＰＵ１に情報を伝達する各通信路ＣＰ１の復路（左向きの矢印）において、受信器ＲＸが、マトリックススイッチＭＳＷ３、ＭＳＷ２の間に配置され、デマルチプレクサＤＥＭＵＸが、マトリックススイッチＭＳＷ２、ＭＳＷ１の間に配置される。マルチプレクサＭＵＸは、並列信号を直列信号に変換し、デマルチプレクサＤＥＭＵＸは、直列信号を並列信号に変換する。送信器ＴＸは、マルチプレクサＭＵＸから受信する信号を伝送路ＴＰに出力し、受信器ＲＸは、伝送路ＴＰから受信する信号をデマルチプレクサＤＥＭＵＸに出力する。

ＬＳＩ２は、ＬＳＩ１と同様に、通信インタフェース部ＣＨ２（ＣＨ２１、ＣＨ２２、...、ＣＨ２８）を含むＣＰＵ２と、通信インタフェース部ＣＨ２を伝送路ＴＰにそれぞれ接続する複数の通信路ＣＰ２（ＣＰ２１、ＣＰ２２、...、ＣＰ２８）とを有する。通信インタフェース部ＣＨ２１−ＣＨ２８の機能は、図１に示すＣＰＵ２に設けられる通信インタフェース部ＣＨ２１−ＣＨ２２の機能と同様である。また、ＬＳＩ２は、複数の通信路ＣＰ２に跨って設けられる複数のマトリックススイッチＭＳＷ（ＭＳＷ４、ＭＳＷ５、ＭＳＷ６）と、制御インタフェース部ＣＩＦとを有する。マトリックススイッチＭＳＷ４−ＭＳＷ６の機能は、図１に示すマトリックススイッチＭＳＷ３−ＭＳＷ４の機能と同様である。なお、ＬＳＩ２は、４個以上のマトリックススイッチＭＳＷを有してもよい。

ＣＰＵ２から伝送路ＴＰに情報を伝達する各通信路ＣＰ２の復路（左向きの矢印）において、マルチプレクサＭＵＸが、マトリックススイッチＭＳＷ６、ＭＳＷ５の間に配置され、送信器ＴＸがマトリックススイッチＭＳＷ５、ＭＳＷ４の間に配置される。伝送路ＴＰからＣＰＵ２に情報を伝達する各通信路ＣＰ２の往路（右向きの矢印）において、受信器ＲＸが、マトリックススイッチＭＳＷ４、ＭＳＷ５の間に配置され、デマルチプレクサＤＥＭＵＸが、マトリックススイッチＭＳＷ５、ＭＳＷ６の間に配置される。

各マトリックススイッチＭＳＷ１−ＭＳＷ６は、チャネル毎にスイッチ部ＳＷを有し、制御インタフェース部ＣＩＦを介して制御プロセッサＣＮＴＬから出力されるスイッチ制御情報を受信する。各マトリックススイッチＭＳＷ１−ＭＳＷ６は、受信したスイッチ制御情報に基づいて、伝達経路を切り替え、スイッチ部ＳＷの状態を通常状態、折り返し状態または迂回状態に設定する。

通常状態は、スイッチ部ＳＷの端子Ａと端子Ｃとを互いに接続するとともに、スイッチ部ＳＷの端子Ｂと端子Ｄとを互いに接続する状態である。折り返し状態は、スイッチ部ＳＷの端子Ａと端子Ｂとを互いに接続し、または、スイッチ部ＳＷの端子Ｃと端子Ｄとを互いに接続する状態である。迂回状態は、スイッチ部ＳＷの端子Ａ、Ｂ、Ｃ、Ｄのいずれかを、異なるチャネルのスイッチ部ＳＷの端子Ａ、Ｂ、Ｃ、Ｄのいずれかに接続する状態である。スイッチ部ＳＷの端子Ａ、Ｂ、Ｃ、Ｄの後ろに付した２桁の数字は、上位の桁がマトリックススイッチＭＳＷの番号を示し、下位の桁がチャネルの番号を示す。

図５は、図４に示すマトリックススイッチＭＳＷのスイッチ部ＳＷを切り替えるために制御プロセッサＣＮＴＬが出力するスイッチ制御情報の一例を示す。図５に示すスイッチ制御情報は、図７（ａ）の状態を示す。図５では、各スイッチ制御情報は、８ビット単位の１６進数で示される。スイッチ制御情報は、伝達経路を切り替えるスイッチ部ＳＷを指定するアドレスＡＤ（例えば、１６ビット）と、指定したスイッチ部ＳＷの状態を指定するデータＤＴ（例えば、６４ビット）とを含む。

アドレスＡＤの上位８ビットは、チャネルの番号（１から８のいずれか）を示し、アドレスＡＤの下位８ビットは、マトリックススイッチＭＳＷの番号（１から６のいずれか）を示す。すなわち、図５に示す表の１行は、１つのスイッチ部ＳＷの状態を示す。

データＤＴは、スイッチ部ＳＷの端子Ａ、Ｂ、Ｃ、Ｄ毎に、接続先のチャネルの番号を示す８ビットの情報と、接続先の端子を示す８ビットの情報とを含む。端子Ａ、Ｂ、Ｃ、Ｄ毎に割り当てられた１６ビットの値が”００”の場合、その端子は、どこにも接続されないことを示す（オープン状態）。接続先の端子を示す８ビットの情報は、１６進数の”０Ａ”、”０Ｂ”、”０Ｃ”、”０Ｄ”（２進数の”００００１０１０”、”００００１０１１”、”００００１１００”、”００００１１０１”）で端子名Ａ、Ｂ、Ｃ、Ｄを示す。これにより、例えば、情報処理装置ＩＰＥ２の開発中に制御プロセッサＣＮＴＬのデバッグ等をする場合に、設計者等は、デバッグリスト等に出力されたデータＤＴに基づいて、接続先の端子名を容易に理解できる。

例えば、図５に示す表の１行目および３行目は、マトリックススイッチＭＳＷ１のチャネル１のスイッチ部ＳＷにおいて、端子Ｄと端子Ｂとが互いに接続され、端子Ｃと端子Ａとが互いに接続されることを示す。表の３行目は、マトリックススイッチＭＳＷ３のチャネル１のスイッチ部ＳＷにおいて、端子Ｄと端子Ｂが互いに接続され、端子Ｃがオープン状態に設定され、端子ＡがマトリックススイッチＭＳＷ３のチャネル２のスイッチ部ＳＷの端子Ｃに接続されることを示す。この場合、マトリックススイッチＭＳＷ３のチャネル２のスイッチ部ＳＷの状態を示す表の９行目において、端子Ｃの接続先は、チャネル１のスイッチ部ＳＷの端子Ａに設定される。

表の４行目は、マトリックススイッチＭＳＷ４のチャネル１のスイッチ部ＳＷにおいて、端子Ｄと端子Ｃと端子Ａがオープン状態に設定され、端子ＢがマトリックススイッチＭＳＷ４のチャネル２のスイッチ部ＳＷの端子Ａに接続されることを示す。この場合、マトリックススイッチＭＳＷ４のチャネル２のスイッチ部ＳＷの状態を示す表の１０行目において、端子Ａの接続先は、チャネル１のスイッチ部ＳＷの端子Ｂに設定される。

図６は、図４に示す制御プロセッサＣＮＴＬが実行する折り返しテストの一例を示す。すなわち、図６は、情報処理装置の障害検出方法の一例を示す。図２および図３と同様の動作については、詳細な説明は省略する。図６に示す折り返しテストは、チャネルのいずれかで通信エラーが検出された場合に開始される。なお、折り返しテストは、図２および図３で説明したように、第１折り返しテスト、第２折り返しテストおよび第３折り返しテストを含む。

以下では、例えば、図７（ａ）に示すように、チャネル１の伝送路ＴＰ１の往路と、ＬＳＩ２におけるチャネル１の受信器ＲＸとの２個所で故障が発生し（太いＸ印）、チャネル１で通信エラーが発生した場合について説明される。なお、以下では、ＣＰＵ１からＣＰＵ２にデータを伝送する経路は往路と称し、ＣＰＵ２からＣＰＵ１にデータを伝送する経路は復路と称する。制御プロセッサＣＮＴＬは、テストパターン１からテストパターン７に示す第１折り返しテストを順に実行する。

まず、制御プロセッサＣＮＴＬは、テストパターン１に示すように、通信エラーが発生したチャネル１を使用して、テストデータをマトリックススイッチＭＳＷ１で折り返す第１折り返しテストをＣＰＵ１に実行させる。テストパターン１による折り返しテストはパスするため、制御プロセッサＣＮＴＬは、テストパターン２に示すように、チャネル１を使用して、テストデータをマトリックススイッチＭＳＷ２で折り返す第１折り返しテストをＣＰＵ１に実行させる。

テストパターン２による折り返しテストはパスするため、制御プロセッサＣＮＴＬは、テストパターン３に示すように、チャネル１を使用して、テストデータをマトリックススイッチＭＳＷ３で折り返す第１折り返しテストをＣＰＵ１に実行させる。テストパターン３による折り返しテストはパスするため、制御プロセッサＣＮＴＬは、テストパターン４に示すように、チャネル１を使用して、テストデータをマトリックススイッチＭＳＷ４で折り返す第１折り返しテストをＣＰＵ１に実行させる。

この例では、チャネル１の伝送路ＴＰ１の往路が故障しているため、第１折り返しテストはフェイルする。マトリックススイッチＭＳＷ４で折り返す第１折り返しテストでフェイルした場合、制御プロセッサＣＮＴＬは、通信エラーが検出されたチャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路または復路の一方を他のチャネルに迂回させる。この例では、図７（ａ）に示すように、伝送路ＴＰ１の往路がチャネル２に迂回される。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ４で折り返す第２折り返しテストをＣＰＵ１に実行させる。

チャネル１の伝送路ＴＰ１の往路を避けて第２折り返しテストが実行されるため、第２折り返しテストはパスする。制御プロセッサＣＮＴＬは、第２折り返しテストのパスに基づいて、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の伝送路ＴＰ１を含む往路が故障していることを検出する。次に、制御プロセッサＣＮＴＬは、テストパターン５に示すように、チャネル１を使用して、テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストをＣＰＵ１に実行させる。テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストの例は、図７（ｂ）に示される。

この例では、ＬＳＩ２におけるチャネル１の受信器ＲＸが故障しているため、第１折り返しテストはフェイルする。マトリックススイッチＭＳＷ５で折り返す第１折り返しテストでフェイルした場合、制御プロセッサＣＮＴＬは、通信エラーが検出されたチャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路または復路の一方を他のチャネルに迂回させる。この例では、図７（ｃ）に示すように、伝送路ＴＰ１の往路が迂回される。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ５で折り返す第２折り返しテストをＣＰＵ１に実行させる。

ＬＳＩ２におけるチャネル１の受信器ＲＸを含む往路を避けて第２折り返しテストが実行されるため、第２折り返しテストはパスする。制御プロセッサＣＮＴＬは、第２折り返しテストのパスに基づいて、ＬＳＩ２におけるチャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の受信器ＲＸを含む往路が故障していることを検出する。次に、制御プロセッサＣＮＴＬは、テストパターン６に示すように、チャネル１を使用して、テストデータをマトリックススイッチＭＳＷ６で折り返す第１折り返しテストをＣＰＵ１に実行させる。テストデータをマトリックススイッチＭＳＷ６で折り返す第１折り返しテストの例は、図８（ａ）に示される。

テストパターン６による第１折り返しテストはパスするため、制御プロセッサＣＮＴＬは、テストパターン７に示すように、チャネル１を使用して、テストデータをＣＰＵ２で折り返す第１折り返しテストをＣＰＵ１に実行させる。テストデータをＣＰＵ２で折り返す第１折り返しテストの例は、図８（ｂ）に示される。テストパターン７による第１折り返しテストはパスする。そして、制御プロセッサＣＮＴＬは、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路と、ＬＳＩ２におけるチャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路との故障により、チャネル１の通信障害が発生していることを検出する。

図７および図８は、図６に示すテストパターン４からテストパターン７による折り返しテストの一例を示す。図２および図３と同様の動作については、詳細な説明は省略する。図７（ａ）は、図６に示すテストパターン４による第１折り返しテストがフェイルした場合に、チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路をチャネル２に迂回させて、第２折り返しテストが実行される状態を示す。第２折り返しテストにより、チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路（すなわち、伝送路ＴＰ１の往路）の故障が検出される。

図７（ｂ）は、図６に示すテストパターン５による第１折り返しテストがフェイルする状態を示す。図７（ｂ）に示すように、既に実行したテストパターンによる迂回によりパスした経路は、そのまま維持されて次の折り返しテストが実行される。

図７（ｃ）は、テストパターン５による第１折り返しテストがフェイルした場合に、チャネル１におけるマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路をチャネル２に迂回させて、第２折り返しテストが実行される状態を示す。第２折り返しテストにより、チャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路（すなわち、ＬＳＩ２におけるチャネル１の受信器ＲＸ）の故障が検出される。

図８（ａ）は、図６に示すテストパターン６による第１折り返しテストが実行される状態を示す。図８（ｂ）は、図６に示すテストパターン７による第１折り返しテストが実行される状態を示す。そして、制御プロセッサＣＮＴＬは、チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路と、チャネル１におけるマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路とに故障が発生していることを検出し、折り返しテストを終了する。

図９は、図８（ｂ）に示す第１折り返しテストの終了時のマトリックススイッチＭＳＷの切り替え状態を示すスイッチ制御情報の一例を示す。経路を迂回させるためのスイッチ制御情報は、網掛けで示す。すなわち、表の３行目と９行目に示すように、チャネル１のマトリックススイッチＭＳＷ３の端子Ａと、チャネル２のマトリックススイッチＭＳＷ３の端子Ｃとが相互に接続される。表の１０行目に示すように、チャネル２のマトリックススイッチＭＳＷ４の端子Ａと端子Ｃとが相互に接続される。そして、表の１１行目と５行目に示すように、チャネル２のマトリックススイッチＭＳＷ５の端子Ａと、チャネル１のマトリックススイッチＭＳＷ５の端子Ｃとが相互に接続される。

図１０および図１１は、図４に示す制御プロセッサＣＮＴＬが実行する折り返しテストの別の例を示す。すなわち、図１０および図１１は、情報処理装置の障害検出方法の別の例を示す。図１０に示す折り返しテストは、例えば、チャネル１の伝送路ＴＰ１の復路と、ＬＳＩ２におけるチャネル１の受信器ＲＸとの２個所で故障が発生し、チャネル１で通信エラーが発生した場合に実行される。図１０（ａ）の第２折り返しテストが実行される前に、図６に示すテストパターン１からテストパターン４による第１折り返しテストが実行され、テストパターン４による第１折り返しテストがフェイルする。

図１０（ａ）は、図７（ａ）と同様に、通信エラーが検出されたチャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路をチャネル２に迂回させる状態を示す。制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ４で折り返す第２折り返しテストをＣＰＵ１に実行させる。しかしながら、伝送路ＴＰ１の復路に故障があるため、第２折り返しテストはフェイルする。

第２折り返しテストがフェイルした場合、図１０（ｂ）に示すように、制御プロセッサＣＮＴＬは、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路をチャネル２に迂回させる。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ４で折り返す第３折り返しテストをＣＰＵ１に実行させる。チャネル１の伝送路ＴＰ１の復路を避けて第３折り返しテストが実行されるため、第３折り返しテストはパスする。制御プロセッサＣＮＴＬは、第３折り返しテストのパスに基づいて、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路が故障していることを検出する。

次に、図１０（ｃ）に示すように、制御プロセッサＣＮＴＬは、チャネル１を使用して、図７（ｂ）と同様に、テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストは、ＬＳＩ２におけるチャネル１の受信器ＲＸの故障によりフェイルする。

次に、図１１（ａ）に示すように、制御プロセッサＣＮＴＬは、図７（ｃ）と同様に、通信エラーが検出されたチャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路をチャネル２に迂回させる。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ５で折り返す第２折り返しテストをＣＰＵ１に実行させる。第２折り返しテストはパスする。

この後、図１１（ｂ）において、制御プロセッサＣＮＴＬは、図８（ａ）と同様に、テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストはパスする。さらに、図１１（ｃ）において、制御プロセッサＣＮＴＬは、図８（ｂ）と同様に、テストデータをＣＰＵ２で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストはパスする。そして、制御プロセッサＣＮＴＬは、チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路と、チャネル１におけるマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路とに故障が発生していることを検出し、折り返しテストを終了する。

図１２は、図１１（ｃ）に示す第１折り返しテストの終了時のマトリックススイッチＭＳＷの切り替え状態を示すスイッチ制御情報の一例を示す。

チャネル１におけるマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路をチャネル２に迂回させるためのスイッチ制御情報は、網掛けで示す。すなわち、表の４行目と１０行目に示すように、チャネル１のマトリックススイッチＭＳＷ４の端子Ａと、チャネル２のマトリックススイッチＭＳＷ４の端子Ｃとが相互に接続される。また、表の１１行目と５行目に示すように、チャネル２のマトリックススイッチＭＳＷ５の端子Ａと、チャネル１のマトリックススイッチＭＳＷ５の端子Ｃとが相互に接続される。

チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路をチャネル２に迂回させるためのスイッチ制御情報は、太枠で示す。すなわち、表の４行目と１０行目に示すように、チャネル１のマトリックススイッチＭＳＷ４の端子Ｄと、チャネル２のマトリックススイッチＭＳＷ４の端子Ｂとが相互に接続される。また、表の９行目と３行目に示すように、チャネル２のマトリックススイッチＭＳＷ３の端子Ｄとチャネル１のマトリックススイッチＭＳＷ３の端子Ｂとが相互に接続される。

図１３および図１４は、図４に示す制御プロセッサＣＮＴＬが実行する折り返しテストの別の例を示す。すなわち、図１３および図１４は、情報処理装置の障害検出方法の別の例を示す。図１３および図１４に示す折り返しテストは、例えば、チャネル１の伝送路ＴＰ１の往路および復路と、ＬＳＩ２におけるチャネル１の受信器ＲＸとの３個所で故障が発生し、チャネル１で通信エラーが発生した場合に実行される。図１０と同様に、図１３（ａ）の第２折り返しテストが実行される前に、図６に示すテストパターン１からテストパターン４による第１折り返しテストが実行され、テストパターン４による第１折り返しテストがフェイルする。

図１３（ａ）は、図７（ａ）と同様に、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路をチャネル２に迂回させた状態を示す。制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ４で折り返す第２折り返しテストをＣＰＵ１に実行させる。しかしながら、伝送路ＴＰ１の復路に故障があるため、第２折り返しテストはフェイルする。

第２折り返しテストがフェイルした場合、図１３（ｂ）に示すように、制御プロセッサＣＮＴＬは、図１０（ｂ）と同様に、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路をチャネル２に迂回させる。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ４で折り返す第３折り返しテストをＣＰＵ１に実行させる。しかしながら、伝送路ＴＰ１の往路にも故障があるため、第３折り返しテストはフェイルする。制御プロセッサＣＮＴＬは、第２折り返しテストのフェイルと第３折り返しテストのフェイルと基づいて、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路と復路とが故障していることを検出する。

次に、図１３（ｃ）に示すように、制御プロセッサＣＮＴＬは、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路と復路とを迂回させて、テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストは、ＬＳＩ２におけるチャネル１の受信器ＲＸの故障によりフェイルする。

次に、図１４（ａ）に示すように、制御プロセッサＣＮＴＬは、図７（ｃ）と同様に、通信エラーが検出されたチャネル１のマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路をチャネル２に迂回させる。そして、制御プロセッサＣＮＴＬは、テストデータをマトリックススイッチＭＳＷ５で折り返す第２折り返しテストをＣＰＵ１に実行させる。第２折り返しテストはパスする。

この後、図１４（ｂ）において、制御プロセッサＣＮＴＬは、図８（ａ）と同様に、テストデータをマトリックススイッチＭＳＷ５で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストはパスする。さらに、図１４（ｃ）において、制御プロセッサＣＮＴＬは、図８（ｂ）と同様に、テストデータをＣＰＵ２で折り返す第１折り返しテストをＣＰＵ１に実行させる。第１折り返しテストはパスする。そして、制御プロセッサＣＮＴＬは、チャネル１のマトリックススイッチＭＳＷ３、ＭＳＷ４間の往路および復路と、チャネル１におけるマトリックススイッチＭＳＷ４、ＭＳＷ５間の往路とに故障が発生していることを検出する。

図１５は、図１４（ｃ）に示す第１折り返しテストの終了時のマトリックススイッチＭＳＷの切り替え状態を示すスイッチ制御情報の一例を示す。チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ５間の往路をチャネル２に迂回させるためのスイッチ制御情報は、網掛けで示す。チャネル１におけるマトリックススイッチＭＳＷ３、ＭＳＷ４間の復路をチャネル２に迂回させるためのスイッチ制御情報は、太枠で示す。

図１６は、図４に示す制御プロセッサＣＮＴＬが制御するＣＰＵ１、ＣＰＵ２間での通信状態の監視動作の一例を示す。

まず、ステップＳ１００において、制御プロセッサＣＮＴＬは、ＣＰＵ１、ＣＰＵ２間で発生する通信障害を監視する。ステップＳ１００による監視は、ＣＰＵ１、ＣＰＵ２間で通常の通信を実行する通常モード中に実行される。制御プロセッサＣＮＴＬは、通信エラーが発生したことを示すＣＰＵ１またはＣＰＵ２からのエラー通知の受信の有無により、通信障害を監視する。次に、ステップＳ１０２において、制御プロセッサＣＮＴＬは、通信障害が発生した場合、処理をステップＳ１０４に移行し、通信障害が発生していない場合、処理をステップＳ１００に戻して、監視を継続する。

ステップＳ１０４において、制御プロセッサＣＮＴＬは、通信障害が全てのチャネルで発生したか否かを判定する。制御プロセッサＣＮＴＬは、通信障害が全てのチャネルで発生した場合、処理をステップＳ１０６に移行する。制御プロセッサＣＮＴＬは、通信障害が一部のチャネルで発生した場合、すなわち、正常に動作するチャネルがある場合、処理をステップＳ１０８に移行する。

ステップＳ１０６において、制御プロセッサＣＮＴＬは、通信障害が全てのチャネルで発生したため、情報処理装置ＩＰＥ２が故障したと判断し、情報処理装置ＩＰＥ２を管理する管理装置等に、情報処理装置ＩＰＥ２の故障を通知する。なお、制御プロセッサＣＮＴＬは、管理装置等の画面に情報処理装置ＩＰＥ２が故障したことを示す情報を表示してもよい。

一方、ステップＳ１０８において、制御プロセッサＣＮＴＬは、正常に動作するチャネルの番号と、故障が発生したチャネルの番号とを取得する。次に、ステップＳ１１０において、制御プロセッサＣＮＴＬは、故障が発生したチャネルの各々を、正常に動作するチャネルのいずれかに割り当てる。この際、故障が発生した複数のチャネルの各々は、正常に動作する複数のチャネルの各々に割り当てられてもよく、正常に動作する１つのチャネルに共通に割り当てられてもよい。故障が発生した複数のチャネルの各々が、正常に動作する複数のチャネルの各々に割り当てられる場合、故障が発生した複数のチャネルの折り返しテスト（図６）を並列に実行することができる。故障が発生した複数のチャネルの各々が、正常に動作する１つのチャネルに共通に割り当てられる場合、折り返しテスト中に、正常に動作する他のチャネルを使用して通常モードでの通信を実行することができる。

次に、ステップＳ１１２において、制御プロセッサＣＮＴＬは、折り返しテストに使用するチャネルの通常モードによる通信を停止させ、テストモードに移行させる指示をＣＰＵ１およびＣＰＵ２に発行する。ＣＰＵ１およびＣＰＵ２は、指示されたチャネルを通常モードからテストモードに移行する。次に、ステップＳ２００において、制御プロセッサＣＮＴＬは、図６に示した折り返しテストを実行し、処理を終了する。

図１７は、図１６のステップＳ２００に示す折り返しテストの一例を示す。すなわち、図１７は、情報処理装置の障害検出方法の一例を示す。図１７において、変数ｉは、第１折り返しテストにおいてテストデータを折り返すマトリックススイッチＭＳＷの番号を示し、変数ｊは、故障したチャネルの数を示す。図４に示す例では、変数ｉの最大値は、マトリックススイッチＭＳＷ１−ＭＳＷ６の数である”６”であり、変数ｊの最大値は、情報処理装置ＩＰＥ２が有するチャネル数（＝”８”）より１つ少ない”７”である。例えば、制御プロセッサＣＮＴＬは、故障したチャネルに、故障チャネル番号を”１”から順に割り当てられる。

まず、ステップＳ２０２において、制御プロセッサＣＮＴＬは、変数ｊを”１”に初期化する。次に、ステップＳ２０４において、制御プロセッサＣＮＴＬは、変数ｊにより示される故障したチャネルを選択する。次に、ステップＳ２０６において、制御プロセッサＣＮＴＬは、変数ｉを”１”に初期化し、処理をステップＳ２０８に移行する。ステップＳ２０８以降の処理は、ステップＳ２０４で選択された故障したチャネルに対して実行される。

ステップＳ２０８において、制御プロセッサＣＮＴＬは、マトリックススイッチＭＳＷｉでテストデータを折り返す第１折り返しテストを実行する。次に、ステップＳ２１０において、制御プロセッサＣＮＴＬは、第１折り返しテストのパス／フェイルを判定し、パスした場合、処理をステップＳ２１２に移行し、フェイルした場合、処理をステップＳ２２４に移行する。

ステップＳ２１２において、制御プロセッサＣＮＴＬは、テストデータを折り返したマトリックススイッチＭＳＷの番号が変数ｉの最大値か否かを判定する。テストデータを折り返したマトリックススイッチＭＳＷの番号が変数ｉの最大値でない場合、マトリックススイッチＭＳＷを使用した第１折り返しテストが完了していないため、処理はステップＳ２１４に移行される。テストデータを折り返したマトリックススイッチＭＳＷの番号が変数ｉの最大値の場合、マトリックススイッチＭＳＷを使用した第１折り返しテストが完了したため、処理はステップＳ２１６に移行される。

ステップＳ２１４において、制御プロセッサＣＮＴＬは、次のマトリックススイッチＭＳＷでテストデータを折り返す第１折り返しテストを実行するために、変数ｉを”１”増加し、処理をステップＳ２０８に移行する。一方、ステップＳ２１６において、制御プロセッサＣＮＴＬは、図４に示すＣＰＵ２を制御し、ＣＰＵ２でテストデータを折り返す第１折り返しテストを実行する。

次に、ステップＳ２１８において、制御プロセッサＣＮＴＬは、ＣＰＵ２でテストデータを折り返す第１折り返しテストのパス／フェイルを判定し、パスした場合、処理をステップＳ２２０に移行し、フェイルした場合、処理をステップＳ２２２に移行する。ステップＳ２２０において、制御プロセッサＣＮＴＬは、第１折り返しテストが正常に終了したため、ＣＰＵ１とＣＰＵ２との間に故障がないと判断し、処理をステップＳ２２８に移行する。すなわち、図１６のステップＳ１０２で判定した通信障害は、ノイズ等により一時的に発生したと判定される。ステップＳ２２２において、制御プロセッサＣＮＴＬは、故障したチャネルにおけるＣＰＵ２の通信インタフェース部ＣＨ２が故障したと判定し、処理をステップＳ２２８に移行する。

一方、ステップＳ２０８の第１折り返しテストでフェイルした場合、ステップＳ２２４において、制御プロセッサＣＮＴＬは、変数ｉが”１”か否かを判定する。変数ｉが”１”の場合、処理はステップＳ２２６に移行され、変数ｉが”１”でない場合、処理はステップＳ３００に移行される。ステップＳ２２６において、制御プロセッサＣＮＴＬは、故障したチャネルにおけるＣＰＵ１の通信インタフェース部ＣＨ１が故障したと判定し、故障したチャネルの折り返しテストの継続が困難であるため、処理をステップＳ２２８に移行する。一方、ステップＳ３００において、制御プロセッサＣＮＴＬは、故障個所を特定するための折り返しテストを実行する。ステップＳ３００の処理の例は、図１８に示される。

ステップＳ２２８において、制御プロセッサＣＮＴＬは、故障したチャネルのうち折り返しテストを実行していないチャネルがあるか否かを、変数ｊを利用して判定する。変数ｊが最大値の場合、故障した全てのチャネルの折り返しテストが完了したため、処理は終了する。変数ｊが最大値でない場合、折り返しテストを実行していないチャネルがあるため、処理はステップＳ２３０に移行される。ステップＳ２３０において、制御プロセッサＣＮＴＬは、故障した他のチャネルで折り返しテストを実行するために、変数ｊを”１”増加し、処理をステップＳ２０４に移行する。

図１８は、図１７に示すステップＳ３００による故障個所を特定する折り返しテストの一例を示す。図１８は、故障が検出されたチャネルで実行される複数の折り返しテストのうち、最初にフェイルした後に実行される折り返しテストを示す。最初にフェイルする前の第１折り返しテストは、図１７に示すステップＳ２０８により実行される。例えば、図６では、テストデータをマトリックススイッチＭＳＷ４で折り返す第１折り返しテストまでは、図１７に示すステップＳ２０８により実行され、それ以降の折り返しテストは、ステップＳ３００により実行される。

まず、ステップＳ３０２において、制御プロセッサＣＮＴＬは、テストデータを折り返すマトリックススイッチＭＳＷと１つ前のマトリックススイッチＭＳＷとの間の往路を、他のチャネルに迂回させる。以下の説明では、テストデータを折り返すマトリックススイッチＭＳＷは、折り返しスイッチＭＳＷとも称される。次に、ステップＳ３０４において、制御プロセッサＣＮＴＬは、往路を迂回させた状態でテストデータを折り返しスイッチＭＳＷで折り返す第２折り返しテストを実行する。

次に、ステップＳ３０６において、制御プロセッサＣＮＴＬは、第２折り返しテストでパスした場合、処理をステップＳ３０８に移行し、第２折り返しテストでフェイルした場合、処理をステップＳ３１０に移行する。ステップＳ３０８において、制御プロセッサＣＮＴＬは、往路の迂回により通信エラーが解消されたため、往路の障害を検出し、処理をステップＳ３２０に移行する。

ステップＳ３１０において、制御プロセッサＣＮＴＬは、折り返しスイッチＭＳＷと１つ前のマトリックススイッチＭＳＷとの間の復路を、他のチャネルに迂回させる。次に、ステップＳ３１２において、制御プロセッサＣＮＴＬは、復路を迂回させた状態でテストデータを折り返しスイッチＭＳＷで折り返す第３折り返しテストを実行する。次に、ステップＳ３１４において、制御プロセッサＣＮＴＬは、第３折り返しテストでパスした場合、処理をステップＳ３１６に移行し、第３折り返しテストでフェイルした場合、処理をステップＳ３１８に移行する。

ステップＳ３１６において、制御プロセッサＣＮＴＬは、復路の迂回により通信エラーが解消されたため、復路の障害を検出し、処理をステップＳ３２０に移行する。ステップＳ３１８において、制御プロセッサＣＮＴＬは、往路の迂回と復路の迂回のいずれによっても通信エラーが解消されないため、往路と復路の両方で障害が発生したことを検出し、処理をステップＳ３２０に移行する。

ステップＳ３２０において、制御プロセッサＣＮＴＬは、これまでに実行した折り返しテストの結果に基づいて、テストデータを伝達する経路を決定する。すなわち、往路と復路の障害の状況に応じて、迂回路が決定される。次に、ステップＳ３２２において、制御プロセッサＣＮＴＬは、図１７に示すステップＳ２１２と同様に、テストデータを折り返したマトリックススイッチＭＳＷが最終か否か（マトリックススイッチＭＳＷの番号が最大か否か）を判定する。マトリックススイッチＭＳＷが最終の場合、処理はステップＳ３３０に移行され、マトリックススイッチＭＳＷが最終でない場合、処理はステップＳ３２４に移行される。

ステップＳ３２４において、制御プロセッサＣＮＴＬは、折り返しスイッチＭＳＷを、テストデータを出力するＣＰＵ１から遠い側に１つずらす。次に、ステップＳ３２６において、制御プロセッサＣＮＴＬは、テストデータを折り返しスイッチＭＳＷで折り返す第１折り返しテストを実行する。次に、ステップＳ３２８において、制御プロセッサＣＮＴＬは、第１折り返しテストでパスした場合、次の折り返しスイッチＭＳＷで第１折り返しテストを実行するため、処理をステップＳ３２２に移行する。制御プロセッサＣＮＴＬは、第１折り返しテストでフェイルした場合、故障個所を特定するため、処理をステップＳ３０２に移行する。

一方、ステップＳ３３０において、制御プロセッサＣＮＴＬは、最終のマトリックススイッチＭＳＷでの折り返しテストが完了したため、テストデータの折り返しを図４に示すＣＰＵ２に指示する。次に、ステップＳ３３２において、制御プロセッサＣＮＴＬは、ＣＰＵ２でテストデータを折り返す第１折り返しテストを実行する。次に、ステップＳ３３４において、制御プロセッサＣＮＴＬは、ＣＰＵ２でテストデータを折り返す折り返しテストのパス／フェイルを判定し、パスした場合、処理を終了し、フェイルした場合、処理をステップＳ３３６に移行する。ステップＳ３３６において、制御プロセッサＣＮＴＬは、故障したチャネルにおけるＣＰＵ２の通信インタフェース部ＣＨ２が故障したと判定し、処理を終了する。

以上、図４から図１８に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。すなわち、通信路ＣＰ１、ＣＰ２および伝送路ＴＰで発生した複数の故障の故障個所をそれぞれ特定することができる。また、通信路ＣＰ１、ＣＰ２および伝送路ＴＰで発生した複数の故障の故障個所を、保守作業者等を介在させることなく特定することができる。これにより、保守作業者等を介在させて故障個所を特定する場合に比べて、障害を迅速に復旧させることができ、情報処理装置ＩＰＥ２の信頼性を向上することができる。少なくとも１つのチャネルが正常に動作する場合、他のチャネルの故障個所を特定することができる。

さらに、図４から図１８に示す実施形態では、以下の効果を得ることができる。すなわち、２つのマトリックススイッチＭＳＷの間に、マルチプレクサＭＵＸ、送信器ＴＸおよび受信器ＲＸ等の通信処理部を配置される場合に、通信処理部を含む通信路ＣＰ１、ＣＰ２の個々の不良を折り返しテストにより検出することができる。

図１９は、情報処理装置の別の実施形態を示す。図１および図４で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の情報処理装置ＩＰＥ３では、制御プロセッサＣＮＴＬがＬＳＩ１内に設けられる。ＬＳＩ１およびＬＳＩ２のそれぞれは、制御インタフェース部ＣＩＦを有する。制御プロセッサＣＮＴＬからＬＳＩ２のマトリックススイッチＭＳＷ４、ＭＳＷ５、ＭＳＷ６へのスイッチ制御情報の伝達と、制御プロセッサＣＮＴＬとＣＰＵ２との間でのテスト制御情報の授受は、制御インタフェース部ＣＩＦを介して実行される。情報処理装置ＩＰＥ３のその他の構成は、図４に示す情報処理装置ＩＰＥ２の構成と同じである。制御プロセッサＣＮＴＬが実行するチャネルにおける通信障害の監視動作および折り返しテストの動作は、図６から図１８と同じである。

図１９に示す実施形態においても、図１から図１８に示す実施形態と同様の効果を得ることができる。さらに、図１９に示す実施形態では、制御プロセッサＣＮＴＬをＬＳＩ１に搭載することで、ＬＳＩ１が搭載される基板に設けられる配線の数を、図４に比べて削減することができる。また、ＬＳＩ１およびＬＳＩ２にスイッチ制御情報およびテスト制御情報を伝達する制御インタフェース部ＣＩＦを搭載することで、ＬＳＩ２が搭載される基板に設けられる配線の数を、図４に比べて削減することができる。これにより、ＬＳＩ１およびＬＳＩ２に設けられる端子の数を図４に比べて削減することができる。また、ＬＳＩ１が搭載される基板と、ＬＳＩ２が搭載される基板との間を接続する配線の数を、図４に比べて削減することができる。すなわち、バックプレーンの配線数および端子数を、図４に比べて削減することができる。

図２０は、情報処理装置の別の実施形態を示す。図１および図４で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の情報処理装置ＩＰＥ４では、ＬＳＩ１内に設けられる制御プロセッサＣＮＴＬは、チャネルを利用して、ＬＳＩ２のマトリックススイッチＭＳＷ４、ＭＳＷ５、ＭＳＷ６およびＣＰＵ２との間でのスイッチ制御情報およびテスト制御情報を伝達する。図２０では、チャネル８を使用して、スイッチ制御情報およびテスト制御情報がＬＳＩ２に伝達される。情報処理装置ＩＰＥ４のその他の構成は、図４に示す情報処理装置ＩＰＥ２の構成と同じである。制御プロセッサＣＮＴＬが実行するチャネルにおける通信障害の監視動作および折り返しテストの動作は、図６から図１８と同じである。

チャネル１８の端子Ａ１８には、通信インタフェース部ＣＨ１８または制御プロセッサＣＮＴＬのいずれかを端子Ａ１８に接続するセレクタＳＥＬが接続される。制御プロセッサＣＮＴＬは、通常モード中、端子Ａ１８をセレクタＳＥＬを介して通信インタフェース部ＣＨ１８に接続し、テストモード中に端子Ａ１８をセレクタＳＥＬを介して制御プロセッサＣＮＴＬに接続する。これにより、テストモード中に、マトリックススイッチＭＳＷ４、ＭＳＷ５、ＭＳＷ６を切り替えるスイッチ制御情報をチャネル１８を利用してＬＳＩ２に伝達することができ、ＣＰＵ２にテスト制御情報を伝達することができる。

テストモード中にチャネル１８を介して制御プロセッサＣＮＴＬからスイッチ制御情報を受けた通信インタフェース部ＣＨ２８は、制御インタフェース部ＣＩＦを介してマトリックススイッチＭＳＷ４、ＭＳＷ５、ＭＳＷ６にスイッチ制御情報を転送する。あるいは、テストモード中にチャネル１８を介して制御プロセッサＣＮＴＬからテスト制御情報を受けた通信インタフェース部ＣＨ２８は、通信インタフェース部ＣＨ２１−ＣＨ２８のいずれかにテストデータを折り返す指示を発行する。

なお、複数のチャネルのいずれが故障しても折り返しテストを実施可能にするため、セレクタＳＥＬは、マトリックススイッチＭＳＷ１の各端子Ａに接続されることが好ましい。また、テストモード中に、制御プロセッサＣＮＴＬがＣＰＵ２からの情報を受信する場合、セレクタＳＥＬは、マトリックススイッチＭＳＷ１の各端子Ｂにも接続される。

図２０に示す実施形態においても、図１から図１８に示す実施形態と同様の効果を得ることができる。さらに、図２０に示す実施形態では、以下に示す効果を得ることができる。すなわち、ＬＳＩ１およびＬＳＩ２に設けられる端子の数を、図１９に比べて削減することができ、ＬＳＩ１が搭載される基板に設けられる配線の数およびＬＳＩ２が搭載される基板に設けられる配線の数を、図１９に比べて削減することができる。また、ＬＳＩ１が搭載される基板と、ＬＳＩ２が搭載される基板との間を接続する配線の数を、図１９に比べて削減することができる。すなわち、バックプレーンの配線数および端子数を、図１９に比べて削減することができる。

以上の図１から図２０に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部と、前記第１通信部、前記第２通信部または前記複数の第１通信路で発生する障害の検出を制御する検出制御部とを有する情報処理装置において、
前記第１通信部および前記第２通信部の各々は、
前記複数の第１通信路にそれぞれ接続される複数の第２通信路と、
前記複数の第２通信路に跨って設けられ、前記複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備え、
前記検出制御部は、
前記複数の第２通信路のいずれかにおいて通信エラーが検出された場合、
前記複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、
前記第１折り返しテストでエラーが検出された場合、前記複数のマトリックススイッチを、エラーが検出された個所を他の第２通信路に迂回させる迂回状態に切り替えた後、前記第１折り返しテストを継続すること
を特徴とする情報処理装置。
（付記２）
前記検出制御部は、前記第１折り返しテストでエラーが検出された場合、
障害が発生した第２通信路の往路と復路の一方を他の第２通信路に迂回させて第２折り返しテストを実行し、
前記第２折り返しテストによりエラーが検出されない場合に往路と復路の前記一方の異常を検出し、あるいは、前記第２折り返しテストによりエラーが検出された場合に、障害が発生した第２通信路の往路と復路の他方を更に他の第２通信路に迂回させて第３折り返しテストを実行し、
前記第３折り返しテストによりエラーが検出されない場合に往路と復路の前記他方の異常を検出し、あるいは、前記第３折り返しテストによりエラーが検出された場合に往路と復路の両方の異常を検出し、
異常を検出した経路を迂回により避けて、前記第１折り返しテストを継続すること
を特徴とする付記１記載の情報処理装置。
（付記３）
前記検出制御部は、前記第１通信部内に設けられること
を特徴とする付記１または付記２記載の情報処理装置。
（付記４）
前記検出制御部は、前記複数の第２通信路のいずれかを使用して、前記第２通信部の前記複数のマトリックススイッチを制御する制御情報を前記第２通信部に送信すること
を特徴とする付記３記載の情報処理装置。
（付記５）
前記第１通信部および前記第２通信部の各々は、前記複数のマトリックススイッチのうち、互いに隣接する２つのマトリックススイッチの間に配置され、情報の送信処理または受信処理を実行する通信処理部を備えること
を特徴とする付記１ないし付記４のいずれか１項記載の情報処理装置。
（付記６）
前記第１通信部および前記第２通信部は、前記複数の第２通信路に情報を送信するとともに、前記複数の第２通信路から情報を受信する通信制御部を備え、
前記検出制御部は、前記複数の第２通信路のいずれかにおいて通信エラーが検出された場合、前記通信制御部の一方に、テストデータを出力させ、前記複数のマトリックススイッチのいずれかから折り返されるテストデータに基づいて前記第１折り返しテストのエラーを検出させること
を特徴とする付記１ないし付記５のいずれか１項記載の情報処理装置。
（付記７）
前記第１通信部および前記第２通信部の各々は、ラックに搭載される基板に搭載され、
前記複数の第１通信路は、前記ラックに設けられ、前記基板が接続されるバックプレーンに含まれること
を特徴とする付記１ないし付記６のいずれか１項記載の情報処理装置。
（付記８）
複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部を備え、前記第１通信部および前記第２通信部の各々が、前記複数の第１通信路にそれぞれ接続される複数の第２通信路と、前記複数の第２通信路に跨って設けられ、前記複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備える情報処理装置の障害検出方法において、
前記情報処理装置が有する検出制御部が、
前記複数の第２通信路のいずれかにおいて通信エラーが検出された場合、
前記複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、
前記第１折り返しテストでエラーが検出された場合、前記複数のマトリックススイッチを、エラーが検出された個所を他の第２通信路に迂回させる迂回状態に切り替えた後、前記第１折り返しテストを継続することで、前記第１通信部、前記第２通信部または前記複数の第１通信路で発生した障害を検出すること
を特徴とする情報処理装置の障害検出方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＣＨ１、ＣＨ２…通信インターフェース部；ＣＩＦ…制御インタフェース部ＣＮＴＬ…制御プロセッサ；ＣＰ１、ＣＰ２…通信路；ＤＥＭＵＸ…デマルチプレクサ；ＩＰＥ１、ＩＰＥ２、ＩＰＥ３、ＩＰＥ４…情報処理装置；ＬＳＩ１、ＬＳＩ２…半導体装置；ＭＳＷ（ＭＳＷ１−ＭＳＷ６）…マトリックススイッチ；ＭＵＸ…マルチプレクサ；ＲＸ…受信器；ＳＣＮＴ…スイッチ制御情報；ＳＥＬ…セレクタ；ＴＣＮＴ…テスト制御情報；ＴＰ…伝送路；ＴＸ…送信器

Claims (5)

1. 複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部と、前記第１通信部、前記第２通信部または前記複数の第１通信路で発生する障害の検出を制御する検出制御部とを有する情報処理装置において、
   前記第１通信部および前記第２通信部の各々は、
   前記複数の第１通信路にそれぞれ接続される複数の第２通信路と、
   前記複数の第２通信路に跨って設けられ、前記複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備え、
   前記検出制御部は、
   前記複数の第２通信路のいずれかにおいて通信エラーが検出された場合、
   前記複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、
   前記第１折り返しテストでエラーが検出された場合、
   障害が発生した第２通信路の往路と復路の一方を他の第２通信路に迂回させて第２折り返しテストを実行し、
   前記第２折り返しテストによりエラーが検出されない場合に往路と復路の前記一方の異常を検出し、あるいは、前記第２折り返しテストによりエラーが検出された場合に、障害が発生した第２通信路の往路と復路の他方を更に他の第２通信路に迂回させて第３折り返しテストを実行し、
   前記第３折り返しテストによりエラーが検出されない場合に往路と復路の前記他方の異常を検出し、あるいは、前記第３折り返しテストによりエラーが検出された場合に往路と復路の両方の異常を検出し、
   異常を検出した経路を迂回により避けて、前記第１折り返しテストを継続すること
   を特徴とする情報処理装置。
2. 前記検出制御部は、前記第１通信部内に設けられること
   を特徴とする請求項１記載の情報処理装置。
3. 前記検出制御部は、前記複数の第２通信路のいずれかを使用して、前記第２通信部の前記複数のマトリックススイッチを制御する制御情報を前記第２通信部に送信すること
   を特徴とする請求項２記載の情報処理装置。
4. 前記第１通信部および前記第２通信部の各々は、前記複数のマトリックススイッチのうち、互いに隣接する２つのマトリックススイッチの間に配置され、情報の送信処理または受信処理を実行する通信処理部を備えること
   を特徴とする請求項１ないし請求項３のいずれか１項記載の情報処理装置。
5. 複数の第１通信路の各々を介して情報を相互に通信する第１通信部および第２通信部を備え、前記第１通信部および前記第２通信部の各々が、前記複数の第１通信路にそれぞれ接続される複数の第２通信路と、前記複数の第２通信路に跨って設けられ、前記複数の第２通信路のいずれかに伝達される情報の伝達経路を切り替える複数のマトリックススイッチとを備える情報処理装置の障害検出方法において、
   前記情報処理装置が有する検出制御部が、
   前記複数の第２通信路のいずれかにおいて通信エラーが検出された場合、
   前記複数のマトリックススイッチを、通信エラーが検出された第２通信路に伝達される情報を折り返す折り返し状態に順次切り替えたテストである第１折り返しテストを実行し、
   前記第１折り返しテストでエラーが検出された場合、
   障害が発生した第２通信路の往路と復路の一方を他の第２通信路に迂回させて第２折り返しテストを実行し、
   前記第２折り返しテストによりエラーが検出されない場合に往路と復路の前記一方の異常を検出し、あるいは、前記第２折り返しテストによりエラーが検出された場合に、障害が発生した第２通信路の往路と復路の他方を更に他の第２通信路に迂回させて第３折り返しテストを実行し、
   前記第３折り返しテストによりエラーが検出されない場合に往路と復路の前記他方の異常を検出し、あるいは、前記第３折り返しテストによりエラーが検出された場合に往路と復路の両方の異常を検出し、
   異常を検出した経路を迂回により避けて、前記第１折り返しテストを継続することで、前記第１通信部、前記第２通信部または前記複数の第１通信路で発生した障害を検出すること
   を特徴とする情報処理装置の障害検出方法。

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